JPH0646041A - 同期直列インターフェイスの再同期化方法及び回路 - Google Patents
同期直列インターフェイスの再同期化方法及び回路Info
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- JPH0646041A JPH0646041A JP5079068A JP7906893A JPH0646041A JP H0646041 A JPH0646041 A JP H0646041A JP 5079068 A JP5079068 A JP 5079068A JP 7906893 A JP7906893 A JP 7906893A JP H0646041 A JPH0646041 A JP H0646041A
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- 230000001360 synchronised effect Effects 0.000 title claims abstract description 34
- 238000000034 method Methods 0.000 title claims description 27
- 230000002093 peripheral effect Effects 0.000 claims abstract description 136
- 230000005540 biological transmission Effects 0.000 claims abstract description 12
- 238000010586 diagram Methods 0.000 description 12
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
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- Communication Control (AREA)
- Information Transfer Systems (AREA)
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Abstract
(57)【要約】
【目的】 コントローラと周辺装置の間に別のラインま
たはピンを必要とせず且つビット伝送速度を顕著に減少
させることなく、これら２つの装置を再同期化する。 【構成】 コントローラ（１４）と周辺装置（１２）の
間の同期直列通信リンクは、コントローラが第１の論理
レベルの一連のビットを送信することにより再同期化さ
れる。この一連のビットは周辺装置により全ビットが第
１の論理レベルのコマンドワードが複号されるように十
分に長いものである。周辺装置はかかるコマンドワード
を複号するとその内部の同期回路をリセットする。そし
てコントローラが反対の論理状態の単一ビットを送信し
とその後直列データを送信する。周辺装置は、この論理
状態が反対のビットを受信すると同期回路をリセット状
態から解除し、コントローラと同期して直列データの複
号を開始する。
たはピンを必要とせず且つビット伝送速度を顕著に減少
させることなく、これら２つの装置を再同期化する。 【構成】 コントローラ（１４）と周辺装置（１２）の
間の同期直列通信リンクは、コントローラが第１の論理
レベルの一連のビットを送信することにより再同期化さ
れる。この一連のビットは周辺装置により全ビットが第
１の論理レベルのコマンドワードが複号されるように十
分に長いものである。周辺装置はかかるコマンドワード
を複号するとその内部の同期回路をリセットする。そし
てコントローラが反対の論理状態の単一ビットを送信し
とその後直列データを送信する。周辺装置は、この論理
状態が反対のビットを受信すると同期回路をリセット状
態から解除し、コントローラと同期して直列データの複
号を開始する。
Description
【０００１】
【産業上の利用分野】本発明はクロックとデータを含む
同期直列インターフェイスに関し、さらに詳細には同期
直列インターフェイスの再同期化に関する。
同期直列インターフェイスに関し、さらに詳細には同期
直列インターフェイスの再同期化に関する。
【０００２】
【従来の技術】電子システムにおけるデータの交換は直
列または並列フォーマットで行なわれる。複数の装置間
で並列通信を行なうには通常、多数のデータビットが必
要である。直列通信は２以上の装置間で並列でなく直列
フォーマットでデータを送受信するため利用される。直
列通信は並列通信と比べて一般的に低速度であるが、そ
の利点は必要とするライン数が少ないこと、またデータ
を遠距離に亘って低コストで送信できることである。ま
た、直列通信に必要な専用ピンは少数であるため、マイ
クロコントローラの多くは直列ポートを組み込んでい
る。直列通信には、データを１つのラインで送信するた
めデータ信号流の復号にあたりどこにデータワードの境
界があるかを知る必要があるという固有の問題がある。
２つのデバイス間においてこの境界が変動すると、デー
タが誤って解釈されるという事態が生じ直列でのデータ
の交換が正しく機能しなくなる。
列または並列フォーマットで行なわれる。複数の装置間
で並列通信を行なうには通常、多数のデータビットが必
要である。直列通信は２以上の装置間で並列でなく直列
フォーマットでデータを送受信するため利用される。直
列通信は並列通信と比べて一般的に低速度であるが、そ
の利点は必要とするライン数が少ないこと、またデータ
を遠距離に亘って低コストで送信できることである。ま
た、直列通信に必要な専用ピンは少数であるため、マイ
クロコントローラの多くは直列ポートを組み込んでい
る。直列通信には、データを１つのラインで送信するた
めデータ信号流の復号にあたりどこにデータワードの境
界があるかを知る必要があるという固有の問題がある。
２つのデバイス間においてこの境界が変動すると、デー
タが誤って解釈されるという事態が生じ直列でのデータ
の交換が正しく機能しなくなる。
【０００３】直列通信は同期式または非同期式のいずれ
かである。同期式通信では、デバイス間をデータとクロ
ックが共に送信されるため、同期化のためチップセレク
トまたはリセットのような別のラインが必要である。非
同期式直列通信では２つのデバイス間でデータだけが送
信される。非同期式通信では、データパケットの前後に
それぞれスタートビット及びストップビットが送られ、
これらが２つの装置を同期化する。例えば、ＲＳ２３２
規格では各ワードの前後にそれぞれに少なくとも１つの
スタートビット及び１つのストップビットが必要であ
る。この場合１つのワードの長さは５乃至８ビットであ
る。
かである。同期式通信では、デバイス間をデータとクロ
ックが共に送信されるため、同期化のためチップセレク
トまたはリセットのような別のラインが必要である。非
同期式直列通信では２つのデバイス間でデータだけが送
信される。非同期式通信では、データパケットの前後に
それぞれスタートビット及びストップビットが送られ、
これらが２つの装置を同期化する。例えば、ＲＳ２３２
規格では各ワードの前後にそれぞれに少なくとも１つの
スタートビット及び１つのストップビットが必要であ
る。この場合１つのワードの長さは５乃至８ビットであ
る。
【０００４】非同期式直列通信では、データパケットが
スタートビットとストップビットにより前後を挟まれた
入来データ信号流を受信側装置がオーバーサンプリング
することによりデータからクロックを抽出する。したが
って、オーバーサンプリング条件、またスタートビット
及びストップビットのオーバーヘッドにより、非同期式
通信は同期式データ通信プロトコルよりも固有に低いデ
ータ帯域幅を持つ。
スタートビットとストップビットにより前後を挟まれた
入来データ信号流を受信側装置がオーバーサンプリング
することによりデータからクロックを抽出する。したが
って、オーバーサンプリング条件、またスタートビット
及びストップビットのオーバーヘッドにより、非同期式
通信は同期式データ通信プロトコルよりも固有に低いデ
ータ帯域幅を持つ。
【０００５】同期式直列通信もまた送信側と受信側装置
の間でワードの境界を再同期化するなんらかの方法を必
要とする。ワードの境界を揃え直す１つの方法として、
一方の装置がチップセレクトラインまたはリセットライ
ンのような別のラインによりもう一方の装置をリセット
する。この別のラインは、故障の場合及びデータ送信を
最初にスタートさせる時に限り必要とされるものであ
り、インターフェイスのコストを増加させる。図１は典
型的な同期直列ポートを示している。この図では、コン
トローラと周辺装置の間でデータがシフトされる。コン
トローラはデータの伝送を取り仕切るからマスターと考
えられ、直列クロックＳＣＬＫを発生する。この図で
は、周辺装置のシフトレジスタからコントローラのシフ
トレジスタへデータが送られる。それと同時に、コント
ローラのシフトレジスタから周辺装置のシフトレジスタ
へデータが送られる。ＣＳの反転記号で示すチップセレ
クトバーは直列ポートを使用可能状態にし、アクティブ
状態になると何時データをシフトさせるべきかを指示
し、また非アクティブ状態ではデータが停止または終了
状態にあることを示す。
の間でワードの境界を再同期化するなんらかの方法を必
要とする。ワードの境界を揃え直す１つの方法として、
一方の装置がチップセレクトラインまたはリセットライ
ンのような別のラインによりもう一方の装置をリセット
する。この別のラインは、故障の場合及びデータ送信を
最初にスタートさせる時に限り必要とされるものであ
り、インターフェイスのコストを増加させる。図１は典
型的な同期直列ポートを示している。この図では、コン
トローラと周辺装置の間でデータがシフトされる。コン
トローラはデータの伝送を取り仕切るからマスターと考
えられ、直列クロックＳＣＬＫを発生する。この図で
は、周辺装置のシフトレジスタからコントローラのシフ
トレジスタへデータが送られる。それと同時に、コント
ローラのシフトレジスタから周辺装置のシフトレジスタ
へデータが送られる。ＣＳの反転記号で示すチップセレ
クトバーは直列ポートを使用可能状態にし、アクティブ
状態になると何時データをシフトさせるべきかを指示
し、また非アクティブ状態ではデータが停止または終了
状態にあることを示す。
【０００６】周辺装置は外部の集積回路或いは集積装置
であり、コントローラに別個の機能を提供する。周辺装
置の中にはそのシステムの外部情報またはデータを受け
取るものがある。これらのシステムでは、データがコン
トローラにとって利用可能な状態にあることを示す必要
がある。その一例はアナログ情報をデジタル情報に変換
するアナログ−デジタルコンバータである。アナログ−
デジタルコンバータは変換が終了したことを指示するプ
ロトコルを必要とする。もう１つの例は伝送ラインを送
られた情報を受け取るＵＡＲＴである。この例では、Ｕ
ＡＲＴは受信される情報を待機し、データの受信をコン
トローラへ通告する方法を必要とする。この通告には多
くの型式が考えられる。その１つはコントローラにカウ
ンターを設けて所定の時間待機させる。このやり方によ
るとコントローラの内部に、他の仕事に用いたほうがよ
い回路を設ける必要がある。
であり、コントローラに別個の機能を提供する。周辺装
置の中にはそのシステムの外部情報またはデータを受け
取るものがある。これらのシステムでは、データがコン
トローラにとって利用可能な状態にあることを示す必要
がある。その一例はアナログ情報をデジタル情報に変換
するアナログ−デジタルコンバータである。アナログ−
デジタルコンバータは変換が終了したことを指示するプ
ロトコルを必要とする。もう１つの例は伝送ラインを送
られた情報を受け取るＵＡＲＴである。この例では、Ｕ
ＡＲＴは受信される情報を待機し、データの受信をコン
トローラへ通告する方法を必要とする。この通告には多
くの型式が考えられる。その１つはコントローラにカウ
ンターを設けて所定の時間待機させる。このやり方によ
るとコントローラの内部に、他の仕事に用いたほうがよ
い回路を設ける必要がある。
【０００７】もう１つの方法として、データが利用可能
なことを示す専用ピンを設ける方法がある。この方法で
はコントローラと周辺装置の間に別のラインが必要なた
めインターフェイスのコストが増加するが、最大の帯域
幅が維持される。第３の方法はデータが利用可能なこと
を示すステータス情報を直列データラインを介して送る
方法である。この方法はある帯域幅を必要とするが、２
つの装置の間に別のラインを設ける必要はない。同期直
列通信に用いるさらに別の方法として、各データワード
の送信開始を示すスタートビットを利用するものがあ
る。この例では、最初にスタートビットとは反対の多数
のビットを送って受信側装置をフラッシングし、その後
スタートビットとそれに続くデータワードを送る。これ
は非同期インターフェイスに用いられているのと全く同
じ方法を利用するが、クロックが必要であるという点に
おいて非同期プロトコルと同様である。この方法は、従
来の非同期通信と同様各ワードにつき１つのビット（最
初のビット）が再同期化に必要であるという点において
帯域幅を用いるものである。
なことを示す専用ピンを設ける方法がある。この方法で
はコントローラと周辺装置の間に別のラインが必要なた
めインターフェイスのコストが増加するが、最大の帯域
幅が維持される。第３の方法はデータが利用可能なこと
を示すステータス情報を直列データラインを介して送る
方法である。この方法はある帯域幅を必要とするが、２
つの装置の間に別のラインを設ける必要はない。同期直
列通信に用いるさらに別の方法として、各データワード
の送信開始を示すスタートビットを利用するものがあ
る。この例では、最初にスタートビットとは反対の多数
のビットを送って受信側装置をフラッシングし、その後
スタートビットとそれに続くデータワードを送る。これ
は非同期インターフェイスに用いられているのと全く同
じ方法を利用するが、クロックが必要であるという点に
おいて非同期プロトコルと同様である。この方法は、従
来の非同期通信と同様各ワードにつき１つのビット（最
初のビット）が再同期化に必要であるという点において
帯域幅を用いるものである。
【０００８】したがって、コントローラと周辺装置の間
に別のラインまたはピンを必要とせず、さらにビット伝
送速度を顕著に低下させないように２つの装置を再同期
化することが非常に望ましいことが分かる。
に別のラインまたはピンを必要とせず、さらにビット伝
送速度を顕著に低下させないように２つの装置を再同期
化することが非常に望ましいことが分かる。
【０００９】
【発明が解決しようとする課題】本発明は、別の同期ラ
インを必要とせず、インターフェイスの帯域幅を顕著に
減少させず、しかもコントローラの標準直列ポートへの
周辺装置の容易な接続を可能にする、同期直列インター
フェイスの再同期化を行なうものである。
インを必要とせず、インターフェイスの帯域幅を顕著に
減少させず、しかもコントローラの標準直列ポートへの
周辺装置の容易な接続を可能にする、同期直列インター
フェイスの再同期化を行なうものである。
【００１０】本発明の好ましい実施例として説明し図示
するのは、２つの装置間の同期直列インターフェイスの
再同期化方法であり、直列インターフェイスのデータは
コマンドワードとデータワードの組合せよりなる。２つ
の装置はコマンドワードを送信しデータワードを送信ま
たは受信するコントローラと、コマンドワード及びデー
タワードを受信しオプションとしてデータワードをコン
トローラへ送り返す周辺装置とである。再同期化方法
は、コントローラによる所定ビットパターンの時系列の
送信を含むが、このパターンの時系列は直列データ時系
列の少なくとも１部を周辺装置がコマンドワードとして
復号するに十分長いものである。周辺装置はこの所定ビ
ットパターンのコマンドワードを受信するとリセットさ
れる。その後コントローラは、そのパターンの次のビッ
トとは反対の論理状態を持つ１つのビットを送信し、こ
のビットは整列状態を示して周辺装置をリセットから解
除する。これで、周辺装置とコントローラはワードの境
界位置において再同期化された状態となり、通常の動作
を継続できる。
するのは、２つの装置間の同期直列インターフェイスの
再同期化方法であり、直列インターフェイスのデータは
コマンドワードとデータワードの組合せよりなる。２つ
の装置はコマンドワードを送信しデータワードを送信ま
たは受信するコントローラと、コマンドワード及びデー
タワードを受信しオプションとしてデータワードをコン
トローラへ送り返す周辺装置とである。再同期化方法
は、コントローラによる所定ビットパターンの時系列の
送信を含むが、このパターンの時系列は直列データ時系
列の少なくとも１部を周辺装置がコマンドワードとして
復号するに十分長いものである。周辺装置はこの所定ビ
ットパターンのコマンドワードを受信するとリセットさ
れる。その後コントローラは、そのパターンの次のビッ
トとは反対の論理状態を持つ１つのビットを送信し、こ
のビットは整列状態を示して周辺装置をリセットから解
除する。これで、周辺装置とコントローラはワードの境
界位置において再同期化された状態となり、通常の動作
を継続できる。
【００１１】本発明のさらに別の特徴として、所定ビッ
トパターンは第１の論理状態を有するビットの時系列で
ある。周辺装置はすべてのビットが第１の論理状態であ
るコマンドワードを受信するとリセットされる。その後
コントローラは、整列状態を示し周辺装置をリセットか
ら解除する第１の論理状態とは反対の１つのビットを送
信する。固定ワード長で作用するコントローラは第１の
論理状態のワード全体を送信するが、その最後のビット
はワードの境界をしめす反転ビットである。
トパターンは第１の論理状態を有するビットの時系列で
ある。周辺装置はすべてのビットが第１の論理状態であ
るコマンドワードを受信するとリセットされる。その後
コントローラは、整列状態を示し周辺装置をリセットか
ら解除する第１の論理状態とは反対の１つのビットを送
信する。固定ワード長で作用するコントローラは第１の
論理状態のワード全体を送信するが、その最後のビット
はワードの境界をしめす反転ビットである。
【００１２】以下、添付図面を参照して本発明を実施例
につき詳細に説明する。
につき詳細に説明する。
【００１３】
【実施例】明瞭な説明を行うためまた適当と思えるとこ
ろで、同一の参照番号を使用して添付図面の対応部分を
示した。また図３Ａ、３Ｂ、５Ａ、５Ｂに示したタイミ
ング信号は本発明の好ましい実施例におけるタイミング
関係を明示するため必ずしもスケール通りではないこと
を理解されたい。
ろで、同一の参照番号を使用して添付図面の対応部分を
示した。また図３Ａ、３Ｂ、５Ａ、５Ｂに示したタイミ
ング信号は本発明の好ましい実施例におけるタイミング
関係を明示するため必ずしもスケール通りではないこと
を理解されたい。
【００１４】本発明の好ましい実施例による同期直列イ
ンターフェイスの再同期化は、コントローラから周辺装
置へ送られるデータ及び周辺装置からコントローラへ送
られるデータのための２つのデータピンと、コントロー
ラから周辺装置へ送られる直列クロックとを含む同期直
列インターフェイスに利用可能である。この好ましい実
施例において、直列データはコマンドワードとデータワ
ードの組合せより成り、コントローラにより送られるコ
マンドワードは直列インターフェイス上にいかなるデー
タを載せるべきかの指示を与える。
ンターフェイスの再同期化は、コントローラから周辺装
置へ送られるデータ及び周辺装置からコントローラへ送
られるデータのための２つのデータピンと、コントロー
ラから周辺装置へ送られる直列クロックとを含む同期直
列インターフェイスに利用可能である。この好ましい実
施例において、直列データはコマンドワードとデータワ
ードの組合せより成り、コントローラにより送られるコ
マンドワードは直列インターフェイス上にいかなるデー
タを載せるべきかの指示を与える。
【００１５】再同期化はコントローラと周辺装置とが同
期状態にないことをコントローラが検出すると実施され
る。この検出はコントローラが周辺装置から明らかに誤
ったデータを受信したこと、コントローラが周辺装置へ
書き込まれたデータを検証したこと、或いは他の同様な
エラー検出方法を含む幾つかの異なる方法のうちの任意
の形式で行われる。非同期状態が検出されると、コント
ローラは１つの論理レベル、例えば論理１の論理ビット
の連続信号流を送る。この連続ビット信号流は周辺装置
が全て論理１のビットである完全なコマンドワードを複
号するほど充分に長いものである必要がある。
期状態にないことをコントローラが検出すると実施され
る。この検出はコントローラが周辺装置から明らかに誤
ったデータを受信したこと、コントローラが周辺装置へ
書き込まれたデータを検証したこと、或いは他の同様な
エラー検出方法を含む幾つかの異なる方法のうちの任意
の形式で行われる。非同期状態が検出されると、コント
ローラは１つの論理レベル、例えば論理１の論理ビット
の連続信号流を送る。この連続ビット信号流は周辺装置
が全て論理１のビットである完全なコマンドワードを複
号するほど充分に長いものである必要がある。
【００１６】周辺装置は、全てのビットが論理１である
コマンドワードを受信するとリセット状態になって反対
の論理状態、この場合は論理０の最初のビットが受信さ
れるまで待機する。コントローラは、十分な持続時間の
論理１ビット時系列を送信した後、単位数のビットと再
同期パターンの終期との境界を示すため論理０にセット
された少なくと１つのビットを送信する。同様に、周辺
装置は論理０のビットを受信するとリセット状態を解除
し、その後次の一連のビットをコマンドワードとして複
号するが、このとき周辺装置とコントローラが同期状態
となる。
コマンドワードを受信するとリセット状態になって反対
の論理状態、この場合は論理０の最初のビットが受信さ
れるまで待機する。コントローラは、十分な持続時間の
論理１ビット時系列を送信した後、単位数のビットと再
同期パターンの終期との境界を示すため論理０にセット
された少なくと１つのビットを送信する。同様に、周辺
装置は論理０のビットを受信するとリセット状態を解除
し、その後次の一連のビットをコマンドワードとして複
号するが、このとき周辺装置とコントローラが同期状態
となる。
【００１７】本発明は、図２に示すような周辺装置１２
に設けられた５個のピンをもつ直列ポートに利用され
る。信号の状態を図３Ａ及び３Ｂに示す。直列クロック
ＳＣＬＫは周辺装置１２へ印加される入力であり、直列
データ入力ピンＳＤＩへのデータのクロッキング及び直
列データ出力ピンＳＤＯからのデータのクロッキングを
制御する。チィップセレクトバーピン（反転ＣＳで示
す）は直列ポート機能を使用可能な状態にする。データ
レディーバーピン（反転ＤＲＤＹで示す）は周辺装置１
２からデータの読み取りが可能なことを示す。コントロ
ーラと周辺装置との間の直列データ通信プロトコルはコ
マンドワードとデータワードより成る。
に設けられた５個のピンをもつ直列ポートに利用され
る。信号の状態を図３Ａ及び３Ｂに示す。直列クロック
ＳＣＬＫは周辺装置１２へ印加される入力であり、直列
データ入力ピンＳＤＩへのデータのクロッキング及び直
列データ出力ピンＳＤＯからのデータのクロッキングを
制御する。チィップセレクトバーピン（反転ＣＳで示
す）は直列ポート機能を使用可能な状態にする。データ
レディーバーピン（反転ＤＲＤＹで示す）は周辺装置１
２からデータの読み取りが可能なことを示す。コントロ
ーラと周辺装置との間の直列データ通信プロトコルはコ
マンドワードとデータワードより成る。
【００１８】コントローラ１４は、マスターとして周辺
装置（スレーブ）へコマンドワードを送信する。周辺装
置は読み取りまたは書き込み動作よりなるコマンドを受
けてそれに応答する。書き込み動作では、図３Ａに示す
ように、周辺装置はコマンドワードに続いてデータがＳ
ＤＩピンに受信されるのを待つ。読み取り動作では、周
辺装置１２はＳＤＯピンを介してコマンドワードにより
リクエストされたデータを送信し、データの存否は図３
Ｂに示すように反転ＤＲＤＹピンにより指示される。
装置（スレーブ）へコマンドワードを送信する。周辺装
置は読み取りまたは書き込み動作よりなるコマンドを受
けてそれに応答する。書き込み動作では、図３Ａに示す
ように、周辺装置はコマンドワードに続いてデータがＳ
ＤＩピンに受信されるのを待つ。読み取り動作では、周
辺装置１２はＳＤＯピンを介してコマンドワードにより
リクエストされたデータを送信し、データの存否は図３
Ｂに示すように反転ＤＲＤＹピンにより指示される。
【００１９】ラインが５個の直列インターフェイスにつ
いて説明したが、一般性をなんら失うことなく好ましい
実施例を説明するため３個のラインをもつ直列インター
フェイスを用いてもよい。好ましい実施例において、コ
ントローラの直列ポートは１つの周辺装置に接続されて
いる。ただ１つの周辺装置を用いるため、この周辺装置
は反転ＣＳピンを低レベルに接続して直列インターフェ
イスから反転ＣＳラインを不要にすることにより継続的
に使用可能状態にすることができる。このやり方では、
コントローラは必要な時にＳＣＬＫを送ることだけが必
要である。反転ＣＳラインが不要になるだけでなく、図
５Ｂに示すようにまた以下に説明するようにＳＤＯピン
に反転ＤＲＤＹ信号が埋め込まれる。データ信号流に反
転ＤＲＤＹ信号を埋め込むと帯域幅が僅かに減少する
が、インターフェイスのピン数は３個と最小になる。こ
のモードを「減少」モードと呼び図４に示す。
いて説明したが、一般性をなんら失うことなく好ましい
実施例を説明するため３個のラインをもつ直列インター
フェイスを用いてもよい。好ましい実施例において、コ
ントローラの直列ポートは１つの周辺装置に接続されて
いる。ただ１つの周辺装置を用いるため、この周辺装置
は反転ＣＳピンを低レベルに接続して直列インターフェ
イスから反転ＣＳラインを不要にすることにより継続的
に使用可能状態にすることができる。このやり方では、
コントローラは必要な時にＳＣＬＫを送ることだけが必
要である。反転ＣＳラインが不要になるだけでなく、図
５Ｂに示すようにまた以下に説明するようにＳＤＯピン
に反転ＤＲＤＹ信号が埋め込まれる。データ信号流に反
転ＤＲＤＹ信号を埋め込むと帯域幅が僅かに減少する
が、インターフェイスのピン数は３個と最小になる。こ
のモードを「減少」モードと呼び図４に示す。
【００２０】図４は、本発明の好ましい実施例による同
期直列インターフェイス１０のブロック図である。この
図４に示すようにコントローラ１４と周辺装置１２は同
期直列インターフェイスにより結合されるが、このイン
ターフェイスは周辺装置１２のＳＤＯピン１８からコン
トローラ１４のＳＤＩピン２０及びＰＰピン２１へデー
タを送る第１のデータライン１６と、コントローラ１４
のＳＤＯピン２４から周辺装置１２のＳＤＩピン２６へ
データを送る第２のデータライン２２とを含む。第３の
ライン２８はコントローラ１４のＳＣＬＫピン３２から
送られるクロックを周辺装置１２のＳＣＬＫピン３０へ
結合する。第４のピン３４は周辺装置１２のチップセレ
クトであり、グラウンドに接続されているため周辺装置
１２の同期直列ポートは常に使用可能な状態にある。第
５のピン３６は、好ましい実施例ではアナログ−デジタ
ルコンバータである周辺装置１２にデータレディー状態
を指示するが、このデータレディー状態の指示はＳＤＯ
ピン１８に含まれているため好ましい実施例では使用し
ない。
期直列インターフェイス１０のブロック図である。この
図４に示すようにコントローラ１４と周辺装置１２は同
期直列インターフェイスにより結合されるが、このイン
ターフェイスは周辺装置１２のＳＤＯピン１８からコン
トローラ１４のＳＤＩピン２０及びＰＰピン２１へデー
タを送る第１のデータライン１６と、コントローラ１４
のＳＤＯピン２４から周辺装置１２のＳＤＩピン２６へ
データを送る第２のデータライン２２とを含む。第３の
ライン２８はコントローラ１４のＳＣＬＫピン３２から
送られるクロックを周辺装置１２のＳＣＬＫピン３０へ
結合する。第４のピン３４は周辺装置１２のチップセレ
クトであり、グラウンドに接続されているため周辺装置
１２の同期直列ポートは常に使用可能な状態にある。第
５のピン３６は、好ましい実施例ではアナログ−デジタ
ルコンバータである周辺装置１２にデータレディー状態
を指示するが、このデータレディー状態の指示はＳＤＯ
ピン１８に含まれているため好ましい実施例では使用し
ない。
【００２１】図５Ａ及び５Ｂは、周辺装置１２とコント
ローラ１４が同期状態にある時の周辺装置１２における
ＳＣＬＫピン３０、ＳＤＩピン２６、ＳＤＯピン１８の
信号タイミング図である。図５Ａ及び５Ｂに示す例で
は、直列データは８ビットのコマンドワードとそれに続
く２４ビットのデータワードよりなる。書き込み動作
時、周辺装置１２は８ビットコマンドワードを受信した
後、ＳＤＩピン２６において次の２４ビットデータワー
ドを受信する。読み取り動作時、周辺装置１２は８ビッ
トコマンドワードを受信した後、リクエストしたデータ
が利用可能な状態にあるとＳＤＯを低レベルに駆動す
る。コントローラ１４はデータがレディー状態にあるこ
とを示すＰＰピン２１を読み取り、ＳＣＬＫピン３２の
８ビットをクロックしてデータレディー状態をクリア
し、その後ＳＤＩピン２０の２４ビットデータワードを
読み取る。図５Ａ及び５Ｂに示すように、周辺装置とコ
ントローラは同期状態にある。
ローラ１４が同期状態にある時の周辺装置１２における
ＳＣＬＫピン３０、ＳＤＩピン２６、ＳＤＯピン１８の
信号タイミング図である。図５Ａ及び５Ｂに示す例で
は、直列データは８ビットのコマンドワードとそれに続
く２４ビットのデータワードよりなる。書き込み動作
時、周辺装置１２は８ビットコマンドワードを受信した
後、ＳＤＩピン２６において次の２４ビットデータワー
ドを受信する。読み取り動作時、周辺装置１２は８ビッ
トコマンドワードを受信した後、リクエストしたデータ
が利用可能な状態にあるとＳＤＯを低レベルに駆動す
る。コントローラ１４はデータがレディー状態にあるこ
とを示すＰＰピン２１を読み取り、ＳＣＬＫピン３２の
８ビットをクロックしてデータレディー状態をクリア
し、その後ＳＤＩピン２０の２４ビットデータワードを
読み取る。図５Ａ及び５Ｂに示すように、周辺装置とコ
ントローラは同期状態にある。
【００２２】周辺装置１２とコントローラ１４がコマン
ドワードとして同じ８ビットを用いていない場合、周辺
装置はこのコマンドを誤って解釈する。コントローラ１
４は非同期状態を認めると、１つの論理状態、例えばこ
の好ましい実施例では論理１の一連の論理ビットを発生
する。この一連の論理ビットは周辺装置１２が全てのビ
ットが論理１のコマンドワードを受けて複号するのに十
分な長さをもつ必要がある。
ドワードとして同じ８ビットを用いていない場合、周辺
装置はこのコマンドを誤って解釈する。コントローラ１
４は非同期状態を認めると、１つの論理状態、例えばこ
の好ましい実施例では論理１の一連の論理ビットを発生
する。この一連の論理ビットは周辺装置１２が全てのビ
ットが論理１のコマンドワードを受けて複号するのに十
分な長さをもつ必要がある。
【００２３】図６は、周辺装置１２の直列通信部分の好
ましい実施例を示す論理図である。ステートコントロー
ラ８０はバス６８上のコマンドワードを受信し、またＳ
ＣＬＫピン３０を介してクロックされるカウンタを内蔵
している。このステートコントローラ８０はまた、コン
トロールライン８３によりコマンドラッチ６４へ、コン
トロールライン８４によりデータシフトレジスタ８２
へ、さらに別のコントロールライン８８により直列デー
タ出力制御回路８６へ、制御信号を送る。図６に示すよ
うに、ＳＤＩピン２６はコマンドシフトレジスタ６０へ
信号を送るが、このレジスタはＳＣＬＫピン３０の信号
によりクロックされる。シフトレジスタ６０はバス６２
上へ８つのラインへ並列データを与える直列−並列コン
バータを形成する。バス６２上の８つのラインはコマン
ドラッチ６４においてラッチされるが、このラッチはス
テートコントローラ８０によりライン８３を介してクロ
ックされる。
ましい実施例を示す論理図である。ステートコントロー
ラ８０はバス６８上のコマンドワードを受信し、またＳ
ＣＬＫピン３０を介してクロックされるカウンタを内蔵
している。このステートコントローラ８０はまた、コン
トロールライン８３によりコマンドラッチ６４へ、コン
トロールライン８４によりデータシフトレジスタ８２
へ、さらに別のコントロールライン８８により直列デー
タ出力制御回路８６へ、制御信号を送る。図６に示すよ
うに、ＳＤＩピン２６はコマンドシフトレジスタ６０へ
信号を送るが、このレジスタはＳＣＬＫピン３０の信号
によりクロックされる。シフトレジスタ６０はバス６２
上へ８つのラインへ並列データを与える直列−並列コン
バータを形成する。バス６２上の８つのラインはコマン
ドラッチ６４においてラッチされるが、このラッチはス
テートコントローラ８０によりライン８３を介してクロ
ックされる。
【００２４】コマンドラッチ６４は、ステートコントロ
ーラ８０及び周辺装置１２内部の図示しない他の回路へ
延びるバス６８上の８つの出力ラインを有する。このバ
ス６８の８つのラインは８つの入力を持つＮＡＮＤゲー
ト７０にも接続され、このゲートの出力は一対の交差結
合ＮＡＮＤゲート７２、７４の１つの入力に接続されて
いる。さらに詳細には、ＮＡＮＤゲート７０の出力はＮ
ＡＮＤゲート７２の１つの入力に接続されている。ＮＡ
ＮＤゲート７２の出力はコマンドラッチ６４のリセット
入力と、ステートコントローラ８０のリセット入力と、
ＮＡＮＤゲート７４の１つの入力に接続されている。Ｎ
ＡＮＤゲート７４の出力はＮＡＮＤゲート７２の第２の
入力に接続されている。ＮＡＮＤゲート７４の第２の入
力はバス６２のラインの１つであるライン７６に接続さ
れている。ライン７６はＳＤＩピン２６上において最も
最近受信されたデータの論理状態を与える。
ーラ８０及び周辺装置１２内部の図示しない他の回路へ
延びるバス６８上の８つの出力ラインを有する。このバ
ス６８の８つのラインは８つの入力を持つＮＡＮＤゲー
ト７０にも接続され、このゲートの出力は一対の交差結
合ＮＡＮＤゲート７２、７４の１つの入力に接続されて
いる。さらに詳細には、ＮＡＮＤゲート７０の出力はＮ
ＡＮＤゲート７２の１つの入力に接続されている。ＮＡ
ＮＤゲート７２の出力はコマンドラッチ６４のリセット
入力と、ステートコントローラ８０のリセット入力と、
ＮＡＮＤゲート７４の１つの入力に接続されている。Ｎ
ＡＮＤゲート７４の出力はＮＡＮＤゲート７２の第２の
入力に接続されている。ＮＡＮＤゲート７４の第２の入
力はバス６２のラインの１つであるライン７６に接続さ
れている。ライン７６はＳＤＩピン２６上において最も
最近受信されたデータの論理状態を与える。
【００２５】データシフトレジスタ８２はビット長２４
で、直列クロック信号ＳＣＬＫによりクロックされ、ラ
イン９０に接続されたコンビネーション入出力端子を有
する。ステートコントローラ８０はＳＣＬＫピン３０に
よりクロックされてコマンドビットとデータビットとを
カウントし、データビットの受信中或いは送信中に、ス
テートコントローラ８０からのライン８４がデータシフ
トレジスタ８２の適当なビットをライン９０上において
使用可能状態にするか或いはライン９０上のビットをデ
ータシフトレジスタ８２の適当なビットとしてロードす
る。その方向はコマンドラッチ６４からの読み取り／書
き込みライン９４により制御される。データシフトレジ
スタ８２はまた周辺装置１２内部の図示しない他の回路
へ延びる周辺装置１２のデータバス３６に接続されてい
る。ライン９０は直列データ出力制御回路８６のデータ
入力に接続されている。直列データ出力制御回路８６の
出力は直列データ出力信号ＳＤＯピン１８を形成する。
ライン９０には入力制御回路９２の出力も接続されてい
る。入力制御回路９２は、コマンドラッチ６４の出力の
コマンドワードの読み取り／書き込みビットに接続され
たライン９４上の読み取り／書き込み（Ｒ／Ｗ）信号を
受信する。入力制御回路９２はライン７６から入力デー
タを受信する。
で、直列クロック信号ＳＣＬＫによりクロックされ、ラ
イン９０に接続されたコンビネーション入出力端子を有
する。ステートコントローラ８０はＳＣＬＫピン３０に
よりクロックされてコマンドビットとデータビットとを
カウントし、データビットの受信中或いは送信中に、ス
テートコントローラ８０からのライン８４がデータシフ
トレジスタ８２の適当なビットをライン９０上において
使用可能状態にするか或いはライン９０上のビットをデ
ータシフトレジスタ８２の適当なビットとしてロードす
る。その方向はコマンドラッチ６４からの読み取り／書
き込みライン９４により制御される。データシフトレジ
スタ８２はまた周辺装置１２内部の図示しない他の回路
へ延びる周辺装置１２のデータバス３６に接続されてい
る。ライン９０は直列データ出力制御回路８６のデータ
入力に接続されている。直列データ出力制御回路８６の
出力は直列データ出力信号ＳＤＯピン１８を形成する。
ライン９０には入力制御回路９２の出力も接続されてい
る。入力制御回路９２は、コマンドラッチ６４の出力の
コマンドワードの読み取り／書き込みビットに接続され
たライン９４上の読み取り／書き込み（Ｒ／Ｗ）信号を
受信する。入力制御回路９２はライン７６から入力デー
タを受信する。
【００２６】データを周辺装置１２へ書き込む場合、ス
テートコントローラ８０はバス６８上で書き込みコマン
ドワードを受信し、データシフトレジスタ８２をデータ
がライン９０からレジスタへシフトされるように使用可
能状態にする。入力データは入力制御回路９２によりラ
イン９０上に載せられるが、この回路はライン７６から
データを受信し、Ｒ／Ｗライン９４が書き込み論理状態
になるのに応答してそのデータをライン９０へ送る。直
列データ出力制御はこの動作の間禁止される。直列デー
タが受信されると、それは周辺装置のデータバス３６へ
送られる。
テートコントローラ８０はバス６８上で書き込みコマン
ドワードを受信し、データシフトレジスタ８２をデータ
がライン９０からレジスタへシフトされるように使用可
能状態にする。入力データは入力制御回路９２によりラ
イン９０上に載せられるが、この回路はライン７６から
データを受信し、Ｒ／Ｗライン９４が書き込み論理状態
になるのに応答してそのデータをライン９０へ送る。直
列データ出力制御はこの動作の間禁止される。直列デー
タが受信されると、それは周辺装置のデータバス３６へ
送られる。
【００２７】データを周辺装置１２から読み取る場合、
読み取りコマンドにより入力制御回路９２が高インピー
ダンス出力を与え、これによりデータをシフトレジスタ
８２からライン９０上に載せることが可能になる。ステ
ートコントローラ８０が読み取りコマンドを受信した
後、周辺装置１２はリクエストされたデータをバス３６
上へ送り、シフトレジスタ８２へ送り込む。シフトレジ
スタ８２においてデータがレディー状態になると、それ
はシフトレジスタ８２から直列に送り出され、ライン９
０から直列データ出力制御８６を介して周辺装置１２の
ＳＤＯピン１８へ送られる。
読み取りコマンドにより入力制御回路９２が高インピー
ダンス出力を与え、これによりデータをシフトレジスタ
８２からライン９０上に載せることが可能になる。ステ
ートコントローラ８０が読み取りコマンドを受信した
後、周辺装置１２はリクエストされたデータをバス３６
上へ送り、シフトレジスタ８２へ送り込む。シフトレジ
スタ８２においてデータがレディー状態になると、それ
はシフトレジスタ８２から直列に送り出され、ライン９
０から直列データ出力制御８６を介して周辺装置１２の
ＳＤＯピン１８へ送られる。
【００２８】しかしながら、周辺装置は読み取りコマン
ドを複号して、１つのＳＣＬＫクロック期間内に第１の
出力データビットをＳＤＯ端子に送ることができないか
もしれない。従って、図５Ｂのタイミング図は周辺装置
１２からのデータの読み取りプロセスを示す。図５Ｂに
示すように、読み取りコマンドの受信時及びその後、Ｓ
ＤＯ出力は周辺装置がデータをＳＤＯピン１８へ送る準
備ができるまで高レベル（論理１レベル）に保持され
る。周辺装置がレディー状態になると、ＳＤＯ出力が低
レベル（論理０レベル）にされる。その時、周辺装置は
直列データワードを８クロック期間の間遅延させ、デー
タレディー状態の指示をクリアする。データが得られる
までの８ビットの遅延はコントローラにより支持される
最も普通のワード長として選択された。この８ビットの
遅延により直列データ通信インターフェイスの帯域幅が
減少するが、周辺装置１２とコントローラ１４の間で必
要な接続の数が最小限に抑えられた。
ドを複号して、１つのＳＣＬＫクロック期間内に第１の
出力データビットをＳＤＯ端子に送ることができないか
もしれない。従って、図５Ｂのタイミング図は周辺装置
１２からのデータの読み取りプロセスを示す。図５Ｂに
示すように、読み取りコマンドの受信時及びその後、Ｓ
ＤＯ出力は周辺装置がデータをＳＤＯピン１８へ送る準
備ができるまで高レベル（論理１レベル）に保持され
る。周辺装置がレディー状態になると、ＳＤＯ出力が低
レベル（論理０レベル）にされる。その時、周辺装置は
直列データワードを８クロック期間の間遅延させ、デー
タレディー状態の指示をクリアする。データが得られる
までの８ビットの遅延はコントローラにより支持される
最も普通のワード長として選択された。この８ビットの
遅延により直列データ通信インターフェイスの帯域幅が
減少するが、周辺装置１２とコントローラ１４の間で必
要な接続の数が最小限に抑えられた。
【００２９】好ましい実施例において、８ビットの遅延
はコントローラ１４からの読み取りコマンドの後生じ
る。次のデータがレディー状態になる前（この実施例で
はこのデータはアナログーデジタル変換により発生され
る）周辺装置１２が他のいかなるコマンドも受信しない
場合、周辺装置１２は読み取りコマンドを必要とせずに
自動的にコントローラ１４へ新しいデータを送る。
はコントローラ１４からの読み取りコマンドの後生じ
る。次のデータがレディー状態になる前（この実施例で
はこのデータはアナログーデジタル変換により発生され
る）周辺装置１２が他のいかなるコマンドも受信しない
場合、周辺装置１２は読み取りコマンドを必要とせずに
自動的にコントローラ１４へ新しいデータを送る。
【００３０】動作について説明すると、ピン２６上のＳ
ＤＩデータはＳＣＬＫピン３０上のクロックに同期して
コマンドシフトレジスタ６４をシフトされる。シフトレ
ジスタ６０のビット長は８であり、その出力はバス６２
上に出力されてコマンドラッチ６４の入力となる。ステ
ートコントローラ８０はＳＣＬＫピン３０によりクロッ
クされてコマンドビット及びデータビットの数をカウン
トし、８ビットのコマンドを受信するとコマンドラッチ
６４へ出力信号８３を送り、このためコマンドラッチ６
４が入力バス６２上のデータを出力バス６８上へラッチ
する。このようにして、ＳＤＩピン２６上の直列コマン
ドワードは周辺装置１２が使用できるにように８ビット
バス６８上の８ビット並列ワードに変換される。通常の
動作では、ＮＡＮＤゲート７２の出力は論理０であり
（再同期化コマンド以外の全てのコマンドは好ましい実
施例では少なくとも１つの論理０をもつ必要がある）、
またステートコントローラ８０及びコマンドラッチ６４
へ延びるリセットラインはコマンドラッチ６４及びステ
ートコントローラ８０が普通通りに作動できるように低
レベルに保持されている。
ＤＩデータはＳＣＬＫピン３０上のクロックに同期して
コマンドシフトレジスタ６４をシフトされる。シフトレ
ジスタ６０のビット長は８であり、その出力はバス６２
上に出力されてコマンドラッチ６４の入力となる。ステ
ートコントローラ８０はＳＣＬＫピン３０によりクロッ
クされてコマンドビット及びデータビットの数をカウン
トし、８ビットのコマンドを受信するとコマンドラッチ
６４へ出力信号８３を送り、このためコマンドラッチ６
４が入力バス６２上のデータを出力バス６８上へラッチ
する。このようにして、ＳＤＩピン２６上の直列コマン
ドワードは周辺装置１２が使用できるにように８ビット
バス６８上の８ビット並列ワードに変換される。通常の
動作では、ＮＡＮＤゲート７２の出力は論理０であり
（再同期化コマンド以外の全てのコマンドは好ましい実
施例では少なくとも１つの論理０をもつ必要がある）、
またステートコントローラ８０及びコマンドラッチ６４
へ延びるリセットラインはコマンドラッチ６４及びステ
ートコントローラ８０が普通通りに作動できるように低
レベルに保持されている。
【００３１】周辺装置１２が全てのビットが論理１のコ
マンドワードを受信すると、ＮＡＮＤゲート７０の出力
は論理０となり、これによりＮＡＮＤゲート７２の出力
が強制的に論理１となって、コマンドラッチ６４及びス
テートコントローラ８０をリセットする。コマンドラッ
チ６４がリセットされると、バス６８上の出力が強制的
に全て論理０となる。これによりＮＡＮＤゲート７０の
出力が論理１となるが、交差結合ＮＡＮＤゲート７２、
７４はリセット状態にとどまる（ＮＡＮＤゲート７２の
出力は論理１）。
マンドワードを受信すると、ＮＡＮＤゲート７０の出力
は論理０となり、これによりＮＡＮＤゲート７２の出力
が強制的に論理１となって、コマンドラッチ６４及びス
テートコントローラ８０をリセットする。コマンドラッ
チ６４がリセットされると、バス６８上の出力が強制的
に全て論理０となる。これによりＮＡＮＤゲート７０の
出力が論理１となるが、交差結合ＮＡＮＤゲート７２、
７４はリセット状態にとどまる（ＮＡＮＤゲート７２の
出力は論理１）。
【００３２】ＳＤＩピン２６において論理０が受信され
ると、コマンドシフトレジスタ６０からのライン７６は
論理０となり、このためＮＡＮＤゲート７４の出力が強
制的に論理１となる。ＮＡＮＤゲート７２の入力は共に
論理１であるためその出力は論理０となり、これにより
交差結合ＮＡＮＤゲート７２、７４のリセット状態が解
除される（セット状態となる）。ＮＡＮＤゲート７２の
出力が論理０へ変化するためコマンドラッチ６４及びス
テートコントローラ８０の入力のリセットが解除され
る。ＳＣＬＫピン３０に次のクロック信号が受信される
と、ステートコントローラ８０は通常動作を開始して、
コマンドワードの次の８ビットをカウントし、８番目の
コマンドビットが受信されるとこの８ビットはコマンド
ラッチ６４によってラッチされる。このようにして、周
辺装置１２はコントローラ１４と再同期化される。チッ
プセレクト信号はＮＡＮＤゲート７２及びコマンドシフ
トレジスタ６０へ印加される入力である。このリセット
信号は周辺装置１２の別のピンから送られる。これは直
列ポート再同期化回路の一部ではないが完全を期すため
に図示した。
ると、コマンドシフトレジスタ６０からのライン７６は
論理０となり、このためＮＡＮＤゲート７４の出力が強
制的に論理１となる。ＮＡＮＤゲート７２の入力は共に
論理１であるためその出力は論理０となり、これにより
交差結合ＮＡＮＤゲート７２、７４のリセット状態が解
除される（セット状態となる）。ＮＡＮＤゲート７２の
出力が論理０へ変化するためコマンドラッチ６４及びス
テートコントローラ８０の入力のリセットが解除され
る。ＳＣＬＫピン３０に次のクロック信号が受信される
と、ステートコントローラ８０は通常動作を開始して、
コマンドワードの次の８ビットをカウントし、８番目の
コマンドビットが受信されるとこの８ビットはコマンド
ラッチ６４によってラッチされる。このようにして、周
辺装置１２はコントローラ１４と再同期化される。チッ
プセレクト信号はＮＡＮＤゲート７２及びコマンドシフ
トレジスタ６０へ印加される入力である。このリセット
信号は周辺装置１２の別のピンから送られる。これは直
列ポート再同期化回路の一部ではないが完全を期すため
に図示した。
【００３３】以上、別の同期ラインを必要としない同期
直列インターフェイスについて説明した。直列インター
フェイスの再同期化は規則的なインターバルでは行わ
ず、非同期状態が検出された時のみ必要である。
直列インターフェイスについて説明した。直列インター
フェイスの再同期化は規則的なインターバルでは行わ
ず、非同期状態が検出された時のみ必要である。
【図１】図１は従来技術の同期直列ポートのブロック図
である。
である。
【図２】図２は本発明によるラインが５本の同期直列イ
ンターフェイスのブロック図である。
ンターフェイスのブロック図である。
【図３】部分図である図３Ａは書き込み動作時における
図２の同期直列インターフェイスのタイミング図であ
る。部分図である図３Ｂは読み取り時における図２の同
期直列インターフェイスのタイミング図である。
図２の同期直列インターフェイスのタイミング図であ
る。部分図である図３Ｂは読み取り時における図２の同
期直列インターフェイスのタイミング図である。
【図４】図４は本発明によるラインが３本の同期直列イ
ンターフェイスのブロック図である。
ンターフェイスのブロック図である。
【図５】部分図である図５Ａは書き込み時における図４
の同期直列インターフェイスのタイミング図である。部
分図である図５Ｂは読取り時における図４における同期
直列インターフェイスのタイミング図である。
の同期直列インターフェイスのタイミング図である。部
分図である図５Ｂは読取り時における図４における同期
直列インターフェイスのタイミング図である。
【図６】図６は周辺装置の再同期化を行うため本発明の
好ましい実施例にしたがって周辺装置の内部に設けた回
路の論理図である。
好ましい実施例にしたがって周辺装置の内部に設けた回
路の論理図である。
１２ 周辺装置 １４ コントローラ １６ 第１のデータライン １８ 直列データ出力ピン ２０ 直列データ入力ピン ２２ 第２のデータライン ２４ 直列データ出力ピン ２６ 直列データ入力ピン ３２ 直列クロックピン ３４ チップセレクトピン ３６ データレディーピン ６０ コマンドシフトレジスタ ６４ コマンドラッチ ８０ コントローラ ８２ データシフトレジスタ
Claims (13)
- 【請求項１】 コントローラと周辺装置の間の同期直列
通信チャンネルの再同期化方法であって、直列通信チャ
ンネルのデータはコマンドワードとデータワードとの組
み合わせよりなり、前記再同期化方法は通常動作時オー
バーヘッドを必要とせず、使用可能状態となると、 （ａ）周辺装置が反復性所定ビットパターンの少なくと
も１部をコマンドワードとして復号するに十分長い持続
時間を持つ前記反復性所定ビットパターンの時系列をコ
ントローラから送信させ、 （ｂ）前記所定ビットパターンに従うビットを持ったコ
マンドワードを周辺装置が受信するとその周辺装置をリ
セットし、 （ｃ）十分長い持続時間の前記所定ビットパターンを送
信させた後で、コントローラから前記所定ビットパター
ンとは異なるパターンを送信させ、その後通常の直列デ
ータを送信させ、 （ｄ）周辺装置において前記所定ビットパターンの次の
ビットとは反対の論理状態の前記ビットを検出し、そし
て次の一連のビットを通常直列データとして復号するス
テップよりなる方法。 - 【請求項２】 前記所定ビットパターンはすべて第１の
論理状態を持つビットであることを特徴とする請求項１
の方法。 - 【請求項３】 コントローラと周辺装置の間において直
列データの通信を行なう方法であって、 （ａ）コントローラから周辺装置へデータ入力ラインに
より直列データを伝送させ、 （ｂ）周辺装置からコントローラへデータ出力ラインに
より直列データを伝送させ、 （ｃ）コントローラから周辺装置へ直列クロックライン
により直列クロック信号を伝送させ、 （ｄ）コントローラから周辺装置へチップセレクトライ
ンにより使用可能信号を伝送させることによって周辺装
置からコントローラへの直列データの伝送を可能な状態
にし、 （ｅ）周辺装置がコントローラへの直列データ送信待機
状態になると周辺装置からコントローラへデータレディ
信号を送信させ、 （ｆ）請求項１の方法によって周辺装置をコントローラ
と再同期化するステップよりなることを特徴とする方
法。 - 【請求項４】 コントローラと周辺装置の間において直
列データの通信を行なう方法であって、 （ａ）コントローラから周辺装置へデータ入力ラインに
より直列データを伝送させ、 （ｂ）周辺装置からコントローラへデータ出力ラインに
より直列データを伝送させ、前記直列データは周辺装置
がデータレディ状態であることを示す所定のデータレデ
ィビットパターンを含み、前記データレディビットパタ
ーンはコントローラが他の直列データの送信コマンドを
周辺装置へ送った後前記他の直列データの前に送られ、 （ｃ）コントローラから周辺装置へ直列クロックライン
により直列クロック信号を伝送させ、 （ｄ）請求項１の方法によって周辺装置をコントローラ
と再同期化するステップよりなることを特徴とする方
法。 - 【請求項５】 コントローラと周辺装置の間において直
列データの通信を行なう方法であって、 （ａ）コントローラから周辺装置へデータ入力ラインに
より直列データを伝送させ、 （ｂ）周辺装置からコントローラへデータ出力ラインに
より直列データを伝送させ、周辺装置からの前記直列デ
ータはコントローラが直列データの送信コマンドを周辺
装置へ送った後直列クロック信号の次のクロックサイク
ルに同期してコントローラへ送られ、 （ｃ）コントローラから周辺装置へ直列クロックライン
により直列クロック信号を伝送させ、 （ｄ）請求項１の方法によって周辺装置をコントローラ
と再同期化するステップよりなることを特徴とする方
法。 - 【請求項６】 コントローラと周辺装置の間において直
列データの通信を行なう方法であって、 （ａ）コントローラから周辺装置へデータ入力ラインに
より直列データを伝送させ、 （ｂ）周辺装置からコントローラへデータ出力ラインに
より直列データを伝送させ、周辺装置からの前記直列デ
ータはコントローラが直列データの送信コマンドを周辺
装置へ送った後所定の遅延時間をおいてコントローラへ
送られ、 （ｃ）コントローラから周辺装置へ直列クロックライン
により直列クロック信号を伝送させ、 （ｄ）請求項１の方法によって周辺装置をコントローラ
と再同期化するステップよりなることを特徴とする方
法。 - 【請求項７】 同期直列通信チャンネルから直列データ
を受信する周辺装置を再同期化する回路であって、 （ａ）直列通信チャンネルの直列クロック入力端子に結
合されて直列通信チャンネル上にコマンドワードが受信
されたことを示す出力を与えるカウンタと、 （ｂ）同期直列通信チャンネルからの直列データに応答
してコマンドワードのすべてのビットが第１の論理状態
のときリセット状態にし、第２の論理状態にあるビット
を受信するとリセット状態を解除するリセット回路とよ
りなる再同期化回路。 - 【請求項８】 リセット回路は入力が直列データ入力端
子に結合されてＮビットの並列データを与える（Ｎはコ
マンドワードのビット数）Ｎビット直列−並列コンバー
タよりなることを特徴とする請求項７の周辺装置再同期
化回路。 - 【請求項９】 リセット回路はさらに、カウンタ回路の
出力に応答してＮデータ出力ライン上でＮビットの並列
データを受信してラッチし、且つ周辺装置がリセット状
態にあるときＮデータ出力ラインを第１の論理状態にす
るＮビットデータラッチを具備することを特徴とする請
求項７の周辺装置再同期化回路。 - 【請求項１０】 リセット回路はさらに、各々がＮ個の
データ出力ラインの１つに結合されてＮ個のデータ出力
ラインがすべて第１の論理状態にあるとき出力信号を与
える、入力がＮ個の論理ゲートを具備することを特徴と
する請求項７の周辺装置再同期化回路。 - 【請求項１１】 リセット回路はさらに、データラッチ
を形成する２つの交差結合ＮＡＮＤゲートを具備し、Ｎ
ＡＮＤゲートはデータラッチがリセット状態にあると周
辺回路をリセット状態にしまたデータラッチがセット状
態にあるとリセット状態を解除する出力を有し、データ
ラッチは論理ゲートからの出力信号に応答してリセット
状態となり、第２の論理状態のビットを受信するとセッ
ト状態になることを特徴とする請求項７の周辺装置再同
期回路。 - 【請求項１２】 コントローラと周辺装置の間の同期直
列インターフェイスであって、 （ａ）コントローラから周辺装置へ直列データを伝送す
るデータ入力ラインと、 （ｂ）周辺装置からコントローラへ直列データを伝送す
るデータ出力ラインと、 （ｃ）コントローラから周辺装置へ直列クロック信号を
伝送する直列クロックラインと、 （ｄ）コントローラから周辺装置へ使用可能信号を伝送
するチップセレクトラインと、 （ｅ）周辺装置がコントローラへ直列データ送信待機状
態にあるとき周辺装置からコントローラへデータレディ
信号を送信するデータレディラインと、 （ｆ）周辺装置をコントローラと再同期化するため周辺
装置内に設けた請求項７の回路とよりなる同期直列イン
ターフェイス。 - 【請求項１３】 コントローラと周辺装置の間の３つの
信号ラインよりなる同期直列インターフェイスであっ
て、 （ａ）コントローラから周辺装置へ直列データを伝送す
るデータ入力ラインと、 （ｂ）周辺装置からコントローラへ直列データを伝送す
るデータ出力ラインと、 （ｃ）コントローラから周辺装置へ直列クロック信号を
伝送する直列クロックラインと、 （ｄ）周辺装置をコントローラと再同期化するため周辺
装置内に設けた請求項７の回路とよりなる同期直列イン
ターフェイス。
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