JPH0645613A

JPH0645613A - 半導体素子およびその製造方法

Info

Publication number: JPH0645613A
Application number: JP19859792A
Authority: JP
Inventors: Motoji Shibata; 元司柴田; Michio Okajima; 道生岡嶋; Osamu Kusumoto; 修楠本; Kazuo Yokoyama; 和夫横山; Takao Toda; 隆夫任田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1992-07-24
Filing date: 1992-07-24
Publication date: 1994-02-18

Abstract

(57)【要約】【目的】基板平面内における素子の占有面積の小さい
半導体素子およびその製造方法を提供すること。【構成】半導体基板１上に形成された柱状結晶２の先
端部分と根元部分に、導電体層３，７によりドレイン電
極８、ソース電極９を形成し、さらに、それら導電体層
３，７間かつ柱状結晶２の側面の所定の領域に、半導体
層５と絶縁体層４，６の層状構造を用いてゲート電極１
０を形成する半導体素子、およびその製造方法である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体素子、特に微細
構造素子における半導体素子およびその製造方法に関す
るものである。

【０００２】

【従来の技術】ＬＳＩは、トランジスタの発明以来、プ
レーナーＩＣ技術、フォトリソグラフィー技術、イオン
注入技術等を導入し、これらをさらに発展させることに
より、高集積化が行われている。これまでのＬＳＩの高
集積化の方法は、主に半導体表面上に作製される素子を
比例縮小することにより実現されている。

【０００３】

【発明が解決しようとする課題】しかしながら、以上の
ような方法では、今後さらに、高集積化を進めて行くに
は問題点がある。例えばＭＯＳＦＥＴの作製において、
比例縮小則を用いて微細化した場合、素子と各電極間の
コンタクト抵抗および電圧降下はそれぞれ縮小率の２
乗、１乗に反比例するので、半導体表面上における電極
のサイズには微細化の制限があり、基板平面における素
子の大きさは電極サイズによって決まってしまう。さら
に、ソース、ゲート、ドレイン領域を半導体基板面内に
設けるため、ＭＯＳＦＥＴの占有面積が大きいという課
題がある。このような課題は、接合型ＦＥＴ、ＭＥＳＦ
ＥＴでも同様である。

【０００４】本発明は、従来のこのような課題を考慮
し、基板平面内における素子の占有面積の小さい半導体
素子およびその製造方法を提供することを目的とするも
のである。

【０００５】

【課題を解決するための手段】請求項１の本発明は、少
なくとも半導体基板表面に設けられた柱状結晶からなる
第１半導体と、第１半導体の先端部分と根元部分の間の
側面の所定の領域に接して又は埋め込まれて設けられた
第１半導体と異なる伝導型を持つ第２半導体とを備え、
第２半導体にはゲート電極、第１半導体の先端部分と根
元部分にはソース電極とドレイン電極あるいはドレイン
電極とソース電極が設けられている半導体素子である。

【０００６】請求項２の本発明は、少なくも半導体基板
表面に設けられた柱状結晶からなる第１半導体と、第１
半導体の先端部分と根元部分の間の側面の所定の領域に
接して又は埋め込まれて設けられた絶縁体層と、絶縁体
層上に形成された導電体部分とを備え、導電体部分には
ゲート電極、第１半導体の先端部分と根元部分にはソー
ス電極とドレイン電極あるいはドレイン電極とソース電
極が設けられている半導体素子である。

【０００７】請求項３の本発明は、少なくとも半導体基
板表面に設けられた柱状結晶である第１半導体と、第１
半導体の先端部分と根元部分の間の側面の所定の領域に
接して又は埋め込まれて設けられ、第１半導体とショッ
トキー障壁を形成する金属部分とを備え、金属部分には
ゲート電極、第１半導体の先端部分と根元部分にはソー
ス電極とドレイン電極あるいはドレイン電極とソース電
極が設けられている半導体素子である。

【０００８】請求項５の本発明は、金属を半導体基板表
面に局所的に析出させ、その後半導体基板表面の温度を
金属と基板材料との共晶点温度以上かつそれぞれの融点
以下に設定することで、半導体基板表面の金属析出場所
に局所的な合金液滴領域を形成し、気相−液相−固相反
応を用いることにより半導体基板表面上に柱状結晶を局
所的に成長させる半導体素子の製造方法である。

【０００９】請求項１２の本発明は、さらに半導体基板
表面上に第１導電層−絶縁体層−第２半導体−絶縁体層
−第２導電層より成る多層膜を、第１導電層、第２導電
層がそれぞれ柱状結晶の根元部分及び先端部分に導通
し、半導体層が柱状結晶の所定の領域に接して導通する
ように堆積させる請求項５記載の半導体素子の製造方法
である。。

【００１０】また、例えば半導体基板表面上に柱状結晶
を局所的に成長させ、その後、所定の方法により柱状結
晶の側面の所定の領域に接して柱状結晶とは異なる伝導
型をもつ半導体または柱状結晶とショットキー障壁を形
成する金属を形成するか、または柱状結晶とは異なる伝
導型をもつ半導体を埋め込むか、または絶縁体層とその
絶縁体層上に導電体を形成し、さらに、柱状結晶の先端
部分および根元部分に導電体により電極を形成する半導
体素子の製造方法である。

【００１１】

【作用】本発明は、基板上に設けられた微細な半導体の
柱状結晶の先端部分と根元部分の間の側面の所定の領域
に接する又は埋め込まれるように、柱状結晶と異なる伝
導型を持つ半導体部分で構成され、半導体部分をゲート
電極とし、先端部分と根元部分にはソース電極とドレイ
ン電極あるいはドレイン電極とソース電極を設けている
ので、基板に対して高さ方向にソース−ゲート−ドレイ
ン領域および、電極が形成可能であり、占有面積の小さ
い半導体素子を実現できる。ここで例えば、ゲート電極
の直下には空乏層が形成され、ゲート電極に印加する電
圧によって空乏層の幅は変化するので、ソース−ドレイ
ン間を流れる電流はこのゲート電極に印加する電圧によ
って制御することが可能である。

【００１２】また、基板上に設けられた微細な半導体の
柱状結晶の先端部分と根元部分の間の側面の所定の領域
に接する又は埋め込まれるように、絶縁体層と絶縁体層
上に形成された導電体部分で構成され、導電体部分をゲ
ート電極とし、先端部分と根元部分にはソース電極とド
レイン電極あるいはドレイン電極とソース電極を設けて
いるので、基板に対して高さ方向にソース−ゲート−ド
レイン領域および、電極が形成可能であり、占有面積の
小さい半導体素子を実現できる。ここで例えば、ゲート
電極直下の柱状結晶と絶縁体層の界面には、ゲート電極
に印加する電圧によって変化するチャネルの領域が形成
され、ソース−ドレイン間を流れる電流はこのゲート電
極に印加する電圧によって制御することが可能である。

【００１３】また、基板上に設けられた微細な半導体の
柱状結晶の先端部分と根元部分の間の側面の所定の領域
に接する又は埋め込まれるように、柱状結晶を構成して
いる半導体とショットキー障壁を形成する金属部分を構
成し、金属部分をゲート電極とし、先端部分と根元部分
にはソース電極とドレイン電極あるいはドレイン電極と
ソース電極を設けているので、基板に対して高さ方向に
ソース−ゲート−ドレイン領域および、電極が形成可能
であり、占有面積の小さい半導体素子を実現できる。こ
こで例えば、ゲート電極直下の柱状結晶の界面には、シ
ョットキー障壁のため空乏層が形成される。ゲート電極
に印加する電圧によって空乏層の幅は変化するので、ソ
ース−ドレイン間を流れる電流はこのゲート電極に印加
する電圧によって制御することが可能である。

【００１４】また、金属は基板材料と共晶型相平衡を示
す材料でその共晶点温度は金属、半導体基板材料各々の
融点より低いので、半導体基板表面を共晶点温度以上か
つ各々の融点以下に加熱することで、金属が析出した場
所のみ局所的に基板材料と金属が合金化し融解した状
態、即ち合金液滴領域が形成される。

【００１５】次に、合金液滴領域が形成された状態の基
板上にいわゆる気相−液相−固相反応を生じさせる。具
体的には例えば下記の作用が生じる。即ち、基板上に少
なくとも基板材料構成元素あるいは所定の元素を含むハ
ロゲン化物あるいは有機金属化合物あるいは水素化物等
で構成される所定の圧力の気体を直接、あるいは熱もし
くは電磁波もしくはその他のエネルギーを用いて分解し
て基板表面に曝す。気体原子は液滴中に取り込まれ、続
いて原子は液滴中を拡散して下地基板との界面に到達し
析出する。即ち半導体基板上の局所的な領域において柱
状結晶をエピタキシャル成長できる。

【００１６】また、更に半導体基板表面上に第１導電層
−絶縁体層−第２半導体−絶縁体層−第２導電層より成
る多層膜を、第１導電層、第２導電層がそれぞれ柱状結
晶の根元部分及び先端部分に導通し、半導体層が柱状結
晶の所定の領域に接して導通するように堆積させること
により、第２半導体層により、柱状結晶にゲート電極を
さらに第１導電層および第２導電層によって、ソース電
極とドレイン電極あるいはドレイン電極とソース電極を
柱状結晶に作製しすることができる。

【００１７】

【実施例】以下に、本発明をその実施例を示す図面に基
づいて説明する。

【００１８】（実施例１）本発明の第１実施例の半導体
素子を以下に示す。図１は、本実施例の半導体素子の断
面図である。ほう素をドープした比抵抗が１ｋΩｃｍ程
度以下のＰ型シリコンの単結晶の半導体基板１の（１１
１）面上に、直径１００ｎｍ、長さ３μｍのＰ型シリコ
ンの柱状結晶２を形成し、厚さ２００ｎｍのＰ型シリコ
ンの導電体層３、厚さ５０ｎｍのＳｉＯ₂の絶縁体層
４、厚さ１μｍのＮ型シリコンの半導体層５、厚さ５０
ｎｍのＳｉＯ₂の絶縁体層６、厚さ２００ｎｍのＰ型シ
リコンの導電体層７を絶縁体層６上及び柱状結晶２の側
面に接するように形成する。続いて、金の細線を導電体
層３、７および半導体層５に接触させてドレイン電極
８、ソース電極９、ゲート電極１０を取り出した。この
半導体素子の、ソース−ドレイン間に電圧を印加し、ゲ
ート電極１０に印加する電圧によってドレイン電流を制
御する接合型ＦＥＴの良好な特性を得ることができた。
また、従来の半導体基板表面にプレーナー技術を用いて
作製された接合型ＦＥＴと比較して基板の占有面積を非
常に小さくできた。さらに、ソース、ドレインを構成す
る導電体層３、７に柱状結晶２と伝導型が同じで、不純
物濃度が柱状結晶２より高い半導体を用い、ゲートを構
成する半導体層５に柱状結晶２と伝導型が異なり、不純
物濃度が柱状結晶２より高い半導体を用いることにより
素子の特性が向上した。

【００１９】なお、本実施例１では、半導体層５を柱状
結晶２の側面に接するように形成したが、接する位置、
形状および大きさを限定するものではない。

【００２０】また、柱状結晶２にＮ型領域を埋め込んで
も同様の効果が得られた。

【００２１】また、絶縁体層４、６としてＳｉＯ₂を用
いたが、物質を限定するものではない。

【００２２】また、金の細線を用いて電極を取り出して
いるが、ソース、ドレインを構成する導電体層３、７お
よび、ゲートを構成する半導体層５と良好なオーミック
コンタクトを形成できる導電体であればよい。

【００２３】また、導電体層３、７にはＰ型シリコンを
用いたが、柱状結晶２とショットキー障壁を作らない導
電体であればよい。（実施例２）本発明の第２実施例の半導体素子を以下に
示す。図２は、本実施例の半導体素子の断面図である。
リンをドープした比抵抗が１ｋΩｃｍ程度以下のＮ型シ
リコンの単結晶の半導体基板１１の（１１１）面上に、
直径１００ｎｍ、長さ３μｍのＮ型シリコンの柱状結晶
１２を形成し、厚さ２００ｎｍのＰ型シリコンの導電体
層１３、厚さ５０ｎｍのＳｉＯ₂の絶縁体層１４を半導
体基板１１上及び柱状結晶１２の側面に接するように形
成する。絶縁体層１４上方に露出している柱状結晶１２
の側面に熱酸化により厚さ５０ｎｍのＳｉ０₂の絶縁体
層１５を形成する。さらに、絶縁体層１４上に、厚さ１
μｍのポリシリコンの導電体層１６を形成する。導電体
層１６の上にＳｉＯ₂の絶縁体層１７を２００ｎｍ形成
し、絶縁体層１７上方に露出している絶縁体層１５を反
応性イオンエッチングによって取り除き、続いて、Ｐ型
シリコンの導電体層１８を絶縁体層１７上に柱状結晶１
２の側面に接するように２００ｎｍ形成する。

【００２４】続いて、金の細線を導電体層１３、１６、
１８に接触させてドレイン電極１９、ゲート電極２０、
ソース電極２１を取り出した。この半導体素子の、ソー
ス−ドレイン間に電圧を印加し、ゲート電極２０に印加
する電圧によってドレイン電流を制御するＭＩＳＦＥＴ
の良好な特性を得ることができた。また、従来の半導体
基板表面にプレーナー技術を用いて作製されたＭＩＳＦ
ＥＴと比較して基板の占有面積を非常に小さくできた。

【００２５】さらに、ソース、ドレインを形成する導電
体層１３、１８に柱状結晶１２と伝導型が異なり、不純
物濃度が柱状結晶１２より高い半導体を用いることによ
り素子の特性が向上した。

【００２６】なお、本実施例２では、絶縁体層１５、導
電体層１６を柱状結晶１２に幅１μｍの帯状に形成した
が、接する位置、形状および大きさを限定するものでは
ない。

【００２７】また、絶縁体層１４、１５、１７としてＳ
ｉＯ₂を用い、導電体層１６として、ポリシリコンを用
いたが物質を限定するものではない。

【００２８】また、金の細線を用いて電極を取り出して
いるが、ソース、ドレイン、ゲートを形成する導電体層
１３、１６、１８と良好なオーミックコンタクトを形成
できる導電体であればよい。

【００２９】また、導電体層１３、１８にはＰ型シリコ
ンを用いたが、柱状結晶１２とショットキー障壁を作ら
ない金属を用いても良い。（実施例３）本発明の第３実施例の半導体素子を以下に
示す。図３は、本実施例の半導体素子の断面図である。
亜鉛をドープした比抵抗が１ｋΩｃｍ程度以下のＰ型Ｇ
ａＡｓの単結晶の半導体基板２２の（１１１）面上に、
直径１００ｎｍ、長さ３μｍのＰ型ＧａＡｓの柱状結晶
２３を形成し、厚さ２００ｎｍのＰ型ＧａＡｓの導電体
層２４、厚さ５０ｎｍのＳｉＯ₂の絶縁体層２５、厚さ
１μｍで柱状結晶２３とショットキー障壁を作るＡｌの
金属層２６、厚さ５０ｎｍのＳｉＯ₂の絶縁体層２７、
厚さ２００ｎｍのＰ型ＧａＡｓの導電体層２８を半導体
基板２２上及び柱状結晶２３の側面に接するように形成
する。続いて、金の細線を導電体層２４、２８および金
属層２６に接触させてドレイン電極２９、ソース電極３
０、ゲート電極３１を取り出した。この半導体素子のソ
ース−ドレイン間に電圧を印加し、ゲート電極３１に印
加する電圧によってドレイン電流を制御するＭＥＳＦＥ
Ｔの良好な特性を得ることができた。また、従来の半導
体基板表面にプレーナー技術を用いて作製されたＭＥＳ
ＦＥＴと比較して基板の占有面積を非常に小さくでき
た。

【００３０】さらに、ソース、ドレインを形成する導電
体層に柱状結晶と伝導型が同じで、不純物濃度が柱状結
晶より高い半導体を用いることにより素子の特性が向上
した。

【００３１】なお、本実施例３では、金属層２６を柱状
結晶２３の側面に接するように形成したが、接する位
置、形状および大きさを限定するものではない。

【００３２】また、金属層２６にはＡｌを用いたが柱状
結晶２３を構成する半導体と良好なショットキー障壁を
形成する金属であれば良い。

【００３３】また、絶縁体層２５、２７としてＳｉＯ₂
を用いたが、物質を限定するものではない。

【００３４】また、金の細線を用いて電極を取り出して
いるが、ソース、ドレインを形成する導電体層２４、２
８と良好なオーミックコンタクトを形成できる導電体で
あればよい。

【００３５】また、導電体層２４、２８にはＰ型ＧａＡ
ｓを用いたが、柱状結晶２３とショットキー障壁を作ら
ない導電体であれば良い。

【００３６】また、上記実施例１、２、３では、柱状結
晶は円柱状であるが、最小幅１００ｎｍ以下、長さ１０
０ｎｍ以上の柱状結晶であれば同様の効果が確認され
た。また、実施例１、２、３ではそれぞれ、半導体基板
および柱状結晶をＰ型シリコン、Ｎ型シリコン、Ｐ型Ｇ
ａＡｓで形成したが、半導体基板および柱状結晶は、単
元素半導体あるいは化合物半導体であれば伝導型はＰ，
Ｎのどちらでも同様の効果が得られた。

【００３７】また、半導体基板と柱状結晶の伝導型の種
類を同じ物にすることで、柱状結晶の根元部分に形成し
ていた電極を基板上の任意の位置に移動することができ
た。

【００３８】また、ソース及びドレイン電極はその電極
の役割を逆にしても同様に動作した。（実施例４）本発明の第４実施例の半導体素子の製造方
法を以下に示す。高真空チャンバー内で、先端曲率が数
１００ｎｍ以下の金製の針を基板の表面に対峙して配置
する。針は直径０.１〜１ｍｍの金線を塩酸中で電界研
磨して作成した。これは機械的な切断あるいは研磨によ
っても得られる。ほう素をドープした比抵抗が１ｋΩｃ
ｍ程度以下の表面が平滑な（１１１）面のＰ型シリコン
の半導体基板を用いた。比抵抗は、走査トンネル顕微鏡
（以下ではＳＴＭと呼ぶ）で観察あるいは加工するため
のトンネル電流が流れる程度以下であればよい。まず、
ＳＴＭの観察モードで金を析出したい場所を観察し、表
面が平滑であることを確認した。次にそのまま針の面内
走査を停止し、典型的にはＶ_t＝３〜１０Ｖ程度、印加
時間Δｔ＝数１００〜５０ｍｓｅｃのパルス電圧を印加
した。その後、再びこの領域を観察したところ、図４
（ａ）に示すように、半導体基板３２の領域内の所定の
位置に直径数１００ｎｍ、高さ５ｎｍ程度の金の突起３
３が形成されていることを確認した。本実施例では針側
が正バイアスとなるパルス電圧を印加したが、極性を変
えても同様の結果がえられた。また、作業を大気中で行
っても概ね同じような結果がえられた。この突起３３
は、上記パルス電圧によってｎｍオーダーの距離の針・
基板間に誘起される１０⁷〜１０⁸Ｖ／ｃｍ以上の高電界
により針の先端の金原子がイオン化し蒸発して、あるい
は針先端の温度が局所的に上昇し蒸発して対峙する基板
上に堆積した等の原因によると考えられる。突起３３を
形成するには印加するパルス電圧にしきい値電圧Ｖ_thが
存在した。本実施例ではＶ_thは概ね３〜５Ｖ程度であっ
た。加工のための印加電圧Ｖ_tは、針側から金が蒸発
し、かつ半導体基板３２側からはシリコンはほとんど蒸
発しない範囲の電圧が適当である。次に、半導体基板
３２上に気相−液相−固相反応を生じさせた。具体的に
は下記の作業を行った。即ち、金の突起３３を作製した
半導体基板３２をＣＶＤ装置に設置し、基板温度をこの
系における共晶点温度以上かつ金の融点以下に加熱し
た。典型的には、おおよそ５０℃以上３７０℃以下の温
度に設定した。この状態では、図４（ｂ）に示すように
金の突起３３はシリコン基板と金が合金化し融解した液
滴３４になっている。

【００３９】ここに、所定のモル比の純化した水素とＳ
ｉＣｌ₄と微量のＢＢｒ₃よりなる混合気体を導入した。
すると、還元反応によってシリコンと微量のボロンが供
給され、液滴３４の場所のみＰ型シリコンの柱状結晶３
５が基板に垂直な方向に成長した。しかも柱状結晶３５
の先端には液滴３４が残存していた。その様子を図４
（ｃ）に示す。

【００４０】これらの成長機構は以下の様である。即
ち、半導体基板３２上のＳｉＣｌ₄およびＢＢｒ₃の気体
を分解して基板表面に曝す。その際、気体原子は半導体
基板３２表面および液滴３４に単位面積、単位時間に同
じ数だけ衝突するが、その内凝集し結晶成長に寄与する
原子の割合（以後、適合係数と呼ぶ）が両者で圧倒的に
異なる成長条件が存在する。即ち固体基板表面では、曝
される気体の過飽和度が小さかったり、系の温度が低か
ったり、あるいは基板表面に殻生成のきっかけとなるス
テップや吸着物などが少なく結晶表面の完全性が高い場
合、その適合係数は非常に小さいのに対して、液体表面
は微視的に非常に凹凸が多く原子を捕まえる能力が高く
適合係数はほぼ１に近い。従って上記のような条件下に
この系をおくと、気体原子は優先的に合金液滴領域に取
り込まれる。よって、半導体基板３２の上には気相中か
らシリコン及びほう素をほとんど析出しないのに対し
て、液体の適合係数は１に近いので金の液滴３４の中に
は気中からシリコン及びほう素が効率よく取り込まれ
た。捕らえられた原子は液滴３４の中を拡散して下地の
半導体基板３２との界面に到達し析出した。つまりシリ
コン結晶が下地基板の局所的な領域においてのみエピタ
キシャル成長した。ここで、金のシリコン結晶中におけ
る偏析係数は１０^ー4以下と、成長する柱状結晶３５中に
金は殆ど取り込まれない。従って成長が進んでも液滴３
４は常に成長する柱状結晶３５の上部に残存し、本成長
機構を長く保つこととなる。

【００４１】続いて、半導体基板３２の上に導電体層３
６、絶縁体層３７、半導体層３８、絶縁体層３９、導電
体層４０より成る多層膜を作製した。なお、本実施例４
では、多層膜を堆積後、電極を容易に取り出すため、導
電体層３６、半導体層３８、導電体層４０にマスクを用
いた電子ビーム蒸着法によりそれぞれの層にタングステ
ンを堆積させた。使用したマスクの形状を図５に示す。
これらのマスク４１、４２、４３はタングステンを堆積
する範囲を選択できるように、さらに柱状結晶３５の周
辺にはタングステンを堆積させないように設計した。こ
のように、タングステンを堆積させることにより、多層
膜堆積後に行う反応性イオンエッチングによって、容易
に電極が取り出せた。

【００４２】具体的には、基板温度７００℃で、微量の
ＢＢｒ₃を含むＳｉＣｌ₄のＣＶＤ法によって、厚さ２０
０ｎｍのＰ型シリコンの導電体層３６を堆積後、マスク
４１を用いた電子ビーム蒸着法で、厚さ２００ｎｍのタ
ングステン層４４形成した。

【００４３】次に、低温ＣＶＤ法より、基板温度４２０
℃で、厚さ７０ｎｍのＳｉＯ₂に約１０％Ｐ₂Ｏ₅を含ん
だＰＧＳ（フォスフォシリケートグラス(Phosphosili
cateGlass））の絶縁体層３７を堆積させ、絶縁体層３
７を緻密にするため、窒素雰囲気中で、基板温度９００
℃でアニールを行った。さらに、微量のＰＣｌ₃を含む
ＳｉＣｌ₄のＣＶＤ法によって、厚さ１μｍのＮ型シリ
コンの半導体層３８を堆積後、マスク４２を用いた電子
ビーム蒸着法で、厚さ２００ｎｍのタングステン層４５
を形成した。さらに、低温ＣＶＤ法より、基板温度４２
０℃で、厚さ１００ｎｍのＰＧＳの絶縁体層３９を堆積
させ、絶縁体層３９を緻密にするため、窒素雰囲気中
で、基板温度９００℃でアニールを行った。さらに、微
量のＢＢｒ₃を含むＳｉＣｌ₄のＣＶＤ法によって、厚さ
２００ｎｍのＰ型シリコンの導電体層４０を堆積後、マ
スク４３を用いた電子ビーム蒸着法で、厚さ２００ｎｍ
のタングステン層４６を形成した。なお、シリコンの柱
状結晶３５は、半導体基板３２に対して垂直に成長して
いるので、ＣＶＤ法を用いての堆積工程では、下地から
堆積し、柱状結晶３５の側面には付着しなかった。この
堆積工程終了後の状態を図４（ｄ）に示す。図４（ｄ）
は柱状結晶３５を含む断面図である。

【００４４】次に、ＨＢｒとＨＣｌの混合ガスを用いた
反応性イオンエッチングにより、不要な部分をエッチン
グしてタングステン層４４、４５、４６を表面に露出さ
せた。タングステン層４４、４５、４６に金の細線を溶
着してドレイン電極４７、ゲート電極４８、ソース電極
４９を取り出した。この状態の模式図を図４（ｅ）に示
す。完成した半導体素子は接合型ＦＥＴの良好な特性を
示した。また、従来の半導体基板表面にプレーナー技術
を用いて作製された接合型ＦＥＴと比較して基板の占有
面積を非常に小さくできた。

【００４５】さらに、ソース、ドレインを構成する導電
体層３６、４０に柱状結晶３５と伝導型が同じで、不純
物濃度が柱状結晶３５より高い半導体を用い、ゲートを
構成する半導体層３８に柱状結晶３５と伝導型が異な
り、不純物濃度が柱状結晶より高い半導体を用いること
により素子の特性が向上した。

【００４６】なお、本実施例４では、針に金を用いた
が、これに代えて、銀を用いて同様の製法で作成を試み
たところ、金を用いた場合同様に良好な結果を得た。数
Ｖ程度の所定の電圧Ｖ_tを、所定の時間Δｔだけ印加し
たところ銀の微細な突起がシリコン基板上に形成でき
た。次に突起を形成した基板を開管ＣＶＤ装置に設置
し、基板温度を典型的にはおおよそ５０℃以上９００℃
以下の温度に設定し、ここに所定のモル比の純化した水
素とＳｉＣｌ₄のおよび微量のＢＢｒ₃の混合気体を導入
したところ、金の液滴を用いた場合同様Ｐ型シリコンの
柱状結晶が基板に垂直な方向に成長した。金、銀以外に
も銅、ニッケル、鉄等の針を用いて先端からその構成金
属を蒸発させ突起を形成し、その局所的な液滴からシリ
コンを成長させることにより、柱状結晶を得ることがで
きた。

【００４７】また、柱状結晶、導電体層及び半導体層を
形成するシリコンの供給源としてＳｉＣｌ₄をドーパン
トとして微量のＢＢｒ₃またはＰＣｌ₃を用いたが、シリ
コンの供給源としてはＳｉＨ₄、ＳｉＨＣｌ₃、ＳｉＨ₃
Ｃｌを用い、ドーパントとしてはＢＣｌ₃，Ｂ₂Ｈ₆，Ｐ
ＯＣｌ₃，ＰＨ₃を用いた水素還元法で行ってもよい。
又、ガスの分解にプラズマ、あるいはＥＣＲを利用して
もよい。

【００４８】また、絶縁体層としてＰＳＧを用いたが、
物質を限定するものではない。

【００４９】また、半導体層３８を柱状結晶３５の側面
に接するように形成したが、接する位置、形状および大
きさを限定するものではない。

【００５０】また、柱状結晶３５にアニールすることに
よりＮ型領域を埋め込んでも同様の効果が得られた。

【００５１】また、タングステン層を用いて電極を取り
出しているが、ソース、ドレインを構成する導電体層お
よび、ゲートを構成する半導体層と良好なオーミックコ
ンタクトを形成でき、多層膜を堆積する工程において、
柱状結晶及びその他の半導体中に拡散し悪影響を及ぼさ
ない導電体であればよい。

【００５２】また、導電体層にはＰ型シリコンを用いた
が、柱状結晶とショットキー障壁を作らない金属または
ポリシリコンを用いても良い。（実施例５）本発明の第５実施例の半導体素子の製造方
法を以下に示す。図６（ａ）に示すように、第４実施例
と同様の方法を用いて、ほう素をドープした比抵抗が１
ｋΩｃｍ程度以下の表面が平滑な（１１１）面のＰ型シ
リコンの半導体基板５０の上に柱状結晶５１を形成し
た。

【００５３】続いて、図６（ｂ）〜（ｄ）、及び図７
（ａ）〜（ｂ）に示すように、半導体基板５０表面の上
に導電体層５２−絶縁体層５３−導電体層５４−絶縁体
層５５−導電体層５６より成る多層膜を、導電体層５４
と柱状結晶５１の間には絶縁層５７を作製する工程を行
った。なお、本実施例５では、以上の工程終了後に電極
を容易に取り出すため、導電体層５２、５４、５６の堆
積後、および、絶縁体層５５の堆積後、マスクを用いた
電子ビーム蒸着法によりそれぞれの層にタングステンを
堆積させた。使用したマスクは実施例４で用いたものと
同様である。

【００５４】具体的には、基板温度７００℃で、微量の
ＢＢｒ₃を含むＳｉＨ₄の熱分解ＣＶＤ法によって、厚さ
２００ｎｍのＰ型シリコンの導電体層５２を堆積後、マ
スク４１を用いた電子ビーム蒸着法で、厚さ２００ｎｍ
のタングステン層５８を形成した。次に、低温ＣＶＤ法
より、基板温度４２０℃で、厚さ７０ｎｍのＳｉＯ₂に
約１０％Ｐ₂Ｏ₅を含んだＰＧＳの絶縁体層５３を堆積さ
せ、絶縁体層５３を窒素雰囲気中で、基板温度９００℃
でアニールを行った。この様子を図６（ｂ）に示す。続
いて、乾燥酸素中で、基板温度１０００℃で柱状結晶５
１の表面に厚さ５０ｎｍのＳｉＯ₂の絶縁層５７を作製
した。この様子を図６（ｃ）に示した。さらに、マスク
４２を用いて電子ビーム蒸着法により、厚さ１μｍのＡ
ｌの導電体層５４を堆積後、さらに、厚さ２００ｎｍの
タングステン層５９を形成した。次に、マスク４２を取
り除き、低温ＣＶＤ法より、基板温度４２０℃で、厚さ
５０ｎｍのＳｉＯ₂に約１０％Ｐ₂Ｏ₅を含んだＰＧＳの
絶縁体層５５を堆積させ、絶縁体層５５のアニールを行
った。さらに、マスク４３を用いた電子ビーム蒸着法
で、タングステン層６０を形成した。この様子を図６
（ｄ）に示す。次に、ＨＢｒとＨＣｌの混合ガスを用い
た反応性イオンエッチングにより、柱状結晶５１の側面
に作製された絶縁層５７を取り除いた。反応性イオンエ
ッチングでは、柱状結晶５１の長さ方向をイオンの進行
方向にほぼ垂直にし、さらに柱状結晶５１を回転させる
ことにより目的の領域のみのエッチングを行うことがで
きた。この様子を図７（ａ）に示す。さらに、微量のＢ
Ｂｒ₃を含むＳｉＨ₄の熱分解ＣＶＤ法によって、厚さ２
００ｎｍのＰ型シリコンの導電体層５６を堆積後、マス
ク４３を用いた電子ビーム蒸着法で、厚さ２００ｎｍの
タングステン層６１を形成した。この様子を図７（ｂ）
に示す。なお、シリコンの柱状結晶５１は半導体基板５
０に垂直に成長しているので、ＣＶＤ法を用いての堆積
工程では、下地から堆積し、柱状結晶５１の側面には付
着しなかった。次に、ＨＢｒとＨＣｌの混合ガスを用い
た反応性イオンエッチングにより、不要な領域を取り除
き、タングステン層５８、５９、６１を表面に露出させ
た。タングステン層５８、５９、６１に金の細線を溶着
してドレイン電極６２、ゲート電極６３、ソース電極６
４を取り出した。この様子を図７（ｃ）に示す。

【００５５】完成した半導体素子はＭＩＳＦＥＴの良好
な特性を示した。また、従来の半導体基板表面にプレー
ナー技術を用いて作製されたＭＩＳＦＥＴと比較して基
板の占有面積を非常に小さくできた。

【００５６】さらに、ソース、ドレインを形成する導電
体層５２、５６に柱状結晶５１と伝導型が異なり、不純
物濃度が柱状結晶５１より高い半導体を用いることによ
り素子の特性が向上した。

【００５７】なお、本実施例５では、柱状結晶５１、導
電体層５２、５６を形成するシリコンの供給源としてＳ
ｉＨ₄をドーパントとして微量のＢＢｒ₃を用いたが、シ
リコンの供給源としてはＳｉＣｌ₄、ＳｉＨＣｌ₃、Ｓｉ
Ｈ₃Ｃｌを用い、ドーパントとしてはＢＣｌ₃，Ｂ₂Ｈ₆を
用いた水素還元法で行ってもよい。又、ガスの分解にプ
ラズマ、あるいはＥＣＲを利用してもよい。

【００５８】また、絶縁体層５３、５５、５７としてＰ
ＳＧまたはＳｉＯ₂を用いたが、物質を限定するもので
はない。

【００５９】また、絶縁体層５７および導電体層５４を
柱状結晶５１の側面に接するように形成したが、接する
位置、形状および大きさを限定するものではない。

【００６０】また、タングステン層５８、５９、６１を
用いて電極を取り出しているが、ソース、ドレインを構
成する導電体層および、ゲート形成する半導体層と良好
なオーミックコンタクトを形成でき、多層膜を堆積する
工程において、柱状結晶５１及びその他の導電体層５
２、５４、５６に拡散し悪影響を及ぼさない導電体であ
ればよい。

【００６１】また、導電体層５２、５６にはＰ型シリコ
ンを用いたが、柱状結晶５１とショットキー障壁を作ら
ない金属またはポリシリコンを用いても良い。

【００６２】（実施例６）本発明の第６実施例を以下に
示す。表面が平滑な（１１１）面でその比抵抗が１ｋΩ
ｃｍ程度以下のドープされたＰ型ＧａＡｓを半導体基板
として用いた。第４実施例同様の方法で、高真空中で金
製の針をＧａＡｓ基板に対峙させ所定のパルス電圧を印
加したところ、図８（ａ）に示すように、直径１００ｎ
ｍ、高さ５ｎｍ程度の金の微小な突起６６がＧａＡｓ基
板６５上に形成された。本実施例６では針側が正バイア
スとなるパルス電圧を印加したが、極性を変えても同様
の結果がえられた。また、作業を大気中で行っても概ね
同じような結果がえられた。次に突起６６が形成された
半導体基板６５をＭＯＣＶＤ装置に設置し、外部から高
周波加熱により基板温度をおおよそ１００℃以上５５０
℃以下の温度に設定し、ここに、所定の圧力で所定のモ
ル比のトリメチルガリウムと水素希釈したアルシンにド
ーパントとしてジエチル亜鉛を微量に含む混合気体を導
入したところ、図８（ｂ）に示すように、直径１００ｎ
ｍ、高さ５μｍのｐ−ＧａＡｓの柱状結晶６７が基板に
垂直な方向に成長した。成長した結晶は良質の単結晶で
あった。特に５００℃以下の成長温度で選択成長性の良
好な結果が得られた。続いて、図８（ｃ）に示すよう
に、半導体基板６５表面上に導電体層６８、絶縁体層６
９、金属層７０、絶縁体層７１、導電体層７２の多層膜
を作製した。なお、本実施例６では、多層膜を堆積後、
導電体層６８、金属層７０、導電体層７２から電極を容
易に取り出すため、絶縁体層６９および金属層７０はマ
スク４２を用いて、絶縁体層７１、導電体層７２、金−
亜鉛合金で構成される電極層７３はマスク４３を用いて
堆積させた。使用したマスクは実施例４で用いたもので
ある。

【００６３】具体的には、基板温度７００℃で、トリメ
チルガリウムと水素希釈したアルシンにドーパントとし
てジエチル亜鉛を微量に含む混合気体を熱分解すること
によって厚さ１μｍのｐ−ＧａＡｓの導電体層６８を堆
積させた。次に、低温ＣＶＤ法より、基板温度３００℃
で、厚さ７０ｎｍのＳｉＯ₂の絶縁体層６９を堆積させ
た。さらに、基板温度３００℃で、電子ビーム蒸着法に
より厚さ１μｍのＡｌの金属層７０を形成した。続い
て、低温ＣＶＤ法より、基板温度３００℃で、厚さ７０
ｎｍのＳｉＯ₂の絶縁体層７１を堆積させ、基板温度７
００℃で、トリメチルガリウムと水素希釈したアルシン
にドーパントとしてジエチル亜鉛を微量に含む混合気体
を熱分解することによって厚さ２００ｎｍのｐ−ＧａＡ
ｓの導電体層７２を堆積後、電子ビーム蒸着法で厚さ５
００ｎｍの金−亜鉛合金の電極層７３を形成した。この
様子を図７（ｃ）に示す。なお、ＧａＡｓの柱状結晶６
７は、半導体基板６５に垂直に成長しているので、ＭＯ
ＣＶＤ法を用いての堆積工程では、下地から堆積し、柱
状結晶６７の側面には付着しなかった。次に、ＨＢｒと
ＨＣｌの混合ガスを用いた反応性イオンエッチングによ
り、不要な領域を取り除き、導電体層６８、金属層７
０、電極層７３を露出させた。導電体層６８、金属層７
０、電極層７３に金の細線を溶着してドレイン電極７
４、ゲート電極７５、ソース電極７６を取り出した。こ
の様子を図７（ｄ）に示す。完成した半導体素子の、ソ
ース−ドレイン間に電圧を印加し、ゲート電極に印加す
る電圧によってドレイン電流を制御するＭＥＳＦＥＴの
良好な特性を得ることができた。また、従来の半導体基
板表面にプレーナー技術を用いて作製されたＭＥＳＦＥ
Ｔと比較して基板の占有面積を非常に小さくできた。

【００６４】さらに、ソース、ドレインを形成する導電
体層に柱状結晶６７と伝導型が同じで、不純物濃度が柱
状結晶より高い半導体を用いることにより素子の特性が
向上した。

【００６５】なお、本実施例６では、針に金を用いた
が、これに代えて、銀を用いて同様の製法で作成を試み
たところ、金を用いた場合同様に良好な結果を得た。数
Ｖ程度の所定の電圧Ｖ_tを、所定の時間Δｔだけ印加し
たところ銀の微細な突起がＧａＡｓ基板上に形成でき
た。次に突起を形成した半導体基板をＭＯＣＶＤ装置に
設置し基板温度７００℃で、トリメチルガリウムと水素
希釈したアルシンにドーパントとしてジエチル亜鉛を微
量に含む混合気体を熱分解することによって、金の液滴
を用いた場合同様ｐ−ＧａＡｓの柱状結晶が基板に垂直
な方向に成長した。金、銀以外にも銅、ニッケル、鉄等
の針を用いて先端からその構成金属を蒸発させ突起を形
成し、その局所的な液滴からＧａＡｓを成長させること
により、上記実施例６同様、柱状の微細構造を得ること
ができた。

【００６６】また、柱状結晶６７、導電体層６８、７２
を形成するＧａＡｓの供給源としてトリメチルガリウム
と水素希釈したアルシンにを用い、ドーパントとしてジ
エチル亜鉛を用いたが、ＧａＡｓの供給源としてはトリ
エチルガリウム等のガリウムの有機金属と水素希釈した
アルシンを用い、ドーパントとしては亜鉛の有機金属ま
たはＣｄの有機金属を用いたＭＯＣＶＤ法で行ってもよ
い。

【００６７】また、絶縁体層としてＳｉＯ₂を用いた
が、物質を限定するものではない。

【００６８】また、金属層７０を柱状結晶６７の側面に
接するように形成したが、接する位置、形状および大き
さを限定するものではない。

【００６９】また、金属層７０にはＡｌを用いたが柱状
結晶６７を構成する半導体と良好なショットキー障壁を
形成する金属であればいずれでも良い。

【００７０】また、導電体層、金属層、電極層を用いて
電極を取り出しているが、ソースドレインを構成する導
電体層および、ゲートを形成する金属層と良好なオーミ
ックコンタクトを形成でき、多層膜を堆積する工程にお
いて、柱状結晶６７及びその他の半導体中に拡散し悪影
響を及ぼさない導電体であればよい。

【００７１】また、導電体層６８、７２にはｐ−ＧａＡ
ｓを用いたが、柱状結晶６７とショットキー障壁を作ら
ない金属を用いても良い。

【００７２】また、上記実施例６では、ＧａＡｓ基板上
にＧａＡｓの柱状結晶をホモエピタキシャル成長させ、
さらに半導体素子を作製したが例を挙げたが、同様の製
法でＧａＡｓ基板上にＩｎＡｓの柱状結晶をヘテロエピ
タキシャル成長させ、半導体素子を作ることができた。
また同様の製法で例えばＧａＰ等、他のIII-V族あるい
はII-VI族あるいはIV-IV族等の２元系あるいは多元系の
化合物半導体の柱状結晶を成長させ、半導体素子を作る
こともできた。基板材料もＧａＡｓのみならず他のIII-
V族あるいはII-VI族あるいはIV-IV族等の２元系あるい
は多元系の化合物半導体を用いることができた。

【００７３】また、上記実施例４から６では、それぞ
れ、接合型、ＭＩＳＦＥＴ、ＭＥＳＦＥＴを作製した
が、半導体基板および柱状結晶の種類、その伝導型を制
限するものではなくあらゆる組合せが可能であった。ま
た作製できる半導体素子を制限するものでもない。

【００７４】また、上記実施例４から６では、柱状結晶
を成長させる半導体基板上に、導電体層を作製し、前記
導電体層から電極を取り出していたが、柱状結晶と半導
体基板の伝導型が同じであれば、前記半導体基板上の任
意の位置に電極を構成することができるので、導電体層
を形成する工程を省くことができる。なお、前記半導体
基板と前記柱状結晶がヘテロエピタキシャル成長である
ときには、バンドギャップの違いにより半導体素子のキ
ャリアの流れが阻害されないことが必要条件となる。（実施例７）本発明の実施例４から６までは、金属の微
小突起を形成する方法として、金属製の針先端からその
構成金属元素自体を蒸発させて基板上に付着させる方法
を用いていたが、本実施例では、所定の金属元素を含有
する気体中で、基板に近接して対峙させた先鋭な針と基
板との間にトンネル電流あるいは電界放出電流を流し、
その作用により前述の気体を分解し基板上に微小突起を
形成する。

【００７５】具体的には、Ｃ₅Ｈ₅Ｐｔ（Ｃ₃Ｈ₅）ガスを
チャンバー内に導入し、そのガス圧を典型的には５×１
０^-6〜７６０Ｔｏｒｒにした。基板には表面が平滑な
（１１１）面である低抵抗シリコン単結晶を用いた。チ
ャンバー内で、タングステン製の針をシリコン基板に近
接した距離に対峙させ典型的には試料電圧Ｖ_s＝１〜１
０Ｖ程度、印加パルス時間Δｔ＝数ｎｓｅｃ〜数１００
ｍｓｅｃ程度のパルス電圧を所定のデューティー比で印
加したところ、直径１００ｎｍ、高さ５ｎｍ程度の微小
な突起が形成された。この微小な突起は上記ガスがトン
ネル電流あるいは電界放出電流により分解され堆積した
Ｐｔよりなるものと考えられる。本実施例では試料側が
正バイアスとなるパルス電圧を印加したが、極性を変え
ても同様の結果がえられた。その後は上記実施例４から
６と同様のプロセスにより半導体素子が得られた。

【００７６】本実施例に使用する有機金属ガスは上記の
Ｃ₅Ｈ₅Ｐｔ（Ｃ₃Ｈ₅）以外のＰｔを含有する所定の有機
金属ガスであってもよく、また他のＡｕ、Ａｇ、Ｃｕ、
Ｐｄ、Ｎｉ等を含む有機金属を用いてもよい。また、針
としてはＷ以外にもＰｔ、Ａｕ等を用いてもよい。本実
施例はシリコン基板以外の単元素半導体あるいは化合物
半導体に対しても有効であった。（実施例８）次に本発明の第８実施例を以下に示す。希
釈したＫＡｕ（ＣＮ）₂溶液中にＰｔＩｒ針とシリコン
（１１１）基板を浸し、針を基板に近接させ典型的には
試料電圧Ｖ_s＝−１〜−１０Ｖ程度の負電圧を印加した
ところ、直径数ｎｍ〜数１００ｎｍ程度の微小な突起が
形成された。光照射下でより良好な結果が得られた。こ
の微小な突起は上記の溶液中のＡｕイオンがトンネル電
流あるいは電界放出電流あるいはイオン電流により中性
化し、析出したものと考えられる。その後上記実施例４
から６と同様のプロセスを施すことにより半導体素子が
得られた。

【００７７】本実施例に使用する溶液は上記のＫＡｕ
（ＣＮ）₂以外のＡｕを含有する所定の溶液であっても
よく、また他のＡｇ、Ｃｕ、Ｐｔ、Ｐｄ、Ｎｉ等を含む
溶液を用いてもよい。また、針としてはＰｔＩｒ以外に
もＷ、Ａｕ等を用いてもよい。本実施例はシリコン基板
以外の単元素半導体あるいは化合物半導体に対しても有
効であった。

【００７８】なお、本実施例４から８では、１つの柱状
結晶からなる半導体素子の製造方法を示したが、実施例
４から８において、半導体基板上の複数の位置で加工作
用を行わせ、さらに所定の工程を行うことにより半導体
基板上に複数の半導体素子を作製することができた。さ
らに、作製された素子間を接続することにより簡単な論
理回路を作製することができた。

【００７９】

【発明の効果】以上述べたところから明らかなように本
発明は、半導体基板表面に設けられた柱状結晶からなる
第１半導体と、第１半導体の先端部分と根元部分の間の
側面の所定の領域に接して又は埋め込まれて設けられた
第１半導体と異なる伝導型を持つ第２半導体とを備えて
いるので、基板平面内における素子の占有面積を小さく
できるという長所を有する。

【図面の簡単な説明】

【図１】本発明にかかる実施例１の半導体素子の概略断
面図である。

【図２】本発明にかかる実施例２の半導体素子の概略断
面図である。

【図３】本発明にかかる実施例３の半導体素子の概略断
面図である。

【図４】同図（ａ）、（ｂ）、（ｃ）、（ｄ）は、本発
明にかかる実施例４の半導体素子の製造方法の工程断面
図、同図（ｅ）は、作製された半導体素子の概略図であ
る。

【図５】実施例４の半導体素子の製造方法で用いたマス
クの概略図である。

【図６】同図（ａ）、（ｂ）、（ｃ）、（ｄ）は、本発
明にかかる実施例５の半導体素子の製造方法の工程断面
図である。

【図７】同図（ａ）、（ｂ）は、本発明にかかる実施例
５の半導体素子の製造方法の工程断面図、同図（ｃ）
は、作製された半導体素子の概略図である。

【図８】同図（ａ）、（ｂ）、（ｃ）は、本発明にかか
る実施例６の半導体素子の製造方法の工程断面図、同図
（ｄ）は、作製された半導体素子の概略図である。

【符号の説明】

１、１１、２２、３２、５０、６５半導体基板２、１２、２３、３５、５１、６７柱状結晶３、７、１３、１６、１８、２４、２８、３６、４０、
５２、５４、５６、６８、７２導電体層４、６、１４、１５、１７、２５、２７、３７、３９、
５３、５５、５７、６９、７１絶縁体層５、３８半導体層８、１９、２９、４７、６２、７４ドレイン電極９、２１、３０、４９、６４、７６ソース電極１０、２０、３１、４８、６３、７５ゲート電極２６、７０金属層３３、６６突起３４液滴４１、４２、４３マスク４４、４５、４６、５８、５９、６０、６１タングス
テン層７３電極層

フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所 7376−4ＭＨ０１Ｌ 29/80 Ｂ (72)発明者横山和夫大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者任田隆夫大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】少なくとも半導体基板表面に設けられた
柱状結晶からなる第１半導体と、前記第１半導体の先端
部分と根元部分の間の側面の所定の領域に接して又は埋
め込まれて設けられた前記第１半導体と異なる伝導型を
持つ第２半導体とを備え、前記第２半導体にはゲート電
極、前記第１半導体の先端部分と根元部分にはソース電
極とドレイン電極あるいはドレイン電極とソース電極が
設けられていることを特徴とする半導体素子。
【請求項２】少なくとも半導体基板表面に設けられた
柱状結晶からなる第１半導体と、前記第１半導体の先端
部分と根元部分の間の側面の所定の領域に接して又は埋
め込まれて設けられた絶縁体層と、その絶縁体層上に形
成された導電体部分とを備え、前記導電体部分にはゲー
ト電極、前記第１半導体の先端部分と根元部分にはソー
ス電極とドレイン電極あるいはドレイン電極とソース電
極が設けられていることを特徴とする半導体素子。
【請求項３】少なくとも半導体基板表面に設けられた
柱状結晶からなる第１半導体と、前記第１半導体の先端
部分と根元部分の間の側面の所定の領域に接して又は埋
め込まれて設けられ、前記第１半導体とショットキー障
壁を形成する金属部分とを備え、前記金属部分にはゲー
ト電極、前記第１半導体の先端部分と根元部分にはソー
ス電極とドレイン電極あるいはドレイン電極とソース電
極が設けられていることを特徴とする半導体素子。
【請求項４】半導体基板の伝導型と前記第１半導体の
伝導型とは、同じ種類の伝導型であることを特徴とする
請求項１、２又は３記載の半導体素子。
【請求項５】金属を半導体基板表面上に局所的に析出
させ、その後半導体基板表面の温度を前記金属と基板材
料との共晶点温度以上かつそれぞれの融点以下に設定す
ることで、前記半導体基板表面上の金属析出場所に局所
的な合金液滴領域を形成し、気相−液相−固相反応を用
いることにより前記半導体基板表面上に柱状結晶を局所
的に成長させることを特徴とする半導体素子の製造方
法。
【請求項６】尖鋭な先端を有する導電性の針を前記半
導体基板表面に近接させ、前記半導体基板材料と共晶型
相平衡を示す金属を含有する所定の圧力の気体中で、前
記針と前記半導体基板表面の間に所定の電界を印加しト
ンネル電流あるいは電界放出電流を流すことにより前記
半導体基板表面に少なくとも前記金属を局所的に析出さ
せることを特徴とする請求項５記載の半導体素子の製造
方法。
【請求項７】尖鋭な先端を有する導電性の針を前記半
導体基板表面に近接させ、前記半導体基板材料と共晶型
相平衡を示す金属を含有する液体中で、前記針と前記半
導体基板表面の間に所定の電界を印加しトンネル電流あ
るいは電界放出電流あるいはイオン電流を流すことによ
り前記半導体基板表面に少なくとも前記金属を局所的に
析出させることを特徴とする請求項５記載の半導体素子
の製造方法。
【請求項８】半導体基板材料と共晶型相平衡を示す金
属を含有し、尖鋭な先端を有する導電性の針を前記半導
体基板表面に近接させ、真空中あるいは所定の圧力の気
体中で、前記針と前記半導体基板表面の間に所定の電界
を印加し、前記針先端からその構成元素を蒸発させ対向
する前記半導体基板表面に局所的に付着させることを特
徴とする請求項５記載の半導体素子の製造方法。
【請求項９】気相−液相−固相反応が、少なくとも前
記半導体基板材料構成元素あるいは所定の元素を含むハ
ロゲン化物あるいは有機金属化合物あるいは水素化物等
で構成される所定の圧力の気体を直接、あるいは熱もし
くは電磁波もしくはその他のエネルギーを用いて分解し
て前記半導体基板表面に曝すことで合金液滴領域に所望
の元素を溶解させ、液滴領域に接する前記半導体基板表
面上に結晶を局所的に析出させる反応であることを特徴
とする請求項５記載の半導体素子の製造方法。
【請求項１０】液滴を形成する金属がＡｕ、Ａｇ、Ｃ
ｕ、Ｐｔ、Ｐｄ、Ｎｉ、Ｉｒ、Ｒｈ、Ｃｏ、Ｏｓ、Ｒ
ｕ、Ｆｅ、Ｈｇ、Ｃｄ、Ｚｎのいずれかを含むことを特
徴とする請求項５記載の半導体素子の製造方法。
【請求項１１】柱状結晶あるいは半導体基板が、単元
素半導体あるいは化合物半導体で構成されていることを
特徴とする請求項５記載の半導体素子の製造方法。
【請求項１２】半導体基板表面上に第１導電層−絶縁
体層−第２半導体−絶縁体層−第２導電層より成る多層
膜を、前記第１導電層、第２導電層がそれぞれ前記柱状
結晶の根元部分及び先端部分に導通し、前記半導体層が
前記柱状結晶の所定の領域に接して導通するように堆積
させることを特徴とする請求項５記載の半導体素子の製
造方法。
【請求項１３】第１導電層を堆積する工程に変えて、
前記半導体基板上に電極を形成することを特徴とする請
求項１２記載の半導体素子の製造方法。