JPH0644385A - Ｚバッファ制御回路 - Google Patents
Ｚバッファ制御回路Info
- Publication number
- JPH0644385A JPH0644385A JP4197338A JP19733892A JPH0644385A JP H0644385 A JPH0644385 A JP H0644385A JP 4197338 A JP4197338 A JP 4197338A JP 19733892 A JP19733892 A JP 19733892A JP H0644385 A JPH0644385 A JP H0644385A
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- Japan
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- value
- plotting
- plural
- buffer
- buffer memory
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- Pending
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Abstract
(57)【要約】
【目的】本発明は３次元グラフィクス分野におけるＺバ
ッファ処理の高速化に関し、水平線の描画時にはＺ値の
演算を複数の画素に対して同時処理することにより、高
速描画を実現することを目的とする。 【構成】３次元画像表示装置において、水平方向の複数
の画素を同時書込みでき、その内の個別に指定した画素
を書込み許可できるように構成したフレームメモリ４
と、それに対応した複数の値を同時読み書きでき、その
内の個別に指定した画素を書込み許可できるように構成
したＺバッファメモリ３と、描画が水平線であるか任意
の角度をもつ直線であるかを区別する描画モード指定フ
ラグ27と、複数のＺ値演算回路30とを備え、描画モード
指定フラグ27が水平線を描くことを指定する場合にＺバ
ッファメモリ3 の複数のビットを同時処理するように構
成する。
ッファ処理の高速化に関し、水平線の描画時にはＺ値の
演算を複数の画素に対して同時処理することにより、高
速描画を実現することを目的とする。 【構成】３次元画像表示装置において、水平方向の複数
の画素を同時書込みでき、その内の個別に指定した画素
を書込み許可できるように構成したフレームメモリ４
と、それに対応した複数の値を同時読み書きでき、その
内の個別に指定した画素を書込み許可できるように構成
したＺバッファメモリ３と、描画が水平線であるか任意
の角度をもつ直線であるかを区別する描画モード指定フ
ラグ27と、複数のＺ値演算回路30とを備え、描画モード
指定フラグ27が水平線を描くことを指定する場合にＺバ
ッファメモリ3 の複数のビットを同時処理するように構
成する。
Description
【０００１】
【産業上の利用分野】本発明は３次元グラフィクス分野
におけるＺバッファ処理の高速化に関する。３次元グラ
フィクスにおいて、描画処理の高速化のため面塗り処理
の高速化が要求されている。その一つの手段としてＺバ
ッファ処理の高速化を目的とする。
におけるＺバッファ処理の高速化に関する。３次元グラ
フィクスにおいて、描画処理の高速化のため面塗り処理
の高速化が要求されている。その一つの手段としてＺバ
ッファ処理の高速化を目的とする。
【０００２】
【従来の技術】図４は従来システムの構成概念図であ
る。図４（Ａ）において、３次元画像表示装置は、Ｚバ
ッファ１、フレームメモリ４、ＣＲＴ（Cathode Ray Tu
be) ５、プロセサ６、メインメモリ７より構成される。
また、Ｚバッファ１はＺバッファメモリ３とＺバッファ
制御回路２を含む。
る。図４（Ａ）において、３次元画像表示装置は、Ｚバ
ッファ１、フレームメモリ４、ＣＲＴ（Cathode Ray Tu
be) ５、プロセサ６、メインメモリ７より構成される。
また、Ｚバッファ１はＺバッファメモリ３とＺバッファ
制御回路２を含む。
【０００３】プロセサ６はメインメモリ７上に描画デー
タを作成する。描画データは例えば線分（直線）の集ま
りとして構成され、これをフレームメモリ４に書き込む
とＣＲＴ５に画像が表示される。
タを作成する。描画データは例えば線分（直線）の集ま
りとして構成され、これをフレームメモリ４に書き込む
とＣＲＴ５に画像が表示される。
【０００４】３次元グラフィクスにおける描画処理で
は、Ｚバッファ方式が一般的に用いられる。Ｚバッファ
とはフレームメモリ４にある画素に対応して画素毎にも
っている奥行き情報を保持する記憶装置であって、ある
画素を描画するとき、その画素の奥行き情報（Ｚ値）
と、その位置（ＸＹ座標）に既に描かれている画素のＺ
値とを比較し、奥行きが浅い（Ｚ値が小）方を残すよう
に制御するためのものである。これにより３次元物体を
２次元画像として描くとき、手前にある面や稜線によっ
て、奥にある部分が隠された自然な画像を描くことがで
きる。
は、Ｚバッファ方式が一般的に用いられる。Ｚバッファ
とはフレームメモリ４にある画素に対応して画素毎にも
っている奥行き情報を保持する記憶装置であって、ある
画素を描画するとき、その画素の奥行き情報（Ｚ値）
と、その位置（ＸＹ座標）に既に描かれている画素のＺ
値とを比較し、奥行きが浅い（Ｚ値が小）方を残すよう
に制御するためのものである。これにより３次元物体を
２次元画像として描くとき、手前にある面や稜線によっ
て、奥にある部分が隠された自然な画像を描くことがで
きる。
【０００５】図５（Ａ）は任意のベクトル（直線）を描
画するときのＺ値を説明する図である。座標（Xs,Ys)か
ら座標（Xe,Ye)に直線を引くとき、直線を構成する各画
素に対して座標とＺ値を計算する。
画するときのＺ値を説明する図である。座標（Xs,Ys)か
ら座標（Xe,Ye)に直線を引くとき、直線を構成する各画
素に対して座標とＺ値を計算する。
【０００６】Ｚ値の演算は、プロセサにより始点座標
（Xs,Ys)における値（Ｚｓ＝初期値）と増分（Ｚｉ）を
与えられ、直線を構成する各点毎に終点座標(Xe,Ye) ま
で行われる。
（Xs,Ys)における値（Ｚｓ＝初期値）と増分（Ｚｉ）を
与えられ、直線を構成する各点毎に終点座標(Xe,Ye) ま
で行われる。
【０００７】さらにその座標に元からある画素のＺ値と
比較して小なら、演算結果をＺバッファメモリに書込
み、またフレームメモリへの画素の書込みを許し（すな
わち新しい描画による画素が書き込まれる）、大ならＺ
バッファメモリもフレームメモリもそのままにする（す
なわち元からある画素が残る）。
比較して小なら、演算結果をＺバッファメモリに書込
み、またフレームメモリへの画素の書込みを許し（すな
わち新しい描画による画素が書き込まれる）、大ならＺ
バッファメモリもフレームメモリもそのままにする（す
なわち元からある画素が残る）。
【０００８】図４（Ｂ）はＺ値演算回路を中心とするＺ
バッファ制御回路２の要部を示す。22は加算器、23は出
力レジスタであり、プロセサ６から与えられたＺ値の初
期値Ｚs と増分Ziを演算する。出力レジスタ23の出力す
なわち新Ｚ値が信号線20によりＺバッファメモリ３へ送
られる。
バッファ制御回路２の要部を示す。22は加算器、23は出
力レジスタであり、プロセサ６から与えられたＺ値の初
期値Ｚs と増分Ziを演算する。出力レジスタ23の出力す
なわち新Ｚ値が信号線20によりＺバッファメモリ３へ送
られる。
【０００９】24は比較器であり、出力レジスタ23の出力
すなわち新Ｚ値 Zw とＺバッファメモリ３から読み出さ
れた元のＺ値Zrとを比較して Zw < Zrならば、書込み許
可信号21をＺバッファメモリ３およびフレームメモリ４
へ送る。
すなわち新Ｚ値 Zw とＺバッファメモリ３から読み出さ
れた元のＺ値Zrとを比較して Zw < Zrならば、書込み許
可信号21をＺバッファメモリ３およびフレームメモリ４
へ送る。
【００１０】Ｚバッファメモリ３とフレームメモリ４の
座標（アドレス）はＸアドレスレジスタ29、Ｙアドレス
レジスタ28によって始点(Xs,Ys) 、終点（Xe,Ye)が指定
される。
座標（アドレス）はＸアドレスレジスタ29、Ｙアドレス
レジスタ28によって始点(Xs,Ys) 、終点（Xe,Ye)が指定
される。
【００１１】これらの処理は、一般に、直線を構成する
画素の座標（Ｘ，Ｙ）が互いに異なるため１画素毎に行
うか、複数同時処理するため複雑なハ−ドウェアを用い
るのが普通であった。
画素の座標（Ｘ，Ｙ）が互いに異なるため１画素毎に行
うか、複数同時処理するため複雑なハ−ドウェアを用い
るのが普通であった。
【００１２】なお直線の各点の座標の計算はＤＤＡ(Dig
ital Differencial Analyzer) 等を用いて行われるが、
本発明とは直接関係がないので説明は省略する。また同
様にフレームメモリに書き込む画素の値の演算について
も説明は省略する。
ital Differencial Analyzer) 等を用いて行われるが、
本発明とは直接関係がないので説明は省略する。また同
様にフレームメモリに書き込む画素の値の演算について
も説明は省略する。
【００１３】３次元グラフィクスにおいて、物体をソリ
ッドモデルとして描く場合、面塗り処理が多用される。
面塗り処理では、図５（Ｂ）に示すように面を多数の水
平線の集まりとして処理するので、上記のように画素一
つ毎に行うＺ値の演算は、処理時間に大きな影響を与え
る。
ッドモデルとして描く場合、面塗り処理が多用される。
面塗り処理では、図５（Ｂ）に示すように面を多数の水
平線の集まりとして処理するので、上記のように画素一
つ毎に行うＺ値の演算は、処理時間に大きな影響を与え
る。
【００１４】
【発明が解決しようとする課題】本発明は、水平線の描
画時にはＺ値の演算を複数の画素に対して同時処理する
ことにより、高速描画を実現することを目的としてい
る。
画時にはＺ値の演算を複数の画素に対して同時処理する
ことにより、高速描画を実現することを目的としてい
る。
【００１５】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。 水平方向の複数の画素を同時書込みで
き、その内の個別に指定した画素を書込み許可できるよ
うに構成したフレームメモリ４と、そのフレームメモリ
４の複数の画素に対応した、複数の値を同時読み書きで
き、その内の個別に指定した画素を書込み許可できるよ
うに構成したＺバッファメモリ３と、描画が水平線であ
るか任意の角度をもつ直線であるかを区別する描画モー
ド指定フラグ27と、複数のＺ値演算回路30とを備える。
ック図である。 水平方向の複数の画素を同時書込みで
き、その内の個別に指定した画素を書込み許可できるよ
うに構成したフレームメモリ４と、そのフレームメモリ
４の複数の画素に対応した、複数の値を同時読み書きで
き、その内の個別に指定した画素を書込み許可できるよ
うに構成したＺバッファメモリ３と、描画が水平線であ
るか任意の角度をもつ直線であるかを区別する描画モー
ド指定フラグ27と、複数のＺ値演算回路30とを備える。
【００１６】
【作用】描画モード指定フラグが水平線を描くことを指
定する場合（描画モード指定フラグが“１”のとき）に
Ｚバッファメモリ３の複数の画素を同時処理する。
定する場合（描画モード指定フラグが“１”のとき）に
Ｚバッファメモリ３の複数の画素を同時処理する。
【００１７】すなわち、水平線の一部を構成する複数の
画素に対応するＺ値(Zw0〜Zwm)を複数のＺ値演算回路に
より得て、対応する複数の元のＺ値(Zr0〜Zrm)をＺバッ
ファメモリから読み出して、これと比較する。演算結果
のＺ値が元のＺ値より小であれば対応する書込み許可信
号(WE0〜WEm)を“１”とし、そうでなければ“０”とす
る。書込み許可信号はＺバッファメモリおよびフレーム
メモリの対応する画素の書込みを制御しており“１”で
あれば新しい値の書込みを許し、“０”であれば書込み
を許さないためＺバッファメモリ３およびフレームメモ
リ４には元の値が残る。
画素に対応するＺ値(Zw0〜Zwm)を複数のＺ値演算回路に
より得て、対応する複数の元のＺ値(Zr0〜Zrm)をＺバッ
ファメモリから読み出して、これと比較する。演算結果
のＺ値が元のＺ値より小であれば対応する書込み許可信
号(WE0〜WEm)を“１”とし、そうでなければ“０”とす
る。書込み許可信号はＺバッファメモリおよびフレーム
メモリの対応する画素の書込みを制御しており“１”で
あれば新しい値の書込みを許し、“０”であれば書込み
を許さないためＺバッファメモリ３およびフレームメモ
リ４には元の値が残る。
【００１８】このようにすることにより、任意の角度を
もつ直線を描くときは１画素単位に処理する従来方式と
同じ速度であるが、水平線を描くときは非常に速くする
ことができる。
もつ直線を描くときは１画素単位に処理する従来方式と
同じ速度であるが、水平線を描くときは非常に速くする
ことができる。
【００１９】
【実施例】フレームメモリ４、Ｚバッファメモリ１が、
任意に指定したアドレスからある長さだけ同時アクセス
できるように構成すれば前記の処理方法で問題ないが、
構成を単純にするため、２の巾乗を単位とするブロック
を単位にアクセスするようにするのが通常のメモリ構成
方法である。
任意に指定したアドレスからある長さだけ同時アクセス
できるように構成すれば前記の処理方法で問題ないが、
構成を単純にするため、２の巾乗を単位とするブロック
を単位にアクセスするようにするのが通常のメモリ構成
方法である。
【００２０】また、水平線の描画において始点画素（お
よび終点画素）の座標がフレームメモリ４およびＺバッ
ファメモリ３のアドレスバウンダリと一致していれば問
題ないが、一般には異なるので、その場合の処理が必要
である。
よび終点画素）の座標がフレームメモリ４およびＺバッ
ファメモリ３のアドレスバウンダリと一致していれば問
題ないが、一般には異なるので、その場合の処理が必要
である。
【００２１】以下、図面を参照して本発明の実施例を詳
細に説明する。図２は本発明の実施例のＺバッファ制御
回路のブロック図である。図１と同一のものは、同一の
符号を付して示す。
細に説明する。図２は本発明の実施例のＺバッファ制御
回路のブロック図である。図１と同一のものは、同一の
符号を付して示す。
【００２２】図２において、25はＺ値の初期値を保持す
るレジスタ、26はＺ値の増分を保持するレジスタ、27は
描画モード指定フラグ、28,29 は直線の始点と終点の座
標を指定するレジスタであって、これらはプロセサ6 か
ら設定される。
るレジスタ、26はＺ値の増分を保持するレジスタ、27は
描画モード指定フラグ、28,29 は直線の始点と終点の座
標を指定するレジスタであって、これらはプロセサ6 か
ら設定される。
【００２３】30はＺ値演算回路、31は増分Ｚｉの倍数選
択回路、32は書込み許可信号作成回路、33は増分Ｚｉの
倍数回路である。本実施例は４ビット同時処理の例であ
って、Ｚ値演算回路30等は４組備えている。
択回路、32は書込み許可信号作成回路、33は増分Ｚｉの
倍数回路である。本実施例は４ビット同時処理の例であ
って、Ｚ値演算回路30等は４組備えている。
【００２４】図３はメモリのアドレスバウンダリを意識
すべき場合の説明図である。図３（Ａ）は三角形を面塗
りするときの始点画素とアドレスバウンダリの関係を示
す。
すべき場合の説明図である。図３（Ａ）は三角形を面塗
りするときの始点画素とアドレスバウンダリの関係を示
す。
【００２５】図においてＹ＝１にある直線（）のよう
な水平線の集まりとして三角形が描画される。直線は
４画素単位でメモリアクセスする場合、図に示すように
３回のアクセスを必要とする。最初のアクセスと最後の
アクセスのときＸ座標の下位２ビットの値により一部の
画素の書込みをしないで元の値を残す必要がある。また
同時処理される４画素のそれぞれの演算内容も異なる。
な水平線の集まりとして三角形が描画される。直線は
４画素単位でメモリアクセスする場合、図に示すように
３回のアクセスを必要とする。最初のアクセスと最後の
アクセスのときＸ座標の下位２ビットの値により一部の
画素の書込みをしないで元の値を残す必要がある。また
同時処理される４画素のそれぞれの演算内容も異なる。
【００２６】以上のような処理の内容をまとめたものが
図３（Ｂ）である。Ｘの下位２ビットの値が０のとき図
３（Ａ）のに対応し、以下、１のときに、２のとき
に、３のときに対応する。
図３（Ｂ）である。Ｘの下位２ビットの値が０のとき図
３（Ａ）のに対応し、以下、１のときに、２のとき
に、３のときに対応する。
【００２７】図２のＺｉ倍数回路33は -3Zi〜4Zi を作
る回路で、組み合わせ論理回路として容易に構成でき、
Zi倍数選択回路31、書込み許可信号作成回路（ＥＮ回
路）32も図３（Ｂ）等に従って容易に構成できる。
る回路で、組み合わせ論理回路として容易に構成でき、
Zi倍数選択回路31、書込み許可信号作成回路（ＥＮ回
路）32も図３（Ｂ）等に従って容易に構成できる。
【００２８】なお、任意の角度をもった直線を描画する
場合（描画モード指定フラグが“０”のとき）は、Ｚ値
の演算はそのまま行い、書込み許可信号のみ指定のアド
レスのものだけを“１”とするように回路を構成すれば
よく、容易に実現できる。
場合（描画モード指定フラグが“０”のとき）は、Ｚ値
の演算はそのまま行い、書込み許可信号のみ指定のアド
レスのものだけを“１”とするように回路を構成すれば
よく、容易に実現できる。
【００２９】
【発明の効果】３次元グラフィクスにおいては、面塗り
処理が大部分を占める、すなわち水平線の描画が大部分
を占める。メモリの複数同時読み書きなども水平方向に
限れば容易であり、本発明によれば比較的簡単な回路構
成により全体として高速描画を実現できる。
処理が大部分を占める、すなわち水平線の描画が大部分
を占める。メモリの複数同時読み書きなども水平方向に
限れば容易であり、本発明によれば比較的簡単な回路構
成により全体として高速描画を実現できる。
【図１】本発明の原理ブロック図である。
【図２】本発明の実施例Ｚバッファ制御回路のブロック
図である。
図である。
【図３】メモリのアドレスバウンダリを意識すべき場合
の説明図である。
の説明図である。
【図４】従来システムの構成概念図である。
【図５】Ｚ値の演算説明図である。
１ Ｚバッファ ２ Ｚバッファ制御回路 ３ Ｚバッファメモリ ４ フレームメモリ ５ ＣＲＴ ６ プロセサ ７ メインメモリ 20 Ｚ値信号線 21 書込み許可信号 22 加算器 23 出力レジスタ 24 比較器 25 Ｚ値の初期値を保持するレジスタ 26 Ｚ値の増分を保持するレジスタ 27 描画モード指定フラグ 28 Ｙ座標レジスタ 29 Ｘ座標レジスタ 30 Ｚ値演算回路 31 Ｚｉ倍数選択回路 32 書込み許可信号作成回路（ＥＮ回路） 33 Ｚｉ倍数回路
Claims (1)
- 【請求項１】 ３次元画像表示装置において、 水平方向の複数の画素を同時書込みでき、その内の個別
に指定した画素を書込み許可できるように構成したフレ
ームメモリ（４）と、 そのフレームメモリ（４）の複数の画素に対応した、複
数の値を同時読み書きでき、その内の個別に指定した画
素を書込み許可できるように構成したＺバッファメモリ
（３）と、 描画が水平線であるか任意の角度をもつ直線であるかを
区別する描画モード指定フラグ（27）と、 複数のＺ値演算回路（30）とを備え、 描画モード指定フラグ(27)が水平線を描くことを指定す
る場合にＺバッファメモリ（３）の複数のビットを同時
処理するように構成したことを特徴とするＺバッファ制
御回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4197338A JPH0644385A (ja) | 1992-07-24 | 1992-07-24 | Ｚバッファ制御回路 |
| US08/094,880 US5621866A (en) | 1992-07-24 | 1993-07-22 | Image processing apparatus having improved frame buffer with Z buffer and SAM port |
| GB9607952A GB2299919B (en) | 1992-07-24 | 1993-07-23 | Image processing apparatus |
| GB9315283A GB2269081B (en) | 1992-07-24 | 1993-07-23 | Image processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4197338A JPH0644385A (ja) | 1992-07-24 | 1992-07-24 | Ｚバッファ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0644385A true JPH0644385A (ja) | 1994-02-18 |
Family
ID=16372814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4197338A Pending JPH0644385A (ja) | 1992-07-24 | 1992-07-24 | Ｚバッファ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644385A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8884473B2 (en) | 2008-11-18 | 2014-11-11 | Hitachi Metals, Ltd. | Mover, armature, and linear motor |
-
1992
- 1992-07-24 JP JP4197338A patent/JPH0644385A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8884473B2 (en) | 2008-11-18 | 2014-11-11 | Hitachi Metals, Ltd. | Mover, armature, and linear motor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010508 |