JPH0644184Y2 - AFT voltage superposition circuit - Google Patents

Description

【考案の詳細な説明】 ［考案の目的］ （産業上の利用分野） この考案は電子同調チューナの自動周波数調整用AFT電
圧を同調電圧に重畳してチューニングを行うAFT電圧重
畳回路に関する。[Detailed Description of the Invention] [Object of the Invention] (Industrial field of application) The present invention relates to an AFT voltage superposition circuit for performing tuning by superimposing an AFT voltage for automatic frequency adjustment of an electronic tuning tuner on a tuning voltage.

（従来の技術） 電子同調チューナにおいて、局部発振周波数は周囲温度
や経時変化によって変動するので、その変動を補正して
正しい周波数を保つように自動周波数調整（AFT）回路
が設けられている。AFT回路は、電子同調チューナの出
力側に得られるIF信号の周波数ずれを検出し、そのずれ
の程度に比例した直流電圧を（以下AFT電圧とする）得
て、局部発振周波数を制御し、IF周波数を中心周波数に
引き込み安定化させるものである。(Prior Art) In an electronic tuning tuner, since the local oscillation frequency fluctuates due to ambient temperature and changes with time, an automatic frequency adjustment (AFT) circuit is provided to correct the fluctuation and maintain a correct frequency. The AFT circuit detects the frequency deviation of the IF signal obtained at the output side of the electronic tuning tuner, obtains a DC voltage proportional to the degree of the deviation (hereinafter referred to as AFT voltage), controls the local oscillation frequency, and The frequency is pulled to the center frequency for stabilization.

第４図はAFT電圧の特性を示し、縦軸は電圧を，横軸は
周波数を表わしている。V0は中心周波数f0（わが国では
58.75MHz）を与える基準電圧であり、f0より高い方（＋
側）にずれるとV0より低い電圧を現し、f0より低い方
（−側）にずれると、V0より高い電圧を現す。こうして
発生する電圧によって所定の引き込み範囲が設定され、
周波数を安定化する。FIG. 4 shows the characteristics of the AFT voltage, where the vertical axis represents voltage and the horizontal axis represents frequency. V0 is the center frequency f0 (in Japan
58.75MHz), which is the reference voltage higher than f0 (+
When it shifts to the side), it shows a voltage lower than V0, and when it shifts to the lower side (-side) than f0, it shows a voltage higher than V0. A predetermined pull-in range is set by the voltage thus generated,
Stabilize the frequency.

しかして、電子同調チューナは、第５図ａに示すよう
に、可変容量ダイオードVD1,VD2を備え、これらに同調
電圧及びAFT電圧をそれぞれ供給する端子ＴとＦを有す
るものと、第５図ｂに示すように、可変容量ダイオード
VD1を備え、これに同調電圧とAFT電圧とを重畳して供給
する端子Ｔを有するものがある。第５図ｂの形のチュー
ナは、同調電圧端子Ｔに加える同調電圧をAFT電圧で直
接制御、即ち同調電圧にAFT電圧を重畳することによっ
てAFT動作を行っている。As shown in FIG. 5a, the electronic tuning tuner includes variable capacitance diodes VD1 and VD2 and terminals T and F for supplying a tuning voltage and an AFT voltage, respectively, and FIG. As shown in the variable capacitance diode
Some have a VD1 and a terminal T for supplying the tuning voltage and the AFT voltage in a superimposed manner. The tuner shown in FIG. 5b performs the AFT operation by directly controlling the tuning voltage applied to the tuning voltage terminal T with the AFT voltage, that is, by superimposing the AFT voltage on the tuning voltage.

第６図は第５図ａのタイプのチューナにおけるAFT端子
にAFT電圧を供給する回路の一例を示している。同図
中、１は電子同調チューナであり、このチューナ１は、
外部端子として同調電圧の入力端子V_Tと、AFT電圧入力
端子Ｆを有し、同調電圧端子V_Tには同調電圧発生回路２
から同調電圧が印加している。FIG. 6 shows an example of a circuit for supplying the AFT voltage to the AFT terminal in the tuner of the type shown in FIG. 5a. In the figure, 1 is an electronic tuning tuner, and this tuner 1 is
It has a tuning voltage input terminal V _T and an AFT voltage input terminal F as external terminals, and the tuning voltage generating circuit 2 is provided at the tuning voltage terminal V _T.
The tuning voltage is applied from.

３はAFT電圧導入力子、４はAFT電圧の有無を検出するAF
T検出端子、５はチャンネル切替時等にAFT電圧の供給を
停止するAFTディフィート電圧が導かれるAFTディフィー
ト端子である。AFT電圧導入端子３は、トランジスタQ1
のベースよりエミッタに導出し、抵抗R1を介して端子Ｆ
に接続される。AFT検出端子４は、平滑用コンデンサC1
の一端を介し、抵抗R2を介してトランジスタQ1のエミッ
タに接続される。また、AFTディフィート端子５は、抵
抗R3を介して電界効果トランジスタQ2のゲートに接続さ
れる。電界効果トランジスタQ2は、出力電極間がそれぞ
れ定電圧ダイオードD1のカソードと抵抗R1と端子Ｆとの
電圧ライン７に接続され、定電圧ダイオードD1は、電圧
源端子６からの（＋）Ｂ電圧で所定の基準電圧を発生し
ている。3 is an AFT voltage introducing force element, 4 is an AF that detects the presence or absence of an AFT voltage
The T detection terminal 5 is an AFT defeet terminal to which the AFT defeet voltage that stops the supply of the AFT voltage when the channel is switched is introduced. AFT voltage introduction terminal 3 is transistor Q1
Led to the emitter from the base of and connected to terminal F via resistor R1.
Connected to. AFT detection terminal 4 is a smoothing capacitor C1
Is connected to the emitter of the transistor Q1 via a resistor R2. Further, the AFT defeat terminal 5 is connected to the gate of the field effect transistor Q2 via the resistor R3. The field effect transistor Q2 is connected between the output electrodes of the cathode of the constant voltage diode D1, the resistor R1 and the voltage line 7 of the terminal F, and the constant voltage diode D1 receives the (+) B voltage from the voltage source terminal 6. A predetermined reference voltage is generated.

このような回路は、受信中は端子３に第４図に示したAF
T電圧が供給され、端子５にはロウレベルの電圧が掛か
って電界効果トランジスタQ2をオフする。これにより、
トランジスタQ1から抵抗R1を介して端子ＦにAFT電圧が
導入され、電子同調チューナ１の局部発振周波数を微調
整制御する。また、AFTディフィート時には、AFTディフ
ィート電圧がハイレベルとなって、電界効果トランジス
タQ2をオンし、端子Ｆに定電圧ダイオードD1からの基準
電圧を供給する。これにより、電圧ライン７上の電圧が
第４図のV0を呈するAFTディフィート状態となる。Such a circuit has the AF shown in Fig. 4 at terminal 3 during reception.
When the T voltage is supplied and a low level voltage is applied to the terminal 5, the field effect transistor Q2 is turned off. This allows
An AFT voltage is introduced from the transistor Q1 to the terminal F through the resistor R1 to finely control the local oscillation frequency of the electronic tuning tuner 1. Further, during the AFT defeet, the AFT defeet voltage becomes high level, the field effect transistor Q2 is turned on, and the reference voltage from the constant voltage diode D1 is supplied to the terminal F. As a result, the voltage on the voltage line 7 is in the AFT defeat state in which it exhibits V0 in FIG.

しかし、第６図の回路は、AFT電圧変化範囲が広く、高
精度なAFT動作を行うが、チューナの端子数が多くなる
と共に、可変容量ダイオード等により回路の構成が複雑
化する。However, although the circuit of FIG. 6 has a wide AFT voltage change range and performs highly accurate AFT operation, the number of tuner terminals increases and the circuit configuration becomes complicated due to the variable capacitance diode and the like.

また、第７図は第５図ｂのタイプのチューナにAFT電圧
を供給する回路の一例を示す回路図である。第７図にお
いて、１′は同調電圧端子V_TにAFT電圧が重畳される電
子同調チューナ、２′は同調電圧発生回路であり、同調
電圧発生回路２′からの同調電圧は抵抗R4を介して端子
V_Tに供給される。端子BSは、VHF信号受信時とUHF信号受
信時とで電圧レベルが変化する切替電圧の出力端子であ
る。FIG. 7 is a circuit diagram showing an example of a circuit for supplying the AFT voltage to the tuner of the type shown in FIG. 5b. In FIG. 7, 1'is an electronic tuning tuner in which the AFT voltage is superposed on the tuning voltage terminal V _T , 2'is a tuning voltage generating circuit, and the tuning voltage from the tuning voltage generating circuit 2'via resistor R4. Terminal
Supplied to V _T. The terminal BS is an output terminal for a switching voltage whose voltage level changes when a VHF signal is received and when a UHF signal is received.

3a,3bは、差動AFT電圧導入端子、５はAFTディフィート
端子である。差動AFT電圧導入端子3a,3bは、それぞれ差
動トランジスタQ4,Q5のベースに結合し、AFTディフィー
ト端子５は電界効果トランジスタQ8を介して差動トラン
ジスタQ4,Q5のベースに結合している。AFT電圧は、トラ
ンジスタQ5のコレクタより取出され、トランジスタQ6の
ベースに入る。トランジスタQ6は、エミッタと基準電位
点との間に抵抗R5,R6の直列接続が接続され、コレクタ
からのAFT電圧は抵抗R4で同調電圧と重畳して端子V_Tに
供給される。なお、トランジスタQ3は定電流トランジス
タであり、トランジスタQ5のコレクタは、抵抗R7,ダイ
オードD2の直列接続を介して基準電位点に接続されてい
る。3a and 3b are differential AFT voltage introduction terminals, and 5 is an AFT defeat terminal. The differential AFT voltage introduction terminals 3a and 3b are coupled to the bases of the differential transistors Q4 and Q5, respectively, and the AFT defeat terminal 5 is coupled to the bases of the differential transistors Q4 and Q5 via the field effect transistor Q8. . The AFT voltage is taken from the collector of transistor Q5 and enters the base of transistor Q6. In the transistor Q6, the resistors R5 and R6 are connected in series between the emitter and the reference potential point, and the AFT voltage from the collector is supplied to the terminal V _T after being superimposed on the tuning voltage by the resistor R4. The transistor Q3 is a constant current transistor, and the collector of the transistor Q5 is connected to the reference potential point via the series connection of the resistor R7 and the diode D2.

このような回路は、受信中は端子3a,3bに差動AFT電圧が
供給され、端子５にはロウレベルの電圧が掛かって電界
効果トランジスタQ8をオフする。これによりトランジス
タQ4,Q5のベース間が非導通となり、トランジスタQ5の
コレクタよりAFT電圧が出力され、この電圧に基づく電
流がトランジスタQ6を介して抵抗R4に流れ、同調電圧に
電流重畳する。また、AFTディフィート時には、AFTディ
フィート電圧がハイレベルとなって、電界効果トランジ
スタQ8をオンし、トランジスタQ4,Q5のベース間を導通
して、差動AFT電圧を相殺する。これにより、トランジ
スタQ5のコレクタには、所定レベルの電圧が現れ、トラ
ンジスタQ6のコレクタに定電流を流すようにする。これ
によって、同調電圧に基準電圧V0に相当する電圧が重畳
してAFTディフィート状態となる。この場合ダイオードD
2は、トランジスタQ6におけるベースエミッタ間電圧の
温度補償を行っている。In such a circuit, a differential AFT voltage is supplied to the terminals 3a and 3b during reception, and a low level voltage is applied to the terminal 5 to turn off the field effect transistor Q8. As a result, the bases of the transistors Q4 and Q5 become non-conductive, the AFT voltage is output from the collector of the transistor Q5, and a current based on this voltage flows through the resistor R4 via the transistor Q6 and superimposes the current on the tuning voltage. Further, during the AFT defeet, the AFT defeet voltage becomes a high level, the field effect transistor Q8 is turned on, the bases of the transistors Q4 and Q5 are conducted, and the differential AFT voltage is offset. As a result, a voltage of a predetermined level appears in the collector of the transistor Q5, and a constant current is made to flow in the collector of the transistor Q6. As a result, a voltage corresponding to the reference voltage V0 is superposed on the tuning voltage to enter the AFT defeat state. In this case diode D
2 performs temperature compensation of the base-emitter voltage in the transistor Q6.

しかし、最近の傾向としてICのピン数削減のため、AFT
電圧を単一出力として取出すことが多い。AFT電圧を単
一出力で取出すと、AFTディフィート時における基準電
圧V0の安定性が、受信性能に重要な影響を及ぼす。例え
ばチャンネルプリセットを行う場合、AFTディフィート
を掛けるが、重畳電流が不安定であると、最適な同調電
圧にプリセットできないため、プリセットされた同調電
圧に誤差を生じ、規定周波数による受信ができなくな
る。重畳電流が変動する原因としては温度による影響が
最も大きく、AFT単一出力で重畳電流変動の少ないAFT電
圧重畳回路の提供が要望される。However, the recent trend is to reduce the number of IC pins,
Often the voltage is taken as a single output. When the AFT voltage is extracted with a single output, the stability of the reference voltage V0 at the time of AFT defeat has an important influence on the reception performance. For example, when performing channel presetting, the AFT defeet is multiplied, but if the superimposed current is unstable, it is impossible to preset to the optimum tuning voltage, so an error occurs in the preset tuning voltage, and reception at the specified frequency becomes impossible. It is desired to provide an AFT voltage superimposing circuit that has the greatest influence of temperature as the cause of fluctuations in the superimposed current and has a single AFT output and little fluctuation in the superimposed current.

（考案が解決しようとする課題） 単一出力のAFT電圧を同調電圧に重畳する回路は、温度
ドリフトにより、重畳電流が変動し、受信性能を悪化す
るという問題があった。(Problems to be solved by the device) In a circuit that superimposes a single output AFT voltage on a tuning voltage, there is a problem that the superimposing current fluctuates due to temperature drift and the reception performance deteriorates.

この考案は上記問題点を除去し、温度ドリフトによる影
響を受けないAFT電圧重畳回路の提供を目的とする。This invention eliminates the above problems and aims to provide an AFT voltage superimposing circuit that is not affected by temperature drift.

［考案の構成］ （課題を解決するための手段） この考案は、第１の端子を有し、この第１の端子に同調
電圧発生手段からの同調電圧が供給される電子同調チュ
ーナと、第１の電位点とベース間に第１のダイオードを
含む第１の直流導電路が接続され、エミッタが前記第１
の電位点に接続され、かつコレクタと第２の電位点間に
第２のダイオードを含む第２の直流導電路が接続された
第１のトランジスタと、AFT動作時に、前記第１のトラ
ンジスタのベースに第１の抵抗を介してAFT電圧を供給
し、前記第１のダイオードを非導通にする第１の手段
と、AFTディフィート時に、前記第１のトランジスタの
ベースを前記第１の抵抗を介して前記第２の電位点に接
続し、前記第１のダイオードを導通させる第２の手段
と、前記第１のトランジスタのコレクタ電圧を利用して
前記チューナの第１の端子にAFT電圧を重畳する電圧重
畳手段とを具備したことを特徴とするものである。[Structure of the Invention] (Means for Solving the Problem) This invention has an electronic tuning tuner having a first terminal, to which a tuning voltage from a tuning voltage generating means is supplied. A first direct current conductive path including a first diode is connected between the first potential point and the base, and the emitter is the first direct current path.
A first transistor connected to the potential point of the first transistor and a second direct current path including a second diode connected between the collector and the second potential point; and a base of the first transistor during AFT operation. A first means for supplying an AFT voltage to the first diode to make the first diode non-conductive, and a base of the first transistor via the first resistor during AFT defeat. Is connected to the second potential point to make the first diode conductive and the collector voltage of the first transistor is used to superimpose the AFT voltage on the first terminal of the tuner. And a voltage superposing means.

（作用） このような構成によれば、AFT動作時には、前記第１の
ダイオードが非導通とされ、前記第１のトランジスタの
ベースに第１の抵抗を介してAFT電圧が供給され、またA
FTディフィート時には、前記第１のダイオードを導通さ
せると共に前記第１のトランジスタのベースを前記第１
の抵抗を介して前記第２の電位点に接続することによ
り、前記第１のトランジスタのベースに前記第１の電位
点の電圧が供給される。従って、AFTディフィート時に
は、第１のトランジスタのベースに対し、第１の電位点
の電圧が第１のダイオードを通して供給されるので、第
１のダイオードが第１のトランジスタのベース・エミッ
タ間電圧を温度補償して常に安定な基準電圧を第１のト
ランジスタのベースに供給できる。その結果、チャンネ
ルプリセットを行なう時などに、AFTディフィートをか
けても、前記重畳手段を通して電子同調チューナの第１
の端子の同調電圧に対し、常に安定な基準値を重畳させ
ることが可能となる。(Operation) According to such a configuration, during the AFT operation, the first diode is turned off, the AFT voltage is supplied to the base of the first transistor through the first resistor, and
At the time of FT defeat, the first diode is turned on and the base of the first transistor is connected to the first diode.
The voltage of the first potential point is supplied to the base of the first transistor by connecting to the second potential point via the resistor. Therefore, at the time of AFT defeat, the voltage at the first potential point is supplied to the base of the first transistor through the first diode, so that the first diode changes the base-emitter voltage of the first transistor. A temperature-compensated and always stable reference voltage can be supplied to the base of the first transistor. As a result, even if an AFT defeat is applied when performing channel presetting, etc., the first of the electronic tuning tuners is passed through the superimposing means.
It is possible to always superimpose a stable reference value on the tuning voltage of the terminal.

（実施例） 以下、この考案を図示の実施例によって説明する。第１
図はこの考案に係るAFT電圧重畳回路の一実施例を示す
回路図である。(Embodiment) Hereinafter, the present invention will be described with reference to an illustrated embodiment. First
FIG. 1 is a circuit diagram showing an embodiment of an AFT voltage superimposing circuit according to the present invention.

第１図において第６図と同一の回路要素には同一の符号
を付す。13はAFT電圧の導入端子、15はAFTディフィート
端子、14はAFT検出端子である。AFT電圧導入端子13はト
ランジスタQ11のベースに接続されている。トランジス
タQ11はコレクタが基準電位点に接続され、エミッタが
抵抗R11を介して電圧源端子16に接続されて、エミッタ
からの出力は抵抗R12,R13を介してトランジスタQ12のベ
ースに導かれる。なお、抵抗R12からトランジスタQ12の
ベースへのAFT電圧ラインには基準電位点との間にコン
デンサC11が接続されている。1, the same circuit elements as those in FIG. 6 are designated by the same reference numerals. Reference numeral 13 is an AFT voltage introduction terminal, 15 is an AFT defeat terminal, and 14 is an AFT detection terminal. The AFT voltage introduction terminal 13 is connected to the base of the transistor Q11. The collector of the transistor Q11 is connected to the reference potential point, the emitter is connected to the voltage source terminal 16 via the resistor R11, and the output from the emitter is led to the base of the transistor Q12 via the resistors R12 and R13. A capacitor C11 is connected to the reference potential point on the AFT voltage line from the resistor R12 to the base of the transistor Q12.

トランジスタQ12は、反転増幅用であり、エミッタが抵
抗R14を介して電圧源端子16に接続され、コレクタが抵
抗R15及びダイオードD11の直列接続を介して基準電位点
に接続され、コレクタからの出力は、トランジスタQ13
のベースに導かれる。トランジスタQ13は、エミッタと
基準電位点との間に抵抗R16及びR17の直列接続が接続さ
れ、これら抵抗R16,R17の接続点に、VHF受信時とUHF受
信時とでオンオフ動作するトランジスタQ7のコレクタが
接続されている。また、トランジスタQ13のコレクタは
同調電圧発生回路２′との間に抵抗R4を接続し、電子同
調チューナ１′の端子V_Tに接続されている。なお、電子
同調チューナ１′の端子BSは、前記トランジスタQ7のベ
ースに接続され、トランジスタQ7のエミッタは基準電位
点に接続されている。The transistor Q12 is for inverting amplification, the emitter is connected to the voltage source terminal 16 via the resistor R14, the collector is connected to the reference potential point via the series connection of the resistor R15 and the diode D11, and the output from the collector is , Transistor Q13
Be guided to the base of. The transistor Q13 has a series connection of resistors R16 and R17 connected between the emitter and the reference potential point, and at the connection point of these resistors R16 and R17, the collector of the transistor Q7 that turns on and off during VHF reception and UHF reception. Are connected. The collector of the transistor Q13 has a resistor R4 connected between it and the tuning voltage generating circuit 2 ', and is connected to the terminal V _T of the electronic tuning tuner 1'. The terminal BS of the electronic tuning tuner 1'is connected to the base of the transistor Q7, and the emitter of the transistor Q7 is connected to the reference potential point.

次に、AFTディフィート端子15はトランジスタQ14のベー
スに接続されている。トランジスタQ14は、エミッタが
基準電位点に接続され、コレクタが抵抗R18を介して電
圧源端子16に接続されている。また、トランジスタQ14
のコレクタは、抵抗R19を介してトランジスタQ15のベー
スに接続されると共に、ダイオードD12を介してトラン
ジスタQ12のベースに接続されている。そして、トラン
ジスタQ15は、エミッタが基準電位点に接続され、コレ
クタが抵抗R12とR13の接続点に接続されている。The AFT defeat terminal 15 is then connected to the base of transistor Q14. The transistor Q14 has an emitter connected to the reference potential point and a collector connected to the voltage source terminal 16 via the resistor R18. Also, transistor Q14
The collector of is connected to the base of the transistor Q15 via the resistor R19, and is also connected to the base of the transistor Q12 via the diode D12. The emitter of the transistor Q15 is connected to the reference potential point, and the collector is connected to the connection point of the resistors R12 and R13.

なお、AFT検出端子14には抵抗R20を介してAFT電圧端子1
3からの電圧が導出され、選局マイクロコンピュータに
てAFT電圧発生の有無を判別させるようにしている。In addition, AFT voltage terminal 1 is connected to AFT detection terminal 14 via resistor R20.
The voltage from 3 is derived and the tuning microcomputer determines whether or not the AFT voltage is generated.

上記の構成からなるAFT電圧重畳回路の動作を第２図，
第３図を参照して説明する。なお、第２図，第３図はい
ずれもトランジスタQ7がオンしている状態（VHF受信
時）を示す。The operation of the AFT voltage superposition circuit having the above configuration is shown in FIG.
This will be described with reference to FIG. 2 and 3 show the state where the transistor Q7 is on (at the time of receiving VHF).

第２図はAFTディフィート時の回路動作図を示す。この
とき、端子15に加わるAFTディフィート電圧はロウレベ
ルとなる。端子15の電圧がロウレベルであると、トラン
ジスタQ14はオフ動作するので、ダイオードD12が順バイ
アスされ、トランジスタQ15のベース・エミッタ間も順
バイアスされて、ダイオードD12及びトランジスタQ15は
オンする。従って、AFTディフィート時は、第２図に示
すように、抵抗R12とR13の接続点が基準電位点に接続さ
れた状態となり、ダイオード12は、抵抗R18とR13との間
に接続され、これらと直列回路を構成する。そして、ダ
イオードD12のカソードに現れる電圧V1がトランジスタQ
12のベースバイアスを与える。電圧V1によりトランジス
タQ12のコレクタ・エミッタ路に流れる電流は、抵抗R15
とダイオードD11に流れ、これらの電圧降下によってト
ランジスタQ12のコレクタに基準電圧V0に相当する電圧V
2を発生する。この電圧V2によってトランジスタQ13は所
定の電流がコレクタ・エミッタ路に流れ、抵抗R4を介し
て同調電圧に電流重畳することになる。Figure 2 shows the circuit operation diagram during AFT defeet. At this time, the AFT defeat voltage applied to the terminal 15 becomes low level. When the voltage of the terminal 15 is low level, the transistor Q14 is turned off, so that the diode D12 is forward-biased, the base-emitter of the transistor Q15 is also forward-biased, and the diode D12 and the transistor Q15 are turned on. Therefore, at the time of AFT defeat, as shown in FIG. 2, the connection point between the resistors R12 and R13 is connected to the reference potential point, and the diode 12 is connected between the resistors R18 and R13. And a series circuit. The voltage V1 appearing at the cathode of the diode D12 is
Gives a base bias of 12. The current flowing in the collector-emitter path of transistor Q12 due to voltage V1 is
To the diode D11, and the voltage drop corresponding to the reference voltage V0 at the collector of the transistor Q12
Raises 2. Due to this voltage V2, a predetermined current flows through the transistor Q13 in the collector-emitter path, and the current is superposed on the tuning voltage via the resistor R4.

上記において、ダイオードD12はトランジスタQ12のベー
ス・エミッタ間電圧を温度補償し、ダイオードD11はト
ランジスタQ13のベースエミッタ間電圧を温度補償して
いる。In the above, the diode D12 temperature-compensates the base-emitter voltage of the transistor Q12, and the diode D11 temperature-compensates the base-emitter voltage of the transistor Q13.

今、温度が上昇したとすると、トランジスタQ12のベー
ス・エミッタ間電圧が小さくなって、V1が低下しトラン
ジスタQ12の動作電流が増加するが、ダイオードD12のPN
接合順方向電圧V_Fが小さくなるので、トランジスタQ12
に対するV1の低下が抑制され動作電流の増加が抑えられ
る。また、トランジスタQ13のベース・エミッタ間電圧
が小さくなって、重畳電流が増加するが、ダイオードD1
1のV_Fが小さくなるのでV2の上昇が抑えられて重畳電流
の増加が抑制されることになる。If the temperature rises now, the base-emitter voltage of the transistor Q12 will decrease, V1 will decrease, and the operating current of the transistor Q12 will increase.
Since the junction forward voltage V _F becomes smaller, the transistor Q12
As a result, the decrease of V1 is suppressed and the increase of operating current is suppressed. In addition, the base-emitter voltage of transistor Q13 decreases and the superimposed current increases, but diode D1
Increase in V2 since one of V _F decreases is suppressed increase of the superimposed current is to be suppressed.

こうしてトランジスタQ13のコレクタ・エミッタ路に定
電流が流れ、温度変化に拘らず安定なAFT基準電圧を供
給することができる。In this way, a constant current flows through the collector-emitter path of the transistor Q13, and a stable AFT reference voltage can be supplied regardless of temperature changes.

また、第３図はAFT動作時の回路状態を示している。こ
のときAFTディフィート電圧はハイレベルとなり、トラ
ンジスタQ14をオン動作させる。これによりダイオードD
12のアノードが基準電位点に接続されるので、ダイオー
ドD12はオフし、トランジスタQ15もオフする。従って、
AFT電圧ライン（Q2のベース）には、電圧源端子16側か
らのバイアスを受けることがなく、トランジスタQ11か
らのAFT電圧をそのままトランジスタQ12に伝達するよう
になる。こうして、端子13に印加したAFT電圧は、トラ
ンジスタQ11,Q12を介してトランジスタQ13のベースに入
り、トランジスタQ13のコレクタより重畳電流となって
抵抗R4に重畳する。Further, FIG. 3 shows a circuit state during AFT operation. At this time, the AFT defeat voltage goes high, turning on the transistor Q14. This allows diode D
Since the anode of 12 is connected to the reference potential point, the diode D12 is turned off and the transistor Q15 is also turned off. Therefore,
The AFT voltage line (base of Q2) is not biased from the voltage source terminal 16 side, and the AFT voltage from the transistor Q11 is directly transmitted to the transistor Q12. Thus, the AFT voltage applied to the terminal 13 enters the base of the transistor Q13 via the transistors Q11 and Q12, becomes a superimposed current from the collector of the transistor Q13, and is superimposed on the resistor R4.

AFT動作はこうである。AFT operation is like this.

今、IF周波数は（−）側へずれていたとすれば、AFT電
圧は無信号時より高い電圧を呈する。このため、トラン
ジスタQ12のベース点電圧V3が上昇するので、その動作
電流が減りトランジスタQ13のベース点電圧V4が低下す
る。これより、トランジスタQ13のコレクタからの重畳
電流が減少し、AFT電圧を加えた同調電圧が低下してIF
周波数を規定周波数に引き込むわけである。If the IF frequency is now shifted to the (-) side, the AFT voltage will be higher than when there is no signal. Therefore, the base point voltage V3 of the transistor Q12 rises, the operating current thereof decreases, and the base point voltage V4 of the transistor Q13 falls. As a result, the superimposed current from the collector of transistor Q13 decreases, the tuning voltage including the AFT voltage decreases, and IF
The frequency is pulled to the specified frequency.

また、重畳利得を算出すれば、同調電圧発生回路２′の
出力インピーダンスをR_V,AFTディフィート時の同調電圧
をVt0,AFT動作時の同調電圧をVt1,AFT電圧変化範囲をΔ
Ｖとすると となり、重畳利得G_V（VHF受信時）は、 で示される。また、UHF受信時の重畳利得G_Uは、 となる。If the superposition gain is calculated, the output impedance of the tuning voltage generating circuit 2'is R _V , the tuning voltage at AFT defeat is Vt0, the tuning voltage at AFT operation is Vt1, the AFT voltage change range is Δt.
If V And the superposition gain G _V (when receiving VHF) is Indicated by. Also, the superposition gain G _U when receiving UHF is Becomes

［考案の効果］ 以上説明したようにこの考案によれば、AFTディフィー
ト時の重畳電流が安定し、温度変化の影響を受けないの
で、プリセット同調電圧の精度も良くなるという効果が
ある。[Advantage of Device] As described above, according to this device, the superimposed current at the time of AFT defeat is stable and is not affected by the temperature change, so that there is an effect that the precision of the preset tuning voltage is improved.

【図面の簡単な説明】[Brief description of drawings]

第１図はこの考案に係るAFT同調電圧重畳回路の一実施
例を示す回路図、第２図，第３図は第１図の実施例の動
作を説明する回路動作図、第４図はAFT電圧を示す特性
図、第５図は電子同調チューナの要部構成を示す構成
図、第６図及び第７図は従来のAFT回路の構成を示す回
路図である。 １′……電子同調チューナ、２′……同調電圧発生回
路、16……第１の電位点、Q12……第１のトランジス
タ、Q13……電圧重畳手段、D11……第２のダイオード、
D12……第１のダイオード、R13……第１の抵抗。FIG. 1 is a circuit diagram showing an embodiment of the AFT tuning voltage superposition circuit according to the present invention, FIGS. 2 and 3 are circuit operation diagrams for explaining the operation of the embodiment of FIG. 1, and FIG. 4 is an AFT. FIG. 5 is a characteristic diagram showing voltage, FIG. 5 is a configuration diagram showing a configuration of an essential part of an electronic tuning tuner, and FIGS. 6 and 7 are circuit diagrams showing configurations of a conventional AFT circuit. 1 '... electronic tuning tuner, 2' ... tuning voltage generating circuit, 16 ... first potential point, Q12 ... first transistor, Q13 ... voltage superimposing means, D11 ... second diode,
D12 ... first diode, R13 ... first resistor.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 【請求項１】第１の端子を有し、この第１の端子に同調
電圧発生手段からの同調電圧が供給される電子同調チュ
ーナと、 第１の電位点とベース間に第１のダイオードを含む第１
の直流導電路が接続され、エミッタが前記第１の電位点
に接続され、かつコレクタと第２の電位点間に第２のダ
イオードを含む第２の直流導電路が接続された第１のト
ランジスタと、 AFT動作時に、前記第１のトランジスタのベースに第１
の抵抗を介してAFT電圧を供給し、前記第１のダイオー
ドを非導通にする第１の手段と、 AFTディフィート時に、前記第１のトランジスタのベー
スを前記第１の抵抗を介して前記第２の電位点に接続
し、前記第１のダイオードを導通させる第２の手段と、 前記第１のトランジスタのコレクタ電圧を利用して前記
チューナの第１の端子にAFT電圧を重畳する電圧重畳手
段とを具備したことを特徴とするAFT電圧重畳回路。1. An electronic tuning tuner having a first terminal, to which a tuning voltage from a tuning voltage generating means is supplied, and a first diode between a first potential point and a base. First including
Transistor connected to the first direct current path, the emitter is connected to the first potential point, and the second direct current path including the second diode is connected between the collector and the second potential point. And at the time of AFT operation, the first base is added to the base of the first transistor.
Means for supplying an AFT voltage through the resistance of the first diode to make the first diode non-conductive, and at the time of AFT defeat, the base of the first transistor through the first resistance. Second means for connecting the first diode to conduction and a voltage superimposing means for superimposing an AFT voltage on the first terminal of the tuner using the collector voltage of the first transistor. An AFT voltage superimposing circuit comprising: