JPH0640620B2 - Memory-circuit - Google Patents
Memory-circuitInfo
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- JPH0640620B2 JPH0640620B2 JP59158251A JP15825184A JPH0640620B2 JP H0640620 B2 JPH0640620 B2 JP H0640620B2 JP 59158251 A JP59158251 A JP 59158251A JP 15825184 A JP15825184 A JP 15825184A JP H0640620 B2 JPH0640620 B2 JP H0640620B2
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- output
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B60—VEHICLES IN GENERAL
- B60L—PROPULSION OF ELECTRICALLY-PROPELLED VEHICLES; SUPPLYING ELECTRIC POWER FOR AUXILIARY EQUIPMENT OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRODYNAMIC BRAKE SYSTEMS FOR VEHICLES IN GENERAL; MAGNETIC SUSPENSION OR LEVITATION FOR VEHICLES; MONITORING OPERATING VARIABLES OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRIC SAFETY DEVICES FOR ELECTRICALLY-PROPELLED VEHICLES
- B60L3/00—Electric devices on electrically-propelled vehicles for safety purposes; Monitoring operating variables, e.g. speed, deceleration or energy consumption
- B60L3/08—Means for preventing excessive speed of the vehicle
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- Engineering & Computer Science (AREA)
- Life Sciences & Earth Sciences (AREA)
- Sustainable Development (AREA)
- Sustainable Energy (AREA)
- Power Engineering (AREA)
- Transportation (AREA)
- Mechanical Engineering (AREA)
- Electric Propulsion And Braking For Vehicles (AREA)
- Safety Devices In Control Systems (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、デジタル論理回路に用いられるメモリー回路
に係り、特に、その動作をフエイルセーフ化するに好適
な回路構成に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory circuit used in a digital logic circuit, and more particularly to a circuit configuration suitable for fail-safe operation.
例えば、鉄道車両のＡＴＣ（自動列車制御装置）は、車
列衝突を予防し、人命保護や重大損害の防止を図るもの
であるから、高度のフエイルセーフ性が要求される。こ
のため、論理判断を行う回路は多重系構成とし、各系の
出力を集めてフエイルセーフ化された一致回路や多数決
回路で最終出力の決定を下している。ここで、個々の論
理回路のフエイルセーフ化を図るとともに、これらの多
重系を構成し万全を期している。For example, an ATC (automatic train control device) of a railroad vehicle is intended to prevent a train row collision, protect a human life, and prevent serious damage, and therefore a high degree of fail-safety is required. For this reason, the circuit for logical judgment has a multi-system configuration, and the outputs of each system are collected to determine the final output by a fail-safe matching circuit or majority circuit. Here, in order to make each logic circuit fail-safe, a multiple system of them is configured for the sake of safety.
しかし、多数決回路は１重系であつて、そのフエイルセ
ーフ性は、装置全体のフエイルセーフ性に大きく関係す
る。However, the majority circuit is a single system, and its fail-safety is greatly related to the fail-safety of the entire apparatus.
このため、フエイルセーフな多数決回路を構成する努力
が行われているが、現在のところ専ら電磁リレーが用い
られ、装置の小形軽量化および省電力化の面で遅れてい
る。For this reason, efforts have been made to construct a fail-safe majority circuit, but at present, an electromagnetic relay is used exclusively, which is behind in terms of downsizing and weight saving of the device and power saving.
電磁リレーによりフエイルセーフ性が得られる理由は次
の通りである。The reason why the fail-safe property is obtained by the electromagnetic relay is as follows.
電磁リレーの故障のうち接点の導通故障の発生確率は不
導通故障のそれの1000分の１以下である。The probability of occurrence of contact conduction failure among electromagnetic relay failures is 1/1000 or less of that of non-conduction failure.
これは導通故障の原因が接点の溶着のみであるのに対し
不導通故障は接点の汚損や酸化による接触不良、駆動コ
イルの断線や内部短絡、駆動電源の故障、可動片の折損
等その原因が多大な為である。This is because the cause of continuity failure is only the welding of contacts, but the non-conductivity failure is caused by contamination of contacts or contact failure due to oxidation, disconnection of drive coil or internal short circuit, failure of drive power supply, breakage of movable piece, etc. This is a huge amount.
さらに要点溶着防止の為、接点導通電流を溶着限界以下
に抑制すれば故障モードは不導通故障のみと考えてよ
い。Further, in order to prevent welding, if the contact conduction current is suppressed below the welding limit, the failure mode may be considered to be only non-conduction failure.
従つて接点の導通を危険側の、不導通側を安全側の制御
出力になる様にすると電磁リレーはフエイルセーフな論
理素子として用いることが出来る。Therefore, the electromagnetic relay can be used as a fail-safe logic element by setting the conduction of the contact to the control output on the dangerous side and the non-conduction side on the safe side.
一方、半導体素子の場合導通状態になる故障と不導通状
態になる故障の発生確率はほぼ等しい。On the other hand, in the case of a semiconductor element, the probability of occurrence of a failure in the conductive state is substantially equal to that of a failure in the non-conductive state.
半導体の場合、不純物の拡散、熱による劣化、リード線
の断線又は混触、過電流、過電圧による短絡又は溶断
等、同種の原因から生ずる故障が導通と不導通のいずれ
の状態にもなり得るからである。In the case of semiconductors, failure caused by the same cause such as diffusion of impurities, deterioration due to heat, disconnection or contact of lead wires, short circuit or melting due to overcurrent, overvoltage, etc., can be in either a conductive state or a non-conductive state. is there.
このため半導体では電磁リレーの如くフエイルセーフ側
とフエイルアウト側の論理値を特定することは不可能で
あり、一般にランダムロジツクと呼ばれる様な、基本的
な論理素子を組合せて構成する任意の回路を全てフエイ
ルセーフ化することは半導体論理素子では極めて困難で
あると考えられている。例えば特願昭５７−137312号に
示されるように従来の自動列車制御装置（ＡＴＣ）や自
動列車停止装置（ＡＴＳ）に用いられるブレーキ指令確
認解除回路への応用例は第４図に示す如き構成を有して
いる。For this reason, it is impossible to specify the logic values on the fail-safe side and the fail-out side in semiconductors like an electromagnetic relay, and it is not possible to specify all the arbitrary circuits that are configured by combining basic logic elements, generally called random logic. It is considered that it is extremely difficult for a semiconductor logic device to be fail-safe. For example, as shown in Japanese Patent Application No. 57-137312, an application example to a brake command confirmation release circuit used in a conventional automatic train control device (ATC) or automatic train stop device (ATS) is shown in FIG. have.
図に於いて、１０は信号受信器であり、受電器１６等に
より閉塞装置より送信される信号波をとり込み、信号内
容を弁別した制限速度信号Ａを出力する。１１は、速度
比較回路であり、速度発電機等の速度センサ１７からの
速度データと、前記制限速度信号Ａとを比較する。以上
は公知の技術であり、一般に、出力Ｂは、制限速度以下
で走行中には５００ＨＺ程度のパルス列が出力し、制限
速度を超過した場合には直流信号が出力するよう構成さ
れている。In the figure, reference numeral 10 denotes a signal receiver, which takes in a signal wave transmitted from a blocking device by a power receiver 16 or the like, and outputs a speed limit signal A which discriminates the signal content. A speed comparison circuit 11 compares the speed data from the speed sensor 17 such as a speed generator with the speed limit signal A. The above is a known technique. Generally, the output B is configured to output a pulse train of about 500 HZ while traveling at a speed equal to or lower than the speed limit, and output a DC signal when the speed exceeds the speed limit.
さて、ここで、制限速度を超過した場合には、ブレーキ
電磁弁１５を消磁してブレーキを作用させる訳である
が、システム上の保安度の確保及び乗務員に対する注意
喚起等の目的で、一旦ブレーキが作用した場合には、た
とえ、速度が低下しても、乗務員によつて、確認用押ボ
タンスイツチ１２が押下されるまでは、ブレーキを緩解
させないような論理が必要となる場合が有る。このよう
な場合には、補助継電器ＢＡＲ１８の接点論理回路によ
り自己保持回路（メモリー）を構成することにより実現
していた。１４は電力増幅器である。Now, when the speed limit is exceeded, the brake solenoid valve 15 is demagnetized to actuate the brake, but the brake is temporarily applied for the purpose of ensuring system safety and calling attention to crew members. In some cases, even if the vehicle speed is reduced, it may be necessary to prevent the brakes from being released until the confirmation pushbutton switch 12 is pressed by the crew member, even if the speed is reduced. Such a case has been realized by forming a self-holding circuit (memory) by the contact logic circuit of the auxiliary relay BAR18. 14 is a power amplifier.
従来、デジタル論理回路において、状態を記憶する回
路、即ちメモリー回路としては、専用のメモリー素子や
フリップフロップ回路が用いられているが、これらは、
いずれも、直流的なフイードバツクループを用いたもの
であり、原理的には第５図に示す如き構成と考えること
ができる。この回路の真理値表は、第１表に示すとうり
であり、即ち、状態番号２の状態が、以前の状態を記憶
しているものである。Conventionally, in a digital logic circuit, a dedicated memory element or a flip-flop circuit is used as a circuit that stores a state, that is, a memory circuit.
Both of them use a DC-type feedback loop and can be considered in principle to have a configuration as shown in FIG. The truth table of this circuit is as shown in Table 1, that is, the state of state number 2 stores the previous state.
しかしながら、このような従来のメモリー回路の問題点
は、入力端子への入力信号配線が、断線したり、また
は、電源線と混触したりした場合に出力がどうなるか不
安であるということである。 However, a problem with such a conventional memory circuit is that it is uncertain what happens to the output when the input signal wiring to the input terminal is broken or touches the power supply line.
即ち、個々の故障に対しては出力状態を予測することは
可能ではあるが、故障の内容によつて、出力が「１」に
なる場合と「０」となる場合とがあり、システム全体を
フエイルセーフな構成としたい場合、不都合がある。That is, although it is possible to predict the output state for each failure, there are cases where the output becomes "1" and cases where the output becomes "0" depending on the content of the failure. There is an inconvenience if you want a fail-safe configuration.
本発明の目的は、故障を生じた場合に容易に故障を検出
することのできるメモリー回路を提供することにある。It is an object of the present invention to provide a memory circuit that can easily detect a failure when it occurs.
本発明は交流論理和回路と交流論理積回路とを用い、お
互いに出力端子がお互いの一方の入力端子に接続し、故
障を生じた場合に出力の状態を必ず特定の状態になるよ
うにすることにより、容易に故障を検出しようというも
のである。The present invention uses an AC logical sum circuit and an AC logical product circuit, the output terminals of which are connected to one of the input terminals of each other so that the state of the output is always in a specific state when a failure occurs. By doing so, the failure is easily detected.
以下、本発明の実施例について説明する。 Examples of the present invention will be described below.
第１図には本発明の一実施例が示されている。FIG. 1 shows an embodiment of the present invention.
第１図は自動列車制御装置（ＡＴＣ）や自動列車停止装
置（ＡＴＳ）に用いられるブレーキ指令確認解除回路へ
の応用したものである。FIG. 1 is an application to a brake command confirmation release circuit used in an automatic train control device (ATC) and an automatic train stop device (ATS).
図に於いて、１０は信号受信器であり、受電器１６等に
より閉塞装置より送信される信号波をとり込み、信号内
容を弁別した制限速度信号Ａを出力する。１１は速度比
較回路であり、速度発電機等の速度センサ１７からの速
度データと、前記制限速度信号Ａとを比較する。以上は
公知の技術であり、一般に出力Ｂは制限速度以下で走行
中には５００Ｈｚ程度のパルス列が出力され、制限速度
を超過した場合には、直流信号が出力するよう構成され
ている。In the figure, reference numeral 10 denotes a signal receiver, which takes in a signal wave transmitted from a blocking device by a power receiver 16 or the like, and outputs a speed limit signal A which discriminates the signal content. A speed comparison circuit 11 compares speed data from a speed sensor 17 such as a speed generator with the speed limit signal A. The above is a known technique. Generally, the output B is configured to output a pulse train of about 500 Hz while traveling at a speed lower than the speed limit, and output a DC signal when the speed exceeds the speed limit.
さて、ここで、制限速度を超過した場合には、ブレーキ
電磁弁１５を消磁してブレーキを作用させる訳である
が、システム上の保安度の確保及び乗務員に対する注意
喚起等の目的で、一旦ブレーキが作用した場合には、た
とえ速度が低下しても、乗務員によつて、確認用押ボタ
ンスイツチ１２が押下されるまでは、ブレーキを緩解さ
せないような論理が必要となる場合がある。１３はメモ
リーの機能を果すメモリ回路である。このメモリー回路
１３の詳細が第２図に示されている。Now, when the speed limit is exceeded, the brake solenoid valve 15 is demagnetized to actuate the brake, but the brake is temporarily applied for the purpose of ensuring system safety and calling attention to crew members. In some cases, even if the vehicle speed decreases, there is a case where a logic is required so that the brake is not released until the confirmation push button switch 12 is pressed by the crew member. Reference numeral 13 is a memory circuit that functions as a memory. Details of this memory circuit 13 are shown in FIG.
すなわち、交流論理和回路３と交流論理積回路４とによ
つて構成されている。交流論理和回路３の動作は第２表
に示す如く、入力端子Ｄ，Ｅのいずれか一方又は双方に
所定の周波数のパルス列が入力している時、出力端子に
はｆ６なる周波数のパルス列を出力し、また、Ｄ，Ｅ、
いずれの入力も所定の範囲外の周波数であつた場合には
ｆ５なる周波数のパルス列を出力する。That is, it is configured by the AC logical sum circuit 3 and the AC logical product circuit 4. As shown in Table 2, the operation of the AC logical sum circuit 3 is such that when a pulse train having a predetermined frequency is input to one or both of the input terminals D and E, a pulse train having a frequency f 6 is output to the output terminal. Output, D, E,
If any input has a frequency outside the predetermined range, a pulse train of frequency f 5 is output.
また、交流論理積回路４、その動作は第３表のとおりで
ある。 Table 3 shows the operation of the AC logical product circuit 4.
このような交流論理和回路３と交流論理積回路４とを組
合せた端子Ａ，Ｂと出力Ｐとの真理値表は第４表の如く
なる。 Table 4 shows a truth table of the terminals A and B and the output P in which the AC logical sum circuit 3 and the AC logical product circuit 4 are combined.
以上の如き動作をする交流論理和回路３、交流論理積回
路４は、周波数比較器等を組合わせて、種々の構成が可
能であるが、その一例としては、特願昭５７−137312の
説明に記した如き回路が適当である。 The AC logical sum circuit 3 and the AC logical product circuit 4 that operate as described above can be configured in various ways by combining frequency comparators and the like, and an example thereof is described in Japanese Patent Application No. 57-137312. A circuit such as that described above is suitable.
また、本実施例の特殊な場合として、ｆ１，ｆ３，
ｆ５，ｆ10，ｆ50をいずれも“０”Ｈｚに、一方、
ｆ２，ｆ４，ｆ20，ｆ40を無限大周波数に、また、ｆ
6，ｆ60を有限な値の周波数に、各々対応させることに
より、回路方式を簡略化することも可能である。この場
合の実施例の動作が第５表に示されるとおりである。In addition, as a special case of this embodiment, f 1 , f 3 ,
f 5 , f 10 and f 50 are all set to “0” Hz,
f 2 , f 4 , f 20 , f 40 to infinity frequency, and f
It is also possible to simplify the circuit system by making 6 and f 60 correspond to finite frequency values, respectively. The operation of the embodiment in this case is as shown in Table 5.
第３図には、本発明の他の実施例が示されている。 FIG. 3 shows another embodiment of the present invention.
図において、５は入力端子Ｌへの入力パルス列周波数
が、ｆ７とｆ８（ｆ７＜ｆ８）との間に有る場合のみ出
力端子Ｍに周波数ｆ60なるパルス列を出力する回路であ
り、第２図図示実施例の交流論理和回路３、交流論理積
回路４と同様に構成される。この回路５の動作は第６表
に示す如くである。In the figure, 5 is a circuit for outputting a pulse train having a frequency f 60 to the output terminal M only when the input pulse train frequency to the input terminal L is between f 7 and f 8 (f 7 <f 8 ), The configuration is similar to that of the AC logical sum circuit 3 and the AC logical product circuit 4 of the embodiment shown in FIG. The operation of this circuit 5 is as shown in Table 6.
６，７は各々、通常のデジタル論理回路に用いられる排
他論理和（ＥＯＲ）回路及び、Ｄ−Ｔ形フリツプフロツ
プである。この第３図図示回路の動作は第７表に示す。 Reference numerals 6 and 7 are an exclusive OR (EOR) circuit and a DT type flip-flop used in a normal digital logic circuit, respectively. The operation of the circuit shown in FIG. 3 is shown in Table 7.
いま、制限速度を超過すると、比較器出力信号Ｂが直
流、０Ｈｚになるため、第５表または第７表に示す論理
に従い、出力Ｐ端子は０Ｈｚとなる。その後、速度が低
下し、比較器出力信号Ｂに所定周波数のパルス列が出力
された場合、確認用押ボタンスイツチ１２が押下される
までは、第５表または第７表の状態番号２番に相当し、
出力Ｐはそれぞれ以外の状態、即ち、０Ｈｚを経続す
る。よつて、ブレーキを指命されたままである。 Now, when the speed limit is exceeded, the comparator output signal B becomes DC and 0 Hz, so the output P terminal becomes 0 Hz according to the logic shown in Table 5 or 7. After that, when the speed decreases and a pulse train having a predetermined frequency is output to the comparator output signal B, the state corresponds to the state number 2 in Table 5 or Table 7 until the confirmation pushbutton switch 12 is pressed. Then
The output P continues in other states, that is, 0 Hz. Therefore, I have been ordered to brake.
次に、乗務員が、確認用押ボタンスイツチ１２を押下す
ると、状態番号４番となり、出力Ｐには所定周波数のパ
ルス列が出力され、ブレーキは緩解する。一旦この状態
になると、確認用押ボタンスイツチ１２を復帰しても、
出力Ｐにはパルス列が継続し、再度制限速度を超過する
までは、ブレーキは作用しない。Next, when the crew member presses the confirmation pushbutton switch 12, the state number 4 is reached, a pulse train of a predetermined frequency is output to the output P, and the brake is released. Once in this state, even if the confirmation pushbutton switch 12 is returned,
The pulse train continues at the output P, and the brake does not act until the speed limit is exceeded again.
以上のように本実施例によれば、機械的な動作部品であ
る補助継電器ＢＡＲ１８を使用せずに同様の動作が、フ
エイルセーフに実現できるので、装置の小形化、信頼性
向上、メンテナンスフリー化等多くの効果が期待でき
る。As described above, according to the present embodiment, the same operation can be realized in a fail-safe manner without using the auxiliary relay BAR18 which is a mechanical operation component, so that the device can be downsized, the reliability can be improved, and the maintenance can be made free. Many effects can be expected.
本実施例では第２図に示した実施例に比してフェイルセ
ーフ性は変わらずに周波数論理回路（交流論理回路）を
一つで済ませることができ、構成の簡単化及びコストの
低減が図れる。Compared to the embodiment shown in FIG. 2, the present embodiment does not change the fail-safe property, and can use only one frequency logic circuit (AC logic circuit), which simplifies the configuration and reduces the cost. .
なお、装置の電源投入時に、ブレーキを緩解させる方向
としては従来と同様であり、図示していないが、電源投
入検知継電器により一時的に、確認用押ボタンスイツチ
１４の接点を並列に短縮するか、または、乗務員によつ
て確認用押ボタンスイツチ１４を押下する等の方法から
考えられる。The direction of releasing the brake when the power of the device is turned on is the same as the conventional one, and although not shown, whether the contacts of the confirmation pushbutton switch 14 are temporarily shortened in parallel by the power-on detection relay. Alternatively, it may be considered from a method of pressing the confirmation push button switch 14 by a crew member.
また、第１図において、電力増幅器１４の出力で直接ブ
レーキ電磁弁１５を励磁しているか、他の中継用継電器
等が途中に介しても、同様である。Further, in FIG. 1, the same is true even if the brake electromagnetic valve 15 is directly excited by the output of the power amplifier 14 or another relay relay or the like is interposed in the middle.
したがつて、本実施例によれば、デジタル半導体電子回
路のみにより、フエイルセーフなメモリー回路が構成さ
れるので、従来、継電器接点の自己保持回路等によつて
いた回路が、無接点化可能であり、装置の小形化、高信
頼度化、メンテナンスフリー化等の効果が有る。Therefore, according to the present embodiment, since the fail-safe memory circuit is configured only by the digital semiconductor electronic circuit, it is possible to make the circuit, which has conventionally been based on the self-holding circuit of the relay contact, contactless. Yes, there are effects such as downsizing of the device, high reliability, and maintenance free.
以上説明したように、本発明によれば、容易に故障を検
出することができる。As described above, according to the present invention, it is possible to easily detect a failure.
また本発明によればフェイルセーフ性を確保した上で周
波数論理回路（交流論理回路）を一つで済ませることが
でき、回路構成の簡単化及びコストの低減が図れる。Further, according to the present invention, a single frequency logic circuit (AC logic circuit) can be completed while ensuring the fail-safe property, so that the circuit configuration can be simplified and the cost can be reduced.
第１図は、本発明に係るメモリー回路が適用されるブレ
ーキ指令確認解除回路の一例を示すブロック図、第２図
は、本発明に係るメモリー回路の一実施例の構成を示す
ブロック図、第３図は、本発明に係るメモリー回路の他
の実施例の構成を示すブロック図、第４図は、従来回路
を説明するブロツク図、第５図は、従来の半導体メモリ
ーの原理構成図である。 １……論理和回路、２……論理積回路、３……交流論理
和回路、４……交流論理積回路、５……特定の周波数入
力に関してのみ出力周波数を出力する回路、６……排他
論理和回路、７……Ｄ−Ｔ形フリーフロツプ、１０……
ＡＴＣ受信器、１１……速度比較器、１２……確認用押
ボタンスイツチ、１３……本発明によるメモリー回路、
１４……電力増幅器、１５……ブレーキ電磁弁、１６…
…受電器、１７……速度発電機、１８……補助継電器。FIG. 1 is a block diagram showing an example of a brake command confirmation cancellation circuit to which a memory circuit according to the present invention is applied, and FIG. 2 is a block diagram showing a configuration of an embodiment of a memory circuit according to the present invention. FIG. 3 is a block diagram showing the configuration of another embodiment of the memory circuit according to the present invention, FIG. 4 is a block diagram for explaining a conventional circuit, and FIG. 5 is a principle configuration diagram of a conventional semiconductor memory. . 1 ... OR circuit, 2 ... AND circuit, 3 ... AC OR circuit, 4 ... AC AND circuit, 5 ... circuit that outputs output frequency only for specific frequency input, 6 ... exclusive OR circuit, 7 ... DT type free flip, 10 ...
ATC receiver, 11 ... speed comparator, 12 ... confirmation pushbutton switch, 13 ... memory circuit according to the present invention,
14 ... Power amplifier, 15 ... Brake solenoid valve, 16 ...
… Power receiver, 17… Speed generator, 18… Auxiliary relay.
Claims (2)
の出力信号がデータ入力端子に入力され、外部からの制
御信号がクロック入力端子に入力されるデータフリップ
フロップと、出力端が前記排他的論理和回路の一方の入
力端に接続されると共に、前記データフリップフロップ
の出力信号を受け、該出力信号が所定範囲の周波数のパ
ルス列信号である場合には所定周波数のパルス列信号を
出力する信号出力回路とを有することを特徴とするメモ
リー回路。1. An exclusive OR circuit, a data flip-flop to which an output signal of the exclusive OR circuit is input to a data input terminal, and a control signal from the outside is input to a clock input terminal, and an output terminal. It is connected to one input terminal of the exclusive OR circuit, receives the output signal of the data flip-flop, and outputs a pulse train signal of a predetermined frequency when the output signal is a pulse train signal of a frequency in a predetermined range. And a signal output circuit for controlling the memory circuit.
るために手動操作される操作手段と、手動操作された際
に前記操作手段から出力される操作信号が一方の入力端
に入力される排他的論理和回路と、該排他的論理和回路
の出力信号がデータ入力端子に入力され、ブレーキを作
動させ、またはブレーキの作動状態を解除させるための
制御信号がクロック入力端子に入力されるデータフリッ
プフロップと、出力端が前記排他的論理和回路の一方の
入力端に接続されると共に、前記データフリップフロッ
プの出力信号を受け、該出力信号が所定範囲の周波数の
パルス列信号である場合には所定周波数のパルス列信号
を出力する信号出力回路と、該信号出力回路の出力信号
を所定のレベルまで増幅する電力増幅器と、該電力増幅
器の出力を受けて前記信号出力回路が所定周波数のパル
ス列信号を出力する場合にブレーキの作動状態を解除す
るアクチュエータとを有することを特徴とするブレーキ
指令確認解除回路。2. An exclusive operation means for manually operating to release a command for operating a brake, and an operation signal output from the operating means when the manual operation is performed to one input end. Logical OR circuit and the output signal of the exclusive OR circuit are input to the data input terminal, and the control signal for operating the brake or releasing the operating state of the brake is input to the clock input terminal. And an output terminal connected to one input terminal of the exclusive OR circuit, and receiving an output signal of the data flip-flop, and the output signal being a pulse train signal having a frequency in a predetermined range, a predetermined value. A signal output circuit that outputs a pulse train signal of a frequency, a power amplifier that amplifies the output signal of the signal output circuit to a predetermined level, and an output of the power amplifier Serial signal output circuit brake command confirmation release circuit, characterized in that it comprises an actuator for releasing the operating state of the brake when outputting a pulse train signal having a predetermined frequency.
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| JP59158251A JPH0640620B2 (en) | 1984-07-27 | 1984-07-27 | Memory-circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5242507A (en) * | 1975-10-02 | 1977-04-02 | Nippon Steel Corp | Manufacture of multiilayer steel plates having high adiadatic characteristic |
| JPS5928725A (en) * | 1982-08-09 | 1984-02-15 | Hitachi Ltd | Logical system |
-
1984
- 1984-07-27 JP JP59158251A patent/JPH0640620B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6136802A (en) | 1986-02-21 |
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