JPH0640106B2 - Probe head for semiconductor LSI inspection device and manufacturing method thereof - Google Patents
Probe head for semiconductor LSI inspection device and manufacturing method thereofInfo
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- JPH0640106B2 JPH0640106B2 JP62281036A JP28103687A JPH0640106B2 JP H0640106 B2 JPH0640106 B2 JP H0640106B2 JP 62281036 A JP62281036 A JP 62281036A JP 28103687 A JP28103687 A JP 28103687A JP H0640106 B2 JPH0640106 B2 JP H0640106B2
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＬＳＩに代表される半導体装置の検査装置用
プローブヘッド及びその製造方法に係り、特に高密度多
ピン化に好適なプローブヘッド及びその製造方法に関す
る。Description: TECHNICAL FIELD The present invention relates to a probe head for an inspection device of a semiconductor device represented by LSI and a method for manufacturing the same, and particularly to a probe head suitable for high density multi-pinning and The manufacturing method is related.
半導体ＬＳＩの電極パッドに接触して電気信号を検査装
置に伝送するプローブヘッドとして、従来の装置は、例
えばテストプローブを形成するのに、予め準備されたプ
ローブピンを個別にプローブ構造体に設けた貫通孔に挿
入した構造のものである。また、プローブピンの先端部
は、電気的接触特性を向上させるため尖鋭化する必要が
あり、プローブピンをプローブ構造体に固定させた後、
切削、研磨により平坦面を得てエッチングによりその先
端を半球状もしくは円錐状に露出形成されている。な
お、この種の装置として関連するものには例えば特開昭
61−80067 号が挙げられる。As a probe head that contacts an electrode pad of a semiconductor LSI and transmits an electric signal to an inspection device, in a conventional device, for example, a probe pin prepared in advance is individually provided in a probe structure to form a test probe. It has a structure inserted into the through hole. Further, the tip of the probe pin needs to be sharpened to improve the electrical contact characteristics, and after fixing the probe pin to the probe structure,
A flat surface is obtained by cutting and polishing, and its tip is exposed and formed in a hemispherical or conical shape by etching. A device related to this type is disclosed in
61-80067 can be cited.
上記従来技術は、プローブピンの高密度多ピン化の点に
ついて配慮されておらず、プローブピンの組立性やピン
先端部位置の高精度化に問題があった。つまり、従来技
術では貫通開孔を有するプローブ構造体にプローブピン
を個々に挿入して組立てるため、プローブピンの高密度
化、多ピン化に対して高精度な挿入組立技術が必要とな
り、一定の限界がある。更に、挿入したプローブピンの
先端部は、特に半導体ウエハの電極パッド（はんだバン
プ）に接触するピン先端部の場合、スプリングレスで、
ピン−パッド間の接触抵抗特性を確保するため一定のエ
リア（１チップ分）内で、高さ方向及び横方向の位置を
高精度でそろえる必要がある。従来技術めは、プローブ
ピンの先端部をエッチングにより形成しているが、特に
先端部の位置について高精度化の必要性が配慮されてい
ない。The above-mentioned prior art does not take into consideration the problem of increasing the density of the probe pins and increasing the number of pins, and has a problem in assembling the probe pins and improving the accuracy of the position of the tip of the pin. That is, in the prior art, since probe pins are individually inserted and assembled into a probe structure having a through hole, a high-accuracy insertion / assembly technique is required to increase the probe pin density and increase the number of pins, and a certain amount of probe pin assembly is required. There is a limit. Furthermore, the tip of the inserted probe pin is springless, especially when the tip of the pin contacts the electrode pad (solder bump) of the semiconductor wafer.
In order to secure the contact resistance characteristic between the pin and the pad, it is necessary to align the positions in the height direction and the lateral direction with high accuracy within a certain area (for one chip). In the prior art, the tip portion of the probe pin is formed by etching, but the necessity of improving the precision of the position of the tip portion is not taken into consideration.
本発明の目的は、プローブヘッド部のピン組立性を向上
させると共に、高精度ピン立てを実現させるプローブヘ
ッドの製造及びその製造方法を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a probe head manufacturing method and a manufacturing method thereof that improve pin assembly of a probe head portion and realize highly accurate pin stand.
高密度多ピン化における上記目的のうち、まず組立性向
上については、配線基板の電極パッド部で例えばロウ付
けした導体シートをレジストマスクを用いてウエットエ
ッチング法によるアンダーカットを用いて選択エッチン
グすることにより達成される。更に高精度ピン立ては、
ピン先端部を導体シートの平坦面を用いる構造とするこ
とにより達成される。Among the above objectives in high density and high pin count, first of all, to improve the assemblability, for example, a conductive sheet brazed at the electrode pad portion of the wiring board is selectively etched by using a resist mask and an undercut by a wet etching method. Achieved by Further high-precision pin stand,
This is achieved by using a structure in which the pin tip portion uses the flat surface of the conductor sheet.
以下、本発明の第１の発明である半導体ＬＳＩ検査装置
用プローブヘッドについて、その特徴点を列挙し具体的
に説明する。The features of the probe head for a semiconductor LSI inspection apparatus according to the first aspect of the present invention will be listed and specifically described below.
（１）半導体ＬＳＩの電極パッドに接触して電気信号を
伝送するプローブヘッドにおいて、両面に電極パッド列
が形成され、かつ前記両面のパッド間がそれぞれ特定の
配列関係で電気的に相互に接続された配線基板と、前記
一方の基板面の各パッド上に導体層を介して植設固定さ
れた基部が肉太でその先端が微小な平坦面を有する円を
含む多角形錐状のピンプローブとから成ることを特徴と
する。(1) In a probe head that contacts an electrode pad of a semiconductor LSI and transmits an electric signal, electrode pad rows are formed on both surfaces, and the pads on both surfaces are electrically connected to each other in a specific arrangement relationship. A wiring board, and a polygonal pyramidal pin probe including a circle having a thick base and a tip having a minute flat surface, which is implanted and fixed on each pad on the one board surface via a conductor layer; It is characterized by consisting of.
（２）上記配線基板は給電層と信号入出力層と接地層と
から成る少なくとも３種の配線層を有する多層配線基板
から成ることを特徴とする。(2) The wiring board is a multi-layer wiring board having at least three types of wiring layers including a power feeding layer, a signal input / output layer, and a ground layer.
（３）上記多層配線基板がセラミックスの多層積層板か
ら成ることを特徴とする。(3) The multi-layer wiring board is made of a multi-layer laminated board of ceramics.
（４）上記ピンプローブがタングステン（Ｗ）、モリブ
デン（Ｍｏ）、チタン（Ｔｉ）、クロム（Ｃｒ）、ベリ
リウム（Ｂｅ）−銅（Ｃｕ）合金及び表面を銅（Ｃｕ）
よりも硬質の金属でメッキした銅（Ｃｕ）基材から成る
群から選ばれたいずれか１種の金属から成ることを特徴
とする。(4) The pin probe is tungsten (W), molybdenum (Mo), titanium (Ti), chromium (Cr), beryllium (Be) -copper (Cu) alloy, and the surface is copper (Cu).
It is made of any one metal selected from the group consisting of copper (Cu) base material plated with a harder metal.
（５）上記ピンプローブの配線基板面からの高さをｈと
し、隣接するピンプローブの植設されたパッド間のピッ
チをｄとしたとき、ｈ＝０．５〜２ｄとしたことを特徴
とする。(5) When the height of the pin probe from the wiring board surface is h, and the pitch between the pad pads of the adjacent pin probes is d, h = 0.5 to 2d To do.
上記ピンプローブの高さｈとパッド間のピッチｄとの関
係は、信号を良く通すための好ましい条件であり、ピン
プローブを構成する材質により多少は異なるが概ね上記
数値の範囲が実用的である。The relationship between the height h of the pin probe and the pitch d between the pads is a preferable condition for passing a signal well, and it is slightly different depending on the material forming the pin probe, but the above numerical range is generally practical. .
次に本発明の第２の発明である半導体ＬＳＩ検査装置用
プローブヘッドの製造方法について、その特徴点を列挙
し具体的に説明する。Next, a method of manufacturing a probe head for a semiconductor LSI inspection device, which is the second invention of the present invention, will be specifically described by listing its characteristic points.
（１）一方の面にピンプローブを植設固定するための電
極パッド列が、そしてその裏面には検査装置に接続され
るための電極パッド列がそれぞれ形成され、しかも前記
両面のパッド間が特定の配列関係で電気的に相互に接続
された配線基板を準備する工程；導体シート上に前記配
線基板のピンプローブを植設固定するための電極パッド
列に対応したパターンの電極パッド列を形成する工程；
前記両パッド列を対向させ導体層を介して前記導体シー
トを前記配線基板に固定する工程；前記導体シートの表
面を所望により平滑に研磨したのち、前記導体シート表
面に前記両電極パッド列の各パッドと中心位置を同じく
した円を含む多角形のマスクパターンを形成する工程；
前記マスクパターンをマスクとして上記導体シートを選
択エッチングすることにより、上記電極パッド列に対応
する円を含む多角形錐状の尖鋭化したピン列を形成する
工程；及び上記マスクを除去する工程を有することを特
徴とする。(1) An electrode pad row for implanting and fixing a pin probe is formed on one surface, and an electrode pad row for connecting to an inspection device is formed on the back surface thereof, and the distance between the pads on both surfaces is specified. A step of preparing wiring boards electrically connected to each other in the arrangement relationship; forming an electrode pad row having a pattern corresponding to the electrode pad row for implanting and fixing the pin probe of the wiring board on the conductor sheet Process;
Fixing the conductor sheet to the wiring board through a conductor layer so that the pad rows face each other; the surface of the conductor sheet is polished to be smooth if desired, and then each of the electrode pad rows is formed on the conductor sheet surface. Forming a polygonal mask pattern including a circle having the same center position as the pad;
Selectively etching the conductor sheet using the mask pattern as a mask to form a polygonal cone-shaped sharpened pin array including a circle corresponding to the electrode pad array; and removing the mask. It is characterized by
（２）上記導体シートがタングステン（Ｗ）、モリブデ
ン（Ｍｏ）、チタン（Ｔｉ）、クロム（Ｃｒ）、ベリリ
ウム（Ｂｅ）−銅（Ｃｕ）合金及び銅（Ｃｕ）から成る
群のいずれか１種の金属から成り、マスクとして前記導
体シートの選択エッチングに耐え得る金属もしくはホト
レジストから成ることを特徴とする。(2) The conductor sheet is any one selected from the group consisting of tungsten (W), molybdenum (Mo), titanium (Ti), chromium (Cr), beryllium (Be) -copper (Cu) alloy, and copper (Cu). And a metal or photoresist that can withstand selective etching of the conductor sheet as a mask.
（３）上記両パッド列を対向させ導体層を介して前記導
体シートを前記配線基板に固定する工程において、あら
かじめ両パッド上に金属ロウ材を被覆形成しておき、ロ
ウ付けにより両パッド列を固定することを特徴とする。(3) In the step of fixing the conductor sheet to the wiring board via the conductor layer with the both pad rows facing each other, a metal brazing material is formed on both pads in advance, and both pad rows are brazed. It is characterized by fixing.
（４）上記ロウ材として金（Ａｕ）を用いることを特徴
とする。(4) A feature is that gold (Au) is used as the brazing material.
（５）上記マスクパターンをマスクとして上記導体シー
トを選択エッチングする工程においけるエッチング処理
として、ウエットエッチング法を用いてサイドエッチン
グを行いながらエッチングするか、もしくはドライエッ
チングにより途中までエッチングしておき、その後ウエ
ットエッチング法によりサイドエッチングを行いながら
エッチングし、円を含む多角形錐状の尖鋭化したピ列を
形成することを特徴とする。(5) As an etching treatment in the step of selectively etching the conductor sheet using the mask pattern as a mask, etching is performed while performing side etching using a wet etching method, or halfway by dry etching, After that, etching is performed while performing side etching by a wet etching method to form a polygonal cone-shaped sharpened pi-row including a circle.
なお、前記導体シートの厚さは最終的に得られるピプロ
ーブの高さを決定することになるので、表面平坦化の研
磨量及び電極パッドの高さを考慮しつつ所望の厚さのも
のを使用する。また、材質としては、ピンプローブとし
て或る程度の硬さ（剛性）と、導電性（低抵抗）と耐脆
性（もろくない）とを有しているものであればよく、一
般には上記のものが適当である。ただし、銅を使用する
場合には、硬さがやや不足するので、ピンプローブが形
成された時点で、表面に例えばニッケル，クロム等のメ
ッキをして用いることが望ましい。その他、材質により
硬度が満足されている場合であっても、ピンの表面酸化
を防止するため防蝕を目的として周知の適当なメッキ層
を形成すると信頼性の高いものが得られより好ましい。Since the thickness of the conductor sheet will determine the height of the finally obtained pip probe, use a desired thickness while considering the polishing amount for surface flattening and the height of the electrode pad. To do. Further, as the material, any material may be used as long as it has a certain hardness (rigidity) as a pin probe, conductivity (low resistance) and brittleness resistance (not brittle), and is generally the above-mentioned material. Is appropriate. However, when copper is used, the hardness thereof is slightly insufficient, and therefore, it is desirable that the surface of the pin probe is plated with nickel, chromium, or the like when the pin probe is formed. In addition, even if the hardness is satisfied by the material, it is more preferable to form a well-known appropriate plating layer for the purpose of preventing corrosion in order to prevent surface oxidation of the pin, because a highly reliable plating layer can be obtained.
上記マスクパターンとしては、円、楕円、その他三角、
四角、五角などいずれの多角形のものでもよい。材質も
金属は勿論、一般に用いられているホトレジスト（感光
性レジスト）でもよく、いずれにしても導体シートをエ
ッチングする際に十分にマスク作用をするものであれば
よく、周知の技術で十分な対応可能である。金属マスク
の場合は、導体シート上にＣＶＤ（Chemical Vapor Dep
osition ），スパッタリング、その他周知の薄膜形成技
術（一般の蒸着を含む）でマスク材となる薄膜を形成し
ておき、この薄膜にホトレジスト膜（紫外線のみなら
ず、電子線、Ｘ線で感光するものを含む）を形成し、所
望のマスクを介して露光し、現像、エッチングすること
により容易に目的とする金属マスクパターンを導体シー
ト上に形成することができる。微細なパターンを形成す
る場合には、紫外線よりはＸ線、Ｘ線よりは電子線に感
光するレジストを用いればよいことは周知のとおりであ
る。また、レジストの解像度からすれば一般にネガ型よ
りもポジ型の方が優れている。As the mask pattern, a circle, an ellipse, other triangles,
Any polygonal shape such as a square or a pentagon may be used. The material can be not only metal but also commonly used photoresist (photosensitive resist). In any case, it is sufficient as long as it can sufficiently act as a mask when etching the conductor sheet, and well-known techniques are sufficient. It is possible. In the case of a metal mask, CVD (Chemical Vapor Dep
osition), sputtering, and other well-known thin film forming techniques (including general vapor deposition) to form a thin film as a mask material, and this thin film is exposed to not only ultraviolet rays but also electron beams and X-rays. The desired metal mask pattern can be easily formed on the conductor sheet by forming a metal mask pattern), exposing through a desired mask, developing, and etching. It is well known that a resist sensitive to X-rays rather than ultraviolet rays and electron beams rather than X-rays may be used to form a fine pattern. In addition, from the viewpoint of resist resolution, the positive type is generally superior to the negative type.
配線基板の電極パッド部で平坦面を有するように導体
層、例えばロウ付けにより固定した導体シートを、上記
平坦面にピン形成用のマスクパターンを形成した後ウエ
ットエッチング法を用いて一括形成することができるの
で、高密度多ピン化においてプローブヘッド部のピン組
立性を向上させることができる。Conductive layer, such as a conductive sheet fixed by brazing so as to have a flat surface at the electrode pad portion of the wiring board, is formed collectively by using a wet etching method after forming a mask pattern for pin formation on the flat surface. Therefore, it is possible to improve the pin assemblability of the probe head portion in high density and high pin count.
更に、ピン先端部となる導体シートの平坦面にピン形成
用のマスクパターンを形成し、上記電極パッド部の中央
に位置する部分に微小なフラット面が残るようにアンダ
ーカットを行うことにより、ピン先端部の高さ方向バラ
ツキを導体シートの平坦面と同レベルにすることがで
き、かつ横方向バラツキをマスクパターンの寸法精度に
近いレベルにもっていくことができるので、プローブヘ
ッド部の高精度ピン立てを実現させることできる。Further, by forming a mask pattern for forming a pin on the flat surface of the conductor sheet which is the tip of the pin, and performing an undercut so that a minute flat surface remains in the portion located in the center of the electrode pad, The height variation of the tip can be made to the same level as the flat surface of the conductor sheet, and the lateral variation can be brought to a level close to the dimensional accuracy of the mask pattern. A stand can be realized.
以下、実施例により本発明を更に具体的に説明する。第
１図は、本発明の一実施例となる多層配線基板１上に多
ピンを形成するための製造プロセスを工程順に示したも
のである。Hereinafter, the present invention will be described in more detail with reference to examples. FIG. 1 shows a manufacturing process for forming multiple pins on a multilayer wiring board 1 according to an embodiment of the present invention in the order of steps.
第１図（ａ）は、給電層と信号層（入出力）と接地層と
を有する多層配線基板１、導体シート２のメタライズ工
程後を示す。多層配線基板１は、湿式厚膜セラミック基
板であり。両面に形成したタングステン系の電極パッド
部３，４に各々ニッケルメッキ５，６、金メッキ７，８
を施している。FIG. 1A shows a state after the metallizing step of the multilayer wiring board 1 having the power feeding layer, the signal layer (input / output) and the ground layer, and the conductor sheet 2. The multilayer wiring board 1 is a wet thick film ceramic substrate. Nickel plating 5, 6 and gold plating 7, 8 respectively on the tungsten-based electrode pad portions 3, 4 formed on both sides
Has been given.
一方、導体シート２は、タングステンを材質とし、片側
の面に上記した電極パッド部３に対応する位置に所望の
パターンによりニッケルメッキ９、金メッキ10を施して
いる。ここで電極パッド部３は、多層配線基板１の内部
配線（図示せず）により拡大された電極パッド部４と電
気的に接続されている。On the other hand, the conductor sheet 2 is made of tungsten and has nickel plating 9 and gold plating 10 on one surface thereof in a desired pattern at a position corresponding to the electrode pad portion 3 described above. Here, the electrode pad portion 3 is electrically connected to the enlarged electrode pad portion 4 by the internal wiring (not shown) of the multilayer wiring board 1.
第１図（ｂ）は、多層配線基板１と導体シート２のロウ
付け工程後を示す。多層配線基板１の電極パッド部３上
のニッケルメッキ５を介して形成した金メッキ７と導体
シート２上のニッケルメッキ９を介して形成した金メッ
キ10を、対応するパターンが上下重なるように対向位置
合わせした後、加熱圧着することにより金（Ａｕ）−金
（Ａｕ）のロウ付け部11を形成する。特に、導体シート
２のロウ付け部11を形成していない反対面は、加熱圧着
時に平坦面12を得ている。この導体シート２に形成され
る平坦面12は、ロウ付け後研磨等により更に平坦度を向
上させることができる。FIG. 1 (b) shows a state after the brazing process of the multilayer wiring board 1 and the conductor sheet 2. The gold plating 7 formed through the nickel plating 5 on the electrode pad portion 3 of the multilayer wiring board 1 and the gold plating 10 formed through the nickel plating 9 on the conductor sheet 2 are aligned so as to oppose each other so that the corresponding patterns are vertically overlapped. After that, a brazing portion 11 of gold (Au) -gold (Au) is formed by thermocompression bonding. In particular, the opposite surface of the conductor sheet 2 on which the brazing portion 11 is not formed has a flat surface 12 during thermocompression bonding. The flat surface 12 formed on the conductor sheet 2 can be further improved in flatness by polishing after brazing.
第１図（ｃ）は、導体シート２の平坦面12上へのメタル
マスク13の形成工程後を示す。このマスクの形成工程は
タングステン（Ｗ）の導体シート２の平坦面12上に銅を
一様に蒸着する。次に、その上に感光性レジストをスピ
ンナーで塗布し、所望のパターンを石英マスク等を用い
て露光，現象する。なお、この例ではレジストとして東
京応化（株）製、商品名ＯＭＲ−83ネガ型紫外線レジス
トを使用し、露光は400nm 付近の紫外線照射で行った。
次に、感光部のレジストを除去し、過硫酸アンモニウム
系水溶液により銅膜をエッチングし、銅のメタルマスク
13が形成される。このメタルマスク13の形状は、通常円
形パターンを用いるが、後工程におけるピ先端部形状を
制御するため、角形他種々の形状をとる。また、メタル
マスク13は、ピン立ての条件から通常多層配線基板１上
に形成した電極パッド部３の位置と中心軸14が一致する
ように形成される。FIG. 1C shows a state after the step of forming the metal mask 13 on the flat surface 12 of the conductor sheet 2. In this mask forming step, copper is uniformly vapor-deposited on the flat surface 12 of the conductor sheet 2 made of tungsten (W). Next, a photosensitive resist is applied thereon by a spinner, and a desired pattern is exposed and developed using a quartz mask or the like. In this example, an OMR-83 negative type UV resist manufactured by Tokyo Ohka Co., Ltd. was used as the resist, and the exposure was performed by irradiation with UV light in the vicinity of 400 nm.
Next, the resist on the photosensitive portion is removed, the copper film is etched with an ammonium persulfate aqueous solution, and a copper metal mask is used.
13 is formed. A circular pattern is usually used as the shape of the metal mask 13, but various shapes such as a square shape are used to control the shape of the tip portion of the pi in the subsequent process. Further, the metal mask 13 is usually formed so that the central axis 14 coincides with the position of the electrode pad portion 3 formed on the multilayer wiring board 1 under the condition of pin stand.
第１図（ｄ）は、導体シート２の選択エッチング工程後
を示す。タングステンの導体シート２を、銅のメタルマ
スク13を形成した面から、水酸化カリウムと赤血塩の混
合系水溶液によりウエットエッチングを行う。この時、
アンダーカット（サイドエッジ、側面腐食ともいう）を
積極的に利用し、かつ制御することにより、メタルマス
ク13の中央下部に導体シート２の微小なフラット面15を
形成すると同時に、導体シート２をロウ付け部11の近傍
を残して除去する。この結果、多層配線基板１のロウ付
け部11上に、先端部に微小なフラット面15を有する尖鋭
化したピン16が、メタルマスク13を残した状態で形成さ
れる。ここで、ピン16を垂直に立てるためには、メタル
マスク13とロウ付け部11の中心軸14を一致させる必要が
ある。また、上記したエッチング液が導体シート２のロ
ウ付け部11の面からの浸入によるピン16の形状バラツキ
を除去する必要がある場合には、過程エッチング工程前
〔第１図（ｂ）又は第１図（ｃ）〕に導体シート２のロ
ウ付け部11の面上に樹脂系ワックスを塗布又は充填して
おき、エッチング終了後に有機溶媒により取り除けばよ
い。FIG. 1D shows a state after the selective etching step of the conductor sheet 2. The tungsten conductor sheet 2 is wet-etched from the surface on which the copper metal mask 13 is formed with a mixed aqueous solution of potassium hydroxide and red blood salt. At this time,
By positively utilizing and controlling undercut (also referred to as side edge or side surface corrosion), a minute flat surface 15 of the conductor sheet 2 is formed in the lower central portion of the metal mask 13, and at the same time, the conductor sheet 2 is brazed. It removes leaving the vicinity of the attachment part 11. As a result, a sharpened pin 16 having a minute flat surface 15 at the tip is formed on the brazed portion 11 of the multilayer wiring board 1 with the metal mask 13 left. Here, in order to erect the pin 16 vertically, the metal mask 13 and the central axis 14 of the brazing portion 11 need to be aligned. When it is necessary to remove the variation in the shape of the pin 16 due to the above-mentioned etching solution penetrating from the surface of the brazing portion 11 of the conductor sheet 2, before the process etching step [FIG. (C)], a resin wax may be applied or filled on the surface of the brazing portion 11 of the conductor sheet 2 and removed by an organic solvent after the etching is completed.
第１図（ｅ）は、ピン16の先端部に残ったメタルマスク
13を除去した工程後を示す。銅のメタルマスク13は、過
硫酸アンモニウム系水溶液により取り除かれる。これに
より、多層配線基板１上に多ピンを形成する製造プロセ
スが基本的に完了する。ピン16の材質として、タングス
テンの導体シート２を用いたが、メタルマスク13やロウ
付け部11をエッチングしない水溶液を選択することによ
り、他の金属を使用することができる。例えば、導体シ
ート２に銅を使用した場合には、メタルマスク13にクロ
ムを用いる。この時、銅、クロムのエッチング液は、各
々過硫酸アンモニウム系水溶液、フェリシアン化カリウ
ム系水溶液を用いる。また、ピン16の表面に金やロジュ
ームのメッキ皮膜を形成することにより、半導体ウエハ
（チップ）の電極パッド（はんだバンプ）とピン16との
電気的な接触特性を安定にし、かつ向上させることがで
きる。FIG. 1 (e) shows the metal mask left on the tip of the pin 16.
After the step of removing 13. The copper metal mask 13 is removed with an ammonium persulfate-based aqueous solution. This basically completes the manufacturing process for forming multiple pins on the multilayer wiring board 1. Although the conductor sheet 2 of tungsten is used as the material of the pins 16, other metals can be used by selecting an aqueous solution that does not etch the metal mask 13 or the brazing portion 11. For example, when copper is used for the conductor sheet 2, chromium is used for the metal mask 13. At this time, an ammonium persulfate-based aqueous solution and a potassium ferricyanide-based aqueous solution are used as the etching solutions for copper and chromium, respectively. Further, by forming a plating film of gold or rhodium on the surface of the pin 16, it is possible to stabilize and improve the electrical contact characteristics between the electrode pad (solder bump) of the semiconductor wafer (chip) and the pin 16. it can.
第２図は、上記した多ピンを形成した多層配線基板１の
断面構造を示す。多層配線基板１は、アルミナ絶縁層17
の中にタングステン等からなる導体材料で信号配線18、
電源層19、グランド層20が形成されている。さらに上下
面には電極パッド21，22が各々形成され、上面の電極パ
ッド21間のピッチ23は、下面の電極パッド22間のピッチ
24の３倍程度に拡大され、上面の電極パッド21との電気
的、機械的接続を容易にする構造としている。下面の電
極パッド22上には、上記した多ピン形成方法によりピン
16が形成されている。また、上面の電極パッド21上に
は、ニッケル、金のメタライズ25が施され、ピン接触や
はんだ接続に対する信頼度を向上させている。FIG. 2 shows a cross-sectional structure of the multilayer wiring board 1 having the above-described multi-pins. The multilayer wiring board 1 has an alumina insulating layer 17
Signal wiring 18, made of a conductive material such as tungsten
A power supply layer 19 and a ground layer 20 are formed. Further, electrode pads 21 and 22 are formed on the upper and lower surfaces, respectively, and a pitch 23 between the upper electrode pads 21 is a pitch between the lower electrode pads 22.
The structure is enlarged to about 3 times that of 24 and has a structure that facilitates electrical and mechanical connection with the electrode pad 21 on the upper surface. Pins are formed on the lower surface electrode pad 22 by the above-described multi-pin forming method.
16 are formed. Further, nickel or gold metallization 25 is applied on the upper electrode pad 21 to improve the reliability of pin contact and solder connection.
一方、信号配線18は、高速電気信号の授受を行うため電
源層19、グランド層20をレファレンス層としてストリッ
プ線路又はマイクロストリップ線路となっており、一定
の特性インピーダンスを有している。On the other hand, the signal wiring 18 is a strip line or a microstrip line with the power supply layer 19 and the ground layer 20 as reference layers for transmitting and receiving high-speed electrical signals, and has a constant characteristic impedance.
第３図は、上記した多ピンを形成する基板に多層配線基
板１を用いない場合を示す。この時、ピン16を形成した
電極パッド22のパッド間ピッチ24は拡大されず、スルー
ホール印刷により配線26が垂直に形成される。このよう
な構造を有する配線基板27は、上記した多層配線基板１
と比べて簡易構造となるため、製造上コスト低減を図る
ことができる。更に、簡易構造を活してピン16の配置、
つまり電極パッド22の配置を規格化することにより、配
線基板27をピンブロックとして汎用性をもたせることが
できる。FIG. 3 shows a case where the multilayer wiring substrate 1 is not used as the substrate for forming the above-mentioned multiple pins. At this time, the inter-pad pitch 24 of the electrode pads 22 on which the pins 16 are formed is not expanded, and the wiring 26 is formed vertically by through hole printing. The wiring board 27 having such a structure is the multilayer wiring board 1 described above.
Since the structure is simpler than that of, the manufacturing cost can be reduced. Furthermore, utilizing the simple structure, the arrangement of the pins 16
In other words, by standardizing the arrangement of the electrode pads 22, the wiring board 27 can be used as a pin block for versatility.
第４図は、半導体ウエハ28の１チップ29エリア上に配置
されたはんだボール（電極バッド）30に、上記した多ピ
ンを形成した多層配線基板１、ピッチ拡大用多層厚膜基
板31、及びピッチ拡大用多層プリント基板32から構成さ
れるプローブカード33（１，31，32）を多層配線基板１
に設けたピン16（図示せず）により、電気的、機械的に
接触させた状態を示す半導体検査装置の伝送路要部断面
構造を示す。プローブカード33は、テスタ部（図示せ
ず）との信号の授受を行う同軸コネクタ34、及びピッチ
拡大用多層プリント基板32の表面に設けられた電極パタ
ーン（図示せず）と電気的、機械的に接触させ同軸形ス
プリングコンタクトピン35を配置した支持基板36と、位
置決め用基板37を介して電気的に接続されている。この
時、プローブカード33は、支持基板36を開閉することに
より着脱される。また、プローブカード33のピン16が摩
耗、変形した時は、多層配線基板１を、ピッチ拡大用多
層膜厚基板31との接続部（はんだもしくはロウ付け）で
分離して交換を行う。FIG. 4 shows a multilayer wiring substrate 1 in which the above-mentioned multiple pins are formed on a solder ball (electrode pad) 30 arranged on one chip 29 area of a semiconductor wafer 28, a pitch thickening multilayer thick film substrate 31, and a pitch. A probe card 33 (1, 31, 32) composed of a multilayer printed board 32 for expansion is attached to the multilayer wiring board 1
2 shows a cross-sectional structure of a main part of a transmission line of a semiconductor inspection device, which shows a state in which a pin 16 (not shown) provided in the electric contact is made electrically and mechanically. The probe card 33 includes a coaxial connector 34 for exchanging signals with a tester unit (not shown), and an electrode pattern (not shown) provided on the surface of the pitch expanding multilayer printed circuit board 32, electrically and mechanically. Is electrically connected via a positioning substrate 37 to a supporting substrate 36 in which the coaxial spring contact pins 35 are placed in contact with the. At this time, the probe card 33 is attached and detached by opening and closing the support substrate 36. When the pin 16 of the probe card 33 is worn or deformed, the multilayer wiring board 1 is separated and replaced at the connection portion (solder or brazing) with the pitch-increasing multilayer film thickness substrate 31.
なお、上記のピッチ拡大用多層厚膜基板31とピッチ拡大
用多層プリント基板32の接続もはんだ付けもしくはロウ
付けで形成されている。The pitch-increasing multilayer thick-film substrate 31 and the pitch-increasing multilayer printed circuit board 32 are also connected by soldering or brazing.
プローブカード33の構成について、電極パッド間の拡大
をそれ程必要としない場合、上記したピッチ拡大用多層
厚膜基板31を取り除いて用いるか、または上記ピッチ拡
大用多層厚膜基板31の電極パッド（図示せず）上に直接
多ピンを形成して用いることもある。Regarding the configuration of the probe card 33, when the expansion between the electrode pads is not required so much, the above-mentioned pitch expanding multilayer thick film substrate 31 is removed or used, or the electrode pads of the pitch expanding multilayer thick film substrate 31 (Fig. In some cases, multiple pins may be formed directly on the surface (not shown).
本発明によれば、配線基板の電極パッド部に高密度な多
ピンを一括形成することができるのでピン立ての組立性
を大幅に向上させる効果がある。According to the present invention, high density multi-pins can be collectively formed on the electrode pad portion of the wiring board, which has the effect of significantly improving the pin stand assembly property.
更に、ピン先端部の高さ方向バラツキを導体シートの平
坦面と同レベルにでき、かつ横方向バラツキをマスクパ
ターンの寸法精度に近いレベルにもっていくことができ
るので、プローブヘッド部のピン先端部位置精度を大幅
に向上させる効果がある。Furthermore, the height variation of the pin tip can be made to be at the same level as the flat surface of the conductor sheet, and the lateral variation can be brought to a level close to the dimensional accuracy of the mask pattern. This has the effect of significantly improving the position accuracy.
第１図は、本発明の一実施例の多ピンを形成するための
製造プロセスを示す工程順の断面図、第２図及び第３図
は、それぞれ異なる本発明実施例となる多ピンを形成し
た基板の断面図、第４図は、本発明を用いた半導体検査
装置伝送路要部の断面図である。 図において、 １……多層配線基板、２……導体シート 11……ロウ付け部、13……メタルマスク 15……微小なフラット面、16……ピンFIG. 1 is a sectional view showing the manufacturing process for forming a multi-pin according to an embodiment of the present invention in the order of steps, and FIGS. 2 and 3 show different multi-pins according to the present invention. FIG. 4 is a sectional view of a main part of a semiconductor inspection device transmission line using the present invention. In the figure, 1 ... Multilayer wiring board, 2 ... Conductor sheet, 11 ... Brazing part, 13 ... Metal mask, 15 ... Minute flat surface, 16 ... Pin
───────────────────────────────────────────────────── フロントページの続き (72)発明者 沖野 博信 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 藤田 毅 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Hironobu Okino, 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Inside the Institute of Industrial Science, Hitachi, Ltd. (72) Inventor Takeshi Fujita, 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Incorporated company Hitachi, Ltd.
Claims (10)
信号を伝送するプローブヘッドにおいて、両面に電極パ
ッド列が形成され、かつ前記両面のパッド間がそれぞれ
特定の配列関係で電気的に相互に接続された配線基板
と、前記一方の基板面の各パッド上に導体層を介して植
設固定された基部が肉太でその先端が微小な平坦面を有
する円を含む多角形錐状のピンプローブとから成ること
を特徴とする半導体ＬＳＩ検査装置用プローブヘッド。1. In a probe head for transmitting an electric signal by contacting an electrode pad of a semiconductor LSI, electrode pad rows are formed on both surfaces, and the pads on the both surfaces are electrically connected to each other in a specific arrangement relationship. A polygonal cone-shaped pin including a connected wiring board and a circle having a thick base and a tip having a minute flat surface, which is implanted and fixed on each pad on the one board surface through a conductor layer. A probe head for a semiconductor LSI inspection device, comprising a probe.
地層とから成る少なくとも３種の配線層を有する多層配
線基板から成ることを特徴とする特許請求の範囲第１項
記載の半導体ＬＳＩ検査装置用プローブヘッド。2. The semiconductor according to claim 1, wherein the wiring board is a multilayer wiring board having at least three types of wiring layers including a power feeding layer, a signal input / output layer, and a ground layer. Probe head for LSI inspection equipment.
層板から成ることを特徴とする特許請求の範囲第２項記
載の半導体ＬＳＩ検査装置用プローブヘッド。3. The probe head for a semiconductor LSI inspection apparatus according to claim 2, wherein the multilayer wiring board is made of a ceramic multilayer laminate.
モリブデン（Ｍｏ）、チタン（Ｔｉ）、クロム（Ｃ
ｒ）、ベリリウム（Ｂｅ）−銅（Ｃｕ）合金及び表面を
銅（Ｃｕ）よりも硬質の金属でメッキした銅（Ｃｕ）基
材から成る群から選ばれたいずれか１種の金属から成る
ことを特徴とする特許請求の範囲第１項、第２項もしく
は第３項記載の半導体ＬＳＩ検査装置用プローブヘッ
ド。4. The pin probe is tungsten (W),
Molybdenum (Mo), titanium (Ti), chromium (C
r), beryllium (Be) -copper (Cu) alloy, and any one metal selected from the group consisting of a copper (Cu) base material whose surface is plated with a metal harder than copper (Cu). A probe head for a semiconductor LSI inspection device according to claim 1, 2, or 3.
をｈとし、隣接するピンプロープの植設されたパッド間
のピッチをｄとしたとき、ｈ＝0.5〜２dとしたことを特
徴とする特許請求の範囲第１項、第２項、第３項もしく
は第４項記載の半導体ＬＳＩ検査装置用プローブヘッ
ド。5. When the height of the pin probe from the surface of the wiring board is h and the pitch between the adjacent pad pads of the pin probe is d, h = 0.5 to 2d. A probe head for a semiconductor LSI inspection device according to claim 1, 2, 3, or 4.
めの電極パッド列が、そしてその裏面には検査装置に接
続されるための電極パッド列がそれぞれ形成され、しか
も前記両面のパツド間が特定の配列関係で電気的に相互
に接続された配線基板を準備する工程；導体シート上に
前記配線基板のピンプローブを植設固定するための電極
パッド列に対応したパターンの電極パッド列を形成する
工程；前記両パッド列を対向させ導体層を介して前記導
体シートを前記配線基板に固定する工程；前記導体シー
トの表面を所望により平滑に研磨したのち、前記導体シ
ート表面に前記両電極パッド列の各パッドと中心位置を
同じくした円を含む多角形のマスクパターンを形成する
工程；前記マスクパターンをマスクとして上記導体シー
トを選択エッチングすることにより、上記電極パッド列
に対応する円を含む多角形錐状の尖鋭化したピン列を形
成する工程；及び上記マスクを除去する工程を有するこ
とを特徴とする半導体ＬＳＩ検査装置用プローブヘッド
の製造方法。6. An electrode pad row for implanting and fixing a pin probe on one surface, and an electrode pad row for connecting to an inspection device is formed on the back surface thereof, and between the pads on both sides. A step of preparing a wiring board electrically connected to each other in a specific arrangement relationship; an electrode pad row having a pattern corresponding to an electrode pad row for implanting and fixing a pin probe of the wiring board on a conductor sheet A step of forming; a step of fixing the conductor sheet to the wiring board via a conductor layer with the pad rows facing each other; a surface of the conductor sheet being polished as desired to be smooth, and then the electrodes on the conductor sheet surface. A step of forming a polygonal mask pattern including a circle having the same center position as each pad of the pad row; the conductor sheet is selectively etched using the mask pattern as a mask. By forming a polygonal cone-shaped sharpened pin array including a circle corresponding to the electrode pad array; and removing the mask, the probe head for a semiconductor LSI inspection apparatus. Manufacturing method.
リブデン（Ｍｏ）、チタン（Ｔｉ）、クロム（Ｃｒ）、
ベリリウム（Ｂｅ）−銅（Ｃｕ）合金及び銅（Ｃｕ）か
ら成る群のいずれか１種の金属から成り、マスクとして
前記導体シートの選択エッチングに耐え得る金属もしく
はホトレジストから成ることを特徴とする特許請求の範
囲第６項記載の半導体ＬＳＩ検査装置用プローブヘッド
の製造方法。7. The conductor sheet comprises tungsten (W), molybdenum (Mo), titanium (Ti), chromium (Cr),
Patents characterized by comprising a metal selected from the group consisting of beryllium (Be) -copper (Cu) alloy and copper (Cu), and a metal or photoresist that can withstand selective etching of the conductor sheet as a mask. A method of manufacturing a probe head for a semiconductor LSI inspection device according to claim 6.
前記導体シートを前記配線基板に固定する工程におい
て、あらかじめ両パッド上に金属ロウ材を被覆形成して
おき、ロウ付けにより両パッド列を固定することを特徴
とする特許請求の範囲第６項もしくは第７項記載の半導
体ＬＳＩ検査装置用プローブヘッドの製造方法。8. In the step of fixing the conductor sheet to the wiring board via a conductor layer with the both pad rows facing each other, a metal brazing material is formed on both pads in advance and both pads are brazed. The method for manufacturing a probe head for a semiconductor LSI inspection device according to claim 6 or 7, wherein the rows are fixed.
を特徴とする特許請求の範囲第８項記載の半導体ＬＳＩ
検査装置用プローブヘッドの製造方法。9. A semiconductor LSI according to claim 8, wherein gold (Au) is used as the brazing material.
Manufacturing method of probe head for inspection device.
導体シートを選択エッチングする工程におけるエッチン
グ処理として、ウエットエッチング法を用いてサイドエ
ッチングを行いながらエッチングするか、もしくはドラ
イエッチングにより途中までエッチングしておき、その
後ウエットエッチング法によりサイドエッチングを行い
ながらエッチングし、円を含む多角形錐状の尖鋭化した
ピン列を形成することを特徴とする特許請求の範囲第６
項、第７項、第８項もしくは第９項記載の半導体ＬＳＩ
検査装置用プローブヘッドの製造方法。10. The etching process in the step of selectively etching the conductor sheet using the mask pattern as a mask, is performed while performing side etching using a wet etching method, or is partially etched by dry etching, Then, etching is performed while performing side etching by a wet etching method to form a polygonal cone-shaped sharpened pin array including a circle.
The semiconductor LSI according to item 7, paragraph 7, item 8 or item 9
Manufacturing method of probe head for inspection device.
Priority Applications (1)
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|---|---|---|---|
| JP62281036A JPH0640106B2 (en) | 1987-11-09 | 1987-11-09 | Probe head for semiconductor LSI inspection device and manufacturing method thereof |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP62281036A JPH0640106B2 (en) | 1987-11-09 | 1987-11-09 | Probe head for semiconductor LSI inspection device and manufacturing method thereof |
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| JP30499296A Division JP2749566B2 (en) | 1996-11-15 | 1996-11-15 | Probe head for semiconductor LSI inspection device and method of manufacturing the same |
Publications (2)
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| JPH01123157A JPH01123157A (en) | 1989-05-16 |
| JPH0640106B2 true JPH0640106B2 (en) | 1994-05-25 |
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| JP62281036A Expired - Lifetime JPH0640106B2 (en) | 1987-11-09 | 1987-11-09 | Probe head for semiconductor LSI inspection device and manufacturing method thereof |
Country Status (1)
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|---|---|
| JP (1) | JPH0640106B2 (en) |
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