JPH063852B2 - MOS amplification output circuit - Google Patents
MOS amplification output circuitInfo
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- JPH063852B2 JPH063852B2 JP60206417A JP20641785A JPH063852B2 JP H063852 B2 JPH063852 B2 JP H063852B2 JP 60206417 A JP60206417 A JP 60206417A JP 20641785 A JP20641785 A JP 20641785A JP H063852 B2 JPH063852 B2 JP H063852B2
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Description
【発明の詳細な説明】 〔技術分野〕 この発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トラ
ンジスタ）により構成された増幅出力回路に関するもの
で、アナログ増幅出力回路に利用して有効な技術に関す
るものである。Description: TECHNICAL FIELD The present invention relates to an amplification output circuit configured by a MOSFET (insulated gate type field effect transistor), and relates to a technique effectively used for an analog amplification output circuit. .
ＭＯＳＦＥＴにより構成されたアナログ増幅出力回路と
して、第３図に示したような回路が、例えばエイイーイ
ーイー ジャーナル オブ ソリットステートサーキッ
ト（ＩＥＥＥ Journal of Solid-State Circuits）
Vol SC17 No.6(1982年12月)頁９６９〜頁９８２によ
って公知である。As an analog amplified output circuit composed of MOSFETs, a circuit as shown in FIG. 3 is, for example, an IEEE Journal of Solid-State Circuits.
Vol SC17 No. 6 (December 1982) pages 969-982.
差動増幅回路の出力は、そのままＰチャンネル出力ＭＯ
ＳＦＥＴＱ４０を駆動する。上記差動増幅回路の出力
は、ソースフォロワ回路を構成するＭＯＳＦＥＴＱ３８
によってレベルシフトされ、上記出力ＭＯＳＦＥＴＱ４
０とコンプリメンタリプッシュプル形態にされたＮチャ
ンネル出力ＭＯＳＦＥＴＱ４１を駆動するものである。The output of the differential amplifier circuit is the P channel output MO as it is.
Drive SFET Q40. The output of the differential amplifier circuit is a MOSFET Q38 that constitutes a source follower circuit.
Level-shifted by the output MOSFET Q4
0 and an N-channel output MOSFET Q41 in the complementary push-pull configuration are driven.
この回路にあっては、差動増幅ＭＯＳＦＥＴＱ３４，Ｑ
３５のドレインに電流ミラー形態のアクティブ負荷回路
が設けられているので、両入力信号ＩＮ（−），（＋）
が等しい無信号時に、両差動ＭＯＳＦＥＴＱ３４，Ｑ３
５のドレイン電流が等しくなり、擬似的にＭＯＳＦＥＴ
Ｑ３７と出力ＭＯＳＦＥＴＱ４０とは電流ミラー回路と
同様な動作を行うので、比較的精度良くバアイス電流
（アイドリング電流）の設定を行うことができる。しか
しながら、比較的低抵抗値とされた直流負荷を駆動する
場合、その出力ダイナミックレンジが小さく制限される
という問題が生じる。この理由は、次の通りである。差
動ＭＯＳＦＥＴＱ３５のドレイン出力電圧の負方向の最
大値は、その増幅作用をする条件である差動ＭＯＳＦＥ
ＴＱ３４，Ｑ３５の飽和領域の範囲でしか変化できない
ことより、差動ＭＯＳＦＥＴＱ３５のしきい値電圧によ
り制限され、正方向の最大値は、ＰチャンネルＭＯＳＦ
ＥＴＱ３７のしきい値電圧により制限される。このた
め、出力ＭＯＳＦＥＴＱ４０及びＱ４１に対する振り込
み電圧（駆動電圧）の不足によって上記出力ダイナミッ
クレンジが小さくなってしまう。すなわち、出力回路側
から見ると、出力ＭＯＳＦＥＴＱ４０とＱ４１のチャン
ネル導電率をそれぞれβ１とβ２（β１＝β２）とし、
差動増幅部からの振り込み電圧をΔとし、出力ＭＯＳＦ
ＥＴＱ４０，Ｑ４１のドレイン電流をＩｏとし、出力端
子ＯＵＴに接続される負荷抵抗ＲＬとし、負荷抵抗ＲＬ
に発生する出力電圧ＶＯＵＴは、次式(1)により表され
る。In this circuit, the differential amplification MOSFETs Q34, Q
Since a current mirror type active load circuit is provided at the drain of 35, both input signals IN (-), (+)
When there is no signal, both differential MOSFETs Q34, Q3
The drain currents of 5 become equal, and the pseudo MOSFET
Since the Q37 and the output MOSFET Q40 operate in the same manner as the current mirror circuit, the Baice current (idling current) can be set relatively accurately. However, when driving a DC load having a relatively low resistance value, there arises a problem that the output dynamic range is limited to a small value. The reason for this is as follows. The maximum value of the drain output voltage of the differential MOSFET Q35 in the negative direction is a differential MOSFE which is a condition for its amplifying action.
Since it can change only within the saturation region of TQ34 and Q35, it is limited by the threshold voltage of the differential MOSFET Q35, and the maximum value in the positive direction is the P-channel MOSF.
Limited by the threshold voltage of ETQ37. Therefore, the output dynamic range becomes small due to the shortage of the transfer voltage (driving voltage) to the output MOSFETs Q40 and Q41. That is, when viewed from the output circuit side, the channel conductivities of the output MOSFETs Q40 and Q41 are β1 and β2 (β1 = β2), respectively,
The transfer voltage from the differential amplifier is Δ, and the output MOSF
The drain currents of ETQ40 and Q41 are set to Io, the load resistance RL connected to the output terminal OUT is set, and the load resistance RL is set.
The output voltage V OUT generated at 1 is expressed by the following equation (1).
なお、式(1)から明かなように、出力電圧ＶＯＵＴの振
幅を大きくするためには、上記抵抗ＲＬの抵抗値が比較
的小さい場合、出力ＭＯＳＦＥＴＱ４０，Ｑ４１のサイ
ズ（β１，β２）を大きくし、大きな電流Ｉｏを流すよ
うにすることも考えられるが、この場合には、素子サイ
ズの大型化と消費電流が増大してしまう。 As is clear from the equation (1), in order to increase the amplitude of the output voltage V OUT , when the resistance value of the resistor RL is relatively small, the sizes (β1, β2) of the output MOSFETs Q40, Q41 are increased. However, it may be considered to flow a large current Io, but in this case, the element size is increased and the current consumption is increased.
この発明の目的は、比較的小さなサイズの出力ＭＯＳＦ
ＥＴにより、大きな電流駆動能力を持つＭＯＳ増幅出力
回路を提供することにある。An object of the present invention is to provide a relatively small size output MOSF.
It is to provide a MOS amplification output circuit having a large current drive capability by ET.
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。The above and other objects and novel features of the present invention are as follows.
It will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、第
１導電型の差動ＭＯＳＦＥＴのドレイン出力を、そのゲ
ート電極がソース及びドレインと逆導電型の不純物が導
入され、電流ミラー形態にされた第２導電型のＭＯＳＦ
ＥＴにより増幅して、出力ＭＯＳＦＥＴに供給する振り
込み電圧を大きくするものである。The outline of a typical one of the inventions disclosed in the present application will be briefly described as follows. That is, the drain output of the first conductivity type differential MOSFET has a second conductivity type MOSF in which a gate electrode of the drain output has impurities of a conductivity type opposite to that of the source and drain, and is formed into a current mirror.
It is amplified by ET to increase the transfer voltage supplied to the output MOSFET.
〔実施例〕 第１図には、この発明の一実施例の回路図が示されてい
る。同図の各回路素子は、公知のＣＭＯＳ（相補型ＭＯ
Ｓ）集積回路の製造技術によって、１個の単結晶シリコ
ンのような半導体基板上において形成される。同図にお
いて、チャンネル部分に矢印が付加されたＭＯＳＦＥＴ
はＰチャンネル型である。また、ゲート電極を厚くして
表現したＭＯＳＦＥＴＱ７，Ｑ８等は、そのゲートにソ
ース，ドレインと逆導電型の不純物が導入されたＭＯＳ
ＦＥＴである。例えば、ＭＯＳＦＥＴＱ７，Ｑ８は、ゲ
ート電極にＮ＋型の不純物が導入されたＰチャンネルＭ
ＯＳＦＥＴである。[Embodiment] FIG. 1 shows a circuit diagram of an embodiment of the present invention. Each circuit element in the figure is a known CMOS (complementary MO
S) It is formed on a semiconductor substrate such as a single crystal silicon by a manufacturing technique of an integrated circuit. In the figure, a MOSFET with an arrow added to the channel portion
Is a P-channel type. The MOSFETs Q7, Q8, etc. expressed by thickening the gate electrode are MOSs in which impurities of the opposite conductivity type to the source and drain are introduced into the gate.
It is a FET. For example, the MOSFETs Q7 and Q8 are P-channel M in which N + -type impurities are introduced into their gate electrodes.
OSFET.
特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。ＰチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＮチャンネルＭＯＳＦＥＴは、上記半導体基
板表面に形成されたＰ型ウェル領域に形成される。これ
によって、半導体基板は、その上に形成された複数のＰ
チャンネルＭＯＳＦＥＴの共通の基板ゲートを構成す
る。Ｐ型ウェル領域は、その上に形成されたＮチャンネ
ルＭＯＳＦＥＴの基体ゲートを構成する。Although not particularly limited, the integrated circuit is formed on a semiconductor substrate made of single crystal N-type silicon. P channel MOS
The FET is a gate made of polysilicon formed on the surface of the semiconductor substrate between the source region and the drain region and the surface of the semiconductor substrate between the source region and the drain region through a thin gate insulating film. Composed of electrodes. The N-channel MOSFET is formed in the P-type well region formed on the surface of the semiconductor substrate. As a result, the semiconductor substrate has a plurality of Ps formed thereon.
Configure a common substrate gate for channel MOSFETs. The P-type well region constitutes the body gate of the N-channel MOSFET formed thereon.
Ｎチャンネル型の差動増幅ＭＯＳＦＥＴＱ５，Ｑ６のゲ
ートは、それぞれ入力端子（−），（＋）に結合され
る。この差動増幅ＭＯＳＦＥＴＱ５，Ｑ６の共通ソース
と負の電圧端子−Ｖ（正の電源電圧からなる一電源方式
では、回路の接地電位）との間には、バイアス電流を流
すＮチャンネルＭＯＳＦＥＴＱ１２が設けられる。上記
差動増幅ＭＯＳＦＥＴＱ５，Ｑ６のドレインと正の電圧
端子＋Ｖとの間には、ダイオード形態にされたＰチャン
ルＭＯＳＦＥＴＱ３，Ｑ４が負荷手段としてそれぞれ設
けられる。The gates of the N-channel type differential amplification MOSFETs Q5 and Q6 are coupled to the input terminals (−) and (+), respectively. An N-channel MOSFET Q12 that allows a bias current to flow is provided between the common source of the differential amplification MOSFETs Q5 and Q6 and the negative voltage terminal −V (the ground potential of the circuit in the one power supply system including a positive power supply voltage). . Between the drains of the differential amplification MOSFETs Q5 and Q6 and the positive voltage terminal + V, P-channel MOSFETs Q3 and Q4 in the form of diodes are provided as load means.
この実施例では、出力ダイナミックレンジを大きくする
ため、言い換えるならば、出力ＭＯＳＦＥＴＱ１とＱ２
に供給される振り込み電圧の振幅を大きくするため、上
記差動ＭＯＳＦＥＴＱ５，Ｑ６のドレイン出力は、次の
増幅回路により更に増幅される。In this embodiment, in order to increase the output dynamic range, in other words, the output MOSFETs Q1 and Q2
In order to increase the amplitude of the transfer voltage supplied to, the drain outputs of the differential MOSFETs Q5 and Q6 are further amplified by the following amplifier circuit.
ＰチャンネルＭＯＳＦＥＴＱ７とＱ８は、そのゲート電
極にソース，ドレインとは逆導電型であるＮ＋型の不純
物が導入されることによって、大きなしきい値電圧を持
つようにされる。これらのＭＯＳＦＥＴＱ７とＱ８は、
電流ミラー形態に接続される。ＭＯＳＦＥＴＱ７のソー
スは差動ＭＯＳＦＥＴＱ５のドレインに結合され、ＭＯ
ＳＦＥＴＱ８のソースは差動ＭＯＳＦＥＴＱ６のドレイ
ンに結合される。これらのＭＯＳＦＥＴＱ７とＱ８のド
レインには、定電流ＭＯＳＦＥＴＱ１１とＱ１３がそれ
ぞれ設けられる。The P-channel MOSFETs Q7 and Q8 are made to have a large threshold voltage by introducing into their gate electrodes an impurity of the N + type having a conductivity type opposite to that of the source and drain. These MOSFETs Q7 and Q8 are
Connected in current mirror form. The source of MOSFET Q7 is coupled to the drain of differential MOSFET Q5,
The source of SFET Q8 is coupled to the drain of differential MOSFET Q6. Constant current MOSFETs Q11 and Q13 are provided at the drains of these MOSFETs Q7 and Q8, respectively.
特に制限されないが、上記定電流ＭＯＳＦＥＴＱ１２に
は、２Ｉｏのバイアス電流が流れ、ＭＯＳＦＥＴＱ１１
とＱ１３には、それぞれＩｏのバイアス電流が流れるよ
うに設定される。Although not particularly limited, a bias current of 2 Io flows through the constant current MOSFET Q12, and the MOSFET Q11
And Q13 are set so that a bias current of Io flows respectively.
この実施例の差動増幅部における出力電圧、言い換える
ならば、ＭＯＳＦＥＴＱ８のドレイン出力電圧のうち、
正の最大値はＭＯＳＦＥＴＱ８の飽和条件より、そのし
きい値電圧−Ｖt8により決定される。ＭＯＳＦＥＴＱ８
は、上述のようにそのゲート電極に、Ｎ＋型の不純物が
導入されている。これにより、ＭＯＳＦＥＴＱ８のしき
い値電圧Ｖt8は、Ｐ＋型の不純物が導入されたＰチャン
ネルＭＯＳＦＥＴのしきい値電圧に比べて、約1.2Ｖ程
度大きな値を持つようにされる。これに応じて、上記ド
レイン出力電圧の正側への最大電圧を大きくできるもの
となる。また、そのソース電位が正の電源電圧＋Ｖに対
して、低い電位にされることにより生じる基板効果によ
って、上記しきい値電圧Ｖt8が若干増大する。一方、差
動ＭＯＳＦＥＴＱ５，Ｑ６が形成されるウェル領域の電
位を負の電圧−Ｖとすることにより、同相入力電圧範囲
をほゞ正の電源電圧＋Ｖまで拡大できる。ＭＯＳＦＥＴ
Ｑ８のドレイン出力における負側の最大値は、ＭＯＳＦ
ＥＴＱ１３におけるソース，ドレイン間電圧（残り電
圧）をほゞ零とすると、ほゞ負の電源電圧−Ｖまでと大
きくできる。これにより、後述する出力ＭＯＳＦＥＴＱ
１とＱ２のゲートに供給される振り込み電圧（駆動電
圧）を大きくできるものである。すなわち、前記式(1)
における振り込み電圧Δを増大させることができるもの
である。Of the output voltage in the differential amplifier of this embodiment, in other words, the drain output voltage of the MOSFET Q8,
The maximum positive value is determined by its threshold voltage -Vt8 under the saturation condition of MOSFET Q8. MOSFET Q8
Has an N + -type impurity introduced into its gate electrode as described above. As a result, the threshold voltage Vt8 of the MOSFET Q8 has a value which is about 1.2 V higher than the threshold voltage of the P-channel MOSFET in which the P + -type impurity is introduced. Accordingly, the maximum positive voltage of the drain output voltage can be increased. Further, the threshold voltage Vt8 is slightly increased by the substrate effect caused by setting the source potential to a lower potential than the positive power supply voltage + V. On the other hand, by setting the potential of the well region in which the differential MOSFETs Q5 and Q6 are formed to the negative voltage −V, the common mode input voltage range can be expanded to the almost positive power supply voltage + V. MOSFET
The maximum negative value of the drain output of Q8 is MOSF.
If the source-drain voltage (remaining voltage) of the ETQ 13 is set to almost zero, the voltage can be increased to almost negative power supply voltage -V. As a result, the output MOSFET Q described later
The transfer voltage (driving voltage) supplied to the gates of 1 and Q2 can be increased. That is, the above formula (1)
It is possible to increase the transfer voltage Δ at.
なお、上記増幅ＭＯＳＦＥＴＱ７，Ｑ８は、差動ＭＯＳ
ＦＥＴＱ５，Ｑ６のドレイン出力電圧をソースに受け
て、そのドレインから出力電圧を形成することより、ゲ
ート接地型の増幅ＭＯＳＦＥＴと類似の電圧増幅動作を
行うものとである。The amplification MOSFETs Q7 and Q8 are differential MOS transistors.
By receiving the drain output voltage of the FETs Q5 and Q6 at the source and forming the output voltage from the drain, a voltage amplification operation similar to that of the grounded-gate type amplification MOSFET is performed.
上記電流ミラー形態のＭＯＳＦＥＴＱ７，Ｑ８のうち、
出力側とされるＭＯＳＦＥＴＱ８のドレイン電圧は、電
源電圧（＋Ｖ、−Ｖ）のほゞ中点電圧に近いため、その
ままでは出力ＭＯＳＦＥＴＱ１とＱ２に大きな貫通電流
を流してしまう。そこで、ＭＯＳＦＥＴＱ１とＱ２にお
ける貫通電流を減少させるため、次のレベルシフト回路
が設けられる。ＭＯＳＦＥＴＱ８のドレイン出力は、一
方において、上記ＭＯＳＦＥＴＱ８と類似の構造のＰチ
ャンネルＭＯＳＦＥＴＱ９と、そのソースに設けられた
Ｐチャンネル型の定電流ＭＯＳＦＥＴＱ１４からなるソ
ースフォロワ回路を介してＰチャンネル型の出力ＭＯＳ
ＦＥＴＱ１のゲートに伝えられる。上記ＭＯＳＦＥＴＱ
８のドレイン出力は、他方において、ＮチャンネルＭＯ
ＳＦＥＴＱ１０と、そのソースに設けられたＮチャンネ
ル型の定電流ＭＯＳＦＥＴＱ１５からなるソースフォロ
ワ回路を介してＮチャンネル型の出力ＭＯＳＦＥＴＱ２
のゲートに伝えられる。Among the current mirror type MOSFETs Q7 and Q8,
Since the drain voltage of the MOSFET Q8 on the output side is near the midpoint voltage of the power supply voltage (+ V, -V), a large shoot-through current will flow through the output MOSFETs Q1 and Q2 as it is. Therefore, the following level shift circuit is provided to reduce the through current in the MOSFETs Q1 and Q2. On the one hand, the drain output of the MOSFET Q8 is a P-channel output MOS through a source follower circuit composed of a P-channel MOSFET Q9 having a structure similar to that of the MOSFET Q8 and a P-channel constant current MOSFET Q14 provided at its source.
It is transmitted to the gate of FET Q1. MOSFETQ above
The drain output of 8 is, on the other hand, an N-channel MO
An N-channel type output MOSFET Q2 is provided through a source follower circuit composed of an SFET Q10 and an N-channel type constant current MOSFET Q15 provided at the source thereof.
Is transmitted to the gate.
上記ＭＯＳＦＥＴＱ９によりレベルシフトされた出力電
圧をＶｐとすると、このレベルシフト出力電圧Ｖｐは次
式(2)により求められる。Assuming that the output voltage level-shifted by the MOSFET Q9 is Vp, this level-shifted output voltage Vp is obtained by the following equation (2).
ここで、Ｖ１は、上記ＭＯＳＦＥＴＱ８のドレイン出力
電圧であり、Ｖt9はＭＯＳＦＥＴＱ９のしきい値電圧、
ＩQ14は、ＭＯＳＦＥＴＱ１４により形成される定電
流、β９はＭＯＳＦＥＴＱ９のチャンネル導電率であ
る。 Here, V1 is the drain output voltage of the MOSFET Q8, Vt9 is the threshold voltage of the MOSFET Q9,
IQ14 is a constant current formed by the MOSFET Q14, and β9 is a channel conductivity of the MOSFET Q9.
上記ＭＯＳＦＥＴＱ１０によりレベルシフトされた出力
電圧をＶｎとすると、このレベルシフト出力電圧Ｖｎは
次式(3)により求められる。Assuming that the output voltage level-shifted by the MOSFET Q10 is Vn, this level-shifted output voltage Vn can be obtained by the following equation (3).
ここで、Ｖt10はＭＯＳＦＥＴＱ１０のしきい値電圧、
ＩQ15は、ＭＯＳＦＥＴＱ１５により形成される定電
流、β１０はＭＯＳＦＥＴＱ１０のチャンネル導電率で
ある。 Where Vt10 is the threshold voltage of MOSFET Q10,
IQ15 is a constant current formed by the MOSFET Q15, and β10 is a channel conductivity of the MOSFET Q10.
なお、上記ＭＯＳＦＥＴＱ９とＱ１０にそれぞれ直列接
続されたＮチャンネルＭＯＳＦＥＴＱ２１とＰチャンネ
ルＭＯＳＦＥＴＱ２２は、後述するパワーダウン動作の
とき、言い換えるならば、増幅動作を行わないとき、そ
の制御信号のロウレベル、ＰＤのハイレベルにより
共にオフ状態にされる。これにより、低消費電力化を図
るものである。The N-channel MOSFET Q21 and the P-channel MOSFET Q22, which are connected in series to the MOSFETs Q9 and Q10, respectively, are in the power-down operation described later, in other words, when the amplifying operation is not performed, the control signal has a low level and the PD has a high level. Are both turned off by. This is intended to reduce power consumption.
また、上記増幅ＭＯＳＦＥＴＱ８のドレインと出力端子
ＯＵＴとの間には、位相補償回路としてのＭＯＳＦＥＴ
Ｑ１６，Ｑ１７、キャパシタＣ及びＭＯＳＦＥＴＱ１
８，Ｑ１９が設けられる。上記ＭＯＳＦＥＴのうち、Ｐ
チャンネルＭＯＳＦＥＴＱ１７とＱ１９は、そのゲート
が定常的に負の電圧端子−Ｖに接続されることによっ
て、抵抗素子として作用し、ＮチャンネルＭＯＳＦＥＴ
Ｑ１６とＱ１８は、そのゲートが定常的に正の電圧端子
＋Ｖに接続されることによって、抵抗素子として作用す
る。Further, a MOSFET as a phase compensation circuit is provided between the drain of the amplification MOSFET Q8 and the output terminal OUT.
Q16, Q17, capacitor C and MOSFET Q1
8 and Q19 are provided. Of the above MOSFETs, P
The channel MOSFETs Q17 and Q19 function as resistance elements when their gates are constantly connected to the negative voltage terminal -V, and the N-channel MOSFETs
The gates of Q16 and Q18 are constantly connected to the positive voltage terminal + V so that they act as resistance elements.
また、出力の低オフセット電圧化のために、次のバイア
ス回路により形成されるバイアス電流に基づいて上記各
定電流ＭＯＳＦＥＴＱ１１〜Ｑ１５による定電流が形成
される。Further, in order to reduce the offset voltage of the output, a constant current is formed by each of the constant current MOSFETs Q11 to Q15 based on the bias current formed by the next bias circuit.
ここで、バイアス回路により形成されるバイアス電流を
Ｉｂとし、定電流Ｉｏ＝α１・Ｉｂ、定電流ＩQ14＝α
２・Ｉｂ、定電流ＩQ15＝α３・Ｉｂに設定し、無信号
時におけるＰチャンネルＭＯＳＦＥＴＱ１とＮチャンネ
ルＭＯＳＦＥＴＱ２に流れる電流をＩｐとＩｎとする
と、これらの電流ＩｐとＩｎは、次のように表される。Here, the bias current formed by the bias circuit is Ib, and the constant current Io = α1 · Ib and the constant current IQ14 = α.
2 · Ib and constant current IQ15 = α3 · Ib are set, and the currents flowing in the P-channel MOSFET Q 1 and the N-channel MOSFET Q2 when there is no signal are Ip and In, these currents Ip and In are expressed as follows. To be done.
オフセット電圧を零にするためには、上記電流ＩｐとＩ
ｎを等しくすればよい。このための条件は、次式(6)に
より表される。 In order to make the offset voltage zero, the currents Ip and I
It is sufficient to make n equal. The condition for this is expressed by the following equation (6).
式(6)の右(下)辺を電源電圧、しきい値電圧に依存しな
い定数にできれば、オフセット零の条件は、電源電圧、
しきい値電圧に依存しないようにできる。そこで、バイ
アス回路を式(6)の右辺の形で構成するものである。 If the right (lower) side of equation (6) can be a constant that does not depend on the power supply voltage and threshold voltage, the condition of offset zero is the power supply voltage,
It can be made independent of the threshold voltage. Therefore, the bias circuit is constructed in the form of the right side of Expression (6).
すなわち、差動部におけるＭＯＳＦＥＴＱ４に対応され
たＭＯＳＦＥＴＱＢ１と、ＭＯＳＦＥＴＱ８に対応され
たＭＯＳＦＥＴＱＢ２と、ＭＯＳＦＥＴＱ１０に対応さ
れたＭＯＳＦＥＴＱＢ３とと、それにＮチャンネルＭＯ
ＳＦＥＴＱＢ４を直列接続して、バイアス電流Ｉｂを形
成するものである。上記ＭＯＳＦＥＴＱＢ４は、Ｎチャ
ンネル型の定電流ＭＯＳＦＥＴＱ１１〜Ｑ１３及びＱ１
５と電流ミラー接続される。また、ＰチャンネルＭＯＳ
ＦＥＴＱＢ１は、Ｐチャンネル型の定電流ＭＯＳＦＥＴ
Ｑ１４と電流ミラー接続される。That is, the MOSFET QB1 corresponding to the MOSFET Q4 in the differential portion, the MOSFET QB2 corresponding to the MOSFET Q8, the MOSFET QB3 corresponding to the MOSFET Q10, and the N-channel MO.
The SFET QB4 is connected in series to form the bias current Ib. The MOSFET QB4 is an N-channel type constant current MOSFET Q11 to Q13 and Q1.
5 and a current mirror connection. Also, P channel MOS
FET QB1 is a P-channel type constant current MOSFET
Q14 and current mirror connection.
ここで、オフセット零を現実するため、バイアス電流Ｉ
ｂは、次式(7)のように設定される。Here, in order to realize the offset zero, the bias current I
b is set as in the following equation (7).
このようにバイアス電流Ｉｂの設定によって、上記電流
Ｉｂ＝Ｉｎとするための条件は、次式(8)により求めら
れる。 As described above, the condition for setting the current Ib = In by setting the bias current Ib is obtained by the following equation (8).
式(8)から明らかなように、ＭＯＳＦＥＴのサイズ比に
より、ほゞオフセット電圧を零に設定することが可能と
される。 As is clear from the equation (8), the size ratio of the MOSFET allows the offset voltage to be set to almost zero.
この実施例では、特に制限されないが、増幅動作を行わ
ないとき、その消費電流を削減するために、次のバワー
ダウン用のスイッチＭＯＳＦＥＴが付加される。上記バ
イアス回路には、ＮチャンネルＭＯＳＦＥＴＱ２０が直
列に挿入され、このＭＯＳＦＥＴＱ２０は制御信号
のロウレベルによりオフ状態にされる。また、出力ＭＯ
ＳＦＥＴＱ１とＱ２のゲートとソースの間には、制御信
号ＰＤのロウレベルによりオン状態にされるＰチャンネ
ルＭＯＳＦＥＴＱ２３と、制御信号ＰＤのハイレベルに
よりオン状態にされるＮチャンネルＭＯＳＦＥＴＱ２４
がそれぞれ設けられる。これらのＭＯＳＦＥＴＱ２３と
Ｑ２４のオン状態によって出力ＭＯＳＦＥＴＱ１とＱ２
のソース，ゲート間が短絡される結果、出力ＭＯＳＦＥ
ＴＱ１とＱ２は共にオフ状態にされる。上記制御信号
は、パワーダウンモードのときにロウレベルにされ、
ＰＤはハイレベルにされる。これにより、パワーダウン
モードのとき、差動増幅部、バイアス回路、レベルシフ
ト回路及び出力回路の各回路において消費される直流電
流が零にできる。In this embodiment, although not particularly limited, the following power-down switch MOSFET is added in order to reduce the current consumption when the amplification operation is not performed. An N-channel MOSFET Q20 is inserted in series in the bias circuit, and the MOSFET Q20 is turned off by the low level of the control signal. Also, the output MO
Between the gates and sources of the SFETs Q1 and Q2 are a P-channel MOSFET Q23 which is turned on by the low level of the control signal PD and an N-channel MOSFET Q24 which is turned on by the high level of the control signal PD.
Are provided respectively. Depending on the ON state of these MOSFETs Q23 and Q24, output MOSFETs Q1 and Q2
As a result of short-circuiting between the source and gate of the
Both TQ1 and Q2 are turned off. The control signal is set to low level in the power down mode,
PD is set to high level. As a result, in the power down mode, the DC current consumed in each circuit of the differential amplifier, the bias circuit, the level shift circuit, and the output circuit can be reduced to zero.
(1)第１導電型の差動ＭＯＳＦＥＴのドレイン出力を、
そのゲートがソース，ドレインと逆導電型の不純物が導
入されることによって大きなしきい値電圧を持つように
された電流ミラー形態の第２導電型の増幅ＭＯＳＦＥＴ
を介して出力させることにより、その出力振幅を大きく
できる。これにより、コンプリメンタリプッシプル出力
ＭＯＳＦＥＴに対する振り込み電圧を大きくできるた
め、比較的小さな抵抗値の直流負荷に対して大きな出力
電圧を供給することができるという効果が得られる。(1) The drain output of the first conductivity type differential MOSFET
A second conductivity type amplification MOSFET of the current mirror type whose gate has a large threshold voltage by introducing impurities of a conductivity type opposite to that of the source and drain.
The output amplitude can be increased by outputting the signal via the. This makes it possible to increase the transfer voltage to the complementary push-pull output MOSFET, so that a large output voltage can be supplied to a DC load having a relatively small resistance value.
(2)信号振幅を大きくするために、そのソース，ドレイ
ンと逆導電型の不純物が導入されたゲート電極を持つＭ
ＯＳＦＥＴを用いるものであるので、上記ゲート電極
は、それと逆導電型のＭＯＳＦＥＴのゲート電極と同じ
工程により形成することができる。これによって、例え
ば、高いしきい値電圧を持つＭＯＳＦＥＴを形成するた
めに、そのチャンネル領域にイオン打ち込みによる不純
物導入を行ったり、基板バイアス効果を利用する方法に
比べて、その工数を増加させることなく、上記信号振幅
を増大させることができるという効果が得られる。(2) In order to increase the signal amplitude, the source / drain has a gate electrode into which an impurity of the opposite conductivity type is introduced.
Since the OSFET is used, the gate electrode can be formed by the same process as the gate electrode of the MOSFET of the opposite conductivity type. As a result, for example, in order to form a MOSFET having a high threshold voltage, impurities are introduced into the channel region by ion implantation, and the number of steps is not increased as compared with the method using the substrate bias effect. The effect that the signal amplitude can be increased is obtained.
(3)上記出力ＭＯＳＦＥＴに対する振り込み電圧の増大
によって、比較的低抵抗値を持つ、例えばスピーカ、ト
ランス等を直接駆動できる。これにより、これらの負荷
を駆動するためのバッファアンプが不用となり、外部部
品点数を削減できるという効果が得られる。(3) By increasing the transfer voltage to the output MOSFET, for example, a speaker, a transformer or the like having a relatively low resistance value can be directly driven. As a result, a buffer amplifier for driving these loads becomes unnecessary, and the effect of reducing the number of external components can be obtained.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、差動増幅回路
において、電源リップル除去率を高くするために、電流
ミラー形態のＭＯＳＦＥＴ７，Ｑ８のゲートと回路の接
地電位点との間にキャパシタを設ける等のような付加的
な回路を設けるものであってもよい。また、各ＭＯＳＦ
ＥＴの導電型は、使用する電源電圧の極性に応じて、上
記第１図の回路において全て逆に構成してもよい。バイ
アス回路は、定電流を形成するとともに電流ミラー回路
によって差動増幅回路やレベルシフト回路にバイアス電
流を供給するものであれば何であってもよい。Although the invention made by the present inventor has been specifically described based on the embodiments, the invention is not limited to the above-mentioned embodiments and can be variously modified without departing from the scope of the invention. Nor. For example, in the differential amplifier circuit, an additional circuit such as a capacitor is provided between the gates of the current mirror type MOSFETs 7 and Q8 and the ground potential point of the circuit in order to increase the power supply ripple rejection ratio. It may be one. In addition, each MOSF
The conductivity type of ET may be all reversed in the circuit of FIG. 1 depending on the polarity of the power supply voltage used. The bias circuit may be any one as long as it forms a constant current and supplies the bias current to the differential amplifier circuit and the level shift circuit by the current mirror circuit.
この発明は、ＭＯＳ増幅出力回路として、例えばディジ
タル電話交換装置に使用されるコーダ／デコーダ（ＣＯ
ＤＥＣ）に内蔵されるＭＯＳ増幅出力回路等に広く利用
できる。The present invention provides a MOS amplifier output circuit, for example, a coder / decoder (CO) used in a digital telephone exchange device.
It can be widely used for a MOS amplification output circuit incorporated in a DEC).
第１図は、この発明の一実施例を示す回路図、 第２図は、従来技術の一例を示すＭＯＳ増幅出力回路の
回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIG. 2 is a circuit diagram of a MOS amplification output circuit showing an example of a conventional technique.
Claims (3)
と、これら差動ＭＯＳＦＥＴＱ５，Ｑ６のドレイン出力
がソースに供給され、そのゲートがソース，ドレインと
逆導電型の不純物が導入されたゲート電極から成り、電
流ミラー形態にされた第２導電型のＭＯＳＦＥＴＱ７，
Ｑ８と、上記ＭＯＳＦＥＴＱ５，Ｑ６の共通ソース及び
上記ＭＯＳＦＥＴＱ７，Ｑ８のドレインにそれぞれ設け
られた定電流源回路と、上記ＭＯＳＦＥＴＱ７，Ｑ８の
うち、出力側ＭＯＳＦＥＴのドレイン出力をそれぞれレ
ベルシフトするレベルシフト回路と、これらのレベルシ
フト回路を通した出力電圧により駆動されるコンプリメ
ンタリプッシュプル形態の出力ＭＯＳＦＥＴＱ１とＱ２
とを含むことを特徴とするＭＯＳ増幅出力回路。1. A first conductivity type differential MOSFET Q5, Q6.
And the drain outputs of the differential MOSFETs Q5 and Q6 are supplied to the sources, and the gates of the differential MOSFETs Q5 and Q6 are composed of gate electrodes into which impurities of the opposite conductivity type are introduced. ，
Q8, a constant current source circuit provided in each of the common sources of the MOSFETs Q5 and Q6 and the drains of the MOSFETs Q7 and Q8, and a level shift circuit that level-shifts the drain output of the output side MOSFET of the MOSFETs Q7 and Q8. , Complementary push-pull type output MOSFETs Q1 and Q2 driven by the output voltage through these level shift circuits
A MOS amplification output circuit comprising:
ＯＳＦＥＴＱ７，Ｑ８と類似のＭＯＳＦＥＴと定電流源
回路とからなる第１のソースフォロワ回路と、差動ＭＯ
ＳＦＥＴＱ５，Ｑ６と類似のＭＯＳＦＥＴと定電流源回
路とからなる第２のソーフフォロワ回路により構成され
るものであることを特徴とする特許請求の範囲第１項記
載のＭＯＳ増幅出力回路。2. The level shift circuits are respectively provided with the M
A first source follower circuit including a MOSFET similar to the OSFETs Q7 and Q8 and a constant current source circuit, and a differential MO.
The MOS amplification output circuit according to claim 1, wherein the MOS amplification output circuit comprises a second Saw follower circuit including a MOSFET and a constant current source circuit similar to the SFETs Q5 and Q6.
ＴＱ５又はＱ６と類似のＭＯＳＦＥＴＱＢ３、ＭＯＳＦ
ＥＴＱ７又はＱ８と類似のＭＯＳＦＥＴＱＢ２、差動Ｍ
ＯＳＦＥＴＱ５，Ｑ６のドレインに設けられる第２導電
型の負荷ＭＯＳＦＥＴと類似のＭＯＳＦＥＴＱＢ１及び
定電流源回路を構成する第１導電型のＭＯＳＦＥＴと類
似のＭＯＳＦＥＴＱＢ４とが直列接続されたバイアス回
路により形成されるバイアス電流に従った定電流を形成
するものであることを特徴とする特許請求の範囲第１又
は第２項記載のＭＯＳ増幅出力回路。3. The constant current circuits are the differential MOSFEs.
MOSFET QB3, MOSF similar to TQ5 or Q6
MOSFET QB2 similar to ETQ7 or Q8, differential M
A bias formed by a bias circuit in which a MOSFET QB1 similar to the second conductivity type load MOSFET provided in the drains of the OSFETs Q5 and Q6 and a MOSFET QB4 similar to the first conductivity type MOSFET forming the constant current source circuit are connected in series. The MOS amplification output circuit according to claim 1 or 2, wherein a constant current is formed according to the current.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60206417A JPH063852B2 (en) | 1985-09-20 | 1985-09-20 | MOS amplification output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60206417A JPH063852B2 (en) | 1985-09-20 | 1985-09-20 | MOS amplification output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6268308A JPS6268308A (en) | 1987-03-28 |
| JPH063852B2 true JPH063852B2 (en) | 1994-01-12 |
Family
ID=16523023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60206417A Expired - Lifetime JPH063852B2 (en) | 1985-09-20 | 1985-09-20 | MOS amplification output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063852B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05191162A (en) * | 1991-09-18 | 1993-07-30 | Hitachi Ltd | Operational amplifier and line terminating device |
| JP3626043B2 (en) | 1999-08-10 | 2005-03-02 | 沖電気工業株式会社 | Operational amplifier |
| JP4173397B2 (en) * | 2003-04-11 | 2008-10-29 | 旭化成エレクトロニクス株式会社 | Operational amplifier |
-
1985
- 1985-09-20 JP JP60206417A patent/JPH063852B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6268308A (en) | 1987-03-28 |
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