JPH0637267A - Semiconductor device and manufacture thereof - Google Patents
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- JPH0637267A JPH0637267A JP4189417A JP18941792A JPH0637267A JP H0637267 A JPH0637267 A JP H0637267A JP 4189417 A JP4189417 A JP 4189417A JP 18941792 A JP18941792 A JP 18941792A JP H0637267 A JPH0637267 A JP H0637267A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、Ｎ型およびＰ型の両領
域をもつ多結晶シリコンと高融点金属シリサイドとの２
層膜をゲート電極配線とすることにより、ゲート電極が
２種類の仕事関数をもつように構成される半導体装置と
その製造方法に関するものである。The present invention relates to a polycrystalline silicon having both N-type and P-type regions and a refractory metal silicide.
The present invention relates to a semiconductor device in which a gate electrode has two types of work functions by using a layer film as a gate electrode wiring, and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】近年、半導体装置はますます微細化の方
向にあり、ＣＭＯＳ・ＬＳＩにおいてもＮチャネル、Ｐ
チャネルの両トランジスタのゲート長が縮小化されてい
る。チャネルの縮小化によるショートチャネル効果の増
大を抑えるために、両チャネルトランジスタとも表面チ
ャネル型のトランジスタ構造をとる方法が提案されてい
る。具体的には、ゲート酸化膜に接するゲート電極材料
として、ＮチャネルトランジスタにＮ型多結晶シリコン
を用い、ＰチャネルトランジスタにＰ型多結晶シリコン
を用いるものがその１方法である。以下では、このゲー
ト電極の形成方法を従来例として説明する。2. Description of the Related Art In recent years, semiconductor devices are becoming more and more miniaturized, and even in CMOS / LSI, N-channel, P-type
The gate lengths of both transistors of the channel are reduced. In order to suppress an increase in the short channel effect due to the shrinking of the channel, a method has been proposed in which both channel transistors have a surface channel type transistor structure. Specifically, one method uses N-type polycrystalline silicon for the N-channel transistor and P-type polycrystalline silicon for the P-channel transistor as the gate electrode material in contact with the gate oxide film. The method of forming the gate electrode will be described below as a conventional example.
【０００３】図３（ａ）〜（ｃ）は従来のゲート電極配
線形成法の一例を工程順に断面図で示したもので、本発
明に関係する多結晶シリコンのＮ型とＰ型との境界付近
についてのみ示したものである。FIGS. 3A to 3C are sectional views showing an example of a conventional gate electrode wiring forming method in the order of steps. The boundary between N-type and P-type polycrystalline silicon, which is related to the present invention, is shown. It is shown only in the vicinity.
【０００４】シリコン基板１上に、不図示のゲート絶縁
膜と、素子間分離のための例えば厚い酸化膜で構成され
るフィールド絶縁膜２とを形成した後、多結晶シリコン
膜３を堆積する（図３（ａ））。この多結晶シリコン膜
３をフォトリソグラフィ技術と異方性エッチングにより
ゲート電極配線のパターンに加工した後、Ｐチャネルト
ランジスタ形成領域を含む領域にホウ素をイオン注入し
てＰ型多結晶シリコン５とし、Ｎチャネルトランジスタ
形成領域を含む領域にヒ素をイオン注入してＮ型多結晶
シリコン４として、多結晶シリコン膜３をこれらの両領
域に分割する。次に、全面にＴｉ膜７を堆積する（図３
（ｂ））。この状態で、例えば窒素雰囲気中で６５０
℃、６０秒のＲＴＡ（Rapid Thermal Anneal）処理を行
うと多結晶シリコン４，５の表面がシリサイド化し、該
多結晶シリコン上にＴｉＳｉ2 膜８が形成される（図３
（ｃ））。このとき、多結晶シリコン４，５が存在しな
い不図示の領域あるいはシリコン基板１が露出していな
い不図示の部分では、ＴｉＳｉ2 膜８が形成されず、Ｔ
ｉあるいはＴｉＮの状態となっており、これらは例えば
硫酸と過酸化水素水の混合液で容易に除去され、結果的
には多結晶シリコン４，５およびシリコン基板１の露出
部上のみＴｉＳｉ2 膜８が残ることになる。さらに、例
えば８５０℃、６０秒のＲＴＡ処理を施して、ＴｉＳｉ
2 膜８の低抵抗化を図る。以上のＴｉ膜のシリサイド化
の工程は、一般にサリサイド技術とよばれているものと
同様である。After forming a gate insulating film (not shown) and a field insulating film 2 made of, for example, a thick oxide film for element isolation on a silicon substrate 1, a polycrystalline silicon film 3 is deposited ( FIG. 3A). This polycrystalline silicon film 3 is processed into a pattern of a gate electrode wiring by photolithography and anisotropic etching, and then boron is ion-implanted into a region including a P channel transistor forming region to form a P type polycrystalline silicon 5 and N Arsenic is ion-implanted into the region including the channel transistor forming region to form N-type polycrystalline silicon 4, and the polycrystalline silicon film 3 is divided into these two regions. Next, a Ti film 7 is deposited on the entire surface (FIG. 3).
(B)). In this state, for example, in a nitrogen atmosphere, 650
When RTA (Rapid Thermal Anneal) treatment is performed at 60 ° C. for 60 seconds, the surfaces of the polycrystalline silicons 4 and 5 are silicidized, and a TiSi 2 film 8 is formed on the polycrystalline silicons (FIG. 3).
(C)). At this time, the TiSi 2 film 8 is not formed in a region (not shown) where the polycrystalline silicon layers 4 and 5 do not exist or a portion (not shown) where the silicon substrate 1 is not exposed, and
i or TiN, which is easily removed by, for example, a mixed solution of sulfuric acid and hydrogen peroxide solution. As a result, the TiSi 2 film is formed only on the exposed portions of the polycrystalline silicon 4 and 5 and the silicon substrate 1. 8 will remain. Further, for example, RTA treatment is performed at 850 ° C. for 60 seconds to obtain TiSi.
2 The resistance of the film 8 is reduced. The above steps of silicidation of the Ti film are the same as those generally called the salicide technique.
【０００５】これらの工程によって、Ｎチャネルトラン
ジスタのゲート電極がＮ型多結晶シリコン４とＴｉＳｉ
2 膜８の２層膜からなり、Ｐチャネルトランジスタのゲ
ート電極がＰ型多結晶シリコン５とＴｉＳｉ2 膜８の２
層膜からなるようにし、それぞれのチャネルのトランジ
スタを表面チャネル構造とすることができる。このよう
にしてトランジスタを形成した後、その上部に金属配線
を形成するが、そのパターン形成を容易にするために、
金属配線下の層間絶縁膜を平坦化する必要がある。通
常、層間絶縁膜材料にはＢＰＳＧ膜が使われ、その堆積
後に８５０℃以上の熱処理を施すことにより、ＢＰＳＧ
膜をフローし、平坦化を図っている。したがって、Ｎ型
およびＰ型の多結晶シリコン４，５上にＴｉＳｉ2 膜８
を形成した後、８５０℃以上の熱処理が施されることに
なる。Through these steps, the gate electrode of the N-channel transistor is formed into the N-type polycrystalline silicon 4 and TiSi.
A two-layered film of 2 films 8, 2 of the P-channel transistor gate electrode of the P-type polycrystalline silicon 5 and TiSi 2 film 8
The transistor of each channel can have a surface channel structure by using a layer film. After forming the transistor in this way, the metal wiring is formed on top of it, but in order to facilitate the pattern formation,
It is necessary to flatten the interlayer insulating film under the metal wiring. Normally, a BPSG film is used as a material for the interlayer insulating film, and a BPSG film is formed by applying a heat treatment at 850 ° C. or higher after the deposition.
The film is flowed to achieve flatness. Therefore, the TiSi 2 film 8 is formed on the N-type and P-type polycrystalline silicon layers 4 and 5.
After the formation, the heat treatment is performed at 850 ° C. or higher.
【０００６】以上の従来例ではＴｉのシリサイド化につ
いて示したが、ＮｉやＣｏなどの他の金属のシリサイド
を利用した例もある。In the above-mentioned conventional example, the silicidation of Ti has been shown, but there is an example in which the silicide of another metal such as Ni or Co is used.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら上記のよ
うな構造では、多結晶シリコンをＮ型およびＰ型に分離
したにもかかわらず、シリサイド層形成後の熱処理時
に、不純物拡散係数の大きいシリサイド層を通じて多結
晶シリコン中のＮ型およびＰ型不純物が相互に反対導電
型領域に拡散する。その結果、多結晶シリコンのＮ型、
Ｐ型の境界部分を中心に不純物補償を生じ、実効的な不
純物濃度が減少した領域ができる。多結晶シリコンの不
純物濃度はトランジスタのゲート電極の仕事関数を決定
するので、上記の相互拡散により濃度が変化した領域の
トランジスタはしきい値が変化し、所望の特性が得られ
ないという問題点を有していた。However, in the above structure, although the polycrystalline silicon is separated into the N type and the P type, the silicide layer having a large impurity diffusion coefficient is used during the heat treatment after the formation of the silicide layer. N-type and P-type impurities in polycrystalline silicon diffuse into mutually opposite conductivity type regions. As a result, N-type polycrystalline silicon,
Impurity compensation is generated around the P-type boundary portion, and a region where the effective impurity concentration is reduced is formed. Since the impurity concentration of polycrystalline silicon determines the work function of the gate electrode of the transistor, the transistor in the region where the concentration is changed due to the above-mentioned mutual diffusion changes the threshold value, and thus the problem that desired characteristics cannot be obtained occurs. Had.
【０００８】上記の例で説明すると、シリサイド層とし
てのＴｉＳｉ2 膜８の中では、Ｐ型多結晶シリコン５か
らのホウ素はほとんど拡散しないが、Ｎ型多結晶シリコ
ン４からのヒ素は例えば９００℃の熱処理で数十μｍも
拡散する。つまり、Ｐ型多結晶シリコン５のうちＮ型多
結晶シリコン４との境界から数十μｍ以内の範囲内へ
は、熱処理時にＮ型多結晶シリコン４からＴｉＳｉ2 膜
８を通じてヒ素が拡散していくのである。これに比べ
て、Ｎ型多結晶シリコン４とＰ型多結晶シリコン５との
間の直接の不純物拡散は微々たるものである。このよう
にしてＰ型多結晶シリコン５のうちの数十μｍにもわた
る領域で不純物補償が生じると、該領域をゲート電極と
するＰチャネルトランジスタのしきい値が所望の値より
負方向にシフトする問題が生じる。Explaining in the above example, in the TiSi 2 film 8 as the silicide layer, the boron from the P-type polycrystalline silicon 5 hardly diffuses, but the arsenic from the N-type polycrystalline silicon 4 is 900 ° C., for example. The heat treatment of diffuses tens of μm. That is, arsenic diffuses from the N-type polycrystalline silicon 4 through the TiSi 2 film 8 into the P-type polycrystalline silicon 5 within a range of several tens μm from the boundary with the N-type polycrystalline silicon 4 during the heat treatment. Of. In comparison, direct impurity diffusion between the N-type polycrystalline silicon 4 and the P-type polycrystalline silicon 5 is insignificant. In this way, when impurity compensation occurs in a region of the P-type polycrystalline silicon 5 extending over several tens of μm, the threshold value of the P-channel transistor having that region as a gate electrode is shifted in the negative direction from the desired value. Problem arises.
【０００９】本発明は、上記問題点に鑑み、Ｎ型および
Ｐ型がひとつの連続したパターン上に存在する多結晶シ
リコン層とその上の高融点金属シリサイド層との２層膜
からなるゲート電極配線構造においても、多結晶シリコ
ン中のＮ型、Ｐ型不純物の相互拡散を防ぎ、トランジス
タの特性の安定化を図ることのできる半導体装置および
その製造方法を提供するものである。In view of the above problems, the present invention is a gate electrode composed of a two-layer film including a polycrystalline silicon layer in which N-type and P-type are present in one continuous pattern and a refractory metal silicide layer thereon. (EN) Provided are a semiconductor device which can prevent mutual diffusion of N-type and P-type impurities in polycrystalline silicon and stabilize transistor characteristics in a wiring structure, and a method for manufacturing the same.
【００１０】[0010]
【課題を解決するための手段】上記の問題点を解決する
ために本発明の半導体装置は、相互拡散の経路を断つよ
うに、多結晶シリコンのＮ型とＰ型との境界近傍でシリ
サイド層を途切れさせることとしたものである。具体的
には、Ｎ型およびＰ型がひとつのパターン上に存在する
多結晶シリコン層とその上の金属シリサイド層との２層
膜からなるゲート電極配線の多結晶シリコン層のＮ型と
Ｐ型の境界の近傍に、金属シリサイド層が存在しない領
域を有する構成を備えたものである。In order to solve the above problems, the semiconductor device of the present invention has a silicide layer in the vicinity of the N-type and P-type boundaries of polycrystalline silicon so as to interrupt the path of mutual diffusion. It is intended to break the. Specifically, the N-type and the P-type of the polycrystalline silicon layer of the gate electrode wiring formed of a two-layer film of the polycrystalline silicon layer in which the N-type and the P-type are present on one pattern and the metal silicide layer thereabove Is provided with a region having no metal silicide layer near the boundary.
【００１１】また、その製造方法として、基板上のゲー
ト絶縁膜および素子間分離用絶縁膜表面に多結晶シリコ
ンからなるゲート電極配線パターンを形成する工程と、
多結晶シリコンへＮ型およびＰ型の拡散を行う工程と、
多結晶シリコンの一部領域にシリサイド化防止膜を形成
する工程と、金属膜を堆積し熱処理により前記シリサイ
ド化防止膜以外の多結晶シリコン表面を前記金属との反
応によりシリサイド化する工程と、前記シリサイド化領
域以外の未反応金属あるいは金属化合物を除去する工程
とを備えた構成、あるいは多結晶シリコンへのＮ型およ
びＰ型の拡散をシリサイド層の形成後に行う構成を採用
したものである。As the manufacturing method thereof, a step of forming a gate electrode wiring pattern made of polycrystalline silicon on the surfaces of the gate insulating film and the element isolation insulating film on the substrate,
A step of diffusing N-type and P-type into polycrystalline silicon,
Forming a silicidation prevention film in a partial region of the polycrystalline silicon; depositing a metal film, and subjecting the surface of the polycrystalline silicon other than the silicidation prevention film to a silicidation by reaction with the metal by heat treatment; A structure including a step of removing an unreacted metal or a metal compound other than the silicided region, or a structure in which N-type and P-type diffusion into polycrystalline silicon is performed after the silicide layer is formed.
【００１２】[0012]
【作用】本発明は上記した構成によって、多結晶シリコ
ンのＮ型とＰ型の境界付近で多結晶シリコン中の不純物
の相互拡散経路となるシリサイド層を切断し、相互拡散
を最小限に抑えることが可能となる。According to the present invention, with the above-described structure, the silicide layer serving as the interdiffusion path of impurities in the polycrystalline silicon is cut in the vicinity of the N-type and P-type boundaries of the polycrystalline silicon to minimize the mutual diffusion. Is possible.
【００１３】[0013]
【実施例】以下本発明の実施例について、図面を参照し
ながら説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１４】図１（ａ）〜（ｄ）は本発明の第１の実施
例のゲート電極形成法を工程順の断面図で示したもの
で、本発明の意図する多結晶シリコンのＮ型とＰ型との
境界付近についてのみ示したものである。1 (a) to 1 (d) are sectional views showing a method of forming a gate electrode according to the first embodiment of the present invention in the order of steps. Only the vicinity of the boundary with the P type is shown.
【００１５】シリコン基板１上に、不図示のゲート絶縁
膜と、素子間分離のための例えば厚い酸化膜で構成され
るフィールド絶縁膜２とを形成した後、多結晶シリコン
膜３を堆積する（図１（ａ））。この多結晶シリコン膜
３をフォトリソグラフィ技術と異方性エッチングにより
ゲート電極配線のパターンに加工した後、Ｐチャネルト
ランジスタ形成領域を含む領域にホウ素をイオン注入し
てＰ型多結晶シリコン５とし、Ｎチャネルトランジスタ
形成領域を含む領域にヒ素をイオン注入してＮ型多結晶
シリコン４として、多結晶シリコン膜３をこれらの両領
域に分割する。次に、例えば多結晶シリコンのＮ型とＰ
型４，５の境界近傍のＰ型多結晶シリコン５上にシリサ
イド化防止膜として、例えば膜厚５０ｎｍのＳｉＯ2 膜
６をゲート電極配線パターンを横切るように形成する
（図１（ｂ））。このＳｉＯ2 膜６は、ＣＶＤ法による
堆積膜をエッチングしたものでも良いし、多結晶シリコ
ンの熱酸化膜を利用しても良い。ＳｉＯ2 膜６に代え
て、ＣＶＤ法によるＳｉ3 Ｎ4の堆積膜をエッチングし
たものでも良い。After forming a gate insulating film (not shown) and a field insulating film 2 made of, for example, a thick oxide film for element isolation on the silicon substrate 1, a polycrystalline silicon film 3 is deposited ( FIG. 1 (a)). This polycrystalline silicon film 3 is processed into a pattern of a gate electrode wiring by a photolithography technique and anisotropic etching, and then boron is ion-implanted into a region including a P channel transistor forming region to form a P type polycrystalline silicon 5 and N Arsenic is ion-implanted into the region including the channel transistor forming region to form N-type polycrystalline silicon 4, and the polycrystalline silicon film 3 is divided into these two regions. Next, for example, N type and P of polycrystalline silicon
As a silicidation prevention film, for example, a SiO 2 film 6 having a film thickness of 50 nm is formed so as to cross the gate electrode wiring pattern on the P-type polycrystalline silicon 5 near the boundaries between the molds 4 and 5 (FIG. 1B). The SiO 2 film 6 may be one obtained by etching a deposited film by the CVD method, or may be a thermal oxide film of polycrystalline silicon. Instead of the SiO 2 film 6, a deposited film of Si 3 N 4 formed by a CVD method may be etched.
【００１６】この後の製造工程は基本的に従来例と同様
である。すなわち、全面にＴｉ膜７を堆積し（図１
（ｃ））、例えば窒素雰囲気中で６５０℃、６０秒のＲ
ＴＡ処理を行うと多結晶シリコン４，５上にＴｉＳｉ2
膜８が形成されるが、ＳｉＯ2 膜６の上のＴｉ膜７はＴ
ｉまたはＴｉＮの状態となっている。この状態で例えば
硫酸と過酸化水素水の混合液に浸すと、ＳｉＯ2 膜６上
のＴｉまたはＴｉＮが除去されるが、多結晶シリコン
４，５上のＴｉＳｉ2 膜８は残る（図１（ｄ））。さら
に例えば８５０℃、６０秒のＲＴＡ処理を施して、Ｔｉ
Ｓｉ2 膜８の低抵抗化を図る。The subsequent manufacturing process is basically the same as the conventional example. That is, the Ti film 7 is deposited on the entire surface (see FIG.
(C)), for example, R at 650 ° C. for 60 seconds in a nitrogen atmosphere
When TA treatment is performed, TiSi 2 is deposited on the polycrystalline silicon 4 and 5.
A film 8 is formed, but the Ti film 7 on the SiO 2 film 6 is T
It is in the state of i or TiN. If Ti or TiN on the SiO 2 film 6 is removed by immersing in this state, for example, in a mixed solution of sulfuric acid and hydrogen peroxide solution, the TiSi 2 film 8 on the polycrystalline silicon 4 and 5 remains (see FIG. d)). Further, for example, RTA treatment is performed at 850 ° C. for 60 seconds, and Ti
The resistance of the Si 2 film 8 is reduced.
【００１７】以上のように第１の実施例によれば、図１
（ｄ）に示したように、ＳｉＯ2 膜６が存在する部分は
シリサイドが形成されないので、ＳｉＯ2 膜６の部分で
ＴｉＳｉ2 膜８は途切れることになる。この後、従来例
と同様に層間絶縁膜たとえばＢＰＳＧ膜を堆積し、例え
ば８５０℃の熱処理によりガラスフロー平坦化を実施
し、コンタクト孔を開孔し、配線層を形成して半導体装
置が完成する。As described above, according to the first embodiment, as shown in FIG.
As shown in (d), since the silicide is not formed in the portion where the SiO 2 film 6 exists, the TiSi 2 film 8 is discontinued in the portion of the SiO 2 film 6. After that, an interlayer insulating film, for example, a BPSG film is deposited in the same manner as in the conventional example, glass flow flattening is performed by, for example, heat treatment at 850 ° C., contact holes are opened, and wiring layers are formed to complete a semiconductor device. .
【００１８】図２（ａ）〜（ｅ）は本発明の第２の実施
例のゲート電極形成法を工程順の断面図で示したもの
で、図１（ａ）〜（ｄ）と同様に本発明の意図する多結
晶シリコンのＮ型とＰ型との境界付近についてのみ示し
たものである。2 (a) to 2 (e) are sectional views showing the method of forming a gate electrode according to the second embodiment of the present invention in the order of steps, and similar to FIGS. 1 (a) to 1 (d). It is shown only in the vicinity of the boundary between N-type and P-type of polycrystalline silicon intended by the present invention.
【００１９】シリコン基板１上に、不図示のゲート絶縁
膜と、素子間分離のための例えば厚い酸化膜で構成され
るフィールド絶縁膜２とを形成した後、多結晶シリコン
膜３を堆積する（図２（ａ））。この多結晶シリコン膜
３をフォトリソグラフィ技術と異方性エッチングにより
ゲート電極配線のパターンに加工した後、例えば後工程
で多結晶シリコンのＮ型とＰ型の拡散の境界となる場所
の近傍のＰ型多結晶シリコン５側にシリサイド化防止膜
として、例えば膜厚５０ｎｍのＳｉＯ2 膜６をゲート電
極配線パターンを横切るように形成する（図２
（ｂ））。この後、全面にＴｉ膜７を堆積した後（図２
（ｃ））、第１の実施例と同様の方法で多結晶シリコン
膜３のうちＳｉＯ2 膜６で覆われていない部分にＴｉＳ
ｉ2 膜８を形成する（図２（ｄ））。ＳｉＯ2 膜６が存
在する部分はシリサイドが形成されないので、ＳｉＯ2
膜６の部分でＴｉＳｉ2 膜８は途切れることになる。そ
の後、Ｐチャネルトランジスタ形成領域を含む領域にホ
ウ素をイオン注入してＰ型多結晶シリコン５とし、Ｎチ
ャネルトランジスタ形成領域を含む領域にヒ素をイオン
注入してＮ型多結晶シリコン４として、多結晶シリコン
膜３をこれらの両領域に分割する（図２（ｅ））。After forming a gate insulating film (not shown) and a field insulating film 2 made of, for example, a thick oxide film for element isolation on the silicon substrate 1, a polycrystalline silicon film 3 is deposited ( FIG. 2A). After this polycrystalline silicon film 3 is processed into a pattern of gate electrode wiring by photolithography and anisotropic etching, for example, P in the vicinity of a place which becomes a boundary between N-type and P-type diffusion of polycrystalline silicon in a later step. As a silicidation prevention film, for example, a SiO 2 film 6 having a film thickness of 50 nm is formed on the type polycrystalline silicon 5 side so as to cross the gate electrode wiring pattern (FIG. 2).
(B)). Then, after depositing a Ti film 7 on the entire surface (see FIG.
(C)) In the same manner as in the first embodiment, TiS is applied to a portion of the polycrystalline silicon film 3 not covered with the SiO 2 film 6.
The i 2 film 8 is formed (FIG. 2D). Since silicide is not formed in the portion where the SiO 2 film 6 exists, SiO 2
The TiSi 2 film 8 is interrupted at the film 6 portion. After that, boron is ion-implanted into the region including the P-channel transistor forming region to form P-type polycrystalline silicon 5, and arsenic is ion-implanted into the region including the N-channel transistor forming region into N-type polycrystalline silicon 4 to be polycrystalline. The silicon film 3 is divided into these two regions (FIG. 2E).
【００２０】つまり、第２の実施例によれば、図２
（ｅ）に示したように、第１の実施例の図１（ｄ）の場
合と同様にＳｉＯ2 膜６の部分でＴｉＳｉ2 膜８は途切
れることになる。この後、第１の実施例と同様の工程を
経て、半導体装置が完成する。That is, according to the second embodiment, as shown in FIG.
As shown in (e), the TiSi 2 film 8 is interrupted at the SiO 2 film 6 as in the case of FIG. 1D of the first embodiment. After that, the semiconductor device is completed through the same steps as those in the first embodiment.
【００２１】以上のとおり、第１及び第２の実施例のい
ずれの場合でもＴｉＳｉ2 膜８が途切れているために、
熱処理時にＮ型多結晶シリコン４中のヒ素がＴｉＳｉ2
膜８中へ拡散し、ＴｉＳｉ2 膜８中を大きな拡散係数で
Ｐ型多結晶シリコン５の領域へ向けて拡散しようとして
も、その拡散が抑えられる。As described above, since the TiSi 2 film 8 is interrupted in both cases of the first and second embodiments,
During the heat treatment, arsenic in the N-type polycrystalline silicon 4 becomes TiSi 2
Even if an attempt is made to diffuse into the film 8 and into the TiSi 2 film 8 toward the region of the P-type polycrystalline silicon 5 with a large diffusion coefficient, the diffusion is suppressed.
【００２２】なお、シリサイド化防止膜としてのＳｉＯ
2 膜６のパターンの長さは、長いほどその効果が大きい
が、約１μｍ以上あればかなりの効果を有する。上記両
実施例のようにＴｉＳｉ2 をシリサイド膜として用いる
場合にはホウ素はほとんど拡散しないので、ヒ素のみの
拡散を抑えるためにＰ型多結晶シリコン５上にＳｉＯ2
膜６のパターンを形成する方が有効である。しかしなが
ら、Ｎ型多結晶シリコン４上にＳｉＯ2 膜パターンを形
成しても、多結晶シリコンのＮ型拡散端からＳｉＯ2 膜
パターンまでの距離が小さければ、ＳｉＯ2 膜よりＰ型
多結晶シリコン側のＮ型多結晶シリコンからＴｉＳｉ2
膜へ拡散するヒ素の量は少なく、それがＰ型多結晶シリ
コン側へ拡散してもほとんど影響がない。したがって、
Ｎ型多結晶シリコン４上にＳｉＯ2 膜パターンを形成し
ても良い。ただし、ＳｉＯ2 膜６を多結晶シリコンのＮ
型とＰ型との境界の直上に形成すると、シリサイド膜の
ないところで多結晶シリコンのＰＮ接合が形成され、ゲ
ート電極配線における高抵抗領域となるので好ましくな
い。したがって、Ｎ型とＰ型との境界上にはシリサイド
層が形成されているようにしなくてはならない。SiO as a silicidation prevention film
The longer the pattern length of the film 2 is, the greater the effect is, but if the pattern length is about 1 μm or more, the effect is considerable. When TiSi 2 is used as the silicide film as in both of the above-described examples, boron hardly diffuses. Therefore, in order to suppress the diffusion of only arsenic, SiO 2 is formed on the P-type polycrystalline silicon 5.
It is more effective to form the pattern of the film 6. However, even if the SiO 2 film pattern is formed on the N-type polycrystalline silicon 4, if the distance from the N-type diffusion edge of the polycrystalline silicon to the SiO 2 film pattern is small, the P-type polycrystalline silicon side is closer to the SiO 2 film than the P-type polycrystalline silicon side. N type polycrystalline silicon to TiSi 2
The amount of arsenic that diffuses into the film is small, and even if it diffuses to the P-type polycrystalline silicon side, it has almost no effect. Therefore,
A SiO 2 film pattern may be formed on the N-type polycrystalline silicon 4. However, the SiO 2 film 6 is made of polycrystalline silicon N
If it is formed immediately above the boundary between the p-type and the p-type, a pn junction of polycrystalline silicon is formed in the absence of the silicide film, which is a high resistance region in the gate electrode wiring, which is not preferable. Therefore, a silicide layer must be formed on the boundary between the N type and the P type.
【００２３】上記の実施例においてはシリサイド膜形成
用の金属としてＴｉを対象としたが、ＣｏやＮｉなどの
金属や他の高融点金属を用いても良いことはいうまでも
ない。また、多結晶シリコンはＮ型またはＰ型からなる
としたが、境界が明確でないすなわちアンドープトの状
態が両型の間に存在する場合にも、その領域全体を境界
と見なしてその領域上をシリサイドで被覆する構造であ
れば、本発明が適用できる。In the above embodiments, Ti was used as the metal for forming the silicide film, but it goes without saying that a metal such as Co or Ni or another refractory metal may be used. Although the polycrystalline silicon is of N-type or P-type, if the boundary is not clear, that is, if the undoped state exists between the two types, the entire region is regarded as the boundary and silicide is formed on the region. The present invention can be applied to any coating structure.
【００２４】[0024]
【発明の効果】以上のように本発明は、Ｎ型とＰ型とが
ひとつの連続したパターン上に存在する多結晶シリコン
層と金属シリサイドとの２層膜からなるゲート電極配線
において該配線中の多結晶シリコンのＮ型とＰ型との境
界の近傍の一部分に金属シリサイドが存在しない領域を
設けることにより、多結晶シリコン中のＮ型およびＰ型
の不純物が金属シリサイド層を通じて相互拡散しトラン
ジスタ特性が所望の特性から変動する現象を防ぐことが
でき、トランジスタ特性が安定するという効果を有す
る。As described above, according to the present invention, a gate electrode wiring consisting of a two-layer film of a polycrystalline silicon layer and a metal silicide in which N-type and P-type are present on one continuous pattern is formed in the wiring. By providing a region where no metal silicide exists in the vicinity of the boundary between the N-type and P-type of polycrystalline silicon, the N-type and P-type impurities in the polycrystalline silicon interdiffuse through the metal silicide layer and the transistor is formed. The characteristics can be prevented from varying from desired characteristics, and the transistor characteristics can be stabilized.
【図１】本発明の第１の実施例を示す工程順の断面図で
ある。1A to 1D are cross-sectional views in order of the processes, showing a first embodiment of the present invention.
【図２】本発明の第２の実施例を示す工程順の断面図で
ある。2A to 2D are sectional views in order of the processes, showing a second embodiment of the present invention.
【図３】従来例を示す工程順の断面図である。3A to 3D are cross-sectional views in order of the processes, showing a conventional example.
１ シリコン基板 ２ フィールド絶縁膜 ３ 多結晶シリコン膜 ４ Ｎ型多結晶シリコン ５ Ｐ型多結晶シリコン ６ ＳｉＯ2 膜（シリサイド化防止膜） ７ Ｔｉ膜 ８ ＴｉＳｉ2 膜（金属シリサイド層）1 Silicon Substrate 2 Field Insulating Film 3 Polycrystalline Silicon Film 4 N-type Polycrystalline Silicon 5 P-type Polycrystalline Silicon 6 SiO 2 Film (Silicidation Preventing Film) 7 Ti Film 8 TiSi 2 Film (Metal Silicide Layer)
Claims (6)
ーン上に存在する多結晶シリコン層とその上の金属シリ
サイド層との２層膜からなるゲート電極配線の前記多結
晶シリコンのＮ型とＰ型の境界を含まない前記境界の近
傍の一部分に、前記多結晶シリコン上に前記金属シリサ
イド層が存在しない領域を有することを特徴とする半導
体装置。1. An N-type of polycrystalline silicon of a gate electrode wiring formed of a two-layer film of a polycrystalline silicon layer in which N-type and P-type are present in one continuous pattern and a metal silicide layer thereon. A semiconductor device having a region in which the metal silicide layer does not exist on the polycrystalline silicon in a part near the boundary that does not include a P-type boundary.
り、多結晶シリコンのＮ型とＰ型の境界近傍の前記Ｐ型
領域内に前記ＴｉＳｉ2 層が存在しない領域を有するこ
とを特徴とする請求項１記載の半導体装置。2. The metal silicide layer is a TiSi 2 layer, and has a region where the TiSi 2 layer does not exist in the P type region near the boundary between the N type and P type of polycrystalline silicon. Item 1. The semiconductor device according to item 1.
用絶縁膜表面に多結晶シリコンからなるゲート電極配線
パターンを形成する工程と、前記多結晶シリコンへＮ型
およびＰ型の拡散を行う工程と、前記多結晶シリコンの
一部領域にシリサイド化防止膜を形成する工程と、金属
膜を堆積し熱処理により前記シリサイド化防止膜以外の
多結晶シリコン表面を前記金属との反応によりシリサイ
ド化する工程と、シリサイド化領域以外の未反応金属あ
るいは金属化合物を除去する工程とを備えたことを特徴
とする半導体装置の製造方法。3. A step of forming a gate electrode wiring pattern made of polycrystalline silicon on the surfaces of a gate insulating film and an element isolation insulating film on a substrate, and a step of diffusing N-type and P-type into the polycrystalline silicon. And a step of forming a silicidation prevention film on a partial region of the polycrystalline silicon, and a step of depositing a metal film and subjecting the surface of the polycrystalline silicon other than the silicidation prevention film to a silicidation by a reaction with the metal by heat treatment. And a step of removing an unreacted metal or a metal compound other than the silicided region, the method for manufacturing a semiconductor device.
用絶縁膜表面に多結晶シリコンからなるゲート電極配線
パターンを形成する工程と、前記多結晶シリコンの一部
領域にシリサイド化防止膜を形成する工程と、金属膜を
堆積し、熱処理により前記シリサイド化防止膜以外の多
結晶シリコン表面を前記金属との反応によりシリサイド
化する工程と、シリサイド化領域以外の未反応金属ある
いは金属化合物を除去する工程と、形成されたシリサイ
ドあるいは前記シリサイド化防止膜上からイオン注入法
により前記多結晶シリコンへのＮ型およびＰ型の拡散を
行う工程とを備えたことを特徴とする半導体装置の製造
方法。4. A step of forming a gate electrode wiring pattern made of polycrystalline silicon on surfaces of a gate insulating film and an element isolation insulating film on a substrate, and a silicidation prevention film formed on a partial region of the polycrystalline silicon. And a step of depositing a metal film and subjecting the polycrystalline silicon surface other than the silicidation prevention film to silicidation by reaction with the metal by heat treatment, and removing unreacted metal or metal compound other than the silicidized region A method of manufacturing a semiconductor device, comprising: a step of performing diffusion of N-type and P-type into the polycrystalline silicon from the formed silicide or the silicidation prevention film by an ion implantation method.
とする請求項３または請求項４記載の製造方法。5. The manufacturing method according to claim 3, wherein a Ti film is used as the metal film.
よるＳｉＯ2 膜、多結晶シリコンの熱酸化膜、ＣＶＤ法
によるＳｉ3 Ｎ4 膜の中から選択することを特徴とする
請求項３または請求項４記載の製造方法。6. The silicidation preventing film is selected from a SiO 2 film formed by a CVD method, a thermal oxide film of polycrystalline silicon, and a Si 3 N 4 film formed by a CVD method. 4. The manufacturing method according to 4.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4189417A JPH0637267A (en) | 1992-07-16 | 1992-07-16 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4189417A JPH0637267A (en) | 1992-07-16 | 1992-07-16 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637267A true JPH0637267A (en) | 1994-02-10 |
Family
ID=16240920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4189417A Pending JPH0637267A (en) | 1992-07-16 | 1992-07-16 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637267A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6268272B1 (en) | 1998-12-22 | 2001-07-31 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode with titanium polycide |
-
1992
- 1992-07-16 JP JP4189417A patent/JPH0637267A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6268272B1 (en) | 1998-12-22 | 2001-07-31 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode with titanium polycide |
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