JPH0637190A - Semiconductor device and its manufacture - Google Patents
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- JPH0637190A JPH0637190A JP18661192A JP18661192A JPH0637190A JP H0637190 A JPH0637190 A JP H0637190A JP 18661192 A JP18661192 A JP 18661192A JP 18661192 A JP18661192 A JP 18661192A JP H0637190 A JPH0637190 A JP H0637190A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に多層配線層の各層が接続孔を通じ
て接続された半導体装置およびその製造方法に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a semiconductor device in which each layer of a multilayer wiring layer is connected through a connection hole and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】まず、従来の半導体装置の構成について
図を用いて説明する。2. Description of the Related Art First, the structure of a conventional semiconductor device will be described with reference to the drawings.
【０００３】図１５は、従来の半導体装置の構成を概略
的に示す断面図である。図１５を参照して、シリコン基
板１０６の表面上には、素子分離用の酸化膜、すなわち
分離酸化膜１０７が形成されている。この分離酸化膜１
０７によって、シリコン基板１０６の表面は電気的に分
離されている。この分離されたシリコン基板１０６の領
域には、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ）型のトランジスタが形成されてい
る。すなわち、分離された領域には、所定の距離を隔て
て１対のソース・ドレイン領域１０８がシリコン基板１
０６の表面に形成されている。この１対のソース・ドレ
イン領域１０８に挟まれる領域の表面上には、ゲート酸
化膜１０９を介してゲート電極１１０が形成されてい
る。このように、ＭＯＳ型のトランジスタは、１対のソ
ース・ドレイン領域１０８、ゲート酸化膜１０９、ゲー
ト電極１１０とを含んでいる。FIG. 15 is a sectional view schematically showing the structure of a conventional semiconductor device. Referring to FIG. 15, an oxide film for element isolation, that is, an isolation oxide film 107 is formed on the surface of silicon substrate 106. This isolation oxide film 1
The surface of the silicon substrate 106 is electrically separated by 07. A MOS (Metal Oxide Semiconductor) is provided in the separated region of the silicon substrate 106.
An on-type transistor is formed. That is, a pair of source / drain regions 108 are separated from each other in the separated region by a predetermined distance.
It is formed on the surface of 06. A gate electrode 110 is formed on the surface of the region sandwiched by the pair of source / drain regions 108 with a gate oxide film 109 interposed therebetween. As described above, the MOS transistor includes the pair of source / drain regions 108, the gate oxide film 109, and the gate electrode 110.
【０００４】このＭＯＳ型のトランジスタを被覆するよ
うに、シリコン基板１０６の表面上には絶縁膜１１１が
形成されている。この絶縁膜１１１には、コンタクトホ
ール１１２が形成されている。このコンタクトホール１
１２からは、対をなすソース・ドレイン領域１０８の一
部表面が露出している。このコンタクトホール１１２
は、金属膜によって充填されている。この金属膜は、コ
ンタクトホール１１２の側壁部および底部に沿って形成
される金属膜１１２とコンタクトホール１１２を充填す
る金属膜１１４からなっている。金属膜１１４は、金属
膜１１３を介在してソース・ドレイン領域１０８と電気
的に接続されている。またこの金属膜１１３，１１４と
電気的に接続されるように、絶縁膜１１１の表面上には
第１の配線層が形成されている。この第１の配線層は、
金属材料層１０２と中間層１０３ａと反射防止膜１０３
ｂとからなっている。金属材料層１０２の表面上には中
間層１０３ａと反射防止膜１０３ｂが形成されている。
この第１の配線層１０２，１０３ａ，１０３ｂを被覆す
るように層間絶縁膜１０５が形成されている。この層間
絶縁膜１０５には、スルーホール１０５ａが形成されて
いる。このスルーホール１０５ａからは、中間層１０３
ａの一部表面が露出している。スルーホール１０５ａを
介して中間層１０３ａと接するように第２の配線層１０
４が層間絶縁膜１０５の表面上に形成されている。An insulating film 111 is formed on the surface of the silicon substrate 106 so as to cover the MOS type transistor. A contact hole 112 is formed in the insulating film 111. This contact hole 1
From 12, a part of the surface of the source / drain region 108 forming a pair is exposed. This contact hole 112
Are filled with a metal film. This metal film is composed of a metal film 112 formed along the side wall and the bottom of the contact hole 112 and a metal film 114 filling the contact hole 112. The metal film 114 is electrically connected to the source / drain region 108 via the metal film 113. Further, a first wiring layer is formed on the surface of the insulating film 111 so as to be electrically connected to the metal films 113 and 114. This first wiring layer is
Metal material layer 102, intermediate layer 103a, and antireflection film 103
It consists of b and. An intermediate layer 103a and an antireflection film 103b are formed on the surface of the metal material layer 102.
An interlayer insulating film 105 is formed so as to cover the first wiring layers 102, 103a, 103b. Through holes 105 a are formed in the interlayer insulating film 105. From the through hole 105a, the intermediate layer 103
Part of the surface of a is exposed. The second wiring layer 10 is in contact with the intermediate layer 103a through the through hole 105a.
4 is formed on the surface of the interlayer insulating film 105.
【０００５】次に、従来の半導体装置の製造方法につい
て説明する。図１６〜図２０は、従来の半導体装置の製
造方法を工程順に示す概略断面図である。図１６を参照
して、シリコン基板１０６を選択的に酸化させることに
よって、シリコン基板１０６の表面に分離酸化膜１０７
が形成される。この分離酸化膜１０７によって分離され
た素子形成領域であって、シリコン基板１０６の表面に
はゲート酸化膜１０９が形成される。このゲート酸化膜
１０６の表面上にゲート電極１１０が形成される。この
ゲート電極１１０は、通常多結晶シリコンと高融点金属
珪化物（たとえば、ＷＳｉ、ＭｏＳｉ、ＴｉＳｉ）の二
層構造よりなる。ゲート電極１１０と分離酸化膜１０７
とをマスクとして、イオン注入が施される。このイオン
注入により、トランジスタを形成する１対のソース・ド
レイン領域１０８が形成される。これにより、シリコン
基板１０６の表面上にＭＯＳ型のトランジスタが形成さ
れる。Next, a conventional method of manufacturing a semiconductor device will be described. 16 to 20 are schematic cross-sectional views showing a conventional method of manufacturing a semiconductor device in the order of steps. Referring to FIG. 16, the isolation oxide film 107 is formed on the surface of the silicon substrate 106 by selectively oxidizing the silicon substrate 106.
Is formed. A gate oxide film 109 is formed on the surface of the silicon substrate 106 in the element formation region separated by the isolation oxide film 107. Gate electrode 110 is formed on the surface of gate oxide film 106. This gate electrode 110 usually has a two-layer structure of polycrystalline silicon and refractory metal silicide (for example, WSi, MoSi, TiSi). Gate electrode 110 and isolation oxide film 107
Ion implantation is performed using and as a mask. By this ion implantation, a pair of source / drain regions 108 forming a transistor are formed. As a result, a MOS type transistor is formed on the surface of the silicon substrate 106.
【０００６】続いて、このＭＯＳ型のトランジスタを覆
うようにシリコン基板１０６の全面に絶縁膜１１１が形
成される。素子の微細化の進展とともに絶縁膜１１１の
平坦化が重要な技術課題となってきていることを考慮し
て、絶縁膜１１１は、たとえばＳｉＨ4 を主材料ガスと
するＢＰＳＧ膜やＴＥＯＳを主材料とするＢＰＳＧ膜な
どが用いられる。このような材料よりなる絶縁膜１１１
を形成した後に、熱処理（リフロー）を行なって平坦化
する技術や、ＳＯＧ膜とエッチバック技術を用いる平坦
化技術を用いて絶縁膜１１１の平坦化をしている。この
ようにして、絶縁膜１１１の表面が平坦化される。この
後、写真製版およびエッチングを行ないコンタクトホー
ル１１２が形成される。このコンタクトホール１１２を
埋込むようにスパッタリング法あるいはＣＶＤ法により
金属膜１１３と１１４が形成される。金属膜１１３と１
１４に、ＲＩＥのような異方性エッチングが施される。
このエッチングにより、金属膜１１３と１１４はコンタ
クトホール１１２の内部にのみ残される。またそのエッ
チングにより絶縁膜１１１の表面と金属膜１１３，１１
４の表面はほぼ連続したものとなる。金属膜１１３は、
絶縁膜１１１と金属膜１１４との密着層であると同時
に、コンタクトホール１１２の底部において基板１０６
とのオーミックで低抵抗な接続を得るために形成され
る。この金属膜１１３の材料として、たとえばＴｉＮ、
ＴｉＳｉ、ＴｉＷ、ＷＳｉ、ＭｏＳｉなどが用いられ
る。また金属膜１１３は、ＣＶＤ法によって形成でき、
かつコンタクトホール１１２の内部に空洞を生じること
なく埋込み可能な材料よりなることが必要である。この
ような条件を満たす材料としては、たとえばＷ、Ａｌ、
Ｍｏ、ＴｉＮ、ＷＳｉ、ＴｉＳｉなどが挙げられる。Then, an insulating film 111 is formed on the entire surface of the silicon substrate 106 so as to cover the MOS type transistor. Considering that the flattening of the insulating film 111 has become an important technical issue with the progress of miniaturization of elements, the insulating film 111 is made of, for example, a BPSG film whose main material gas is SiH 4 or a TEOS main material. A BPSG film or the like is used. Insulating film 111 made of such a material
After the formation of the insulating film 111, the insulating film 111 is flattened by a technique of performing a heat treatment (reflow) to flatten the substrate or a technique of planarizing the SOG film and the etch back technique. In this way, the surface of the insulating film 111 is flattened. After that, photolithography and etching are performed to form the contact holes 112. Metal films 113 and 114 are formed by the sputtering method or the CVD method so as to fill the contact hole 112. Metal films 113 and 1
14 is subjected to anisotropic etching such as RIE.
By this etching, the metal films 113 and 114 are left only inside the contact hole 112. Further, the etching causes the surface of the insulating film 111 and the metal films 113, 11
The surface of No. 4 is almost continuous. The metal film 113 is
At the same time as an adhesion layer between the insulating film 111 and the metal film 114, the substrate 106 is formed at the bottom of the contact hole 112.
It is formed to obtain an ohmic and low resistance connection with. As a material of the metal film 113, for example, TiN,
TiSi, TiW, WSi, MoSi or the like is used. The metal film 113 can be formed by the CVD method,
In addition, it is necessary that the contact hole 112 be made of a material that can be embedded without forming a cavity. Examples of materials satisfying such conditions are W, Al,
Mo, TiN, WSi, TiSi etc. are mentioned.
【０００７】図１７を参照して、絶縁膜１１１の表面上
には、金属材料層１０２が形成される。この金属材料層
１０２は、Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ合
金より形成される。この金属材料層１０２の表面上に
は、中間層１０３ａが形成される。この中間層１０３ａ
は、配線の信頼性改善のために形成され、たとえばタン
グステン（Ｗ）などの材料よりなる。この中間層１０３
ａの表面上には、反射防止膜１０３ｂが形成される。こ
の反射防止膜１０３ｂは、たとえば窒化チタン（Ｔｉ
Ｎ）などの材料より形成される。このように、金属材料
層１０２、中間層１０３ａおよび反射防止膜１０３ｂよ
りなる第１金属配線層が形成される。Referring to FIG. 17, metal material layer 102 is formed on the surface of insulating film 111. The metal material layer 102 is made of Al, AlSi, AlSiCu, or AlCu alloy. An intermediate layer 103a is formed on the surface of the metal material layer 102. This intermediate layer 103a
Is formed to improve the reliability of the wiring and is made of a material such as tungsten (W). This intermediate layer 103
An antireflection film 103b is formed on the surface of a. The antireflection film 103b is formed of, for example, titanium nitride (Ti
N) or the like. Thus, the first metal wiring layer including the metal material layer 102, the intermediate layer 103a, and the antireflection film 103b is formed.
【０００８】図１８を参照して、反射防止膜１０３ｂ、
中間層１０３ａ、金属材料層１０２の順で選択的にエッ
チングが施される。このエッチングにより第１金属配線
層が所望の形状にパターニングされる。この第１金属配
線層はコンタクトホール１１２を充填する金属膜１１
３、１１４を介してソース・ドレイン領域１０８と電気
的に接続される。Referring to FIG. 18, the antireflection film 103b,
The intermediate layer 103a and the metal material layer 102 are selectively etched in this order. By this etching, the first metal wiring layer is patterned into a desired shape. The first metal wiring layer is the metal film 11 filling the contact hole 112.
It is electrically connected to the source / drain region 108 via 3, 114.
【０００９】図１９を参照して、第１金属配線層を被覆
するように、層間絶縁膜１０５が絶縁膜１１１の表面全
面に形成される。この層間絶縁膜１０５には、平坦化を
考慮して、通常３００〜４００°Ｃの低温で形成される
酸化膜やＳＯＧ（Ｓｐｉｎｏｎ Ｇｌａｓｓ）膜などが
採用される。Referring to FIG. 19, interlayer insulating film 105 is formed on the entire surface of insulating film 111 so as to cover the first metal wiring layer. As the interlayer insulating film 105, an oxide film, an SOG (Spinon Glass) film or the like which is usually formed at a low temperature of 300 to 400 ° C. is adopted in consideration of flattening.
【００１０】図２０を参照して、層間絶縁膜１０５に写
真製版処理が施される。この後、Ｗｅｔエッチングが施
される。このＷｅｔエッチングは、後に形成される第２
金属配線層１０４のスルーホール部における段差被覆性
を改善するために施される。このＷｅｔエッチングの後
に、さらにＤｒｙエッチングが施される。このＤｒｙエ
ッチングにより、層間絶縁膜１０５の所定の位置に、ス
ルーホール１０５ａが形成される。このＤｒｙエッチン
グは、一般的にＣＦ4 、ＣＨＦ3 などのフッ素系のガス
を用いて行なわれる。ＴｉＮなどよりなる反射防止膜１
０３ｂは、このエッチング雰囲気に対してエッチングレ
ートが大きい。これに対して、タングステン（Ｗ）など
よりなる中間層１７３ａは、エッチング雰囲気に対して
エッチングレートが小さい。このため、このＤｒｙエッ
チングによって、反射防止膜１０３ｂはエッチング除去
されるが、中間層１０３ａは、エッチング除去されるこ
となく残る。よって、スルーホール１０５ａからは、中
間層１０３ａの一部表面が露出することとなる。また、
反射防止膜１０３ｂは、第１金属配線層の写真製版時お
よびスルーホール１０５ａ形成の写真製版時に作用する
ものであり、これによりハレーションによる問題は十分
に克服される。すなわち、通常、金属配線層やスルーホ
ールの写真製版時には、アルミニウム合金の高反射率に
起因してレジスト構造が歪む、すなわちハレーションが
生じていた。このハレーションにより、微細レジストパ
ターンを形成することが非常に困難であった。これに対
して、ＴｉＮなどよりなる反射防止膜を用いることによ
って、反射率は従来の約２０％程度となるため、レジス
ト構造が歪むことはなく、微細レジストパターンの形成
が容易となる。タングステンなどよりなる中間層１０３
ａは、アルミニウムなどよりなる金属材料層１０２の上
に形成することによって、金属材料層の信頼性を改善す
る。これとともに、中間層１０３ａはスルーホール１０
５ａの形成時において、金属材料層１０２がスルーホー
ル１０５ａより露出することを防止し、加工残渣の発生
を抑えデバイスの歩止まり向上に寄与する。Referring to FIG. 20, interlayer insulating film 105 is subjected to photolithography. After this, Wet etching is performed. This Wet etching is performed on the second formed later.
It is applied to improve the step coverage in the through hole portion of the metal wiring layer 104. After this Wet etching, Dry etching is further performed. Through this dry etching, a through hole 105a is formed at a predetermined position in the interlayer insulating film 105. This Dry etching is generally performed using a fluorine-based gas such as CF 4 or CHF 3 . Antireflection film 1 made of TiN or the like
03b has a high etching rate with respect to this etching atmosphere. On the other hand, the intermediate layer 173a made of tungsten (W) or the like has a small etching rate with respect to the etching atmosphere. Therefore, the anti-reflection film 103b is etched away by this dry etching, but the intermediate layer 103a remains without being etched away. Therefore, a part of the surface of the intermediate layer 103a is exposed from the through hole 105a. Also,
The antireflection film 103b acts at the time of photolithography of the first metal wiring layer and at the time of photolithography of forming the through hole 105a, whereby the problem due to halation is sufficiently overcome. That is, usually, at the time of photolithography of a metal wiring layer or a through hole, the resist structure is distorted, that is, halation occurs due to the high reflectance of the aluminum alloy. Due to this halation, it was very difficult to form a fine resist pattern. On the other hand, by using the antireflection film made of TiN or the like, the reflectance becomes about 20% of that of the conventional one, so that the resist structure is not distorted and the fine resist pattern is easily formed. Intermediate layer 103 made of tungsten or the like
By forming a on the metal material layer 102 made of aluminum or the like, the reliability of the metal material layer is improved. At the same time, the intermediate layer 103a has the through holes 10
At the time of forming 5a, the metal material layer 102 is prevented from being exposed from the through hole 105a, the generation of processing residues is suppressed, and the yield of the device is improved.
【００１１】図２０を参照して、スパッタ法などによ
り、Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＡｌＣ
ｕＴｉなどのアルミニウムを主体とする配線材料よりな
る第２金属配線層１０４が形成される。この第２金属配
線層１０４は、スルーホール１０５ａを介して第１金属
配線層と電気的に接続される。この第２金属配線層１０
４は、写真製版、ＲＩＥなどにより所望の形状にパター
ニングされる。なお、この第２金属配線層１０４は、一
般にアルミニウムを主体とする単層構造であるが、Ｔｉ
Ｎ、ＴｉＷ、Ｗなどの高融点金属やその化合物を単層構
造の下層に有する二層構造や、第１金属配線層と同一構
造の配線層が採用される場合もある。この第２金属配線
層１０４の表面にパッシベーション膜（図示せず）が被
覆される。Referring to FIG. 20, Al, AlSi, AlSiCu, AlCu, AlC are formed by a sputtering method or the like.
A second metal wiring layer 104 made of a wiring material mainly composed of aluminum such as uTi is formed. The second metal wiring layer 104 is electrically connected to the first metal wiring layer via the through hole 105a. This second metal wiring layer 10
4 is patterned into a desired shape by photolithography, RIE or the like. The second metal wiring layer 104 generally has a single-layer structure mainly made of aluminum.
In some cases, a two-layer structure having a refractory metal such as N, TiW, or W or a compound thereof in the lower layer of the single-layer structure, or a wiring layer having the same structure as the first metal wiring layer is used. The surface of the second metal wiring layer 104 is covered with a passivation film (not shown).
【００１２】上記のように、従来の半導体装置は構成さ
れ、かつ製造される。As described above, the conventional semiconductor device is constructed and manufactured.
【００１３】[0013]
【発明が解決しようとする課題】上記のような従来の半
導体装置のおいては、第２金属配線層１０４を第１金属
配線層１０２、１０３ａ、１０３ｂと電気的に接続させ
るために、スルーホール１０５ａが形成されていた。ス
ルーホール１０５ａは、層間絶縁膜１０５に写真製版処
理、ＲＩＥなどを施すことにより形成される。この写真
製版時においては、マスクの重ね合わせずれを考慮して
スルーホールを設計する必要がある。仮に、マスクの重
ね合わせずれを考慮せずにスルーホールを形成した場
合、以下の弊害が生じる。In the conventional semiconductor device as described above, in order to electrically connect the second metal wiring layer 104 to the first metal wiring layers 102, 103a and 103b, through holes are formed. 105a had been formed. The through hole 105a is formed by subjecting the interlayer insulating film 105 to photolithography, RIE or the like. At the time of this photolithography, it is necessary to design the through holes in consideration of misalignment of masks. If the through hole is formed without taking account of the overlay misalignment of the mask, the following adverse effects occur.
【００１４】図２１は、マスクの重ね合わせずれを考慮
しない場合のスルーホールの形成状態を示す図１５の破
線で囲む領域Ｐの平面図である。図２１を参照して、金
属材料層１０２の上には、層間絶縁層１０５が被覆され
ている。この層間絶縁層１０５には、スルーホール１０
５ａを形成するための写真製版処理が施される。この写
真製版処理の際に、重ね合わせずれによる余裕を見込ん
だ設計をしない場合、実際に形成されるスルーホール１
０５ａの径は実線で示すように金属材料層１０２の幅よ
りも大きくなる恐れがある。スルーホール１０５ａの径
が金属材料層１０２の幅よりも大きくなった場合、図２
２に示すように、第２金属配線層１０４の断線する恐れ
がある。なお、図２２において中間層と反射防止膜は簡
略化のため省略してある。FIG. 21 is a plan view of a region P surrounded by a broken line in FIG. 15 showing a state of forming a through hole when the overlay misalignment of the mask is not taken into consideration. With reference to FIG. 21, interlayer insulating layer 105 is coated on metal material layer 102. Through holes 10 are formed in the interlayer insulating layer 105.
Photolithography is performed to form 5a. In this photoengraving process, if a design that does not allow for a margin due to misalignment is not made, the through hole 1 that is actually formed
The diameter of 05a may be larger than the width of the metal material layer 102 as shown by the solid line. When the diameter of the through hole 105a becomes larger than the width of the metal material layer 102, the
As shown in FIG. 2, the second metal wiring layer 104 may be broken. In FIG. 22, the intermediate layer and the antireflection film are omitted for simplification.
【００１５】このように、マスクの重ね合わせずれを考
慮しない場合、第２金属配線層１０４が断線する恐れが
ある。これを防止するために金属材料層１０２に対して
スルーホール１０５ａを一方的に小さくした場合、第２
金属配線層１０４の段差被覆性が悪化する。すなわち、
図２３に示すように、コンタクトホール１０５ａのアス
ペクト比が大きくなるため、コンタクトホール１０５ａ
の側壁部および底部において第２金属配線層１０４が断
線するという問題点があった。なお、図２３においても
中間層と反射防止膜は簡略化のため省略してある。As described above, if the misalignment of the masks is not taken into consideration, the second metal wiring layer 104 may be broken. In order to prevent this, when the through hole 105a is unilaterally made smaller than the metal material layer 102, the second
The step coverage of the metal wiring layer 104 deteriorates. That is,
As shown in FIG. 23, since the aspect ratio of the contact hole 105a becomes large, the contact hole 105a
There is a problem that the second metal wiring layer 104 is disconnected at the side wall portion and the bottom portion thereof. Note that, also in FIG. 23, the intermediate layer and the antireflection film are omitted for simplification.
【００１６】このように、スルーホール１０５ａの径を
一方的に小さくすることも不可能であった。このため、
スルーホール１０５ａは所定の大きさが必要となる。ま
た、金属材料層１０２などよりなる第１金属配線層はス
ルーホール１０５ａに対して所定の線幅を有する必要が
ある。以上のことを考慮すると、金属材料層１０２を含
む第１金属配線層の構成は図２４に示すような構成とな
る。As described above, it was impossible to unilaterally reduce the diameter of the through hole 105a. For this reason,
The through hole 105a needs to have a predetermined size. Further, the first metal wiring layer formed of the metal material layer 102 or the like needs to have a predetermined line width with respect to the through hole 105a. Considering the above, the configuration of the first metal wiring layer including the metal material layer 102 is as shown in FIG.
【００１７】図２４は、マスクの重ね合わせを考慮した
場合の第１金属配線層とスルーホールの位置関係を示す
図１５の破線で囲む領域Ｐに対応した平面図である。図
２４を参照して、図２３に示す弊害を防止するために
は、少なくともスルーホール１０５ａは所定の径φが必
要である。また金属材料層１０２などよりなる第１金属
配線層の線幅は重ね合わせによる余裕を見込んだ設計が
必要となる。すなわち、少なくとも第１金属配線層の線
幅はスルーホールの径φに重ね合わせずれによる余裕ｄ
を見込んだ長さとなる。その長さｗはφ＋２ｄとなる。FIG. 24 is a plan view showing the positional relationship between the first metal wiring layer and the through holes in consideration of mask overlay, which corresponds to a region P surrounded by a broken line in FIG. Referring to FIG. 24, at least the through hole 105a needs to have a predetermined diameter φ in order to prevent the harmful effects shown in FIG. Further, the line width of the first metal wiring layer formed of the metal material layer 102 or the like needs to be designed in consideration of a margin due to superposition. That is, at least the line width of the first metal wiring layer overlaps with the diameter φ of the through hole by the margin d due to misalignment.
The length is expected. The length w is φ + 2d.
【００１８】上記のように、重ね合わせずれによる余裕
を見込んだ場合、金属材料層１０２を含む第１金属配線
層の線幅は、スルーホール１０５ａに対して部分的にま
たは全体的に大きく設計しなければならない。このた
め、配線層の占有面積を大きく確保しなければならず、
素子の微細化および高集積化を図り難いという問題点が
あった。As described above, when the allowance due to the overlay misalignment is taken into consideration, the line width of the first metal wiring layer including the metal material layer 102 is designed to be large partially or entirely with respect to the through hole 105a. There must be. Therefore, a large occupied area of the wiring layer must be secured,
There is a problem that it is difficult to miniaturize and highly integrate the device.
【００１９】本発明は、上記のような問題点を解決する
ためになされたもので、第１金属配線層と第２金属配線
層の間で断線を生じず素子の微細化および高集積化に適
した半導体装置およびその製造方法を提供することを目
的とする。The present invention has been made in order to solve the above-mentioned problems, and does not cause a disconnection between the first metal wiring layer and the second metal wiring layer, thereby achieving miniaturization and high integration of the element. An object of the present invention is to provide a suitable semiconductor device and a manufacturing method thereof.
【００２０】[0020]
【課題を解決するための手段】請求項１に記載の半導体
装置は、所定の幅を有して延びる第１の配線層と、第１
の配線層の表面を覆い、かつ第１の配線層の一部表面を
露出させる貫通孔を有する絶縁層と、第１の導電層の表
面に接するように貫通孔を充填し、かつ絶縁層の表面と
連続した表面を有する導電層と、導電層と絶縁層の上に
形成された第２の配線層とを備えた半導体装置であっ
て、第１の配線層と接する部分において、導電層は第１
の配線層と整列されて同一の幅を有している。A semiconductor device according to a first aspect of the present invention includes a first wiring layer extending with a predetermined width, and a first wiring layer.
An insulating layer having a through hole that covers the surface of the wiring layer and exposes a part of the surface of the first wiring layer, and the through hole is filled so as to be in contact with the surface of the first conductive layer. A semiconductor device comprising a conductive layer having a surface continuous with a surface, and a second wiring layer formed on the conductive layer and an insulating layer, wherein the conductive layer is formed in a portion in contact with the first wiring layer. First
And has the same width as the wiring layer.
【００２１】請求項２に記載の半導体装置の製造方法に
おいては、絶縁層が形成される。絶縁層に所定の幅を有
して延びる溝が形成される。第１の配線層とその第１の
配線層の上に接するように形成された導電層とが溝に充
填される。第１の配線層と整列されて同一の幅を有し、
第１の配線層の表面を部分的に露出するように導電層が
選択的に除去される。導電層の表面と連続した表面を有
する絶縁層が露出させた第１の配線層の表面上に形成さ
れる。導電層と絶縁層の上に第２の配線層が形成され
る。In the method of manufacturing a semiconductor device according to the second aspect, the insulating layer is formed. Grooves having a predetermined width are formed in the insulating layer. The groove is filled with the first wiring layer and the conductive layer formed on and in contact with the first wiring layer. Aligned with the first wiring layer and having the same width,
The conductive layer is selectively removed so as to partially expose the surface of the first wiring layer. An insulating layer having a surface continuous with the surface of the conductive layer is formed on the exposed surface of the first wiring layer. A second wiring layer is formed on the conductive layer and the insulating layer.
【００２２】請求項３に記載の半導体装置の製造方法に
おいては、第１の配線層が形成される。第１の配線層の
表面上に接するように導電層が形成される。第１の配線
層と導電層が同一の幅を有し、かつ整列されるように導
電層と第１の配線層が選択的に除去される。第１の配線
層と整列されて同一の幅を有し、第１の配線層の表面を
部分的に露出するように導電層が選択的に除去される。
導電層の表面と連続した表面を有する絶縁層が露出させ
た第１の配線層の表面上に形成される。導電層と絶縁層
の上に第２の配線層が形成される。In the method of manufacturing a semiconductor device according to the third aspect, the first wiring layer is formed. A conductive layer is formed on and in contact with the surface of the first wiring layer. The conductive layer and the first wiring layer are selectively removed so that the first wiring layer and the conductive layer have the same width and are aligned. The conductive layer is selectively removed so as to be aligned with the first wiring layer and have the same width and partially expose the surface of the first wiring layer.
An insulating layer having a surface continuous with the surface of the conductive layer is formed on the exposed surface of the first wiring layer. A second wiring layer is formed on the conductive layer and the insulating layer.
【００２３】[0023]
【作用】請求項１に記載の半導体装置においては、導電
層は第１の配線層の表面と接するように貫通孔を充填し
ている。すなわち、貫通孔は導電層によって埋込まれて
いる。このため、導電層は貫通孔内において断線を生じ
ることはない。よって、導電層を介して第２の配線層と
第１の配線層との電気的な接続は良好となる。In the semiconductor device according to the first aspect, the conductive layer fills the through hole so as to be in contact with the surface of the first wiring layer. That is, the through hole is filled with the conductive layer. Therefore, the conductive layer does not break in the through hole. Therefore, the electrical connection between the second wiring layer and the first wiring layer is good via the conductive layer.
【００２４】また導電層は第１の配線層と接する部分で
第１の配線層と整列させて同一の幅を有している。同一
の幅を有しているため、導電層と第１の配線層のいずれ
か一方の幅が他方の幅に対して大きくなることはない。
すなわち、導電層と第１の配線層のいずれか一方が他方
に対して幅方向に長い形状となることはない。よって、
幅方向に長くなった分だけ占有面積が増大し、高集積化
を図り難くなることはない。言換えれば、導電層と第１
の配線層が同一の幅を有しているため高集積化を図るこ
とは容易となる。また導電層と第１の配線層が同一の幅
を有しているため、導電層もしくは第１の配線層の幅方
向の長さを大きくすることなく、効率的に所定の接触面
積を得ることが可能となる。よって、接触抵抗を緩和す
ることも可能となる。したがって、高集積化を図りやす
く、かつ接触抵抗を小さく抑制することができる。Further, the conductive layer is aligned with the first wiring layer and has the same width at a portion in contact with the first wiring layer. Since they have the same width, the width of either the conductive layer or the first wiring layer does not become larger than the width of the other.
That is, one of the conductive layer and the first wiring layer is not longer than the other in the width direction. Therefore,
The occupied area increases as much as it becomes longer in the width direction, and it is not difficult to achieve high integration. In other words, the conductive layer and the first
Since the wiring layers have the same width, high integration can be easily achieved. Further, since the conductive layer and the first wiring layer have the same width, the predetermined contact area can be efficiently obtained without increasing the length of the conductive layer or the first wiring layer in the width direction. Is possible. Therefore, it becomes possible to reduce the contact resistance. Therefore, high integration can be easily achieved, and the contact resistance can be suppressed small.
【００２５】請求項２に記載の半導体装置の製造方法に
おいては、絶縁層の溝に第１の配線層とその第１の配線
層の上に接するように形成された導電層が充填される。
これにより、第１の配線層と導電層とが整列されて、か
つ同一の幅を有するように形成される。また第１の配線
層と整列されて同一の幅を有し、第１の配線層の表面を
部分的に露出するように導電層が選択的に除去される。
この後導電層の表面と連続した表面を有する絶縁層が、
露出させた第１の配線層の表面上に形成される。このよ
うに導電層が選択的に除去された後に、導電層の表面と
連続した表面を有する絶縁層が形成されるため、絶縁層
に導電層を埋込むためのスルーホールを写真製版工程に
より製造する必要はない。このためスルーホールを形成
する際のマスクの重ね合わせ余裕は不要となる。よっ
て、マスクの重ね合わせずれに起因した配線層の段差被
覆性の悪化は生じない。段差被覆性の悪化が生じないた
め、それに伴う配線層の断線も防止することが可能とな
る。したがって、デバイスの電気的信頼性を大幅に改善
することが可能となる。In the method of manufacturing a semiconductor device according to the second aspect, the groove of the insulating layer is filled with the first wiring layer and the conductive layer formed so as to be in contact with the first wiring layer.
Thereby, the first wiring layer and the conductive layer are aligned and formed to have the same width. In addition, the conductive layer is aligned with the first wiring layer and has the same width, and the conductive layer is selectively removed so as to partially expose the surface of the first wiring layer.
After this, an insulating layer having a surface continuous with the surface of the conductive layer,
It is formed on the exposed surface of the first wiring layer. Since the insulating layer having a surface continuous with the surface of the conductive layer is formed after the conductive layer is selectively removed in this manner, a through hole for embedding the conductive layer in the insulating layer is manufactured by the photolithography process. do not have to. Therefore, it is not necessary to provide a mask overlay margin when forming the through holes. Therefore, the step coverage of the wiring layer is not deteriorated due to the misalignment of the masks. Since the step coverage is not deteriorated, it is possible to prevent the wiring layer from being disconnected. Therefore, the electrical reliability of the device can be significantly improved.
【００２６】請求項３に記載の半導体装置の製造方法に
おいては、第１の配線層と第１の配線層の上に接するよ
うに形成された導電層とが選択的に除去される。これに
より、第１の配線層と導電層が同一の幅を有し、かつ整
列されるように形成される。また、第１の配線層と整列
されて同一の幅を有し、第１の配線層の表面を部分的に
露出するように導電層が選択的に除去される。この後、
導電層の表面と連続した表面を有する絶縁層が露出させ
た第１の配線層の表面上に形成される。このように、導
電層を選択的に除去した後に、この導電層の表面と連続
した表面を有するように絶縁層が形成される。このた
め、導電層を埋込むためのスルーホールを写真製版工程
により製造する必要はない。よってスルーホールを形成
する際のマスクの重ね合わせ余裕は不要となる。よって
マスクの重ね合わせずれに起因する段差被覆性の悪化は
生じない。段差被覆性の悪化が生じないため、それに伴
う配線層の断線を防止することが可能となる。したがっ
て、デバイスの電気的信頼性を大幅に改善することが可
能となる。In the method of manufacturing a semiconductor device according to the third aspect, the first wiring layer and the conductive layer formed on and in contact with the first wiring layer are selectively removed. As a result, the first wiring layer and the conductive layer have the same width and are formed to be aligned. In addition, the conductive layer is aligned with the first wiring layer and has the same width, and the conductive layer is selectively removed to partially expose the surface of the first wiring layer. After this,
An insulating layer having a surface continuous with the surface of the conductive layer is formed on the exposed surface of the first wiring layer. Thus, after selectively removing the conductive layer, the insulating layer is formed so as to have a surface continuous with the surface of the conductive layer. Therefore, it is not necessary to manufacture the through hole for burying the conductive layer by the photolithography process. Therefore, it is not necessary to provide a mask overlapping margin when forming the through hole. Therefore, the step coverage is not deteriorated due to the mask misalignment. Since the step coverage is not deteriorated, it is possible to prevent the wiring layer from being disconnected. Therefore, the electrical reliability of the device can be significantly improved.
【００２７】[0027]
【実施例】以下、本発明の第１の実施例について図を用
いて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described below with reference to the drawings.
【００２８】図１は、本発明の第１の実施例における半
導体装置の構成を概略的に示す断面図である。図１を参
照して、シリコン基板６の表面には、素子分離用の酸化
膜、すなわち分離酸化膜７が形成されている。この分離
酸化膜７により、シリコン基板６の表面は電気的に分離
されている。この分離された領域に、ＭＯＳトランジス
タが形成されている。このＭＯＳトランジスタは、１対
のソース・ドレイン領域８、ゲート酸化膜９、ゲート電
極１０とを含んでいる。１対のソース・ドレイン領域８
は、シリコン基板６の表面に所定の距離を介して形成さ
れている。この１対のソース・ドレイン領域８に挟まれ
る領域の表面上には、ゲート酸化膜９を介してゲート電
極１０が形成されている。このように、ＭＯＳトランジ
スタが形成されている。FIG. 1 is a sectional view schematically showing the structure of a semiconductor device according to the first embodiment of the present invention. Referring to FIG. 1, an oxide film for element isolation, that is, an isolation oxide film 7 is formed on the surface of silicon substrate 6. The surface of the silicon substrate 6 is electrically isolated by the isolation oxide film 7. A MOS transistor is formed in this separated region. This MOS transistor includes a pair of source / drain regions 8, a gate oxide film 9, and a gate electrode 10. A pair of source / drain regions 8
Are formed on the surface of the silicon substrate 6 via a predetermined distance. A gate electrode 10 is formed on the surface of the region sandwiched by the pair of source / drain regions 8 with a gate oxide film 9 interposed therebetween. In this way, the MOS transistor is formed.
【００２９】ＭＯＳトランジスタを被覆するように、シ
リコン基板６の表面全面には、絶縁層１１が形成されて
いる。この絶縁層１１には、コンタクトホール１２が形
成されている。このコンタクトホール１２からは、対を
なすソース・ドレイン領域８の双方の一部表面が露出し
ている。このコンタクトホール１２は、金属膜によって
埋込まれている。この金属膜は、金属膜１３と金属膜１
４からなっている。金属膜１３は、コンタクトホール１
２の側壁部および底部に沿って形成されている。金属膜
１４はその金属膜１３に接するように、かつコンタクト
ホール１２を埋込むように形成されている。この金属膜
１３、１４に接するように、絶縁膜１１の表面上には第
１金属配線層が形成されている。この第１金属配線層
は、金属材料層２と金属層３よりなっている。なおこの
金属層３は、アルミニウム（Ａｌ）系合金よりなる金属
材料層２の信頼性を改善するために形成されている。こ
の第１金属配線層２、３の一部表面上には、スタッド１
が形成されている。このスタッド１は、導電材料よりな
っている。またスタッド１は第１金属配線層と接する部
分において同一の幅を有している。第１金属配線層２、
３を被覆するように、かつスタッド１とほぼ連続した表
面を有するように絶縁層１１の表面上には層間絶縁膜５
が形成されている。すなわち層間絶縁膜５の同一表面上
にスタッド１の表面が露出している。このスタッド１の
露出した表面と接するように第２金属配線層４が形成さ
れている。An insulating layer 11 is formed on the entire surface of the silicon substrate 6 so as to cover the MOS transistors. A contact hole 12 is formed in the insulating layer 11. From this contact hole 12, a part of the surface of each of the pair of source / drain regions 8 is exposed. The contact hole 12 is filled with a metal film. This metal film is composed of the metal film 13 and the metal film 1.
It consists of four. The metal film 13 is the contact hole 1
It is formed along the side wall and the bottom of No. 2. The metal film 14 is formed so as to be in contact with the metal film 13 and to fill the contact hole 12. A first metal wiring layer is formed on the surface of the insulating film 11 so as to be in contact with the metal films 13 and 14. The first metal wiring layer includes a metal material layer 2 and a metal layer 3. The metal layer 3 is formed to improve the reliability of the metal material layer 2 made of an aluminum (Al) alloy. A stud 1 is formed on a part of the surfaces of the first metal wiring layers 2 and 3.
Are formed. The stud 1 is made of a conductive material. Further, the studs 1 have the same width in the portion in contact with the first metal wiring layer. The first metal wiring layer 2,
3 on the surface of the insulating layer 11 so as to cover 3 and have a surface almost continuous with the stud 1.
Are formed. That is, the surface of the stud 1 is exposed on the same surface of the interlayer insulating film 5. Second metal wiring layer 4 is formed in contact with the exposed surface of stud 1.
【００３０】次に、本発明の第１の実施例における半導
体装置の製造方法について説明する。Next, a method of manufacturing the semiconductor device according to the first embodiment of the present invention will be described.
【００３１】図２〜図７は、本発明の第１の実施例にお
ける半導体装置の製造方法を工程順に示す概略断面図で
ある。図２を参照して、シリコン基板６の表面に分離酸
化膜７が形成される。この分離酸化膜７によって分離さ
れる素子形成領域であってシリコン基板６の表面上には
シリコン酸化膜９とゲート電極１０が所定のパターンに
形成される。ゲート電極配線１０は多結晶シリコン、あ
るいは高融点金属珪化物と多結晶シリコンとの二層構造
（ポリサイド構造）が用いられることが多い。この高融
点金属珪化物としては、たとえばＭｏＳｉ、ＷＳｉ、Ｔ
ｉＳｉ、ＣｏＳｉなどが用いられる。素子分離酸化膜７
とゲート電極１０をマスクとして、イオン注入を施した
後に熱処理が施される。これによって、トランジスタの
ソース・ドレイン領域８がシリコン基板６の表面に形成
される。このようにしてＭＯＳトランジスタが形成され
る。2 to 7 are schematic sectional views showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention in the order of steps. Referring to FIG. 2, isolation oxide film 7 is formed on the surface of silicon substrate 6. A silicon oxide film 9 and a gate electrode 10 are formed in a predetermined pattern on the surface of the silicon substrate 6 which is an element forming region separated by the isolation oxide film 7. The gate electrode wiring 10 often uses polycrystalline silicon or a two-layer structure (polycide structure) of refractory metal silicide and polycrystalline silicon. Examples of the refractory metal silicide include MoSi, WSi, T
iSi, CoSi, or the like is used. Element isolation oxide film 7
Using the gate electrode 10 as a mask, heat treatment is performed after ion implantation. As a result, the source / drain regions 8 of the transistor are formed on the surface of the silicon substrate 6. In this way, a MOS transistor is formed.
【００３２】このＭＯＳトランジスタを被覆するよう
に、シリコン基板６の表面全面に絶縁膜１１が形成され
る。この絶縁膜１１には、写真製版処理およびエッチン
グが施され、所定の箇所にコンタクトホール１２が形成
される。コンタクトホール１２からは、ソース・ドレイ
ン領域８の一部表面が露出する。なお、絶縁膜１１は、
ＳｉＨ4 あるいはＴＥＯＳを主材料としＣＶＤ法によっ
て形成される酸化膜や、これらを主材料とし硼素（Ｂ）
やリン（Ｐ）を含む酸化膜（ＢＰＳＧ膜あるいはＰＳＧ
膜）や同じくＣＶＤ法で形成される窒化膜やＳＯＧ膜あ
るいはこれら複数の膜より形成されていてもよい。この
ように、絶縁膜１１は平坦化されやすい材料が選ばれて
いる。An insulating film 11 is formed on the entire surface of the silicon substrate 6 so as to cover this MOS transistor. This insulating film 11 is subjected to photoengraving and etching to form contact holes 12 at predetermined locations. A part of the surface of the source / drain region 8 is exposed from the contact hole 12. The insulating film 11 is
An oxide film formed by a CVD method using SiH 4 or TEOS as a main material, or boron (B) containing these as a main material
Oxide film containing phosphorus or phosphorus (BPSG film or PSG
Film), a nitride film formed by the CVD method, an SOG film, or a plurality of these films. As described above, the insulating film 11 is made of a material that is easily flattened.
【００３３】その後、スパッタ法あるいはＣＶＤ法とい
った手法を用いて、絶縁層１１の表面上に金属膜１３と
１４が形成される。この金属膜１３と１４の全面にＲＩ
Ｅのようなエッチングが施される。これによって、金属
膜１３、１４は、コンタクトホール１２の内部のみ選択
的に残される。すなわち、金属膜１３、１４はコンタク
トホール１２を埋込むプラグとなる。このように金属膜
１３、１４をエッチバックする際に絶縁膜１１の平坦性
が良好でないと絶縁膜１１の表面段差部に金属膜１３、
１４のエッチング残渣が発生する。このエッチング残渣
により、各配線層がショートなどする恐れがある。これ
により、デバイスの歩留まりの劣化をきたすため、絶縁
膜１１の表面はできるだけ平坦にしておくことが重要で
ある。金属膜１３は、金属膜１４と絶縁膜１１との密着
層としての役割をもつ。また金属膜１３は、コンタクト
ホール１２の底部において、シリコン基板６と金属膜１
４とのバリアメタル層としての役割を有する。通常、こ
の金属膜１３は、ＴｉＮ、ＴｉＷ、ＷＳｉ、ＭｏＳｉな
どが用いられる。金属膜１４は、ＣＶＤ法あるいは高温
スパッタ法などの段差被覆性のよい膜を形成可能な手法
によって形成されることが多い。この手法を用いること
によって、金属膜１４は、コンタクトホール１２の内部
に空洞を残すことなく埋込形成され得る。また金属膜１
４は、たとえばＷ、ＷＳｉ、Ａｌ、Ｃｕ、ＴｉＳｉ、Ｍ
ｏ、ＴｉＮなどが用いられる。After that, the metal films 13 and 14 are formed on the surface of the insulating layer 11 by using a method such as a sputtering method or a CVD method. RI is formed on the entire surfaces of the metal films 13 and 14.
Etching such as E is performed. As a result, the metal films 13 and 14 are selectively left only inside the contact hole 12. That is, the metal films 13 and 14 become plugs that fill the contact holes 12. If the flatness of the insulating film 11 is not good when the metal films 13 and 14 are etched back as described above, the metal films 13 and
14 etching residues are generated. Due to this etching residue, each wiring layer may be short-circuited. As a result, the yield of the device is deteriorated. Therefore, it is important to make the surface of the insulating film 11 as flat as possible. The metal film 13 serves as an adhesion layer between the metal film 14 and the insulating film 11. In addition, the metal film 13 is formed on the bottom of the contact hole 12 by the silicon substrate 6 and the metal film 1.
And 4 as a barrier metal layer. Usually, for the metal film 13, TiN, TiW, WSi, MoSi or the like is used. The metal film 14 is often formed by a method capable of forming a film having good step coverage such as a CVD method or a high temperature sputtering method. By using this method, the metal film 14 can be buried and formed without leaving a cavity inside the contact hole 12. Also metal film 1
4 is, for example, W, WSi, Al, Cu, TiSi, M
o, TiN, etc. are used.
【００３４】図３を参照して、絶縁層１１の表面全面
に、絶縁膜５ｂと５ａが形成される。この絶縁膜５ａの
表面上にレジスト３１が塗布される。このレジスト３１
は、露光処理などによりパターニングされる。このパタ
ーニングされたレジスト３１をマスクとして、絶縁膜５
ａと５ｂがエッチングされる。このエッチングにより、
絶縁膜５ａと５ｂには、溝パターン２１と２２が形成さ
れる。この溝パターン２１、２２の形成の際におけるエ
ッチングにおいて、絶縁膜５ｂが十分なエッチング選択
比を有することが必要である。このため、絶縁膜５ｂ
は、たとえばＣＶＤ法により形成される窒化膜もしくは
塗布形成可能なＰＰＳＱ（Ｐｏｌｙ Ｐｈｅｎｙｌ Ｓ
ｉｌｓｅｓ Ｑｕｉｏｘａｎｅ）膜よりなることが好ま
しい。また絶縁膜５ａは、絶縁膜５ｂとエッチング選択
比がとれる膜、たとえばＳｉＨ4 とＮ 2 Ｏを主材料ガス
に用いるＰＣＣＤ法によって形成可能な酸化膜、あるい
はＳＯＧ膜、あるいはＴＥＯＳを主材料に用いるＣＶＤ
法によって形成される酸化膜などが用いられる。なお、
ここで絶縁膜５ｂを用いるのは、絶縁膜５ａと絶縁膜１
１とはどちらも酸化膜であり、エッチング選択比をとり
難いためである。Referring to FIG. 3, the entire surface of insulating layer 11
Then, insulating films 5b and 5a are formed. This insulating film 5a
A resist 31 is applied on the surface. This resist 31
Is patterned by an exposure process or the like. This pattern
Insulating film 5 using the cured resist 31 as a mask
a and 5b are etched. By this etching,
Groove patterns 21 and 22 are formed on the insulating films 5a and 5b.
Be done. When the groove patterns 21 and 22 are formed,
Etching selection for insulating film 5b
It is necessary to have a ratio. Therefore, the insulating film 5b
Is, for example, a nitride film formed by the CVD method or
PPSQ (Poly Phenyl S which can be formed by coating)
ilses Quioxane) membrane is preferred
Good Further, the insulating film 5a is selected by etching from the insulating film 5b.
A film having a good ratio, such as SiHFourAnd N 2O is the main material gas
Oxide film that can be formed by the PCCD method used for
Is a SOG film or CVD using TEOS as a main material
An oxide film formed by the method is used. In addition,
Here, the insulating film 5b is used because the insulating film 5a and the insulating film 1 are used.
1 is an oxide film, and the etching selection ratio is
This is because it is difficult.
【００３５】図４を参照して、金属材料層２、金属膜
３、１ａが、スパッタ法あるいはＣＶＤ法などの手法で
ウエハ全面に形成される。この後、化学・機械的研磨法
（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ：ＣＭＰ法）により絶縁膜５ａ上の金属材料
層２と金属膜３、１ａが完全に除去される。このＣＭＰ
法は、ウエハ全面を研磨することにより、ウエハスケー
ルで表面を平坦化することが可能である。これによっ
て、絶縁膜５ａと金属膜１ａとの表面を同一高さに研磨
することが可能である。これにより、絶縁層５ａ、５ｂ
に設けられた溝２１、２２の内部にのみ選択的に金属材
料層２と金属膜３と１ａが形成される。金属材料層２と
金属膜１ａは、Ａｌ、ＡｌＳｉ、ＡｌＣｕ、Ｃｕ、Ａｌ
ＣｕＴｉなどのアルミニウム合金あるいは銅合金などの
低抵抗な金属よりなることが望ましい。また金属膜３
は、金属材料層２の信頼性を改善するために形成される
ものであり、たとえばＷ、ＴｉＮ、ＷＳｉ、Ｔｉ、Ｔｏ
Ｗなどの高融点金属が用いられる。Referring to FIG. 4, metal material layer 2, metal films 3 and 1a are formed on the entire surface of the wafer by a method such as a sputtering method or a CVD method. After this, a chemical mechanical polishing method (Chemical Mechanical Poly
The metal material layer 2 and the metal films 3 and 1a on the insulating film 5a are completely removed by the "shing: CMP method". This CMP
The method is capable of flattening the surface on a wafer scale by polishing the entire surface of the wafer. As a result, the surfaces of the insulating film 5a and the metal film 1a can be polished to the same height. Thereby, the insulating layers 5a, 5b
The metal material layer 2 and the metal films 3 and 1a are selectively formed only inside the grooves 21 and 22 provided in the. The metal material layer 2 and the metal film 1a are made of Al, AlSi, AlCu, Cu, Al.
It is desirable to use a low resistance metal such as an aluminum alloy such as CuTi or a copper alloy. Also the metal film 3
Is formed in order to improve the reliability of the metal material layer 2, for example, W, TiN, WSi, Ti, To.
A refractory metal such as W is used.
【００３６】図５を参照して、金属膜１ａの一部表面上
にのみレジストパターン３２が形成される。このレジス
トパターン３２をマスクとして、金属膜１ａにエッチン
グが施される。このエッチングにより、金属膜１ａから
スタッド１が形成される。このスタッド１は、第１の金
属配線層２、３と接する部分において、第１の金属配線
層２、３と同一の幅を有している。Referring to FIG. 5, resist pattern 32 is formed only on a partial surface of metal film 1a. Using the resist pattern 32 as a mask, the metal film 1a is etched. By this etching, the stud 1 is formed from the metal film 1a. The stud 1 has the same width as that of the first metal wiring layers 2 and 3 in the portion in contact with the first metal wiring layers 2 and 3.
【００３７】図６を参照して、再度、ウエハ全面に絶縁
膜５ｃが形成される。この後、再度ＣＭＰ法あるいはＲ
ＩＥのようなエッチング手法を用いるエッチバックなど
を施すことにより、スタッド１の表面が絶縁層５ａ、５
ｃの表面から露出する。この絶縁膜５ｃは、絶縁膜５ａ
と同様にして形成される膜である。また絶縁膜５ｃに
は、絶縁膜５ａと同じ材料の膜が用いられる。このよう
にして、絶縁膜５ａ、５ｃの表面と同一表面上にスタッ
ド１の表面が露出した構造が得られる。Referring to FIG. 6, insulating film 5c is formed again on the entire surface of the wafer. After this, the CMP method or R
By performing etch back or the like using an etching technique such as IE, the surface of the stud 1 is covered with the insulating layers 5a and 5a.
Exposed from the surface of c. The insulating film 5c is the insulating film 5a.
It is a film formed in the same manner as. A film made of the same material as the insulating film 5a is used for the insulating film 5c. In this way, a structure in which the surface of the stud 1 is exposed on the same surface as the surfaces of the insulating films 5a and 5c is obtained.
【００３８】図７を参照して、絶縁層５ａもしくは５ｃ
の表面上に第２金属配線層４がスパッタ法あるいはＣＶ
Ｄ法などの手法を用いて形成される。また第２金属配線
層４は通常の写真製版処理およびエッチング処理を行な
うことによって所定の配線パターンに形成される。これ
により、絶縁層５ａもしくは５ｃの表面上にはスタッド
１の露出した表面と接するように、第２金属配線層４が
形成される。さらに、最上層にはパッシベーション膜が
形成されることによって、本発明の第１の実施例による
半導体装置の製造工程は完了する。Referring to FIG. 7, insulating layer 5a or 5c
The second metal wiring layer 4 is formed by sputtering or CV on the surface of the
It is formed using a method such as the D method. The second metal wiring layer 4 is formed into a predetermined wiring pattern by performing ordinary photoengraving processing and etching processing. As a result, the second metal wiring layer 4 is formed on the surface of the insulating layer 5a or 5c so as to be in contact with the exposed surface of the stud 1. Further, the passivation film is formed on the uppermost layer to complete the manufacturing process of the semiconductor device according to the first embodiment of the present invention.
【００３９】次に、図５に示すスタッド１の形成時にお
ける写真製版工程について詳細に説明する。Next, the photoengraving process at the time of forming the stud 1 shown in FIG. 5 will be described in detail.
【００４０】図８は、配線層とレジストパターンの位置
関係を示す平面図である。図８を参照して、金属膜をエ
ッチングしてスタッド１を形成する場合、マスクとなる
レジストパターン３２は幅方向にφ＋２ｄ1 の長さを有
していればいい。すなわち、φはスタッド１の幅方向の
長さであり、ｄ1 は重ね合わせのずれ量ｄよりも大きい
値である。レジストパターン３２の幅方向の長さを上記
のように設定した場合、重ね合わせのずれが生じた場合
でも、そのずれはｄ1 よりも小さいため、形成されるス
タッド１の幅方向の長さφは配線層２の幅ｗと同じ長さ
となる。またレジストパターン３２の長さ方向の寸法φ
については、重ね合わせのずれが生じた場合でもスタッ
ド１の長さがなくならない程度に長さ方向の寸法をとっ
ていればよい。FIG. 8 is a plan view showing the positional relationship between the wiring layer and the resist pattern. Referring to FIG. 8, when the stud 1 is formed by etching the metal film, the resist pattern 32 serving as a mask may have a length of φ + 2d 1 in the width direction. That is, φ is the length of the stud 1 in the width direction, and d 1 is a value larger than the overlay deviation amount d. When the length of the resist pattern 32 in the width direction is set as described above, even if a misalignment occurs due to overlay, the misalignment is smaller than d 1 , so that the length φ of the stud 1 formed in the width direction is φ. Has the same length as the width w of the wiring layer 2. In addition, the dimension φ of the resist pattern 32 in the lengthwise direction
As for the above, the lengthwise dimension may be set such that the length of the stud 1 is not lost even when the misalignment occurs.
【００４１】図９は、図５の破線で囲んだ領域Ｑの構成
を概略的に示す部分平面図である。図９を参照して、金
属材料層２を含む第１金属配線層の端部にスタッド１を
形成する場合、レジストパターン３２の幅方向の寸法は
図８に示したフォトレジスト３２の寸法と同様、φ＋２
ｄ1 であれば十分である。また、長さ方向のレジスト３
２の寸法φはｄよりも大きい値であればよい。このよう
にレジスト３２の長さ方向の寸法を設定しておくことに
より、仮にレジストパターン３２が長さ方向に重ね合わ
せずれｄが生じた場合でも、スタッド１の長さ方向の寸
法はφ−ｄの寸法を確保することができる。すなわち、
スタッド１と金属材料層２を含む第１金属配線層との接
触面積はφ×（φ−ｄ）を確保することができる。FIG. 9 is a partial plan view schematically showing the structure of a region Q surrounded by a broken line in FIG. Referring to FIG. 9, when the stud 1 is formed at the end of the first metal wiring layer including the metal material layer 2, the dimension of the resist pattern 32 in the width direction is the same as the dimension of the photoresist 32 shown in FIG. , Φ + 2
d 1 is sufficient. Also, the resist 3 in the length direction
The dimension φ of 2 may be a value larger than d. By thus setting the lengthwise dimension of the resist 32, even if the resist pattern 32 is misaligned d in the lengthwise direction, the dimension of the stud 1 in the lengthwise direction is φ-d. The dimensions can be secured. That is,
The contact area between the stud 1 and the first metal wiring layer including the metal material layer 2 can secure φ × (φ-d).
【００４２】図１０と図１１は、レジストパターン３２
に重ね合わせずれが生じた場合の本発明の第１の実施例
における半導体装置の製造方法を工程順に示す図９のＸ
−Ｘ線に沿う断面図である。図１０を参照して、図８と
図９に示すようにレジストパターン３２の寸法を設定す
ることにより、レジストパターン３２に重ね合わせずれ
ｄが生じた場合でも、スタッド１は第１金属配線層２、
３との接触面積φ×（φ−ｄ）を有している。10 and 11 show a resist pattern 32.
9 shows the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps when a misalignment occurs in
It is a sectional view taken along the line X. With reference to FIG. 10, by setting the dimensions of resist pattern 32 as shown in FIGS. 8 and 9, studs 1 are formed on first metal wiring layer 2 even when overlay deviation d occurs in resist pattern 32. ,
3 has a contact area φ × (φ−d).
【００４３】図１１を参照して、スタッド１の形成後、
絶縁膜５ｃが堆積された後にスタッド１の表面が露出す
るまで研磨などの平坦化処理が施される。その後、スタ
ッド１と電気的に接続するように、第２金属配線層４が
形成される。このように、スタッド１が重ね合わせずれ
を生じたマスク３２により形成された場合でも、スタッ
ド１は絶縁層５ａ、５ｃに設けられた孔を充填するよう
な構成を有している。このことより、スタッド１の形成
時において重ね合わせずれが生じた場合でも、第１金属
配線層２、３と第２金属配線層４との接続において断線
不良を生じることはなく、良好な電気的接続が得られ
る。Referring to FIG. 11, after forming stud 1,
After the insulating film 5c is deposited, planarization processing such as polishing is performed until the surface of the stud 1 is exposed. Then, second metal wiring layer 4 is formed so as to be electrically connected to stud 1. As described above, even when the stud 1 is formed by the mask 32 having a misalignment, the stud 1 has a structure to fill the holes provided in the insulating layers 5a and 5c. As a result, even if misalignment occurs during the formation of the stud 1, no disconnection failure occurs in the connection between the first metal wiring layers 2 and 3 and the second metal wiring layer 4, and good electrical conductivity is achieved. Connection is obtained.
【００４４】次に、本発明の第２の実施例における半導
体装置の構成について説明する。本発明の第２の実施例
における半導体装置の構成は、図１に示す第１の実施例
の構成とほぼ同様である。このため、その説明は省略す
る。Next, the structure of the semiconductor device according to the second embodiment of the present invention will be described. The structure of the semiconductor device according to the second embodiment of the present invention is substantially the same as that of the first embodiment shown in FIG. Therefore, the description thereof is omitted.
【００４５】次に、本発明の第２の実施例における半導
体装置の製造方法について説明する。Next, a method of manufacturing a semiconductor device according to the second embodiment of the present invention will be described.
【００４６】図１２〜図１４は、本発明の第２の実施例
における半導体装置の製造方法を工程順に示す概略断面
図である。図１２を参照して、ここまでの工程は、図２
に示す第１の実施例における製造工程とほぼ同様である
ためその説明は省略する。12 to 14 are schematic sectional views showing a method of manufacturing a semiconductor device according to the second embodiment of the present invention in the order of steps. With reference to FIG. 12, the steps up to here are similar to those of FIG.
Since it is almost the same as the manufacturing process in the first embodiment shown in FIG.
【００４７】図１３を参照して、絶縁膜１１の表面上
に、金属材料層２、金属膜３、１ｃ、反射防止膜５２が
この順で形成される。反射防止膜５２は、たとえば窒化
チタン（ＴｉＮ）や多結晶シリコンなどが用いられるこ
とが多いが、特にこれらの材料に限定されるものではな
く、金属膜１ｃに比べて反射率の小さな材料であればよ
い。この反射防止膜５２の表面上にフォトレジスト６１
が塗布される。このフォトレジスト６１は、露光処理な
どにより、パターニングされる。このレジストパターン
６１をマスクとして、ＲＩＥなどの異方性エッチングを
施すことにより、反射防止膜５２、金属膜１ｃ、３およ
び金属材料層２が同時にエッチングされる。これによっ
て、第１金属配線層２、３が形成される。またこの第１
金属配線層２、３と整列され、かつ同一の幅を有するよ
うに金属膜１ｃが形成される。なお、反射防止膜５２が
本実施例において採用されるのは、第１金属配線層２、
３と金属膜１ｃのパターニングを写真製版処理とエッチ
ング処理によって行なうためである。すなわち、反射防
止膜５２は、ハレーションなどを防止することにより、
微細パターンの形成を可能とする上で必要である。Referring to FIG. 13, metal material layer 2, metal films 3, 1c and antireflection film 52 are formed in this order on the surface of insulating film 11. The antireflection film 52 is often made of, for example, titanium nitride (TiN) or polycrystalline silicon, but is not particularly limited to these materials and may be a material having a reflectance lower than that of the metal film 1c. Good. A photoresist 61 is formed on the surface of the antireflection film 52.
Is applied. The photoresist 61 is patterned by exposure processing or the like. By using this resist pattern 61 as a mask, anisotropic etching such as RIE is performed to simultaneously etch the antireflection film 52, the metal films 1c and 3 and the metal material layer 2. As a result, the first metal wiring layers 2 and 3 are formed. Also this first
A metal film 1c is formed so as to be aligned with the metal wiring layers 2 and 3 and have the same width. The antireflection film 52 is used in this embodiment for the first metal wiring layer 2,
3 and the metal film 1c are patterned by photolithography and etching. That is, the antireflection film 52 prevents halation and the like,
It is necessary to enable the formation of fine patterns.
【００４８】図１４を参照して、レジストパターン６１
を除去した後、第１金属配線層２、３、金属膜１ｃと反
射防止膜５２を被覆するように絶縁層１１の表面全面に
は絶縁膜５ｅが厚く形成される。この絶縁膜５ｅは、Ｃ
ＭＰ法によって研磨処理が施される。これによって、絶
縁膜５ｅと反射防止膜５２が除去され、絶縁膜５ｅの表
面とほぼ同一の表面上に金属膜１ｃの表面が露出する。
すなわち、図４に示す第１の実施例における工程図とほ
ぼ同様の構造となる。ただ、絶縁膜５ｂがない点で相違
する。なお、図４と図１４は同一物は対応する符号で示
してある。また図１４の絶縁膜５ｅと金属膜１ｃは、図
４の絶縁膜５ａと金属膜１ａに各々対応する。Referring to FIG. 14, resist pattern 61
Then, the insulating film 5e is thickly formed on the entire surface of the insulating layer 11 so as to cover the first metal wiring layers 2 and 3, the metal film 1c and the antireflection film 52. This insulating film 5e is C
Polishing treatment is performed by the MP method. As a result, the insulating film 5e and the antireflection film 52 are removed, and the surface of the metal film 1c is exposed on substantially the same surface as the surface of the insulating film 5e.
That is, the structure is almost the same as the process chart in the first embodiment shown in FIG. However, the difference is that there is no insulating film 5b. 4 and 14, the same parts are indicated by the corresponding reference numerals. The insulating film 5e and the metal film 1c in FIG. 14 correspond to the insulating film 5a and the metal film 1a in FIG. 4, respectively.
【００４９】この後の工程については、第１の実施例と
ほぼ同様であるためその説明は省略する。Since the subsequent steps are almost the same as those in the first embodiment, the description thereof will be omitted.
【００５０】上記のように、本発明の第２の実施例にお
ける半導体装置は構成され、かつ製造される。As described above, the semiconductor device according to the second embodiment of the present invention is constructed and manufactured.
【００５１】本発明の第２の実施例における半導体装置
およびその製造方法は、本発明の第１の実施例における
半導体装置およびその製造方法の示す効果と同一の効果
を得ることができる。The semiconductor device and the manufacturing method thereof according to the second embodiment of the present invention can obtain the same effects as those of the semiconductor device and the manufacturing method thereof according to the first embodiment of the present invention.
【００５２】なお、本発明の第１または第２の実施例に
おいては、金属配線層は第一層と第二層の二層だけであ
ったが、三層以上の金属配線層を有する半導体装置にも
この発明は適用可能である。また、三層以上の金属配線
層を有する半導体装置に適用した場合、本発明の第１お
よび第２の実施例で得られた効果と同一の効果を得るこ
とができる。In the first or second embodiment of the present invention, the metal wiring layer is only the two layers of the first layer and the second layer, but a semiconductor device having three or more metal wiring layers. The present invention is also applicable to. When applied to a semiconductor device having three or more metal wiring layers, the same effects as those obtained in the first and second embodiments of the present invention can be obtained.
【００５３】本発明の第１および第２の実施例において
は、金属材料層２と金属膜１ｃが、アルミニウムを主と
するアルミニウム合金よりなっており、金属膜３はＷ、
ＴｉＮ、Ｔｉ、ＴｉＷ、ＷＳｉなどの高融点金属である
としたが、金属材料層２とスタッド１は必ずしも同一の
材料である必要はない。たとえば金属材料層２はアルミ
ニウム（Ａｌ）合金、スタッド１は窒化チタン（Ｔｉ
Ｎ）で、金属膜３はタングステン（Ｗ）といった構造で
あってもいい。また金属材料層２はタングステン、スタ
ッド１は窒化チタン、金属膜３はアルミニウムといった
構造であってもよい。さらに金属膜３とスタッド１の膜
は互いにエッチング選択比の大きな膜であれば、どのよ
うな組合せの構造であってもよい。In the first and second embodiments of the present invention, the metal material layer 2 and the metal film 1c are made of an aluminum alloy mainly containing aluminum, and the metal film 3 is made of W,
Although the refractory metal such as TiN, Ti, TiW, and WSi has been described, the metal material layer 2 and the stud 1 do not necessarily have to be the same material. For example, the metal material layer 2 is an aluminum (Al) alloy, and the stud 1 is titanium nitride (Ti).
In N), the metal film 3 may have a structure of tungsten (W). The metal material layer 2 may have a structure of tungsten, the stud 1 may have a structure of titanium nitride, and the metal film 3 may have a structure of aluminum. Furthermore, the metal film 3 and the film of the stud 1 may have any combination of structures as long as they have a large etching selection ratio.
【００５４】また本発明の第１および第２の実施例にお
いては、第１金属配線層２、３は、少なくとも金属材料
層２と金属膜３の２種類の膜を含む構成を有している。
しかし、単に金属材料層２のみより構成されている場合
であっても金属材料層２と金属膜１ｃのエッチング選択
比が大きければ、同一の効果を得ることが可能である。In the first and second embodiments of the present invention, the first metal wiring layers 2 and 3 have at least two kinds of films, that is, the metal material layer 2 and the metal film 3. .
However, even when the metal material layer 2 alone is used, the same effect can be obtained as long as the etching selection ratio between the metal material layer 2 and the metal film 1c is large.
【００５５】[0055]
【発明の効果】請求項１に記載の半導体装置において
は、導電層は第１の配線層の表面と接するように貫通孔
を充填している。このため、導電層を介して第２の配線
層と第１の配線層との電気的接続は良好となる。According to the semiconductor device of the first aspect, the conductive layer fills the through hole so as to contact the surface of the first wiring layer. Therefore, the electrical connection between the second wiring layer and the first wiring layer is good via the conductive layer.
【００５６】また導電層は、第１の配線層と接する部分
で第１の配線層と整列されて同一の幅を有している。こ
のため、導電層と第１の配線層のいずれか一方の幅が他
方の幅に対して大きくなることはない。したがって、高
集積化を容易に図ることができ、かつ接触抵抗も抑制す
ることが可能となる。Further, the conductive layer is aligned with the first wiring layer and has the same width at a portion in contact with the first wiring layer. Therefore, the width of either the conductive layer or the first wiring layer does not become larger than the width of the other. Therefore, high integration can be easily achieved and contact resistance can be suppressed.
【００５７】請求項２に記載の半導体装置の製造方法に
おいては、絶縁層に形成された溝に第１の配線層とその
第１の配線層の上に接するように形成された導電層とが
充填される。また第１の配線層と整列されて同一の幅を
有し、第１の配線層の表面を部分的に露出するように導
電層が選択的に除去される。この後、導電層の表面と連
続した表面を有する絶縁層が露出をさせた第１の配線層
の表面上に形成される。このため、導電層を埋込むべき
スルーホールを写真製版工程により製造する必要はな
い。したがって、段差被覆性が悪化することがなく、そ
れに伴う配線層の断線も防止することが可能となる。In the method of manufacturing a semiconductor device according to the second aspect, the first wiring layer and the conductive layer formed so as to contact the first wiring layer are provided in the groove formed in the insulating layer. Is filled. In addition, the conductive layer is aligned with the first wiring layer and has the same width, and the conductive layer is selectively removed so as to partially expose the surface of the first wiring layer. Then, an insulating layer having a surface continuous with the surface of the conductive layer is formed on the exposed surface of the first wiring layer. Therefore, it is not necessary to manufacture the through hole in which the conductive layer is buried by the photolithography process. Therefore, the step coverage is not deteriorated, and the disconnection of the wiring layer due to the deterioration can be prevented.
【００５８】請求項３に記載の半導体装置の製造方法に
おいては、第１の配線層の上に接するように、導電層が
形成される。第１の配線層と導電層が同一の幅を有し、
かつ整列されるように導電層と第１の配線層が選択的に
除去される。また第１の配線層と整列されて同一の幅を
有し、第１の配線層の表面を部分的に露出するように導
電層が選択的に除去される。導電層の表面と連続した表
面を有する絶縁層が露出させた第１の配線層の表面上に
形成される。このため、導電層を埋込むべきスルーホー
ルを写真製版工程により製造する必要はない。したがっ
て、段差被覆性が悪化することはなく、それとともに配
線層の断線を防止することが可能となる。In the method of manufacturing a semiconductor device according to the third aspect, the conductive layer is formed on and in contact with the first wiring layer. The first wiring layer and the conductive layer have the same width,
The conductive layer and the first wiring layer are selectively removed so as to be aligned. In addition, the conductive layer is aligned with the first wiring layer and has the same width, and the conductive layer is selectively removed so as to partially expose the surface of the first wiring layer. An insulating layer having a surface continuous with the surface of the conductive layer is formed on the exposed surface of the first wiring layer. Therefore, it is not necessary to manufacture the through hole in which the conductive layer is buried by the photolithography process. Therefore, the step coverage is not deteriorated, and the disconnection of the wiring layer can be prevented.
【図１】本発明の第１の実施例における半導体装置の構
造を概略的に示す断面図である。FIG. 1 is a sectional view schematically showing a structure of a semiconductor device according to a first embodiment of the present invention.
【図２】本発明の第１の実施例における半導体装置の製
造方法の第１工程を示す概略断面図である。FIG. 2 is a schematic cross sectional view showing a first step of the method for manufacturing the semiconductor device in the first embodiment of the present invention.
【図３】本発明の第１の実施例における半導体装置の製
造方法の第２工程を示す概略断面図である。FIG. 3 is a schematic cross sectional view showing a second step of the method for manufacturing the semiconductor device in the first embodiment of the present invention.
【図４】本発明の第１の実施例における半導体装置の製
造方法の第３工程を示す概略断面図である。FIG. 4 is a schematic cross sectional view showing a third step of the method for manufacturing the semiconductor device in the first embodiment of the present invention.
【図５】本発明の第１の実施例における半導体装置の製
造方法の第４工程を示す概略断面図である。FIG. 5 is a schematic cross sectional view showing a fourth step of the method for manufacturing the semiconductor device in the first embodiment of the present invention.
【図６】本発明の第１の実施例における半導体装置ほ製
造方法の第５工程を示す概略断面図である。FIG. 6 is a schematic sectional view showing a fifth step of the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
【図７】本発明の第１の実施例における半導体装置の製
造方法の第６工程を示す概略断面図である。FIG. 7 is a schematic cross sectional view showing a sixth step of the method for manufacturing the semiconductor device in the first embodiment of the present invention.
【図８】スタッドを形成する際の配線層とレジストパタ
ーンの位置関係を示す平面図である。FIG. 8 is a plan view showing a positional relationship between a wiring layer and a resist pattern when forming a stud.
【図９】図５の破線で囲まれた領域Ｑの構成を示す部分
平面図である。9 is a partial plan view showing a configuration of a region Q surrounded by a broken line in FIG.
【図１０】スタッド形成時にマスクの重ね合わせずれが
生じた場合の本発明の第１の実施例における半導体装置
の製造方法を示す図９のＸ−Ｘ線に沿う断面図である。FIG. 10 is a cross-sectional view taken along the line XX of FIG. 9 showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention in the case where mask misalignment occurs during stud formation.
【図１１】スタッドを形成時にマスクの重ね合わせずれ
が生じた場合の本発明の第１の実施例における半導体装
置の製造方法を示す図９のＸ−Ｘ線に沿う断面図であ
る。FIG. 11 is a cross-sectional view taken along the line XX of FIG. 9 showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention in the case where the mask is misaligned when the stud is formed.
【図１２】本発明の第２の実施例における半導体装置の
製造方法の第１工程を示す概略断面図である。FIG. 12 is a schematic cross sectional view showing a first step of a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
【図１３】本発明の第２の実施例における半導体装置の
製造方法の第２工程を示す概略断面図である。FIG. 13 is a schematic cross sectional view showing a second step of the method for manufacturing the semiconductor device in the second embodiment of the present invention.
【図１４】本発明の第２の実施例における半導体装置の
製造方法の第３工程を示す概略断面図である。FIG. 14 is a schematic cross sectional view showing a third step of the method for manufacturing the semiconductor device in the second embodiment of the present invention.
【図１５】従来の半導体装置の構成を概略的に示す断面
図である。FIG. 15 is a sectional view schematically showing a configuration of a conventional semiconductor device.
【図１６】従来の半導体装置の製造方法の第１工程を示
す概略断面図である。FIG. 16 is a schematic cross sectional view showing a first step of a conventional method for manufacturing a semiconductor device.
【図１７】従来の半導体装置の製造方法の第２工程を示
す概略断面図である。FIG. 17 is a schematic cross-sectional view showing a second step of the conventional method for manufacturing a semiconductor device.
【図１８】従来の半導体装置の製造方法の第３工程を示
す概略断面図である。FIG. 18 is a schematic cross-sectional view showing a third step of the conventional method for manufacturing a semiconductor device.
【図１９】従来の半導体装置の製造方法の第４工程を示
す概略断面図である。FIG. 19 is a schematic cross sectional view showing a fourth step of the conventional method for manufacturing a semiconductor device.
【図２０】従来の半導体装置の製造方法の第５工程を示
す概略断面図である。FIG. 20 is a schematic cross-sectional view showing a fifth step of the conventional method for manufacturing a semiconductor device.
【図２１】マスクの重ね合わせずれを考慮しない場合の
配線層とスルーホールの位置関係を示す図１５の破線で
囲む領域Ｐの部分平面図である。21 is a partial plan view of a region P surrounded by a broken line in FIG. 15 showing a positional relationship between a wiring layer and a through hole in the case of not considering a mask overlay deviation.
【図２２】スルーホール内で断線が生じた様子を示す図
１５の破線で囲んだ領域Ｐの拡大断面図である。22 is an enlarged cross-sectional view of a region P surrounded by a broken line in FIG. 15 showing a state where a disconnection occurs in a through hole.
【図２３】スルーホールの径を小さくした場合に弊害の
生じた様子を示す図１５の破線で囲む領域Ｐの部分断面
図である。FIG. 23 is a partial cross-sectional view of a region P surrounded by a broken line in FIG. 15, showing a situation in which an adverse effect occurs when the diameter of the through hole is reduced.
【図２４】マスクの重ね合わせずれを考慮した場合の配
線層とスルーホールの位置関係を概略的に示す図１５の
破線で囲む領域Ｐの平面図である。24 is a plan view of a region P surrounded by a broken line in FIG. 15 schematically showing a positional relationship between a wiring layer and a through hole in the case where mask misalignment is taken into consideration.
１ スタッド ２ 金属材料層 ３ 金属膜 ４ 第２金属配線層 ５ 層間絶縁層 1 Stud 2 Metal Material Layer 3 Metal Film 4 Second Metal Wiring Layer 5 Interlayer Insulation Layer
Claims (3)
と、 前記第１の配線層の表面を多い、かつ前記第１の配線層
の一部表面を露出させる貫通孔を有する絶縁層と、 前記第１の配線層の表面に接するように前記貫通孔を充
填し、かつ前記絶縁層の表面と連続した表面を有する導
電層と、 前記導電層と前記絶縁層の上に形成された第２の配線層
とを備えた半導体装置であって、 前記第１の配線層と接する部分において、前記導電層は
前記第１の配線層と整列されて同一の幅を有する半導体
装置。1. An insulation having a first wiring layer extending with a predetermined width, and a through hole having a large number of surfaces of the first wiring layer and exposing a part of the surface of the first wiring layer. A layer, a conductive layer filling the through hole so as to contact the surface of the first wiring layer and having a surface continuous with the surface of the insulating layer, and formed on the conductive layer and the insulating layer. And a second wiring layer, wherein the conductive layer is aligned with the first wiring layer and has the same width in a portion in contact with the first wiring layer.
と、 第１の配線層とその第１の配線層の上に接するように形
成された導電層とを前記溝に充填する工程と、 前記第１の配線層と整列されて同一の幅を有し、前記第
１の配線層の表面を部分的に露出するように前記導電層
を選択的に除去する工程と、 前記導電層の表面と連続した表面を有する絶縁層を前記
露出させた第１の配線層の表面上に形成する工程と、 前記導電層と前記絶縁層の上に第２の配線層を形成する
工程とを備えた、半導体装置の製造方法。2. A step of forming an insulating layer, a step of forming a groove having a predetermined width in the insulating layer, and a step of contacting the first wiring layer and the first wiring layer. Filling the groove with the formed conductive layer; and the conductive layer having the same width aligned with the first wiring layer and partially exposing the surface of the first wiring layer. A step of selectively removing the layer, a step of forming an insulating layer having a surface continuous with the surface of the conductive layer on the exposed surface of the first wiring layer, and a step of forming the conductive layer and the insulating layer. And a step of forming a second wiring layer thereon.
する工程と、 前記第１の配線層と前記導電層が同一の幅を有し、かつ
整列されるように前記導電層と前記第１の配線層を選択
的に除去する工程と、 前記第１の配線層と整列されて同一の幅を有し、前記第
１の配線層の表面を部分的に露出するように前記導電層
を選択的に除去する工程と、 前記導電層の表面と連続した表面を有する絶縁層を前記
露出させた第１の配線層の表面上に形成する工程と、 前記導電層と前記絶縁層の上に第２の配線層を形成する
工程とを備えた、半導体装置の製造方法。3. A step of forming a first wiring layer, a step of forming a conductive layer in contact with the surface of the first wiring layer, and the step of forming the first wiring layer and the conductive layer are the same. Selectively removing the conductive layer and the first wiring layer so that the conductive layer and the first wiring layer have a width and are aligned; and having the same width as the first wiring layer, Selectively removing the conductive layer so as to partially expose the surface of the wiring layer, and the exposed surface of the first wiring layer having an insulating layer having a surface continuous with the surface of the conductive layer. A method of manufacturing a semiconductor device, comprising: a step of forming the second wiring layer on the conductive layer and the insulating layer;
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18661192A JPH0637190A (en) | 1992-07-14 | 1992-07-14 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18661192A JPH0637190A (en) | 1992-07-14 | 1992-07-14 | Semiconductor device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637190A true JPH0637190A (en) | 1994-02-10 |
Family
ID=16191608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18661192A Pending JPH0637190A (en) | 1992-07-14 | 1992-07-14 | Semiconductor device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637190A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5593919A (en) * | 1995-09-05 | 1997-01-14 | Motorola Inc. | Process for forming a semiconductor device including conductive members |
| JPH09321138A (en) * | 1996-05-29 | 1997-12-12 | Nec Corp | Manufacture of semiconductor device |
| US6060349A (en) * | 1998-06-04 | 2000-05-09 | United Microelectronics Corp. | Planarization on an embedded dynamic random access memory |
| US6348734B1 (en) * | 1999-04-21 | 2002-02-19 | National Semiconductor Corporation | Self-aligned copper interconnect architecture with enhanced copper diffusion barrier |
| KR100389927B1 (en) * | 2001-06-07 | 2003-07-04 | 삼성전자주식회사 | Semiconductor device having multilevel interconnections and method for manufacturing the same |
| JP2009272449A (en) * | 2008-05-08 | 2009-11-19 | Fuji Electric Device Technology Co Ltd | Method of manufacturing semiconductor device |
-
1992
- 1992-07-14 JP JP18661192A patent/JPH0637190A/en active Pending
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|---|---|---|---|---|
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| JP2009272449A (en) * | 2008-05-08 | 2009-11-19 | Fuji Electric Device Technology Co Ltd | Method of manufacturing semiconductor device |
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