JP2000232156A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に多層配線構造を有する半導体装置の製
造方法に関する。The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a multilayer wiring structure.
【０００２】[0002]
【従来の技術】従来、多層配線間のコンタクトを採る方
法としては、図４に示したように、層間絶縁膜にコンタ
クトホールを形成し、その上に上層配線を形成する方法
が採用されていた。すなわち、まず、図４の（ａ）に示
すように、半導体基板１０の上に設けられた例えばシリ
コン酸化膜からなる絶縁層１２の上に、Ａｌ−Ｓｉ−Ｃ
ｕなどのアルミニウム合金からなる下層配線１４を形成
する。次に、シリコン酸化膜からなる層間絶縁膜１６を
下層配線１４と絶縁層１２とを覆って形成する。その
後、コンタクトホールを形成するためのフォトレジスト
膜を塗布し、露光および現像を行って所定のレジストパ
ターン１８を形成し、これをマスクとして異方性エッチ
ングにより、層間絶縁膜１６にコンタクトホール２０を
形成したのち、同図（ｂ）に示したように、レジストパ
ターン１８を除去する。次に、層間絶縁膜１６とコンタ
クトホール２０とを覆ってＡｌ−Ｓｉ−Ｃｕからなるア
ルミニウム合金膜を形成し、これをエッチングしてコン
タクトホール２０を介して下層配線１４に接続した上層
配線２２を形成する（図４（ｃ）参照）。2. Description of the Related Art Conventionally, as a method of taking a contact between multilayer wirings, as shown in FIG. 4, a method of forming a contact hole in an interlayer insulating film and forming an upper layer wiring thereon is adopted. . That is, first, as shown in FIG. 4A, an Al—Si—C layer is formed on an insulating layer 12 made of, for example, a silicon oxide film provided on a semiconductor substrate 10.
The lower wiring 14 made of an aluminum alloy such as u is formed. Next, an interlayer insulating film 16 made of a silicon oxide film is formed to cover the lower wiring 14 and the insulating layer 12. Thereafter, a photoresist film for forming a contact hole is applied, and exposure and development are performed to form a predetermined resist pattern 18. Using this as a mask, a contact hole 20 is formed in the interlayer insulating film 16 by anisotropic etching. After the formation, the resist pattern 18 is removed as shown in FIG. Next, an aluminum alloy film made of Al—Si—Cu is formed to cover the interlayer insulating film 16 and the contact hole 20, and this is etched to form the upper wiring 22 connected to the lower wiring 14 via the contact hole 20. It is formed (see FIG. 4C).
【０００３】ところで、従来のコンタクトホール２０を
介して上下の配線１４、２２を接続する方法は、下層配
線１４とコンタクトホール２０との間の位置合わせズ
レ、およびコンタクトホール２０と上層配線２２との間
の位置合わせズレが発生すると、製品の初期不良の発生
および信頼性を低下させる。このため、従来の半導体製
造方法においては、下層配線１４のコンタクトホール２
０を設けるべき位置に、図４（ｄ）に示したように、ド
ッグボーン２４と称する幅広の部分を形成し、下層配線
１４、コンタクトホール２０、上層配線２２相互に多少
の位置ズレが生じても、下層配線１４と上層配線２２と
が電気的に接続されるようにしていた。The conventional method of connecting the upper and lower wirings 14 and 22 via the contact hole 20 is based on a conventional method of aligning the lower wiring 14 with the contact hole 20 and displacing the alignment between the contact hole 20 and the upper wiring 22. When the misalignment occurs, the initial failure of the product and the reliability are reduced. Therefore, in the conventional semiconductor manufacturing method, the contact hole 2
As shown in FIG. 4D, a wide portion called a dog bone 24 is formed at a position where a 0 is to be provided, and the lower wiring 14, the contact hole 20, and the upper wiring 22 are slightly misaligned with each other. Also, the lower wiring 14 and the upper wiring 22 are electrically connected.
【０００４】一方、特開平２−３１４４６号公報には、
下層配線の一部に凸部を形成し、この凸部の上端面を層
間絶縁膜から露出させて上層配線に接続した半導体装置
が開示されている。また、特開平８−１８６１６８号公
報には、半導体基板の上部に設けた絶縁膜の一部に凸部
を形成して下層配線の一部に凸部が形成されるように
し、上層配線を下層配線の凸部と接続させた半導体装置
が開示されている。On the other hand, JP-A-2-31446 discloses that
There is disclosed a semiconductor device in which a convex portion is formed in a part of a lower layer wiring, and an upper end surface of the convex portion is exposed from an interlayer insulating film and connected to an upper layer wiring. Japanese Patent Application Laid-Open No. Hei 8-186168 discloses that a convex portion is formed on a part of an insulating film provided on an upper portion of a semiconductor substrate so that a convex portion is formed on a part of a lower layer wiring. A semiconductor device connected to a projection of a wiring is disclosed.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、上記し
た従来のようにドッグボーン２４を形成して下層配線１
４、コンタクトホール２０、上層配線２２間の位置合わ
せの余裕を確保する場合、配線ピッチがドッグボーン２
４によって律速されるために配線のピッチを狭くでき
ず、チップサイズを小さくすることができない問題を有
していた。However, as described above, the dog bone 24 is formed and the lower wiring 1 is formed.
4. When a margin for alignment between the contact hole 20 and the upper wiring 22 is secured, the wiring pitch is
4, the wiring pitch cannot be reduced, and the chip size cannot be reduced.
【０００６】本発明は、前記従来技術の欠点を解消する
ためになされたもので、配線ピッチを狭くすることが可
能で、チップサイズを小さくできるようにすることを目
的としている。The present invention has been made to solve the above-mentioned drawbacks of the prior art, and has as its object to reduce the wiring pitch and the chip size.
【０００７】[0007]
【課題を解決するための手段】上記の課題を解決するた
めに、本発明に係る第１の半導体装置の製造方法は、半
導体基板上に形成した絶縁膜の上に導電性膜を成膜して
ダミーパターンを形成する工程と、前記ダミーパターン
と前記絶縁膜とを覆って絶縁層を形成する工程と、前記
絶縁層を覆って導電性膜を成膜して前記ダミーパターン
との対応位置に凸部を有する下層配線を形成する工程
と、前記下層配線と絶縁層とを覆って層間絶縁膜を形成
する工程と、前記層間絶縁膜を平坦化して前記下層配線
の凸部を露出させる工程と、露出させた前記凸部と前記
層間絶縁膜とを覆って導電性膜を成膜し、前記凸部に接
続させた上層配線を形成する工程とを有することを特徴
としている。In order to solve the above-mentioned problems, a first method for manufacturing a semiconductor device according to the present invention comprises forming a conductive film on an insulating film formed on a semiconductor substrate. Forming a dummy pattern, forming an insulating layer over the dummy pattern and the insulating film, forming a conductive film over the insulating layer, and forming a conductive film at a position corresponding to the dummy pattern. Forming a lower wiring having a convex portion, forming an interlayer insulating film covering the lower wiring and the insulating layer, and flattening the interlayer insulating film to expose a convex portion of the lower wiring. Forming a conductive film covering the exposed protrusions and the interlayer insulating film, and forming an upper wiring connected to the protrusions.
【０００８】このように構成した本発明の第１は、下層
配線に凸部を形成するとともに、この凸部の上部に上層
配線を形成し、凸部を介して下層配線と上層配線とを電
気的に接続するようにしているため、コンタクトホール
を形成する必要がない。このため、下層配線とコンタク
トホールとの位置合わせの余裕を確保するためのドッグ
ボーンを下層配線に設ける必要がなく、配線ピッチを狭
くすることができて、チップサイズを小さくすることが
できる。In the first aspect of the present invention, a projection is formed on the lower wiring, an upper wiring is formed on the projection, and the lower wiring and the upper wiring are electrically connected via the projection. It is not necessary to form a contact hole because the connection is made locally. For this reason, there is no need to provide a dog bone in the lower layer wiring for securing a margin for alignment between the lower layer wiring and the contact hole, and the wiring pitch can be narrowed, and the chip size can be reduced.
【０００９】ダミーパターンは、下層配線と同じ材質に
よって形成すると、半導体装置の回路に悪影響を与え
ず、配線の形成と同様にして容易に形成することができ
る。また、ダミーパターンの高さは、４００〜８００ｎ
ｍにするとよい。４００ｎｍより低いと、層間絶縁膜を
平坦化して下層配線を露出させる際に、下層配線が露出
しなかったり、平坦化により下層配線が薄くなり過ぎる
おそれがあるところから、厳しい寸法制御を行なう必要
がある。一方、ダミーパターンが４００ｎｍより厚くな
ると、材料のロスが大きくなる。そして、ダミーパター
ンと下層配線とは、アルミニウムまたはアルミニウム合
金もしくは多結晶シリコンによって形成してよい。アル
ミニウム、アルミニウム合金または多結晶シリコンは、
現在、半導体装置の分野において広く使用されており、
特別の装置等を必要とせず、安価に作ることができる。When the dummy pattern is formed of the same material as the lower wiring, it can be easily formed in the same manner as the formation of the wiring without adversely affecting the circuit of the semiconductor device. The height of the dummy pattern is 400 to 800 n.
m. If the thickness is lower than 400 nm, when the interlayer insulating film is planarized to expose the lower wiring, the lower wiring may not be exposed or the lower wiring may be too thin due to the flattening. is there. On the other hand, when the dummy pattern is thicker than 400 nm, the loss of material increases. The dummy pattern and the lower wiring may be formed of aluminum, an aluminum alloy, or polycrystalline silicon. Aluminum, aluminum alloy or polycrystalline silicon
At present, it is widely used in the field of semiconductor devices,
It can be manufactured at low cost without requiring special equipment.
【００１０】なお、この明細書において、アルミニウム
合金とは、組成がＡｌ−Ｓｉ−Ｃｕのように非金属元素
を含むものと、Ａｌ−Ｃｕのように組成が金属元素のみ
の場合とを含めている。[0010] In this specification, the term "aluminum alloy" includes both those containing a non-metallic element such as Al-Si-Cu and those containing only a metallic element such as Al-Cu. I have.
【００１１】また、本発明に係る第２の半導体装置の製
造方法は、半導体基板上に形成した絶縁層の上に第１金
属膜を形成する工程と、前記第１金属膜の上部に第１の
高融点金属膜または高融点金属化合物膜を形成する工程
と、前記第１の高融点金属膜または高融点金属化合物膜
の上部に第２金属膜を形成する工程と、前記第２金属膜
の上部に第２の高融点金属膜または高融点金属化合物膜
を形成する工程と、前記第２の高融点金属膜または高融
点金属化合物膜と前記第２金属膜と前記第１の高融点金
属膜または高融点金属化合物膜と前記第１金属膜とをエ
ッチングして下層配線を形成する工程と、前記第２の高
融点金属膜または高融点金属化合物膜と前記第２金属膜
とをエッチングして前記下層配線の所定位置に第２金属
膜と前記第２の高融点金属膜または高融点金属化合物膜
とからなる凸部を形成する工程と、前記凸部を含む前記
下層配線と前記絶縁層とを覆って層間絶縁膜を形成する
工程と、前記層間絶縁膜を平坦化して前記凸部を露出さ
せる工程と、露出させた前記凸部と前記層間絶縁膜とを
覆って第３金属膜を形成する工程と、前記第３金属膜の
上部に第３の高融点金属膜または高融点金属化合物膜を
形成する工程と、前記第３の高融点金属膜または高融点
金属化合物膜と前記第３金属膜とをエッチングして前記
凸部に接続した上層配線を形成する工程と、を有するこ
とを特徴としている。In a second method of manufacturing a semiconductor device according to the present invention, a step of forming a first metal film on an insulating layer formed on a semiconductor substrate and a step of forming a first metal film on the first metal film Forming a refractory metal film or a refractory metal compound film; forming a second metal film on the first refractory metal film or the refractory metal compound film; Forming a second high-melting-point metal film or a high-melting-point metal compound film on the upper portion, the second high-melting-point metal film or the high-melting-point metal compound film, the second metal film, and the first high-melting-point metal film A step of forming a lower wiring by etching the refractory metal compound film and the first metal film; and etching the second refractory metal film or the refractory metal compound film and the second metal film. A second metal film and the second height are provided at predetermined positions of the lower wiring. Forming a protrusion made of a point metal film or a high melting point metal compound film, forming an interlayer insulating film covering the lower wiring and the insulating layer including the protrusion, and forming the interlayer insulating film. Flattening to expose the convex portion, forming a third metal film covering the exposed convex portion and the interlayer insulating film, and forming a third high melting point on the third metal film. Forming a metal film or a high melting point metal compound film; and etching the third high melting point metal film or the high melting point metal compound film and the third metal film to form an upper wiring connected to the convex portion. And a step.
【００１２】このように形成した本発明の第２は、下層
配線に直接凸部を形成してこの凸部と上層配線とを接続
しているため、前記の発明と同様にドックボーンを形成
する必要がなく、配線ピッチを小さくでき、半導体装置
の小型化を図ることができる。そして、本発明は、凸部
を形成する第２金属膜の上部に第２の高融点金属膜また
は高融点金属化合物膜を設けたことにより、この第２の
高融点金属膜または高融点金属化合物膜が反射防止膜と
しての作用をなすため、凸部を形成するためのフォトレ
ジストによるマスクを形成する際に、半導体基板（ウエ
ハ）からの反射光による影響を小さくすることができ、
レチクルの正確な位置合わせが可能となってパターンの
微細加工をすることができ、半導体装置の集積度の向
上、小型化を図ることができる。また、第１金属膜と第
２金属膜との間に第１の高融点金属膜または高融点金属
化合物膜を配置したことにより、例えば第１金属膜とし
てアルミニウムやアルミニウム合金から形成した場合、
これらの金属膜のマイグレーションなどを防止して金属
配線の寿命を向上することができる。In the second aspect of the present invention thus formed, since a convex portion is formed directly on the lower layer wiring and this convex portion is connected to the upper layer wiring, a dock bone is formed in the same manner as in the above invention. It is not necessary, the wiring pitch can be reduced, and the size of the semiconductor device can be reduced. According to the present invention, the second high melting point metal film or the high melting point metal compound film is provided on the second metal film forming the convex portion. Since the film acts as an anti-reflection film, the influence of light reflected from the semiconductor substrate (wafer) can be reduced when forming a photoresist mask for forming the projections,
Accurate positioning of the reticle can be performed, and fine processing of the pattern can be performed, so that the degree of integration and miniaturization of the semiconductor device can be improved. Further, by disposing the first refractory metal film or the refractory metal compound film between the first metal film and the second metal film, for example, when the first metal film is formed from aluminum or an aluminum alloy,
The life of the metal wiring can be improved by preventing migration of the metal film and the like.
【００１３】さらに、本発明に係る第３の半導体装置の
製造方法は、半導体基板上に形成した絶縁層の上に第１
金属膜を形成する工程と、前記第１金属膜の上部に第１
の高融点金属膜または高融点金属化合物膜を形成する工
程と、前記第１の高融点金属膜または高融点金属化合物
膜の所定位置をエッチングして第１の高融点金属膜また
は高融点金属化合物膜を貫通した接続孔を形成する工程
と、前記接続孔と前記第１の高融点金属膜または高融点
金属化合物膜とを覆って第２金属膜を形成する工程と、
前記第２金属膜の上部に第２の高融点金属膜または高融
点金属化合物膜を形成する工程と、前記第２の高融点金
属膜または高融点金属化合物膜と前記第２金属膜と前記
第１の高融点金属膜または高融点金属化合物膜と前記第
１金属膜とをエッチングし、前記接続孔を含む領域に下
層配線を形成する工程と、前記第２の高融点金属膜また
は高融点金属化合物膜と前記第２金属膜とをエッチング
して前記接続孔を含んだ位置に第２金属膜と前記第２の
高融点金属膜または高融点金属化合物膜とからなる凸部
を形成する工程と、前記凸部を含む前記下層配線と前記
絶縁層とを覆って層間絶縁膜を形成する工程と、前記層
間絶縁膜を平坦化して前記凸部を露出させる工程と、露
出させた前記凸部と前記層間絶縁膜とを覆って第３金属
膜を形成する工程と、前記第３金属膜の上部に第３の高
融点金属膜または高融点金属化合物膜を形成する工程
と、前記第３の高融点金属膜または高融点金属化合物膜
と前記第３金属膜とをエッチングして前記凸部と接続し
た上層配線を形成する工程と、を有することを特徴とし
ている。Further, in a third method of manufacturing a semiconductor device according to the present invention, the first method comprises forming a first semiconductor device on an insulating layer formed on a semiconductor substrate.
Forming a metal film; and forming a first metal film on the first metal film.
Forming a high melting point metal film or a high melting point metal compound film; and etching a predetermined position of the first high melting point metal film or the high melting point metal compound film to form a first high melting point metal film or a high melting point metal compound film. Forming a connection hole penetrating the film, forming a second metal film covering the connection hole and the first refractory metal film or the refractory metal compound film,
Forming a second high-melting-point metal film or a high-melting-point metal compound film on the second metal film; and forming the second high-melting-point metal film or the high-melting-point metal compound film; the second metal film; Etching the first high-melting point metal film or the high-melting point metal compound film and the first metal film to form a lower wiring in a region including the connection hole; and forming the second high-melting point metal film or the high-melting point metal. Etching a compound film and the second metal film to form a projection made of the second metal film and the second high melting point metal film or the high melting point metal compound film at a position including the connection hole; Forming an interlayer insulating film covering the lower wiring and the insulating layer including the convex portion, flattening the interlayer insulating film to expose the convex portion, and exposing the exposed convex portion. Forming a third metal film covering the interlayer insulating film; Forming a third high melting point metal film or a high melting point metal compound film on the third metal film; and forming the third high melting point metal film or the high melting point metal compound film and the third metal film. Etching to form an upper wiring connected to the projection.
【００１４】このように構成した本発明の第３は、上記
第２の発明と同様の効果を得ることができるばかりでな
く、凸部と対応した部分の第１金属膜上の第１の高融点
金属膜または高融点金属化合物膜を除去して第１金属膜
と第２金属膜とを直接接触するようにしたことにより、
配線抵抗を小さくすることができ、消費電力の小さな半
導体装置を得ることができる。According to the third aspect of the present invention having such a configuration, not only can the same effect as in the second aspect of the invention be obtained, but also the first height on the first metal film corresponding to the convex portion can be obtained. By removing the melting point metal film or the high melting point metal compound film and bringing the first metal film and the second metal film into direct contact,
The wiring resistance can be reduced, and a semiconductor device with low power consumption can be obtained.
【００１５】第１の高融点金属膜または高融点金属化合
物膜と第２の高融点金属膜または高融点金属化合物膜と
第３の高融点金属膜または高融点金属化合物膜とは、チ
タンやチタン合金または窒化チタン（ＴｉＮ）あるいは
それらの積層構造によって形成してよい。チタンやチタ
ン合金または窒化チタンあるいはそれらの積層構造によ
って形成することにより、金属配線を形成するアルミニ
ウムやアルミニウム合金との密着性がよく、またこれら
の金属がシリコンなどと反応するのを抑制することがで
きる。The first refractory metal film or refractory metal compound film, the second refractory metal film or refractory metal compound film, and the third refractory metal film or refractory metal compound film are titanium or titanium. It may be formed of an alloy, titanium nitride (TiN), or a laminated structure thereof. By being formed of titanium, a titanium alloy, titanium nitride, or a laminated structure thereof, adhesion to aluminum or an aluminum alloy forming metal wiring is good, and the reaction of these metals with silicon or the like is suppressed. it can.
【００１６】第１の高融点金属膜または高融点金属化合
物膜の厚さは、１５〜２００ｎｍがよい。１５ｎｍより
薄いと、下層配線を保護する効果が小さくなる。そし
て、第１の高融点金属膜または高融点金属化合物膜が２
００ｎｍより厚くなると、第１の高融点金属膜または高
融点金属化合物膜の上に凸部を形成する場合、凸部と下
層配線との間の電気抵抗が大きくなり、配線抵抗を増大
させる。また、第１の高融点金属膜または高融点金属化
合物膜の厚さが２００ｎｍを超えると、チタンなどの高
価な金属の使用量が増大して、コストが上昇する。The thickness of the first refractory metal film or refractory metal compound film is preferably 15 to 200 nm. If the thickness is less than 15 nm, the effect of protecting the lower wiring becomes small. Then, the first refractory metal film or refractory metal compound film is
When the thickness is larger than 00 nm, when a convex portion is formed on the first high melting point metal film or the high melting point metal compound film, the electric resistance between the convex portion and the lower wiring increases, and the wiring resistance increases. If the thickness of the first high melting point metal film or the high melting point metal compound film exceeds 200 nm, the amount of expensive metal such as titanium increases, and the cost increases.
【００１７】第２の高融点金属膜または高融点金属化合
物膜と第３の高融点金属膜または高融点金属化合物膜と
の厚さは、１５〜１００ｎｍであってよい。この理由
は、上記と同じである。また、層間絶縁膜を平坦化して
凸部を露出させる場合、凸部の表面の第１の高融点金属
膜または高融点金属化合物膜を除去すると、凸部と上層
配線との接続電気抵抗を小さくすることができる。The thickness of the second refractory metal film or refractory metal compound film and the thickness of the third refractory metal film or refractory metal compound film may be 15 to 100 nm. The reason is the same as above. In the case where the interlayer insulating film is flattened to expose the projection, removing the first refractory metal film or the refractory metal compound film on the surface of the projection reduces the connection electric resistance between the projection and the upper wiring. can do.
【００１８】[0018]
【発明の実施の形態】本発明に係る半導体装置の製造方
法の好ましい実施の形態を、添付図面に従って詳細に説
明する。図１は、本発明の第１実施形態に係る半導体装
置の製造方法の説明図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of a method for manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. FIG. 1 is an explanatory diagram of a method for manufacturing a semiconductor device according to the first embodiment of the present invention.
【００１９】まず、図１の（ａ）に示すように、本図に
図示しない半導体基板の上に形成したシリコン酸化膜な
どからなる絶縁膜３０の上に、膜厚４００〜８００ｎｍ
のＡｌ−Ｓｉ−Ｃｕからなるアルミニウム合金層を通常
のスパッタリング法で形成する。その後、アルミニウム
合金層の上にフォトレジストを塗布し、フォトリソグラ
フィー法を行いてフォトレジストからなる所定のレジス
トパターン（図示せず）を形成する。さらに、このレジ
ストパターンをマスクとして塩素系ガスと臭素系ガスと
の混合ガスを用いたドライエッチングを行うことによ
り、下層配線に凸部を形成する予定の位置にアルミニウ
ム合金からなるダミーパターン３２を形成したのち、レ
ジストパターンを剥離する。First, as shown in FIG. 1A, a 400 to 800 nm thick film is formed on an insulating film 30 made of a silicon oxide film or the like formed on a semiconductor substrate (not shown).
An aluminum alloy layer made of Al—Si—Cu is formed by a normal sputtering method. Thereafter, a photoresist is applied on the aluminum alloy layer, and a predetermined resist pattern (not shown) made of the photoresist is formed by a photolithography method. Further, a dummy pattern 32 made of an aluminum alloy is formed at a position where a projection is to be formed on the lower wiring by performing dry etching using a mixed gas of a chlorine-based gas and a bromine-based gas using the resist pattern as a mask. After that, the resist pattern is peeled off.
【００２０】次に、図１の（ｂ）に示すように、ダミー
パターン３２と絶縁膜３０とを覆った全面に、例えばプ
ラズマＣＶＤによりシリコン酸化膜（ＳｉＯ2 膜）など
からなる絶縁層３４を厚さ１００〜３００ｎｍ形成す
る。続いて、スパッタリング法によって絶縁層３４の上
部全体にＡｌ−Ｓｉ−Ｃｕなどのアルミニウム合金膜を
厚さ４００〜１０００ｎｍ堆積する。そして、前記と同
様にしてフォトリソグラフィー法によってフォトレジス
ト膜からなる図示しないレジストパターンをアルミニウ
ム合金膜の上部を覆って形成し、塩素系ガスと臭素系ガ
スとの混合ガスからなるエッチングガスによるドライエ
ッチングを行い、図１（ｃ）に示すように、ダミーパタ
ーン３２と対応した位置に凸部４０を有する所定形状の
下層配線３６を形成し、レジストパターンを剥離、除去
する。Next, as shown in FIG. 1B, an insulating layer 34 made of a silicon oxide film (SiO 2 film) is formed on the entire surface covering the dummy pattern 32 and the insulating film 30 by, for example, plasma CVD. It is formed to a thickness of 100 to 300 nm. Subsequently, an aluminum alloy film such as Al-Si-Cu is deposited to a thickness of 400 to 1000 nm over the entire upper portion of the insulating layer 34 by a sputtering method. Then, in the same manner as described above, a resist pattern (not shown) made of a photoresist film is formed over the upper portion of the aluminum alloy film by photolithography, and dry etching is performed using an etching gas containing a mixed gas of a chlorine-based gas and a bromine-based gas. Then, as shown in FIG. 1C, a lower wiring 36 having a predetermined shape having a convex portion 40 at a position corresponding to the dummy pattern 32 is formed, and the resist pattern is peeled off and removed.
【００２１】次に、図１（ｄ）に示すように、下層配線
３６と絶縁層３４とを覆って、プラズマＣＶＤによりシ
リコン酸化膜からなる層間絶縁膜３８を膜厚８００〜２
０００ｎｍ堆積する。その後、通常のケミカルメカニカ
ルポリシッング（ＣＭＰ）法により、下層配線３６の凸
部４０が露出するまで層間絶縁膜３８を研磨して平坦化
する（図１（ｅ））。その後、露出した下層配線３６の
凸部４０と層間絶縁膜３８とを覆ってスパッタリング法
によりＡｌ−Ｓｉ−Ｃｕなどのアルミニウム合金膜を厚
さ４００〜１０００ｎｍ形成し、フォトリソグラフィー
を行って図示しないレジストパターンを形成したのち、
前記と同様に塩素系ガスと臭素系ガスとの混合ガスによ
るドライエッチングを行い、図１（ｆ）に示したよう
に、凸部４０と接続した上層配線４２を形成し、レジス
ト膜（レジストパターン）を除去する。Next, as shown in FIG. 1D, an interlayer insulating film 38 made of a silicon oxide film is formed by plasma CVD to a thickness of 800 to 2 so as to cover the lower wiring 36 and the insulating layer 34.
Deposit 000 nm. Thereafter, the interlayer insulating film 38 is polished and flattened by a normal chemical mechanical polishing (CMP) method until the projection 40 of the lower wiring 36 is exposed (FIG. 1E). Thereafter, an aluminum alloy film such as Al-Si-Cu is formed to a thickness of 400 to 1000 nm by a sputtering method so as to cover the exposed protrusions 40 of the lower wiring 36 and the interlayer insulating film 38, and to perform photolithography to form a resist (not shown). After forming the pattern,
Similarly to the above, dry etching using a mixed gas of a chlorine-based gas and a bromine-based gas is performed to form an upper wiring 42 connected to the convex portion 40 as shown in FIG. ) Is removed.
【００２２】このように、第１実施の形態においては、
下層配線３６と上層配線４２との接続位置にダミーパタ
ーン３２を設けて下層配線３６に凸部４０を形成し、凸
部４０を介して下層配線３６と上層配線４２とを接続し
ているため、従来必要としていたドッグボーンを下層配
線３６に設ける必要がなく、配線ピッチを小さくするこ
とが可能で、半導体装置であるチップを小型化すること
ができる。As described above, in the first embodiment,
Since the dummy pattern 32 is provided at the connection position between the lower wiring 36 and the upper wiring 42 to form the projection 40 on the lower wiring 36, and the lower wiring 36 and the upper wiring 42 are connected via the projection 40, There is no need to provide a dog bone, which was conventionally required, in the lower wiring 36, so that the wiring pitch can be reduced, and the chip as a semiconductor device can be downsized.
【００２３】なお、前記実施の形態においては、ダミー
パターン３２、下層配線３６および上層配線４２をＡｌ
−Ｓｉ−Ｃｕにより形成した場合について説明したが、
アルミニウム（Ａｌ）やＡｌ−Ｃｕなどの他のアルミニ
ウム合金によって形成してもよいし、導電性の多結晶シ
リコンによって形成してもよい。In the above embodiment, the dummy pattern 32, the lower wiring 36, and the upper wiring 42 are formed of Al.
-Si-Cu has been described,
It may be formed of another aluminum alloy such as aluminum (Al) or Al-Cu, or may be formed of conductive polycrystalline silicon.
【００２４】図２は、本発明の第２実施形態に係る半導
体装置の製造方法の工程説明図である。FIG. 2 is a process explanatory view of a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
【００２５】図２（ａ）に示すように、半導体基板上の
絶縁膜３０の上に膜厚５００〜１０００ｎｍのＡｌ−Ｓ
ｉ−Ｃｕからなる第１金属膜４４をスパッタリング法に
より形成したのち、この第１金属膜４４を覆って膜厚１
５〜２００ｎｍの窒化チタン膜（ＴｉＮ膜）４６を形成
する。さらに、窒化チタン膜（ＴｉＮ膜）４６の上部を
覆って、膜厚３００〜１０００ｎｍのＡｌ−Ｓｉ−Ｃｕ
からなる第２金属膜４８と、膜厚１５〜１００ｎｍの窒
化チタン膜（ＴｉＮ膜）５０をこの順番でスパッタリン
グ法により形成する。尚、窒化チタン膜（ＴｉＮ膜）５
０はフォトリソグラフィー時に反射防止の役割を果たす
ものである。As shown in FIG. 2A, an Al-S film having a thickness of 500 to 1000 nm is formed on an insulating film 30 on a semiconductor substrate.
After a first metal film 44 made of i-Cu is formed by a sputtering method, the first metal film 44 is
A titanium nitride film (TiN film) 46 having a thickness of 5 to 200 nm is formed. Further, the upper portion of the titanium nitride film (TiN film) 46 is covered with an Al-Si-Cu film having a thickness of 300 to 1000 nm.
A second metal film 48 made of and a titanium nitride film (TiN film) 50 having a thickness of 15 to 100 nm are formed in this order by a sputtering method. Incidentally, a titanium nitride film (TiN film) 5
0 plays a role of antireflection during photolithography.
【００２６】次に、フォトリソグラフィー法によって所
定のレジストパターン（図示せず）を形成したのち、塩
素系ガスと臭素系ガスとからなるエッチングガスによる
ドライエッチングを行い、図２（ｂ）に示したように、
第１金属膜４４、窒化チタン膜（ＴｉＮ膜）４６、第２
金属膜４８、窒化チタン膜（ＴｉＮ膜）５０からなる下
層配線５２を形成し、レジスタパターンを除去する。そ
の後、下層配線５２と絶縁膜３０とを覆ってフォトレジ
スト膜を塗布し、フォトリソグラフィー法によって所定
のレジストパターンを形成し、これをマスクとして塩素
系ガスと臭素系ガスとの混合ガスを用いたドライエッチ
ングを行い、窒化チタン膜（ＴｉＮ膜）５０と第２金属
膜４８との一部を除去して窒化チタン膜（ＴｉＮ膜）４
６を露出させ、図２の（ｃ）に示すように、下層配線５
２と後述する上層配線とを接続する所定位置の下層配線
５２に、第２金属膜４８と窒化チタン膜（ＴｉＮ膜）５
０とからなる凸部５４を形成し、レジストパターンを除
去する。Next, after a predetermined resist pattern (not shown) is formed by photolithography, dry etching is performed with an etching gas composed of a chlorine-based gas and a bromine-based gas, as shown in FIG. like,
A first metal film 44, a titanium nitride film (TiN film) 46, a second
A lower wiring 52 composed of a metal film 48 and a titanium nitride film (TiN film) 50 is formed, and the register pattern is removed. Thereafter, a photoresist film is applied so as to cover the lower wiring 52 and the insulating film 30, and a predetermined resist pattern is formed by photolithography. Using this as a mask, a mixed gas of a chlorine-based gas and a bromine-based gas is used. Dry etching is performed to remove part of the titanium nitride film (TiN film) 50 and the second metal film 48 to remove the titanium nitride film (TiN film) 4.
2 is exposed, and as shown in FIG.
A second metal film 48 and a titanium nitride film (TiN film) 5 are formed on a lower wiring 52 at a predetermined position connecting the upper wiring 2 and an upper wiring 2 to be described later.
A convex portion 54 made of 0 is formed, and the resist pattern is removed.
【００２７】次に、図２の（ｄ）に示すように、凸部５
４を有する下層配線５２と絶縁膜３０とを覆ってシリコ
ン酸化膜からなる層間絶縁膜５６をプラズマＣＶＤによ
って厚さ５００〜２０００ｎｍ形成する。その後、通常
のケミカルメカニカルポリッシング法により層間絶縁膜
５６を研磨して平坦化し、凸部５４を露出させる。さら
に、フッ素系ガスを用いたドライエッチングを行ない、
図２の（ｅ）に示すように、凸部５４の窒化チタン膜
（ＴｉＮ膜）５０を除去して凸部５４を形成している第
２金属膜４８を露出させる。この窒化チタン膜（ＴｉＮ
膜）５０をエッチング除去する工程は、下層配線５２と
上層配線との接続電気抵抗を低減するためのものであっ
て、窒化チタン膜（ＴｉＮ膜）５０を除去しなくてもよ
い。Next, as shown in FIG.
An interlayer insulating film 56 made of a silicon oxide film is formed to a thickness of 500 to 2,000 nm by plasma CVD so as to cover the lower wiring 52 having the insulating film 4 and the insulating film 30. After that, the interlayer insulating film 56 is polished and flattened by a normal chemical mechanical polishing method, and the projection 54 is exposed. Further, dry etching using a fluorine-based gas is performed,
As shown in FIG. 2E, the titanium nitride film (TiN film) 50 of the projection 54 is removed to expose the second metal film 48 forming the projection 54. This titanium nitride film (TiN
The step of etching and removing the film 50 is for reducing the electrical resistance between the lower wiring 52 and the upper wiring, and the titanium nitride film (TiN film) 50 need not be removed.
【００２８】その後、露出させた凸部５４と層間絶縁膜
５６とを覆って厚さ３００〜１０００ｎｍのＡｌ−Ｓｉ
−Ｃｕからなる第３金属膜５８をスパッタリング法によ
り堆積したのち、第３金属膜５８の上部に窒化チタン膜
（ＴｉＮ膜）６０をスパッタリング法によって厚さ１５
〜１００ｎｍ形成する。そして、窒化チタン膜（ＴｉＮ
膜）６０を覆ってフォトレジストを塗布して前記と同様
にして所定形状のレジストパターン（図示せず）を形成
したのち、フッ素系ガスをエッチングガスとするドライ
エッチングによって窒化チタン膜（ＴｉＮ膜）６０をエ
ッチング除去し、引き続き塩素系ガスと臭素系ガスとの
混合ガスによるドライエッチングによって第３金属膜５
８をエッチングし、第３金属膜５８と窒化チタン膜（Ｔ
ｉＮ膜）６０とからなるとともに、図２（ｆ）に示した
ように、凸部５４によって下層配線５２と電気的に接続
した上層配線６２を形成してレジストパターンを除去す
る。なお、この実施形態の場合、上層配線６２は、凸部
５４の部分において下層配線５２と直交している。Thereafter, the exposed convex portion 54 and the interlayer insulating film 56 are covered with a 300-1000 nm thick Al-Si
After depositing a third metal film 58 made of -Cu by a sputtering method, a titanium nitride film (TiN film) 60 is formed on the third metal film 58 to a thickness of 15 by a sputtering method.
To 100 nm. Then, a titanium nitride film (TiN
A photoresist is applied over the film 60 to form a resist pattern (not shown) having a predetermined shape in the same manner as described above, and then a titanium nitride film (TiN film) is formed by dry etching using a fluorine-based gas as an etching gas. The third metal film 5 is removed by dry etching using a mixed gas of a chlorine-based gas and a bromine-based gas.
8 is etched to form a third metal film 58 and a titanium nitride film (T
2F, and as shown in FIG. 2F, an upper layer wiring 62 electrically connected to the lower layer wiring 52 by the convex portion 54 is formed, and the resist pattern is removed. In this embodiment, the upper wiring 62 is orthogonal to the lower wiring 52 at the projection 54.
【００２９】これにより、上記第１実施の形態と同様に
ドッグボーンを形成する必要がなく、配線ピッチの狭小
化が図れ、チップを小型化することができる。また、実
施の形態においては、第２金属膜４８の上部に窒化チタ
ン膜（ＴｉＮ膜）５０を設けたことにより、凸部５４を
形成する際に、半導体基板側からの反射光の影響を小さ
くすることができ、レチクルの位置合わせなどを高精度
に行なうことが可能となって微細加工ができ、半導体装
置の高集積化、小型化を図ることができる。しかも、下
層配線５２の本体となる第１金属膜４４の上部に窒化チ
タン膜（ＴｉＮ膜）４６を設けているため、アルミニウ
ム合金からなる第１金属膜４４のマイグレーションなど
が防止されて下層配線５２の長寿命化を図ることができ
る。そして、凸部５４の窒化チタン膜（ＴｉＮ膜）５０
を除去して凸部５４の第２金属膜４８を露出させ、この
第２金属膜４８に上層配線６２の第３金属膜を接続して
いるため、上層配線６２と凸部５４との接続電気抵抗を
小さくすることができる。As a result, it is not necessary to form a dog bone as in the first embodiment, the wiring pitch can be reduced, and the chip can be downsized. Further, in the embodiment, by providing the titanium nitride film (TiN film) 50 on the second metal film 48, the influence of the reflected light from the semiconductor substrate side when forming the projection 54 is reduced. The reticle can be aligned with high accuracy, and fine processing can be performed, and high integration and miniaturization of a semiconductor device can be achieved. In addition, since the titanium nitride film (TiN film) 46 is provided on the first metal film 44 serving as the main body of the lower wiring 52, migration of the first metal film 44 made of an aluminum alloy is prevented and the lower wiring 52 is prevented. Life can be extended. Then, the titanium nitride film (TiN film) 50 of the projection 54 is formed.
Is removed to expose the second metal film 48 of the convex portion 54, and the third metal film of the upper wiring 62 is connected to the second metal film 48. Resistance can be reduced.
【００３０】なお、前記実施の形態においては、第１、
第２および第３金属膜４４、４８、５８をＡｌ−Ｓｉ−
Ｃｕによって形成した場合について説明したが、これら
をアルミニウムや、Ａｌ−Ｃｕなどの他のアルミニウム
合金によって形成してもよい。また、前記実施形態にお
ける窒化チタン膜（ＴｉＮ膜）４６、５０、６０は、窒
化チタン膜（ＴｉＮ膜）に限定されないことは言うまで
もなく、高融点金属膜、高融点金属化合物膜、またはそ
れらの積層構造でもよい。例えば、チタン（Ｔｉ）やタ
ングステン（Ｗ）、またはこれらの合金さらにはタング
ステンシリサイド（ＷＳｉ）などであってもよい。In the above embodiment, the first,
The second and third metal films 44, 48, 58 are formed of Al-Si-
Although the case of forming with Cu has been described, these may be formed of aluminum or another aluminum alloy such as Al-Cu. Further, it goes without saying that the titanium nitride films (TiN films) 46, 50, and 60 in the embodiment are not limited to the titanium nitride films (TiN films), and may be a refractory metal film, a refractory metal compound film, or a lamination thereof. The structure may be used. For example, titanium (Ti), tungsten (W), an alloy thereof, or tungsten silicide (WSi) may be used.
【００３１】図３は、第３実施形態の工程説明図であ
る。図３において、まず、同図（ａ）に示したように、
半導体基板上の絶縁膜３０の上に、第２実施形態の場合
と同様にしてＡｌ−Ｓｉ−Ｃｕからなる膜厚５００〜１
０００ｎｍの第１金属膜４４と、膜厚１５〜２００ｎｍ
の窒化チタン膜（ＴｉＮ膜）４６とを前記の第２実施形
態と同様に形成する。その後、窒化チタン膜（ＴｉＮ
膜）４６の上部に図示しないレジストパターンを形成
し、これをマスクとしたフッ素系ガスによるドライエッ
チングを行ない、図３の（ｂ）に示すように、高融点金
属膜４６の所定位置、すなわち下層配線と上層配線との
接続予定位置となる凸部形成予定位置内に接続孔６４を
形成し、第１金属膜４４を露出させる。FIG. 3 is a process explanatory view of the third embodiment. In FIG. 3, first, as shown in FIG.
On the insulating film 30 on the semiconductor substrate, a film thickness of 500 to 1 made of Al-Si-Cu is formed in the same manner as in the second embodiment.
A first metal film 44 of 000 nm and a thickness of 15 to 200 nm
Is formed in the same manner as in the second embodiment. Then, a titanium nitride film (TiN
A resist pattern (not shown) is formed on the upper portion of the film) 46, and dry etching is performed with a fluorine-based gas using the resist pattern as a mask. As shown in FIG. A connection hole 64 is formed in a position where a projection is to be formed, which is a position where the wiring is to be connected to the upper wiring, and the first metal film 44 is exposed.
【００３２】次に、接続孔６４と高融点金属膜４６とを
覆って膜厚３００〜１０００ｎｍのＡｌ−Ｓｉ−Ｃｕか
らなる第２金属膜４８と、膜厚１５ｎｍ〜１００ｎｍの
窒化チタン膜（ＴｉＮ膜）５０とを前記第２実施形態と
同様に形成する。さらに、前記第２実施の形態と同様に
して第２の高融点金属膜または高融点金属化合物膜であ
る窒化チタン膜（ＴｉＮ膜）５０の上部にレジストパタ
ーンを形成し、これをマスクとして塩素系ガスと臭素系
ガスとの混合ガスにより絶縁膜３０が露出するまでドラ
イエッチングを行ない、図３（ｃ）に示したように、第
１金属膜４４、窒化チタン膜（ＴｉＮ膜）４６、第２金
属膜４８、窒化チタン膜（ＴｉＮ膜）５０からなる下層
配線５２を形成し、レジストパターンを除去する。その
後、下層配線５２と絶縁膜３０との上部にフォトレジス
トを塗布し、図示しないレジストパターンを形成したの
ち、これをマスクにして塩素系ガスと臭素系ガスとの混
合ガスを用いたドライエッチングを行い、前記第２の実
施形態と同様に、第２金属膜４８と窒化チタン膜（Ｔｉ
Ｎ膜）５０とからなる凸部５４を形成したのち、レジス
トパターンを除去する（図３（ｄ）参照）。さらに、図
３（ｅ）に示したように、下層配線５２と絶縁膜３０と
を覆って厚さ５００〜２０００ｎｍ程度のシリコン酸化
膜からなる層間絶縁膜５６をプラズマＣＶＤによって形
成する。Next, a second metal film 48 made of Al-Si-Cu having a thickness of 300 to 1000 nm covering the connection hole 64 and the high melting point metal film 46, and a titanium nitride film (TiN A film 50 is formed in the same manner as in the second embodiment. Further, a resist pattern is formed on the titanium nitride film (TiN film) 50, which is a second refractory metal film or a refractory metal compound film, in the same manner as in the second embodiment. Dry etching is performed using a mixed gas of a gas and a bromine-based gas until the insulating film 30 is exposed, and as shown in FIG. 3C, the first metal film 44, the titanium nitride film (TiN film) 46, and the second A lower wiring 52 composed of a metal film 48 and a titanium nitride film (TiN film) 50 is formed, and the resist pattern is removed. After that, a photoresist is applied to the upper portion of the lower wiring 52 and the insulating film 30 to form a resist pattern (not shown). Then, using this as a mask, dry etching using a mixed gas of a chlorine-based gas and a bromine-based gas is performed. Then, as in the second embodiment, the second metal film 48 and the titanium nitride film (Ti
After the formation of the projections 54 comprising the N film 50, the resist pattern is removed (see FIG. 3D). Further, as shown in FIG. 3E, an interlayer insulating film 56 made of a silicon oxide film having a thickness of about 500 to 2000 nm is formed by plasma CVD so as to cover the lower wiring 52 and the insulating film 30.
【００３３】なお、凸部５４は、図５に示したように形
成してもよい。すなわち、凸部５４は、接続孔６４を含
んだ位置に形成されていればよく、凸部５４の周縁部が
接続孔６４の周囲の窒化チタン膜（ＴｉＮ膜）４６の上
部に位置するように、断面凸字状に形成してもよい。The projection 54 may be formed as shown in FIG. That is, the protrusion 54 may be formed at a position including the connection hole 64, and the peripheral portion of the protrusion 54 is positioned above the titanium nitride film (TiN film) 46 around the connection hole 64. , May be formed in a convex shape in cross section.
【００３４】その後、前記第２実施の形態の図２
（ｅ）、（ｆ）と同様の工程を行なって凸部５４を露出
させるとともに窒化チタン膜（ＴｉＮ膜）５０をエッチ
ング除去し、凸部５４を形成している第２金属膜４８と
電気的に接続した第３金属膜５８と窒化チタン膜（Ｔｉ
Ｎ膜）６０とからなる上部配線６２を下部配線５２の上
方に形成する（図３（ｆ）参照）。Thereafter, FIG. 2 of the second embodiment is used.
By performing the same steps as in (e) and (f), the projection 54 is exposed, and the titanium nitride film (TiN film) 50 is removed by etching, so that the second metal film 48 forming the projection 54 is electrically connected to the second metal film 48. Metal film 58 and a titanium nitride film (Ti
An upper wiring 62 composed of an N film 60 is formed above the lower wiring 52 (see FIG. 3F).
【００３５】この第３実施の形態によれば、第２実施形
態と同様の効果が得られるばかりでなく、凸部５４を形
成している第２金属膜４８が窒化チタン膜（ＴｉＮ膜）
４６に形成した接続孔６４を介して第１金属膜４４に直
接接続してあるため、下層配線５２と上層配線６２との
接続電気抵抗を低減することができ、消費電力の小さな
半導体装置を実現することができる。According to the third embodiment, not only the same effects as in the second embodiment are obtained, but also the second metal film 48 forming the projection 54 is made of a titanium nitride film (TiN film).
Since the semiconductor device is directly connected to the first metal film 44 via the connection hole 64 formed in the semiconductor device 46, the electrical resistance between the lower wiring 52 and the upper wiring 62 can be reduced, and a semiconductor device with low power consumption can be realized. can do.
【００３６】[0036]
【発明の効果】以上に説明したように、本発明の第１に
よれば、下層配線に凸部を形成するとともに、この凸部
の上部に上層配線を形成して凸部を介して下層配線と上
層配線とを電気的に接続するようにしているため、コン
タクトホールを形成する必要がなく、配線ピッチを狭く
することができて、チップの小型化を図ることができ
る。As described above, according to the first aspect of the present invention, a convex portion is formed on the lower wiring, and an upper wiring is formed on the upper portion of the lower wiring to form the lower wiring via the convex portion. Since the wiring and the upper wiring are electrically connected, it is not necessary to form a contact hole, the wiring pitch can be narrowed, and the chip can be downsized.
【００３７】また、本発明の第２によれば、下層配線に
直接凸部を形成してこの凸部と上層配線とを接続したこ
とにより、配線ピッチを小さくできて半導体装置の小型
化を図ることができる。しかも、本発明第２において
は、凸部を形成する第２金属膜の上部に第２の高融点金
属膜または高融点金属化合物膜を設けているため、これ
が反射防止膜としての役割をなして凸部を形成するため
のフォトレジストによるマスクを形成する際に、ウエハ
からの反射光による影響を小さくすることができ、レチ
クルの正確な位置合わせが可能となってパターンの微細
加工をすることができ、半導体装置の集積度の向上、小
型化を図ることができる。さらに、第１金属膜と第２金
属膜との間に高融点金属膜または高融点金属化合物膜を
配置したことにより、例えば第１金属膜としてアルミニ
ウムやアルミニウム合金から形成した場合、これらの金
属膜のマイグレーションなどを防止して金属配線の寿命
を向上することができる。Further, according to the second aspect of the present invention, by forming a convex portion directly on the lower wiring and connecting the convex portion to the upper wiring, the wiring pitch can be reduced, and the semiconductor device can be downsized. be able to. Moreover, in the second aspect of the present invention, since the second high melting point metal film or the high melting point metal compound film is provided on the second metal film forming the projection, this serves as an antireflection film. When forming a photoresist mask to form the protrusions, the influence of the reflected light from the wafer can be reduced, and accurate positioning of the reticle can be performed, enabling fine processing of the pattern. Thus, the degree of integration and miniaturization of the semiconductor device can be improved. Further, by disposing a high melting point metal film or a high melting point metal compound film between the first metal film and the second metal film, for example, when the first metal film is formed from aluminum or an aluminum alloy, these metal films Migration can be prevented and the life of the metal wiring can be improved.
【００３８】そして、本発明の第３によれば、第２の発
明と同様の効果を得ることができるばかりでなく、凸部
と対応した部分の第１金属膜上の高融点金属膜または高
融点金属化合物膜を除去して第１金属膜と第２金属膜と
を直接接触するようにしたことにより、配線抵抗を小さ
くすることができ、消費電力の小さな半導体装置を得る
ことができる。According to the third aspect of the present invention, not only the same effects as in the second aspect of the invention can be obtained, but also the high melting point metal film or the high melting point metal on the portion of the first metal film corresponding to the projection. By removing the melting point metal compound film and bringing the first metal film and the second metal film into direct contact, wiring resistance can be reduced, and a semiconductor device with low power consumption can be obtained.
【図１】本発明の第１実施形態の工程説明図である。FIG. 1 is a process explanatory view of a first embodiment of the present invention.
【図２】本発明の第２実施形態の工程説明図である。FIG. 2 is a process explanatory view of a second embodiment of the present invention.
【図３】本発明の第３実施形態の工程説明図である。FIG. 3 is a process explanatory view of a third embodiment of the present invention.
【図４】従来の多層配線を有する半導体装置の製造工程
の説明図である。FIG. 4 is an explanatory diagram of a manufacturing process of a conventional semiconductor device having a multilayer wiring.
【図５】凸部の他の実施形態の説明図である。FIG. 5 is an explanatory view of another embodiment of the projection.
１０ 絶縁膜 ３２ ダミーパターン ３４ 絶縁層 ３６、５２ 下層配線 ３８、５６ 層間絶縁膜 ４０、５４ 凸部 ４２、６２ 上層配線 ４４ 第１金属膜 ４６ 第１の高融点金属膜または高融点金属化
合物膜 ４８ 第２金属膜 ５０ 第２の高融点金属膜または高融点金属化
合物膜 ５８ 第３金属膜 ６０ 第３の高融点金属膜または高融点金属化
合物膜Reference Signs List 10 insulating film 32 dummy pattern 34 insulating layer 36, 52 lower wiring 38, 56 interlayer insulating film 40, 54 convex part 42, 62 upper wiring 44 first metal film 46 first high melting point metal film or high melting point metal compound film 48 Second metal film 50 Second refractory metal film or refractory metal compound film 58 Third metal film 60 Third refractory metal film or refractory metal compound film
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH04 HH08 HH09 HH18 HH19 HH28 JJ01 JJ04 JJ08 JJ09 JJ18 JJ19 JJ28 JJ33 KK04 KK08 KK09 KK18 KK19 KK28 KK33 MM05 NN03 NN13 NN19 PP15 QQ02 QQ08 QQ11 QQ48 RR04 SS15 VV01 WW02 XX03 XX05 XX09 XX33 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) XX33
Claims (10)
電性膜を成膜してダミーパターンを形成する工程と、前
記ダミーパターンと前記絶縁膜とを覆って絶縁層を形成
する工程と、前記絶縁層を覆って導電性膜を成膜して前
記ダミーパターンとの対応位置に凸部を有する下層配線
を形成する工程と、前記下層配線と絶縁層とを覆って層
間絶縁膜を形成する工程と、前記層間絶縁膜を平坦化し
て前記下層配線の凸部を露出させる工程と、露出させた
前記凸部と前記層間絶縁膜とを覆って導電性膜を成膜
し、前記凸部に接続させた上層配線を形成する工程とを
有することを特徴とする半導体装置の製造方法。A step of forming a dummy pattern by forming a conductive film on an insulating film formed on a semiconductor substrate; and forming an insulating layer covering the dummy pattern and the insulating film. Forming a conductive film over the insulating layer to form a lower wiring having a protrusion at a position corresponding to the dummy pattern; and forming an interlayer insulating film over the lower wiring and the insulating layer. Performing a step of: flattening the interlayer insulating film to expose a convex portion of the lower wiring; and forming a conductive film covering the exposed convex portion and the interlayer insulating film; Forming an upper layer wiring connected to the semiconductor device.
同じ材質によって形成してあることを特徴とする請求項
１に記載の半導体装置の製造方法。2. The method according to claim 1, wherein the dummy pattern is formed of the same material as the lower layer wiring.
８００ｎｍであることを特徴とする請求項１または２に
記載の半導体装置の製造方法。3. The dummy pattern has a height of 400 to 400.
The method according to claim 1, wherein the thickness is 800 nm.
は、アルミニウムまたはアルミニウム合金もしくは多結
晶シリコンからなることを特徴とする請求項１ないし３
のいずれかに記載の半導体装置の製造方法。4. The semiconductor device according to claim 1, wherein the dummy pattern and the lower wiring are made of aluminum, an aluminum alloy, or polycrystalline silicon.
The method for manufacturing a semiconductor device according to any one of the above.
１金属膜を形成する工程と、 前記第１金属膜の上部に第１の高融点金属膜または高融
点金属化合物膜を形成する工程と、 前記第１の高融点金属膜または高融点金属化合物膜の上
部に第２金属膜を形成する工程と、 前記第２金属膜の上部に第２の高融点金属膜または高融
点金属化合物膜を形成する工程と、 前記第２の高融点金属膜または高融点金属化合物膜と前
記第２金属膜と前記第１の高融点金属膜または高融点金
属化合物膜と前記第１金属膜とをエッチングして下層配
線を形成する工程と、 前記第２の高融点金属膜または高融点金属化合物膜と前
記第２金属膜とをエッチングして前記下層配線の所定位
置に第２金属膜と前記第２の高融点金属膜または高融点
金属化合物膜とからなる凸部を形成する工程と、 前記凸部を含む前記下層配線と前記絶縁層とを覆って層
間絶縁膜を形成する工程と、 前記層間絶縁膜を平坦化して前記凸部を露出させる工程
と、 露出させた前記凸部と前記層間絶縁膜とを覆って第３金
属膜を形成する工程と、 前記第３金属膜の上部に第３の高融点金属膜または高融
点金属化合物膜を形成する工程と、 前記第３の高融点金属膜または高融点金属化合物膜と前
記第３金属膜とをエッチングして前記凸部に接続した上
層配線を形成する工程と、 を有することを特徴とする半導体装置の製造方法。5. A step of forming a first metal film on an insulating layer formed on a semiconductor substrate; and forming a first refractory metal film or a refractory metal compound film on the first metal film. Forming a second metal film on the first high melting point metal film or the high melting point metal compound film; and forming a second high melting point metal film or the high melting point metal compound on the second metal film. Forming a film; and forming the second refractory metal film or refractory metal compound film, the second metal film, the first refractory metal film or refractory metal compound film, and the first metal film. Forming a lower wiring by etching; etching the second refractory metal film or refractory metal compound film and the second metal film to form a second metal film and the second metal film at predetermined positions of the lower wiring; 2 high refractory metal film or refractory metal compound film Forming a portion, forming an interlayer insulating film covering the lower wiring including the projecting portion and the insulating layer, flattening the interlayer insulating film to expose the projecting portion, Forming a third metal film covering the raised protrusions and the interlayer insulating film; and forming a third refractory metal film or a refractory metal compound film on the third metal film. Etching the third refractory metal film or refractory metal compound film and the third metal film to form an upper wiring connected to the projection. Production method.
１金属膜を形成する工程と、 前記第１金属膜の上部に第１の高融点金属膜または高融
点金属化合物膜を形成する工程と、 前記第１の高融点金属膜または高融点金属化合物膜の所
定位置をエッチングして第１の高融点金属膜または高融
点金属化合物膜を貫通した接続孔を形成する工程と、 前記接続孔と前記第１の高融点金属膜または高融点金属
化合物膜とを覆って第２金属膜を形成する工程と、 前記第２金属膜の上部に第２の高融点金属膜または高融
点金属化合物膜を形成する工程と、 前記第２の高融点金属膜または高融点金属化合物膜と前
記第２金属膜と前記第１の高融点金属膜または高融点金
属化合物膜と前記第１金属膜とをエッチングし、前記接
続孔を含む領域に下層配線を形成する工程と、 前記第２の高融点金属膜または高融点金属化合物膜と前
記第２金属膜とをエッチングして前記接続孔を含んだ位
置に第２金属膜と前記第２の高融点金属膜または高融点
金属化合物膜とからなる凸部を形成する工程と、 前記凸部を含む前記下層配線と前記絶縁層とを覆って層
間絶縁膜を形成する工程と、 前記層間絶縁膜を平坦化して前記凸部を露出させる工程
と、 露出させた前記凸部と前記層間絶縁膜とを覆って第３金
属膜を形成する工程と、 前記第３金属膜の上部に第３の高融点金属膜または高融
点金属化合物膜を形成する工程と、 前記第３の高融点金属膜または高融点金属化合物膜と前
記第３金属膜とをエッチングして前記凸部と接続した上
層配線を形成する工程と、 を有することを特徴とする半導体装置の製造方法。6. A step of forming a first metal film on an insulating layer formed on a semiconductor substrate, and forming a first refractory metal film or a refractory metal compound film on the first metal film. Forming a connection hole penetrating the first refractory metal film or refractory metal compound film by etching a predetermined position of the first refractory metal film or refractory metal compound film; Forming a second metal film covering the hole and the first refractory metal film or refractory metal compound film; and forming a second refractory metal film or refractory metal compound on the second metal film. Forming a film; and forming the second refractory metal film or refractory metal compound film, the second metal film, the first refractory metal film or refractory metal compound film, and the first metal film. Etching to form lower wiring in the area including the connection hole And etching the second refractory metal film or refractory metal compound film and the second metal film to form a second metal film and the second refractory metal film at positions including the connection holes. A step of forming a convex portion made of a refractory metal compound film; a step of forming an interlayer insulating film covering the lower wiring including the convex portion and the insulating layer; and planarizing the interlayer insulating film. Exposing the convex portion, forming a third metal film covering the exposed convex portion and the interlayer insulating film, and forming a third refractory metal film on the third metal film. Forming a high-melting metal compound film; etching the third high-melting metal film or the high-melting metal compound film and the third metal film to form an upper wiring connected to the projection; A method for manufacturing a semiconductor device, comprising:
属化合物膜と第２の高融点金属膜または高融点金属化合
物膜と第３の高融点金属膜または高融点金属化合物膜と
は、チタン合金またはチタン化合物からなることを特徴
とする請求項５または６に記載の半導体装置の製造方
法。7. The first refractory metal film or refractory metal compound film, the second refractory metal film or refractory metal compound film, and the third refractory metal film or refractory metal compound film, 7. The method of manufacturing a semiconductor device according to claim 5, comprising a titanium alloy or a titanium compound.
属化合物膜は、厚さが１５〜２００ｎｍであることを特
徴とする請求項５ないし７のいずれかに記載の半導体装
置の製造方法。8. The method according to claim 5, wherein the first refractory metal film or the refractory metal compound film has a thickness of 15 to 200 nm. .
属化合物膜と前記第３の高融点金属膜または高融点金属
化合物膜とは、厚さが１５〜１００ｎｍであることを特
徴とする請求項５ないし８のいずれかに記載の半導体装
置の製造方法。9. The method according to claim 1, wherein the second refractory metal film or refractory metal compound film and the third refractory metal film or refractory metal compound film have a thickness of 15 to 100 nm. A method for manufacturing a semiconductor device according to claim 5.
部の第２の高融点金属膜または高融点金属化合物膜が露
出したのち、第２の高融点金属膜または高融点金属化合
物膜を除去して第２金属膜を露出させる工程を含むこと
を特徴とする請求項５ないし９のいずれかに記載の半導
体装置の製造方法。10. The step of exposing the convex portion includes exposing a second high melting point metal film or a high melting point metal compound film after exposing the second high melting point metal film or the high melting point metal compound film of the convex portion. 10. The method of manufacturing a semiconductor device according to claim 5, further comprising a step of exposing the second metal film by removing.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11031401A JP2000232156A (en) | 1999-02-09 | 1999-02-09 | Manufacture of semiconductor device |
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| JP11031401A JP2000232156A (en) | 1999-02-09 | 1999-02-09 | Manufacture of semiconductor device |
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| JP2000232156A true JP2000232156A (en) | 2000-08-22 |
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|---|---|---|---|
| JP11031401A Withdrawn JP2000232156A (en) | 1999-02-09 | 1999-02-09 | Manufacture of semiconductor device |
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| Country | Link |
|---|---|
| JP (1) | JP2000232156A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006308544A (en) * | 2005-03-29 | 2006-11-09 | Yamaha Corp | Magnetic sensor and method of manufacturing same |
| WO2007138765A1 (en) * | 2006-05-29 | 2007-12-06 | Alps Electric Co., Ltd. | Manufacturing method of multilayer wiring substrate, and multilayer wiring substrate |
| US8178361B2 (en) | 2005-03-17 | 2012-05-15 | Yamaha Corporation | Magnetic sensor and manufacturing method therefor |
-
1999
- 1999-02-09 JP JP11031401A patent/JP2000232156A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US9054028B2 (en) | 2005-03-17 | 2015-06-09 | Yamaha Corporation | Magnetic sensor and manufacturing method therefor |
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