JPH06348859A - Stereoscopic picture processor - Google Patents
Stereoscopic picture processorInfo
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- JPH06348859A JPH06348859A JP14072593A JP14072593A JPH06348859A JP H06348859 A JPH06348859 A JP H06348859A JP 14072593 A JP14072593 A JP 14072593A JP 14072593 A JP14072593 A JP 14072593A JP H06348859 A JPH06348859 A JP H06348859A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、立体を表現した３次
元画像において、半透明な立体を表示する立体画像処理
装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a stereoscopic image processing apparatus for displaying a translucent solid in a three-dimensional image representing the solid.
【０００２】[0002]
【従来の技術】ＣＲＴデイスプレイ等の２次元（平面）
表示装置に３次元立体図形を透視変換処理、遠近処理等
によって表示する場合に、スキャンラインアルゴリズム
を使用し、屈折を無視して半透明の物体を表示する方法
が知られている。このアルゴリズムの手法としては、そ
の濃淡づけの計算が、次の数式１に基づいて行われる。2. Description of the Related Art Two-dimensional (plane) such as CRT display
A method of displaying a semi-transparent object by ignoring refraction by using a scan line algorithm is known when a three-dimensional solid figure is displayed on a display device by perspective conversion processing, perspective processing, or the like. As a method of this algorithm, the shading calculation is performed based on the following mathematical formula 1.
【０００３】[0003]
【数１】Ｉ＝ＫＩ1＋（１−Ｋ）Ｉ２ ここで、 Ｋ ：透明係数 Ｉ1：ポリゴン色 Ｉ2：半透明ポリゴン色 である。## EQU1 ## I = KI 1 + (1-K) I 2 where, K: transparency coefficient I 1 : polygon color I 2 : semi-transparent polygon color.
【０００４】一方、表示される各多面体(ポリゴン)に模
様を付加するいわゆるマッピング処理を行う画像処理装
置が提案されている。（特願平３−２５４５７３号参
照）On the other hand, an image processing apparatus has been proposed which performs so-called mapping processing for adding a pattern to each displayed polyhedron (polygon). (See Japanese Patent Application No. 3-254573)
【０００５】この画像処理装置によれば、ポリゴンの外
形の変化に対応して、ポリゴン内部に付加する模様を変
化させ、ポリゴンに模様を付加することができる。According to this image processing apparatus, the pattern to be added inside the polygon can be changed according to the change in the outer shape of the polygon, and the pattern can be added to the polygon.
【０００６】[0006]
【０００７】しかしながら、ポリゴン内部に模様等を付
加する従来の画像処理装置においては、半透明のポリゴ
ンであっても単色に塗りつぶす処理しかできず、半透明
ポリゴンのリアルな表示ができないという問題があっ
た。However, in the conventional image processing apparatus that adds a pattern or the like to the inside of a polygon, even a semi-transparent polygon can only be painted in a single color, and there is a problem that the semi-transparent polygon cannot be displayed realistically. It was
【０００８】この発明は上述した従来の問題に鑑みなさ
れたものにして、ポリゴン面に模様が付加されたものと
単一色半透明ポリゴンの表示を高速に且つ同時に行うこ
とができる立体画像処理装置を提供することを目的とす
る。The present invention has been made in view of the above-mentioned conventional problems, and provides a stereoscopic image processing apparatus capable of simultaneously displaying a polygonal surface with a pattern and a single color semi-transparent polygon at high speed. The purpose is to provide.
【０００９】[0009]
【課題を解決するための手段】この発明の立体画像処理
装置は、ポリゴンを構成するＸ，Ｙの端点情報及びポリ
ゴン面に付与する模様の基本パターンの領域を示す内部
パターン端点情報を格納する第１メモリと、各ポリゴン
の法線ベクトル群及び各ポリ係数を格納する第２メモリ
と、第１メモリからの各端点情報を幾何変換する幾何変
換装置と、法線ベクトル群と光線ベクトル及び視線ベク
トルからポリゴンの半透明状態を示す半透明係数値を算
出する半透明係数処理装置と、上記幾何変換装置からの
各端点情報に基づいて、ポリゴン外形のアドレス情報、
内部パターン端点情報及び半透明係数処理装置からの半
透明係数値を、スキャンラインごとにポリゴン外形部分
の情報にそれぞれ変換する外形処理装置と、上記外形処
理装置にて算出された対向する２辺間の各アドレス情報
を演算し、ポリゴン内部の内部パターン情報及び半透明
係数値の各情報を算出する内部描画処理装置と、上記基
本パターンのルックアップテーブルを構成する内部パタ
ーンメモリと、上記内部描画処理装置から与えられる情
報に基づき上記内部パターンメモリをアクセスし、この
メモリから得られる色値と半透明係数値を乗算し、半透
明ポリゴンの画像データ及び半透明ポリゴンを通したポ
リゴンの画像データを出力する半透明処理装置と、この
半透明処理装置からの画像データを表示する表示装置
と、を備えて成る。A stereoscopic image processing apparatus according to the present invention stores end point information of X and Y constituting a polygon and internal pattern end point information indicating an area of a basic pattern of a pattern to be given to a polygon surface. One memory, a second memory for storing a normal vector group of each polygon and each poly coefficient, a geometric conversion device for geometrically converting each end point information from the first memory, a normal vector group, a ray vector and a line-of-sight vector A translucent coefficient processing device for calculating a translucent coefficient value indicating the translucent state of the polygon from the polygon transmissive coefficient information, and address information of the polygon outline based on each end point information from the geometric conversion device,
An outline processing device that converts the internal pattern end point information and the semitransparent coefficient value from the semitransparent coefficient processing device into polygon outline part information for each scan line, and between two opposing sides calculated by the outline processing device. Internal drawing processing device that calculates each address information of the inside of the polygon and calculates each information of the internal pattern information inside the polygon and each information of the translucency coefficient value, an internal pattern memory forming a lookup table of the basic pattern, and the internal drawing processing The internal pattern memory is accessed based on the information given from the device, the color value obtained from this memory is multiplied by the semitransparent coefficient value, and the image data of the semitransparent polygon and the image data of the polygon passing through the semitransparent polygon are output. And a display device for displaying image data from the semi-transparent processing device.
【００１０】[0010]
【作用】この発明は、各ポリゴン端点に模様のためのマ
ッピングのＸ，Ｙアドレスとポリゴンの半透明状態を示
す半透明係数情報を持たせ、そのマッピングのＸ，Ｙア
ドレスと半透明係数情報に基づいて算出した透明係数に
より、半透明ポリゴンの色を示す画像データと半透明ポ
リゴンを通したポリゴンの画像データを同時に補間する
ことにより、高速にマッピングと半透明感を与えて、Ｃ
ＲＴにリアルタイムに表示することができる。According to the present invention, each polygon end point is provided with the X and Y addresses of the mapping for the pattern and the semitransparent coefficient information indicating the semitransparent state of the polygon, and the X and Y addresses and the semitransparent coefficient information of the mapping are provided. Based on the transparency coefficient calculated based on the above, the image data showing the color of the semi-transparent polygon and the image data of the polygon that has passed through the semi-transparent polygon are simultaneously interpolated to give high-speed mapping and a semi-transparent feeling.
It can be displayed in real time on the RT.
【００１１】[0011]
【実施例】以下、この発明の実施例につき図面を参照し
て説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１２】図１はこの発明を用いた疑似３次元画像処
理装置の全体構成を示すブロック図であり、この装置は
例えば、レーシングゲームや飛行機の操縦シュミレーシ
ョン等のゲーム用機器に用いて好適な一例が示されてい
る。図１に従いこの発明の全体構成につき説明する。FIG. 1 is a block diagram showing the overall structure of a pseudo three-dimensional image processing apparatus using the present invention. This apparatus is an example suitable for use in a game machine such as a racing game or an airplane control simulation. It is shown. The overall configuration of the present invention will be described with reference to FIG.
【００１３】この実施例においては、各種条件のシュミ
レーション画像を複数のポリゴン情報として、ポリゴン
端点メモリ１に端点情報がＸ，Ｙ，Ｚ座標値として与え
られる。更にこのポリゴン端点メモリ１には、ポリゴン
面に付与する模様の基本パターンのマッピングパターン
領域を示す端点情報が格納される。In this embodiment, simulation images under various conditions are given as a plurality of polygon information, and the end point information is given to the polygon end point memory 1 as X, Y, Z coordinate values. Further, the polygon end point memory 1 stores end point information indicating a mapping pattern area of a basic pattern of a pattern to be given to a polygon surface.
【００１４】また、各ポリゴン端点の法線ベクトル値
（ＮＸ，ＮＹ，ＮＺ）はポリゴン法線メモリ２に格納さ
れている。このベクトルメモリ２には、更に各ポリゴン
の面法線と視線ベクトルの関係係数（Ｋ1）、光線ベク
トルと面法線の関係係数（Ｋ2）の環境光などによる透
明係数（Ｋ3）を格納している。これら各データは半透
明係数処理装置５に与えられる。Further, the normal vector value (NX, NY, NZ) of each polygon end point is stored in the polygon normal memory 2. The vector memory 2 further stores a coefficient of relation (K 1 ) between the surface normal and the line-of-sight vector of each polygon and a coefficient of transparency (K 3 ) of the relationship coefficient (K 2 ) between the ray vector and the surface normal due to ambient light. Is stored. Each of these data is given to the semitransparent coefficient processing device 5.
【００１５】ＣＰＵは、あらゆる立体物（オブジェク
ト）を複数のポリゴンの集合体として表現し、このポリ
ゴンの各端点を示す端点情報を読み出し、ハンドルアク
セス等で構成された操作部（図示しない）の操作内容に
基づいて変換された電気信号に従いこの状況に応じた状
況データを演算し、幾何変換装置３及び半透明係数処理
装置５に夫々データを与える。The CPU represents all three-dimensional objects (objects) as an aggregate of a plurality of polygons, reads out end point information indicating each end point of this polygon, and operates an operation unit (not shown) constituted by handle access or the like. The situation data corresponding to this situation is calculated according to the electric signal converted based on the content, and the data is given to the geometric conversion device 3 and the semitransparent coefficient processing device 5, respectively.
【００１６】幾何変換装置３は、ＣＰＵからの命令に従
い各種ポリゴンデータを参照しながら、ポリゴン端点メ
モリ１から各ポリゴンの端点情報をデータを読み出し、
ポリゴンの端点の値を視線方向に回転する視野変換、透
視投影変換により各ポリゴンの端点座標を幾何変換し、
そのＸ，Ｙの２次元のスクリーンデータをスクリーンメ
モリ４に与える。また、ポリゴン中心の視野変換された
代表値、すなわち、そのポリゴンの視点からの距離の代
表値（Ｚ値）を決定し、そのデータをスクリーンメモリ
４に与える。The geometric transformation device 3 reads the end point information of each polygon from the polygon end point memory 1 while referring to various polygon data in accordance with a command from the CPU,
Geometrically transform the end point coordinates of each polygon by the field of view transformation that rotates the value of the end point of the polygon in the direction of the line of sight and perspective projection transformation,
The two-dimensional screen data of X and Y is given to the screen memory 4. Further, a field-converted representative value of the center of the polygon, that is, a representative value (Z value) of the distance from the viewpoint of the polygon is determined, and the data is given to the screen memory 4.
【００１７】半透明係数処理装置５は、ポリゴン法線メ
モリ２より読み出したポリゴン接点の法線ベクトル値に
対して半透明係数演算を行い、ポリゴン端点の半透明係
数値を算出し、このポリゴン端点の半透明係数値を半透
明係数メモリ６に与える。この半透明係数処理装置５の
詳細については後述する。The semitransparent coefficient processing unit 5 performs a semitransparent coefficient operation on the normal vector value of the polygon contact point read from the polygon normal line memory 2 to calculate the semitransparent coefficient value of the polygon end point, and the polygon end point is calculated. The semitransparent coefficient value of is given to the semitransparent coefficient memory 6. Details of the semitransparent coefficient processing device 5 will be described later.
【００１８】外形処理装置７は、スクリーンメモリ４か
らのポリゴンを構成する各辺の端点、すなわちＸの始点
アドレス（ＸＳ）、終点アドレス（ＸＥ）、及びＹの始
点アドレス（ＹＳ）、終点アドレス（ＹＥ）、並びに、
基本パターンを構成するマッピングパターンの始点アド
レス（ＭＸＳ）、Ｘ終点アドレス（ＭＸＥ）、Ｙ始点ア
ドレス（ＭＹＳ）、Ｙ終点アドレス（ＭＹＥ）を取り込
むと共に、半透明係数メモリ６から半透明係数値データ
（ＴＰＳ，ＴＰＥ）を取り込む。The outer shape processing device 7 is an end point of each side forming the polygon from the screen memory 4, that is, an X start point address (XS), an end point address (XE), and a Y start point address (YS) and an end point address ( YE), and
The start point address (MXS), the X end point address (MXE), the Y start point address (MYS), and the Y end point address (MYE) of the mapping pattern forming the basic pattern are fetched, and the translucent coefficient value data ( TPS, TPE).
【００１９】そして、この外形処理装置７は、ポリゴン
の外形処理のために、各辺の外形端点情報、マッピング
パターンのアドレス及び半透明係数値を補間しながら算
出し、その算出した各データをフレームメモリ８に与え
る。この外形処理装置７の詳細については、後述する。Then, the contour processing device 7 calculates the contour edge information of each side, the address of the mapping pattern, and the translucency coefficient value by interpolating the contour data of the polygon, and calculates each calculated data as a frame. It is given to the memory 8. Details of the outer shape processing device 7 will be described later.
【００２０】そして、フレームメモリ８には、外形処理
装置７より与えられた各データ、すなわち、水平ライン
（スキャンライン）ごとにポリゴンの左辺Ｘ、右辺Ｘの
値と左辺のマッピングメモリアドレス、右辺のマッピン
グメモリアドレスと左辺の半透明係数値、右辺の半透明
係数値が夫々格納されている。Then, in the frame memory 8, each data given from the contour processing device 7, that is, the value of the left side X and the right side X of the polygon and the mapping memory address of the left side of the polygon for each horizontal line (scan line), the right side of the polygon. The mapping memory address, the semitransparent coefficient value on the left side, and the semitransparent coefficient value on the right side are stored respectively.
【００２１】フレームメモリ８に格納されている各デー
タは内部描画処理装置９へ与えられ、内部描画処理装置
９にて、ポリゴン内部の各データを補間する。この内部
描画処理装置９の詳細については、後述する。Each data stored in the frame memory 8 is given to the internal drawing processing device 9, and the internal drawing processing device 9 interpolates each data inside the polygon. Details of the internal drawing processing device 9 will be described later.
【００２２】内部描画処理装置９にて補間された、ポリ
ゴン内部の各データが半透明処理装置１１に与えられ
る。この半透明処理装置１１には、マッピングパターン
のルックアップテーブルアドレスが格納されたマッピン
グパターンメモリ１０からのアドレスデータと内部描画
処理装置９からのデータが与えられる。Each data inside the polygon interpolated by the internal drawing processor 9 is given to the semi-transparent processor 11. Address data from the mapping pattern memory 10 in which the look-up table address of the mapping pattern is stored and data from the internal drawing processing device 9 are given to the semi-transparent processing device 11.
【００２３】半透明処理装置１１では内部描画処理装置
９から与えられるマッピングパターンメモリアドレスと
半透明係数値と、マッピングパターンメモリ１０からの
ルックアップテーブルアドレスにより、色値を算出し、
色値と半透明係数値と乗算し、半透明処理されたまたは
不透明の画像データをＣＲＴ１２に転送し、ＣＲＴ１２
にてその画像を表示する。The semi-transparent processing device 11 calculates a color value from the mapping pattern memory address and the semi-transparent coefficient value provided from the internal drawing processing device 9 and the look-up table address from the mapping pattern memory 10.
The color value and the translucency coefficient value are multiplied, and the translucent processed or opaque image data is transferred to the CRT 12.
To display the image.
【００２４】図２は上記半透明係数処理装置の構成を示
すブロック図、図３は半透明係数処理装置における半透
明係数演算回路の構成を示すブロック図、図５は上記外
形処理装置の構成を示すブロック図、図６は内部描画処
理装置の構成を示すブロック図、図７は半透明処理装置
の構成を示すブロック図である。FIG. 2 is a block diagram showing the configuration of the translucent coefficient processing device, FIG. 3 is a block diagram showing the configuration of the translucent coefficient calculation circuit in the translucent coefficient processing device, and FIG. 5 is the configuration of the outline processing device. 6 is a block diagram showing the configuration of an internal drawing processing device, and FIG. 7 is a block diagram showing the configuration of a semi-transparent processing device.
【００２５】次に、この発明の実施例における半透明係
数処理装置５につき図２及び図３を参照して説明する。Next, the semi-transparent coefficient processing device 5 according to the embodiment of the present invention will be described with reference to FIGS.
【００２６】半透明係数処理装置５は、ポリゴン法線メ
モリ２から、法線ベクトル値、面法線と視線ベクトルの
関係係数（Ｋ1 ）、光線ベクトルと面法線の関係係数
（Ｋ2）、環境光による透明係数（Ｋ3 ）を夫々読み出
し、読み出された各データはメモリインターフェース５
１に一旦格納される。ポリゴン法線メモリ２のアクセス
は、アドレス生成回路５２にて生成されたアドレスによ
って行われ、メモリ２により夫々データが読み出され
る。The semitransparent coefficient processing device 5 receives from the polygon normal memory 2 normal vector values, relational coefficients (K 1 ) between surface normals and line-of-sight vectors, and relational coefficients (K 2 ) between ray vectors and surface normals. , The transparency coefficient (K 3 ) due to ambient light is read out, and each read data is stored in the memory interface 5
It is temporarily stored in 1. The polygon normal memory 2 is accessed by the address generated by the address generating circuit 52, and the data is read by the memory 2, respectively.
【００２７】メモリインターフェース５１に格納された
データは、裏面処理回路５７及び半透明係数演算回路５
８にそれぞれ与えられ、コントローラ５０は数２式に従
った計算式に基づいて演算処理を行う半透明係数演算回
路５７を制御する。この半透明係数演算回路の構成例を
図４に、裏面処理回路５７の構成例を図５に夫々示し、
詳細については後述する。The data stored in the memory interface 51 is the back surface processing circuit 57 and the semitransparent coefficient calculation circuit 5.
8, and the controller 50 controls the semitransparent coefficient calculation circuit 57 that performs calculation processing based on the calculation formula according to the equation (2). FIG. 4 shows an example of the configuration of the semitransparent coefficient calculation circuit, and FIG.
Details will be described later.
【００２８】[0028]
【数２】 [Equation 2]
【００２９】裏面処理回路５７は、メモリーインターフ
ェース５１から裏面処理し与えられたデータとポリゴン
面法線ベクトルとベクトル回転回路５５にて回転演算処
理された視線ベクトルとの内積に基づいてそのポリゴン
が表に現れるポリゴンか、裏に隠れるポリゴン、即ち、
そのポリゴンが可視か不可視か判定し、その結果をコン
トローラ５０に出力する。コントローラ６１は表に現れ
るポリゴンに対してのみ、半透明係数演算を行うよう
に、半透明係数演算回路５８を制御する。The back surface processing circuit 57 displays the polygon based on the inner product of the data processed by the back surface processing from the memory interface 51, the polygon surface normal vector, and the line-of-sight vector rotated and processed by the vector rotation circuit 55. Polygons that appear in or hidden behind, that is,
It is determined whether the polygon is visible or invisible, and the result is output to the controller 50. The controller 61 controls the semitransparent coefficient calculation circuit 58 so that the semitransparent coefficient calculation is performed only on the polygons appearing in the table.
【００３０】ところで、立体物体（オブジェクト）を例
えば時計回りにθだけ回転させたとき、オブジェクトの
ある点の法線ベクトルｎはｎ’の位置に移動するのに対
し、視線ベクトル、光線ベクトルは移動しない。このた
め視線ベクトル、光線ベクトルとで新たな半透明係数の
計算を行う必要がある。この時、法線ベクトルは多数存
在するので、この回転移動した法線ベクトルを演算する
とした場合、大規模な回路が必要となる。By the way, when a three-dimensional object (object) is rotated clockwise by, for example, θ, the normal vector n at a certain point of the object moves to the position n ', whereas the line-of-sight vector and the ray vector move. do not do. Therefore, it is necessary to calculate a new translucency coefficient with the line-of-sight vector and the ray vector. At this time, since there are many normal vectors, a large-scale circuit is required to calculate the rotationally moved normal vector.
【００３１】ところが、光線ベクトル及び視線ベクトル
を反時計回りに−θだけ回転させたベクトルとオブジェ
クト回転前の法線ベクトルとで求めた半透明係数が法線
ベクトルを回転演算させて視線ベクトル及び光線ベクト
ルとで算出した半透明係数と同じになる。このため、こ
の実施例の半透明係数処理装置５は法線ベクトルに回転
処理演算を行うのではなく視線ベクトル及び光線ベクト
ルに逆回転処理演算を行い、半透明係数を求めるように
構成している。However, the translucency coefficient obtained by the vector obtained by rotating the light ray vector and the line-of-sight vector counterclockwise by −θ and the normal vector before the object rotation rotates the normal line vector to calculate the line-of-sight vector and the light line. It becomes the same as the translucency coefficient calculated with the vector. For this reason, the translucent coefficient processing device 5 of this embodiment is configured so as to obtain the translucent coefficient by performing not the rotation processing operation on the normal vector but the inverse rotation processing operation on the line-of-sight vector and the ray vector. .
【００３２】ＣＰＵよりオブジェクトの回転角度（Ｘ
θ、Ｙθ、Ｚθ）が入力されると、視線ベクトルはベク
トル回転回路５５にてＸ，Ｙ，Ｚ方向に（Ｘθ、Ｙθ、
Ｚθ）だけ逆回転処理が行われる。すなわち、視線ベク
トルはレジスタ５３に一旦格納され、ベクトル回転回路
５５のＹ回転演算器５５ａにて、Ｙ方向にＹθ逆回転演
算が行われ、Ｘ回転演算器５５ｂに送られる。The rotation angle (X
When θ, Yθ, Zθ) is input, the line-of-sight vector is (Xθ, Yθ,
The reverse rotation process is performed only for Zθ). That is, the line-of-sight vector is temporarily stored in the register 53, the Y rotation calculator 55a of the vector rotation circuit 55 performs Yθ reverse rotation calculation in the Y direction, and sends it to the X rotation calculator 55b.
【００３３】Ｘ回転演算器５５ｂはＸ方向にＸθ逆回転
演算を行い、Ｚ回転演算器５５ｃにそのデータを送る。
Ｚ回転演算器５５ｃはＺ方向にＺθ逆回転演算を行い、
その演算結果をシェーディング演算回路５７に与える。The X rotation calculator 55b performs Xθ reverse rotation calculation in the X direction and sends the data to the Z rotation calculator 55c.
The Z rotation calculator 55c performs Zθ reverse rotation calculation in the Z direction,
The calculation result is given to the shading calculation circuit 57.
【００３４】また、光線ベクトルは、ベクトル回転回路
５６にてＸ，Ｙ，Ｚ方向に（Ｘθ、Ｙθ、Ｚθ）だけ逆
回転処理が行われる。すなわち、光線ベクトルはレジス
タ５３に一旦格納され、ベクトル回転回路の５６のＹ回
転演算器５６ａにて、Ｙ方向にＹθ逆回転演算が行わ
れ、Ｘ回転演算器５６ｂに送られるＸ回転演算器５６ｂ
はＸ方向にＸθ逆回転演算を行い、Ｚ回転演算器５６ｃ
にそのデータを送る。Further, the ray vector is inversely rotated in the X, Y, Z directions by (Xθ, Yθ, Zθ) in the vector rotation circuit 56. That is, the light ray vector is temporarily stored in the register 53, the Y rotation calculator 56a of the vector rotation circuit 56 performs Yθ reverse rotation calculation in the Y direction, and the X rotation calculator 56b is sent to the X rotation calculator 56b.
Performs Xθ reverse rotation calculation in the X direction, and Z rotation calculation unit 56c
Send the data to.
【００３５】Ｚ回転演算器５６ｃはＺ方向にＺθ逆回転
演算を行い、その演算結果を半透明係数演算回路５８に
与える。これら回転演算器は、各Ｘ，Ｙ，Ｚにおける各
ベクトルの座標係数（Ａ，Ｂ）に対してｓｉｎθ、ｃｏ
ｓθの乗算を行いそれぞれの乗算結果の差分をとり、θ
の逆回転演算を行う。The Z rotation calculator 56c performs Z.theta. Reverse rotation calculation in the Z direction and supplies the calculation result to the semitransparent coefficient calculation circuit 58. These rotation calculators use sin θ, co for the coordinate coefficients (A, B) of each vector in each X, Y, Z.
sθ is multiplied and the difference between the respective multiplication results is calculated.
The reverse rotation calculation of is performed.
【００３６】そして、ベクトル回転回路５５の処理結果
とベクトル回転回路５６の処理結果が半透明係数演算回
路５７に与えられる。半透明係数演算回路５７は、両処
理結果とベクトルメモリ２からの面法線と視線ベクトル
の関係係数（Ｋ1 ）、光線ベクトルと面法線の関係係数
（Ｋ2 ）、環境光等による透明係数（Ｋ3 ）により、半
透明係数を求める演算を行い、この算出した半透明の係
数をメモリインターフェイス５９に出力する。Then, the processing result of the vector rotation circuit 55 and the processing result of the vector rotation circuit 56 are given to the semitransparent coefficient calculation circuit 57. The semi-transparency coefficient calculation circuit 57 is a transparent coefficient due to the relational coefficient (K 1 ) between the surface normal and the line-of-sight vector (K 1 ), the relation coefficient between the ray vector and the surface normal (K 2 ) from both processing results and the vector memory 2. The coefficient (K 3 ) is used to calculate the translucency coefficient, and the calculated translucency coefficient is output to the memory interface 59.
【００３７】メモリインターフェース５９に格納された
半透明係数値は、アドレス生成回路６０にて生成された
アドレス値にて指定された半透明係数メモリ６の領域に
格納される。The translucent coefficient value stored in the memory interface 59 is stored in the area of the translucent coefficient memory 6 designated by the address value generated by the address generating circuit 60.
【００３８】この発明の裏面処理回路５７について、図
４に従い説明する。この裏面処理回路５７は、ポリゴン
面法線ベクトル（ＰＸ，ＰＹ，ＰＺ）と変換された視線
ベクトル（ＥＸ，ＥＹ，ＥＺ）との内積を取り、その
正，負をコントローラ５０に知らせるものである。即
ち、夫々３つの乗算器５７１，５７２，５７３の一方の
入力に法線ベクトルデータ（ＰＸ，ＰＹ，ＰＺ）が、ま
た乗算器５７１，５７２，５７３の他方の入力に変換さ
れた視線ベクトルデータ（ＥＸ，ＥＹ，ＥＺ）が与えら
れ、各乗算器で演算される。その演算結果が加算器５７
４に与えられ、加算器５７４にて各乗算器の演算結果が
加算され、正，負の出力がなされる。この加算器５７４
からの出力が正の場合には、ポリゴン面は表を向いてお
り、負の場合には裏を向いていると判断される。The back surface processing circuit 57 of the present invention will be described with reference to FIG. The back surface processing circuit 57 takes the inner product of the polygon surface normal vector (PX, PY, PZ) and the converted line-of-sight vector (EX, EY, EZ) and informs the controller 50 of the positive and negative values. . That is, the normal vector data (PX, PY, PZ) is input to one input of each of the three multipliers 571, 572 and 573, and the line-of-sight vector data (PX) is converted to the other input of each of the multipliers 571, 572 and 573 ( EX, EY, EZ) are given and calculated by each multiplier. The calculation result is the adder 57.
4 and the adder 574 adds the calculation results of the multipliers to produce positive and negative outputs. This adder 574
If the output from is positive, it is determined that the polygon surface is facing front, and if the output is negative, it is facing back.
【００３９】この発明の半透明係数演算回路５８につい
て、図３を参照して説明する。この発明の半透明係数演
算回路５８は、ポリゴン面法線ベクトル（ＮＸ，ＮＹ，
ＮＺ）と変換された視線ベクトル（ＥＸ，ＥＹ，ＥＺ）
との内積を取り、その内積値と、面法線と視線ベクトル
（ＮＸ．Ｎｙ，ＮＺ）と変換された光線ベクトル（Ｌ
Ｘ，ＮＹ，ＮＺ）と変換された光線ベクトル（ＬＸ，Ｌ
Ｙ，ＬＺ）との内積を取り、その内積と光の強さ及び面
法線と光線ベクトルの関係係数を乗算する。The semitransparent coefficient calculation circuit 58 of the present invention will be described with reference to FIG. The semi-transparent coefficient calculation circuit 58 of the present invention uses a polygon surface normal vector (NX, NY,
NZ) and the converted line-of-sight vector (EX, EY, EZ)
And the inner product value, the surface normal, the line-of-sight vector (NX.Ny, NZ), and the transformed ray vector (L
X, NY, NZ) and the converted ray vector (LX, L
Y, LZ), and multiply the inner product by the light intensity and the relation coefficient between the surface normal and the ray vector.
【００４０】そして、上記の乗算結果と環境光などによ
る透明係数（Ｋ3）を加算することにより透明係数
（Ｔ）を算出し、この算出値を半透明係数メモリ６に書
き込む。すなわち、それぞれ６つの乗算器５８１，５８
２，５８３，５８４，５８５，５８６の一方の入力に法
線ベクトルデータ（ＮＸ，ＮＹ，ＮＺ）が与えられる。
そして乗算器５８１，５８２，５８３の他方の入力には
光線ベクトルデータ（ＬＸ，ＬＹ，ＬＺ）が、乗算器５
８４，５８５，５８６の他方の入力には、視線ベクトル
データ（ＥＸ，ＥＹ，ＥＺ）が与えられ、各乗算器で演
算される。乗算器５８１，５８２，５８３の演算結果が
加算器５８７にて加算される。また、乗算器５８４、５
８５，５８６の演算結果が加算器５８８にて加算され
る。Then, the transparency coefficient (T) is calculated by adding the above multiplication result and the transparency coefficient (K 3 ) due to the ambient light, and the calculated value is written in the semitransparent coefficient memory 6. That is, each of the six multipliers 581 and 58
Normal vector data (NX, NY, NZ) is given to one input of 2, 583, 584, 585, 586.
The ray vector data (LX, LY, LZ) is input to the other inputs of the multipliers 581, 582 and 583.
The line-of-sight vector data (EX, EY, EZ) is given to the other input of 84, 585, 586, and is calculated by each multiplier. The calculation results of the multipliers 581, 582 and 583 are added by the adder 587. Also, the multipliers 584, 5
The calculation results of 85 and 586 are added by the adder 588.
【００４１】加算器５８７からの加算結果が乗算器５９
１の一方の入力に与えられ、この乗算器（ＸＳ）の他方
にはレジスタ５８９に格納されている係数値Ｋ1が与え
られ、乗算器５９１の加算器５８７の加算結果と係数値
Ｋ1が乗算され、その乗算結果が加算器５９３に与えら
れる。加算器５８８の加算結果が乗算器５９２の一方の
入力に与えられ、この乗算器５９２で加算器５８８の加
算結果と係数値Ｋ2が与えられ、乗算５９２で加算器５
８８の加算結果と係数値Ｋ2の乗算が行われ、この乗算
結果が加算器５９３に与えられる。加算器５９３には、
更に、レジスタ５９４に格納されている係数値Ｋ3が与
えられ、この加算器５９３から半透明係数が出力され
る。The addition result from the adder 587 is the multiplier 59.
The coefficient value K 1 stored in the register 589 is supplied to the other input of the multiplier (XS) 1 and the addition result of the adder 587 of the multiplier 591 and the coefficient value K 1 are given. Multiplication is performed, and the multiplication result is given to the adder 593. The addition result of the adder 588 is given to one input of the multiplier 592, the addition result of the adder 588 and the coefficient value K 2 are given by this multiplier 592, and the addition 592 is given by the multiplication 592.
The addition result of 88 and the coefficient value K 2 are multiplied, and the multiplication result is given to the adder 593. In the adder 593,
Further, the coefficient value K 3 stored in the register 594 is given, and the adder 593 outputs a semitransparent coefficient.
【００４２】次に、この実施例の半透明係数処理装置５
の動作を図８のフローチャートに基づいて、更に説明す
る。Next, the semitransparent coefficient processing device 5 of this embodiment
The operation will be further described based on the flowchart of FIG.
【００４３】半透明係数演算動作を開始すると、まず、
オブジェクトの回転角度Ｘθ，Ｙθ，ＺθがＣＰＵより
入力される（ステップＳ１）。そして、ベクトル回転回
路５６５６にて光線ベクトル（ＬＸ，ＬＹ，ＬＺ）をオ
ブジェクトの回転角度Ｘθ，Ｙθ，Ｚθだけ逆回転させ
る。（ステップＳ２）。When the semitransparent coefficient calculation operation is started, first,
The rotation angles Xθ, Yθ, Zθ of the object are input from the CPU (step S1). Then, the vector rotation circuit 5656 reversely rotates the light ray vector (LX, LY, LZ) by the rotation angles Xθ, Yθ, Zθ of the object. (Step S2).
【００４４】続いて、ベクトル回転回路５５にて視線ベ
クトル（ＥＸ，ＥＹ，ＥＺ）をオブジェクトの回転角度
Ｘθ，Ｙθ，Ｚθだけ逆回転させる。（ステップＳ
３）。Subsequently, the vector rotation circuit 55 reversely rotates the line-of-sight vector (EX, EY, EZ) by the rotation angles Xθ, Yθ, Zθ of the object. (Step S
3).
【００４５】そして、ベクトルメモリ２よりポリゴン面
法線ベクトル（ＰＸ，ＰＹ，ＰＺ）が読み出された後
（ステップＳ４）、関係係数（Ｋ1，Ｋ2，Ｋ3）が読み
出され（ステップＳ５）、ステップＳ６へ進む。Then, after the polygon surface normal vector (PX, PY, PZ) is read from the vector memory 2 (step S4), the relational coefficients (K 1 , K 2 , K 3 ) are read (step S4). S5), and proceeds to step S6.
【００４６】ステップＳ６において裏面処理回路５７に
て、ポリゴン面法線ベクトル（ＰＸ，ＰＹ，ＰＺ）と逆
回転演算された視線ベクトル（ＥＸ，ＥＹ，ＥＺ）との
内積が取られ、この内積値（ＩＮＮＥＲ）が０より大き
いか否か判断される（ステップＳ７）。内積値が正の場
合には、ポリゴン面は表を向いていると判断され、次の
動作のためにステップＳ８に進む。内積値が負の場合に
は、ポリゴン面は裏を向いていると判断され、以後の処
理は行わないため、ステップＳ４に戻り前述の動作を繰
り返す。In step S6, the back surface processing circuit 57 calculates the inner product of the polygon surface normal vector (PX, PY, PZ) and the inversely rotated line-of-sight vector (EX, EY, EZ), and the inner product value is obtained. It is determined whether (INNER) is greater than 0 (step S7). If the inner product value is positive, it is determined that the polygon surface is facing the front, and the process proceeds to step S8 for the next operation. If the inner product value is negative, it is determined that the polygonal surface faces the back, and the subsequent processing is not performed. Therefore, the process returns to step S4 and the above-described operation is repeated.
【００４７】ステップＳ８において、ポリゴン法線ベク
トル（ＮＸ，ＮＹ，ＮＺ）をポリゴン法線メモリ２より
読み出し、半透明係数演算回路５８にて法線ベクトル
（ＮＸ，ＮＹ，ＮＺ）と逆回転演算された視線ベクトル
（ＥＸ，ＥＹ，ＥＺ）との内積がとられる（ステップＳ
９）。In step S8, the polygon normal vector (NX, NY, NZ) is read from the polygon normal memory 2, and the semitransparent coefficient calculation circuit 58 performs reverse rotation calculation with the normal vector (NX, NY, NZ). The inner product with the line-of-sight vector (EX, EY, EZ) is calculated (step S
9).
【００４８】この内積値（ＩＮＮＮＥＲ）と関係係数Ｋ
1を乗算し、視線ベクトルの関係値（Ｐ１）を算出する
（ステップＳ１０）。The inner product value (INNNER) and the relation coefficient K
Multiply by 1 to calculate the relationship value (P1) of the line-of-sight vector (step S10).
【００４９】続いて、ステップＳ１１にて、ポリゴン法
線ベクトル（ＮＸ，ＮＹ，ＮＺ）と逆回転演算された光
線ベクトル（ＬＸ，ＬＹ，ＬＺ）との内積を求める。こ
の内積値（ＩＮＮＥＲ）と光線強度Ｌ１及び関係係数Ｋ
2を乗算し視線ベクトルとの関係値（Ｐ２）を算出する
（ステップＳ１２）。Then, in step S11, the inner product of the polygon normal vector (NX, NY, NZ) and the inversely rotated ray vector (LX, LY, LZ) is obtained. The inner product value (INNER), the light intensity L1 and the relation coefficient K
The relationship value (P2) with the line-of-sight vector is calculated by multiplying by 2 (step S12).
【００５０】そして、ステップＳ１３において、Ｐ１と
Ｐ２と関係係数Ｋ3を加算して、半透 明係数（Ｔ）を算
出する。Then, in step S13, the semitransparent coefficient (T) is calculated by adding P1 and P2 and the relationship coefficient K 3 .
【００５１】更に、ステップＳ１４にて、半透明係数
（Ｔ）を半透明係数メモリ６に書き込み、ステップＳ１
５にて、ポリゴンの全てのポリゴン端点の処理が終了し
たか否か判断され、処理していない場合には、前述のス
テップＳ８に戻り、前述の動作を繰り返す。また、処理
が終了すると、ステップＳ１６に進み、ステップＳ１６
にて全てのポリゴンの処理が終了したか否か判断され、
処理が終了していない場合にはステップＳ４に戻り、前
述の動作を繰り返す。Further, in step S14, the semitransparent coefficient (T) is written in the semitransparent coefficient memory 6, and step S1
In step 5, it is judged whether or not the processing of all the polygon end points of the polygon is completed. If not, the process returns to step S8 described above and the above-mentioned operation is repeated. When the processing is completed, the process proceeds to step S16 and step S16.
It is judged whether or not all polygons have been processed.
If the process is not completed, the process returns to step S4 and the above-described operation is repeated.
【００５２】ステップＳ１７にて、オブジェクト中のポ
リゴン全てに対して、処理が終了したか否か判断され、
処理していない場合には、前述のステップＳ１に戻り、
前述の動作を繰り返す。又、処理が終了すると、処理が
終了したと判断されると、この半透明係数処理装置５の
動作が終了する。In step S17, it is determined whether or not the processing has been completed for all polygons in the object.
If not, return to step S1 above,
The above operation is repeated. When the processing is finished, when it is determined that the processing is finished, the operation of the translucent coefficient processing device 5 is finished.
【００５３】つぎに、この発明の外形処理装置７、内部
描画処理装置９につき図４及び図５を参照して説明す
る。Next, the outer shape processing device 7 and the internal drawing processing device 9 of the present invention will be described with reference to FIGS. 4 and 5.
【００５４】この実施例においては、ポリゴンはスクリ
ーン端点座標（Ｘ，Ｙ）と、基本パターン、即ちマッピ
ングパターンの端点座標（ＭＸ，ＭＹ）及び半透明係数
値（ＴＰ）を持つことにより、図２６のようなポリゴン
面に基本パターンを変形させてマッピングすると共に、
そのポリゴン面に濃度を付加し、シェーディングを付加
するものである。In this embodiment, the polygon has the screen end point coordinates (X, Y) and the basic pattern, that is, the end point coordinates (MX, MY) of the mapping pattern and the semitransparent coefficient value (TP), so that FIG. While transforming the basic pattern on the polygon surface like
The density is added to the polygon surface and shading is added.
【００５５】まず、ポリゴン外形処理装置７にてポリゴ
ンの外形処理を行う。First, the polygon contour processing unit 7 performs polygon contour processing.
【００５６】この外形処理のためにＣＰＵにて、スクリ
ーンメモリ４より読み出された各辺のＸＹアドレスの始
点及び終点に基づいて、ポリゴンを構成する各辺のベク
トルが図２４に示すどの方向に属するかを判断し、その
ベクトルの方向に応じて、右辺又は左辺が決定される。For this outer shape processing, in the CPU, based on the start point and the end point of the XY address of each side read from the screen memory 4, the vector of each side forming the polygon is oriented in which direction shown in FIG. Whether it belongs or not is determined, and the right side or the left side is determined according to the direction of the vector.
【００５７】スクリーンメモリ１０には、スクリーン端
点座標（Ｘ，Ｙ）と、マッピングパターンの端点座標
（ＭＸ，ＭＹ）及びポリゴンのＺ値が格納されている。
また、半透明係数メモリ６には、半透明係数処理装置５
にて半透明係数演算処理された各端点の半透明係数値
（ＴＰ）が格納されている。The screen memory 10 stores the screen end point coordinates (X, Y), the end point coordinates (MX, MY) of the mapping pattern, and the Z value of the polygon.
The semitransparent coefficient memory 6 includes the semitransparent coefficient processing device 5
The semitransparent coefficient value (TP) of each end point, which has been subjected to the translucent coefficient calculation processing in step 1, is stored.
【００５８】そして、ポリゴン外形処理回路６１にて、
スクリーンメモリ１０より読み出された各辺のＹアドレ
スの始点（ＹＳ）及び終点アドレス（ＹＥ）からＹ方向
の距離（ＤＹ）を算出する。即ち、ＤＹ＝ＹＥ−ＹＳの
演算を減算器６２で行う。続いて、このＤＹを用いて、
ポリゴンの外形を求めるために、各辺のＸ終点（ＸＥ）
からＸ始点（ＺＳ）までのアドレスをデジタル微分解析
（ＤＤＡ）により求め、そのデータをフレームメモリ８
に格納する。Then, in the polygon outline processing circuit 61,
The distance (DY) in the Y direction is calculated from the start point (YS) and end point address (YE) of the Y address of each side read from the screen memory 10. That is, the subtractor 62 calculates DY = YE-YS. Then, using this DY,
X end point (XE) of each side to obtain the polygon outline
To the X start point (ZS) are obtained by digital differential analysis (DDA), and the data is stored in the frame memory 8
To store.
【００５９】即ち、下記数式３の（１）式に示すよう
に、その微差分値を算出し、下記（２）式に示すよう
に、補間演算を行い各辺のＸ終点からＸ始点までのアド
レスを算出する。That is, the fine difference value is calculated as shown in the equation (1) of the following equation 3, and interpolation calculation is performed as shown in the following equation (2) to calculate the X end point to the X start point of each side. Calculate the address.
【００６０】[0060]
【数３】 ＤＤＸ＝（ＸＥ−ＸＳ）／ＤＹ ・・・（１） Ｘ＝Ｘ＋ＤＤＸ ・・・（２）## EQU00003 ## DDX = (XE-XS) / DY ... (1) X = X + DDX ... (2)
【００６１】この演算は、ＤＤＡ演算回路６３にて行わ
れ、ＤＤＡ演算回路６３の減算器６４にて、ＸＥ−ＸＳ
の演算を行い、この演算結果が除算器６５に与えられ
る。除算器６５の一入力には、減算器６２よりＤＹ値が
与えられ、上記の（１）式の演算を行い、この演算結果
を補間演算を行う補間回路６６に与える。This operation is performed by the DDA operation circuit 63, and the subtracter 64 of the DDA operation circuit 63 causes XE-XS.
Is calculated and the calculation result is given to the divider 65. The DY value is given to one input of the divider 65 from the subtractor 62, the above formula (1) is calculated, and the calculation result is given to the interpolation circuit 66 which performs interpolation calculation.
【００６２】補間演算回路６６の加算器６７とレジスタ
６８にて上記（２）式の補間演算が行われ、各辺のＸを
始点（ＸＳ）からＸ終点（ＸＥ）までのポリゴンの外形
データを算出し、フレームメモリ８に格納する。The adder 67 of the interpolation calculation circuit 66 and the register 68 perform the interpolation calculation of the above equation (2) to obtain the outline data of the polygon from the start point (XS) to the X end point (XE) of X on each side. It is calculated and stored in the frame memory 8.
【００６３】また、マッピングパターンの外形処理回路
７１は、基本パターン情報の外形処理を行う。この処理
はスクリーンメモリ４に格納された基本パターンの端点
アドレス（ＭＸ，ＭＹ）を変化させる。Further, the mapping pattern outer shape processing circuit 71 performs outer shape processing of the basic pattern information. This processing changes the end point address (MX, MY) of the basic pattern stored in the screen memory 4.
【００６４】スクリーンメモリ４より読み出された基本
パターンの始点アドレス（ＭＸＳ，ＭＹＳ），（ＭＸ
Ｅ，ＭＹＥ）のアドレスデータからポリゴンに対応する
データを下記数式４の（３），（４）式に基づいて、デ
ジタル微分解析（ＤＤＡ）により、ＤＤＡ演算回路７２
及び補間演算回路７５にて算出し、フレームメモリ８に
格納する。即ち、各辺の終点データ（ＭＸＥ，ＭＹＥ）
から始点データ（ＭＸＳ，ＭＹＳ）までのデータを減算
器７３及び除算器７４にてデジタル微分解析（ＤＤＡ）
し、そのデータを加算器７６、レジスタ７７にて補間演
算により求め、そのデータをフレームメモリ８に格納す
る。Starting point addresses (MXS, MYS), (MX) of the basic pattern read from the screen memory 4
The data corresponding to the polygon from the address data of (E, MYE) is calculated by the digital differential analysis (DDA) based on the equations (3) and (4) of the following equation 4, and the DDA operation circuit 72
And calculated by the interpolation calculation circuit 75 and stored in the frame memory 8. That is, the end point data (MXE, MYE) of each side
From the start point data (MXS, MYS) to digital differential analysis (DDA) by the subtractor 73 and the divider 74.
Then, the data is obtained by the interpolating operation in the adder 76 and the register 77, and the data is stored in the frame memory 8.
【００６５】まず、（３），（４）式に示すように、そ
の微差分値を算出し、（５），（６）に示すように、補
間演算を行い各辺の終点から始点までのデータを算出す
る。この（５）式におけるＭＸの初期値は始点のデータ
（ＭＹＳ）であり、（６）式におけるＭＹの初期値は始
点のデータ（ＭＹＳ）である。（５），（６）式の演算
が０からＤＹまで繰り返される。First, as shown in equations (3) and (4), the fine difference value is calculated, and as shown in (5) and (6), interpolation calculation is performed and the end point to the start point of each side are calculated. Calculate the data. The initial value of MX in equation (5) is the starting point data (MYS), and the initial value of MY in equation (6) is the starting point data (MYS). The operations of the expressions (5) and (6) are repeated from 0 to DY.
【００６６】[0066]
【数４】 ＤＭＸ＝（ＭＸＥ−ＭＸＳ）／ＤＹ ・・・（３） ＤＭＹ＝（ＭＹＥ−ＭＹＳ）／ＤＹ ・・・（４） ＭＸ＝ＭＸ＋ＤＭＸ ・・・（５） ＭＹ＝ＭＹ＋ＤＭＹ ・・・（６）## EQU00004 ## DMX = (MXE-MXS) / DY ... (3) DMY = (MYE-MYS) / DY ... (4) MX = MX + DMX ... (5) MY = MY + DMY ... (5) 6)
【００６７】更に、半透明係数（ＴＰ）の外形処理回路
８１は、半透明メモリ６に格納された半透明係数値の端
点アドレス（ＴＰＳ，ＴＰＥ）を変化させる。半透明メ
モリ６より読み出された半透明係数値の始点アドレス
（ＴＰＳ）、終点アドレス（ＴＰＥ）のアドレスデータ
からポリゴンに対応するデータを下記数式５の（７），
（８）式に基づいてデジタル微分解析（ＤＤＡ）により
半透明係数値外形処理回路８１のＤＤＡ演算回路８２及
び補間演算回路８５にて算出し、フレームメモリ８に格
納する。即ち、各辺の終点データ（ＴＰＥ）から始点デ
ータ（ＴＰＳ）までのデータを減算器８３及び除算器８
４にてデジタル微分解析し、そのデータを加算器８６及
びレジスタ８７にて補間演算して算出し、そのデータを
フレームメモリ８に格納する。Further, the semitransparent coefficient (TP) outer shape processing circuit 81 changes the end point addresses (TPS, TPE) of the semitransparent coefficient values stored in the semitransparent memory 6. From the address data of the starting point address (TPS) and the ending point address (TPE) of the semitransparent coefficient value read out from the semitransparent memory 6, the data corresponding to the polygon is calculated by the following equation (7),
The translucent coefficient value is calculated by the DDA calculation circuit 82 and the interpolation calculation circuit 85 of the semitransparent coefficient value outer shape processing circuit 81 by digital differential analysis (DDA) based on the equation (8), and stored in the frame memory 8. That is, data from the end point data (TPE) to the start point data (TPS) of each side is subtracted by the subtracter 83 and the divider 8.
4 performs digital differential analysis, the data is interpolated by the adder 86 and the register 87 to be calculated, and the data is stored in the frame memory 8.
【００６８】まず、（７）式に示すように、その微差分
値を算出し、（８）式に示すように、補間演算を行い、
各辺の終点から始点までのデータを算出する。この
（８）式におけるＴＰの初期値は始点データ（ＴＰＳ）
である。（８）式の演算が０からＤＹまで繰り返され
る。First, the fine difference value is calculated as shown in equation (7), and the interpolation calculation is performed as shown in equation (8).
Data from the end point to the start point of each side is calculated. The initial value of TP in equation (8) is the start point data (TPS).
Is. The calculation of equation (8) is repeated from 0 to DY.
【００６９】[0069]
【数５】 ＤＴＰ＝（ＴＰＥ−ＴＰＳ）／ＤＹ ・・・（７） ＴＰ＝ＴＰ＋ＤＴＰ ・・・（８）## EQU00005 ## DTP = (TPE-TPS) / DY ... (7) TP = TP + DTP ... (8)
【００７０】この実施例においては、水平走査線に同期
して、その垂直位置を示すＹアドレスごとに、ポリゴン
の外形とそれに基づいて変形された基本パターンの外形
アドレス情報及び半透明係数値（ＴＰ）の外形アドレス
情報がフレームメモリ８に格納される。In this embodiment, in synchronization with the horizontal scanning line, the outline address of the polygon and the outline address information of the basic pattern deformed based on the outline of the polygon and the translucency coefficient value (TP) are provided for each Y address. The outer shape address information of) is stored in the frame memory 8.
【００７１】内部図形描画回路９は、対応する２辺間の
ＸＹアドレスをフレームメモリ８より読み出し、この読
み出したアドレス情報に基づいて、下記数式６の（９）
〜（１５）式に従いポリゴン内部の各ビットパターンの
アドレス及び輝度情報アドレスを内部パターンアドレス
として算出する。The internal figure drawing circuit 9 reads the corresponding XY address between the two sides from the frame memory 8 and, based on the read address information, (9) of the following formula 6
The address of each bit pattern inside the polygon and the luminance information address are calculated as the internal pattern address according to the equations (15).
【００７２】即ち、この実例例においては、水平走査信
号に同期して、その垂直位置としてのＹアドレスに対応
するポリゴンの外形を示す２点のＸの始点（ＸＳ）とＸ
の終点（ＸＥ）と基本パターンを変形したマッピングア
ドレス（ＭＸ，ＭＹ）と半透明係数値（ＴＰ）をフレー
ムメモリ８から読み出す。That is, in this example, two X starting points (XS) and X indicating the outline of the polygon corresponding to the Y address as its vertical position are synchronized with the horizontal scanning signal and X.
End point (XE), the mapping address (MX, MY) obtained by modifying the basic pattern, and the semitransparent coefficient value (TP) are read from the frame memory 8.
【００７３】フレームメモリ８より読み出されたＸアド
レスの始点及び終点アドレスから（９）式に示すように
減算器９０にてＸ方向の距離（ＤＸＹ）を算出する。The subtracter 90 calculates the distance (DXY) in the X direction from the start and end addresses of the X address read from the frame memory 8 as shown in equation (9).
【００７４】このＤＸＹを用いて、基本パターンをポリ
ゴンの形に合わせて変形させるために、フレームメモリ
８より読み出された基本パターンの端点マッピングアド
レス（ＭＸ，ＭＹ）及び半透明係数値（ＴＰ）を（１
０），（１１），（１２）式に基づいてデジタル微分解
析（ＤＤＡ）により算出する。Using this DXY, the end point mapping address (MX, MY) and the semitransparent coefficient value (TP) of the basic pattern read from the frame memory 8 in order to deform the basic pattern in accordance with the shape of the polygon. To (1
It is calculated by digital differential analysis (DDA) based on equations (0), (11) and (12).
【００７５】即ち、（１０），（１１），（１２）式に
示すように、その微差分値を算出し、（１３），（１
４），（１５）式に示すように、補間演算を行いＹ軸の
終点から始点までのデータを算出する。この（１３），
（１４），（１５）式におけるＸの値は、０からＤＸま
で変化する。That is, as shown in equations (10), (11), and (12), the fine difference value is calculated, and (13) and (1
As shown in equations 4) and (15), interpolation calculation is performed to calculate data from the end point to the start point of the Y axis. This (13),
The value of X in the equations (14) and (15) changes from 0 to DX.
【００７６】[0076]
【数５】 ＤＸＹ＝ＸＥ（Ｙ）−ＸＳ（Ｙ） ・・・（９） ＤＤＭＸ＝（ＭＸＥ（Ｙ）−ＭＸＳ（Ｙ））／ＤＸＹ ・・・（１０） ＤＤＭＹ＝（ＭＹ（Ｙ）−ＭＹＳ（Ｙ））／ＤＸＹ ・・・（１１） ＤＴＰ＝（ＴＰＥ（Ｙ）−ＴＰＳ（Ｙ））／ＤＸＹ ・・・（１３） ＭＸ＝ＭＸＳ（Ｙ）＋ＤＤＭＸ＊Ｘ ・・・（１２） ＭＹ＝ＭＹＳ（Ｙ）＋ＤＤＭＹ＊Ｘ ・・・（１４） ＴＰ＝ＴＰＳ（Ｙ）＋ＤＤＴＰ＊Ｘ ・・・（１５）## EQU00005 ## DXY = XE (Y) -XS (Y) ... (9) DDMX = (MXE (Y) -MXS (Y)) / DXY ... (10) DDMY = (MY (Y)- MYS (Y)) / DXY ... (11) DTP = (TPE (Y) -TPS (Y)) / DXY ... (13) MX = MXS (Y) + DDMX * X ... (12) MY = MYS (Y) + DDMY * X (14) TP = TPS (Y) + DDTP * X (15)
【００７７】フレームメモリ８より読み出されたＹアド
レス毎の基本パターンのアドレス（ＭＸＳ（Ｙ），ＭＹ
Ｓ（Ｙ）），（ＭＸＥ（Ｙ），ＭＸＥ（Ｙ））及び半透
明係数値（ＴＰＥ（Ｙ），ＴＰＳ（Ｙ））からポリゴン
に対応するデータをＤＤＡ演算回路９１の減算器９２、
除算器９３にてデジタル微分解析（ＤＤＡ）により算出
する。The basic pattern addresses (MXS (Y), MY) read out from the frame memory 8 for each Y address.
S (Y)), (MXE (Y), MXE (Y)) and translucent coefficient values (TPE (Y), TPS (Y)) are used to obtain data corresponding to polygons from the subtracter 92 of the DDA arithmetic circuit 91.
It is calculated by a digital differential analysis (DDA) in the divider 93.
【００７８】そして、補間演算回路９４の乗算器９５、
加算器９６、カウンタ９７により補間演算を行い、各辺
の終点から始点までのデータを算出する。この算出した
各データが半透明処理装置１１に与えられる。Then, the multiplier 95 of the interpolation calculation circuit 94,
Interpolation calculation is performed by the adder 96 and the counter 97 to calculate data from the end point to the start point of each side. Each calculated data is given to the semitransparent processing device 11.
【００７９】上記外形処理装置７及び内部描画処理装置
９の動作を図９ないし図１０の動作フローに基づき、図
４及び図５の回路例に従い説明する。The operations of the outer shape processing device 7 and the internal drawing processing device 9 will be described based on the operation flows of FIGS. 9 to 10 according to the circuit examples of FIGS. 4 and 5.
【００８０】まず、コントローラがポリゴン数（Ｐ）を
端点メモリ１より読み出し、そして、処理するポリゴン
角数を読み出し、その数を内部処理用メモリに格納する
（ステップＳ２０，Ｓ２１）。First, the controller reads the number of polygons (P) from the end point memory 1, then reads the number of polygon angles to be processed, and stores the number in the internal processing memory (steps S20, S21).
【００８１】そして、スクリーンメモリ４より始点（Ｘ
Ｓ，ＹＳ，ＭＸＳ，ＭＹＳ）を、半透明係数メモリ６よ
り半透明係数値の始点（ＴＰＳ）をそれぞれ読み出し
（ステップＳ２２）、スクリーンメモリ４及び半透明係
数メモリ６のアドレスをインクリメントして、スクリー
ンメモリ４及び半透明係数メモリ６より終点（ＸＥ，Ｙ
Ｅ，ＭＸＥ，ＭＹＥ，ＴＰＥ）をそれぞれ読み出す（ス
テップＳ２４）。この読み出した端点の始点（ＸＳ，Ｙ
Ｓ）、終点（ＸＥ，ＹＥ）から方向ベクトルを算出し、
この辺ベクトルを左辺または右辺に設定する（ステップ
Ｓ２５）。Then, the start point (X
S, YS, MXS, MYS) from the semitransparent coefficient memory 6 to read the starting point (TPS) of the semitransparent coefficient value (step S22), increment the addresses of the screen memory 4 and the semitransparent coefficient memory 6, and From the memory 4 and the semitransparent coefficient memory 6, the end point (XE, Y
E, MXE, MYE, TPE) are read out (step S24). The start point (XS, Y
S), the direction vector is calculated from the end point (XE, YE),
This side vector is set to the left side or the right side (step S25).
【００８２】そして、外形処理装置７のポリゴン外形処
理回路６１の差分回路を構成する減算器６２にスクリー
ンメモリ４からのＹＥ，ＹＳのデータが与えられ、両者
間の距離ＤＹが算出される（ステップＳ２６）。このＤ
Ｙは微差分演算回路６３、マッピングパターン外形処理
回路７１の微差分演算回路７２及び半透明係数値外形処
理回路８１の微差分演算回路８２にそれぞれ供給され
る。Then, the data of YE and YS from the screen memory 4 are given to the subtracter 62 which constitutes the difference circuit of the polygon outer shape processing circuit 61 of the outer shape processing device 7, and the distance DY between them is calculated (step S26). This D
Y is supplied to the fine difference calculation circuit 63, the fine difference calculation circuit 72 of the mapping pattern outer shape processing circuit 71, and the fine difference calculation circuit 82 of the semitransparent coefficient value outer shape processing circuit 81.
【００８３】微差分演算回路６３内の減算器６４にはス
クリーンメモリ４から始点（ＸＳ）及び終点（ＸＥ）デ
ータが与えられ、この減算器６４からの減算結果ＸＥ−
ＸＳが除算器６５へ供給される。The start point (XS) and end point (XE) data is given from the screen memory 4 to the subtracter 64 in the fine difference calculation circuit 63, and the subtraction result XE-
XS is supplied to the divider 65.
【００８４】この除算器６５にて、（ＸＥ−ＸＳ）／Ｄ
Ｙの除算が行われ（ステップＳ２７）、この値（ＤＤ
Ｘ）が補間演算回路６６の加算器６７へ与えられる。こ
の加算器６７にて、Ｘ＋ＤＤＸの演算が行われ、この値
がレジスタ６８に書き込まれ、このレジスタ６８からフ
レームメモリ２８にＸアドレスとして書き込まれる（ス
テップＳ２８）。In this divider 65, (XE-XS) / D
Y is divided (step S27), and this value (DD
X) is given to the adder 67 of the interpolation calculation circuit 66. This adder 67 performs the operation of X + DDX, writes this value in the register 68, and writes it from the register 68 to the frame memory 28 as the X address (step S28).
【００８５】また加算器６７の一方の入力はレジスタ６
８からの出力が与えられるため、この補間演算回路６６
にて、補間演算が行われる。One input of the adder 67 is connected to the register 6
Since the output from 8 is given, this interpolation calculation circuit 66
At, an interpolation calculation is performed.
【００８６】続いて、ステップＳ２９において、マッピ
ングパターンの外形処理回路７１及び半透明係数値外形
処理回路８１では、スクリーンメモリ４及び半透明係数
メモリ６より、読み出された基本パターンの端点アドレ
ス（ＭＸＳ，ＭＹＳ），（ＭＸＥ，ＭＹＥ）及び半透明
係数値の端点アドレス（ＴＰＳ，ＴＰＥ）が入力され
（ステップＳ３０）、この減算器７３にて、ＭＸＥ−Ｍ
ＸＳ，及びＭＹＥ−ＭＹＳの演算が、減算器８３にて、
ＴＰＥ−ＴＰＳの演算が行われ、その演算結果が除算器
７４と除算器８４に与えられる。Subsequently, in step S29, the contour pattern processing circuit 71 and the translucent coefficient value contour processing circuit 81 for the mapping pattern read the end point address (MXS) of the basic pattern from the screen memory 4 and the translucent coefficient memory 6. , MYS), (MXE, MYE) and the end point address (TPS, TPE) of the translucent coefficient value are input (step S30), and MXE-M is applied to the subtracter 73.
Calculation of XS and MYE-MYS is performed by the subtractor 83.
The calculation of TPE-TPS is performed, and the calculation result is given to the divider 74 and the divider 84.
【００８７】この除算器７４，８４には差分回路の減算
器６２からのＤＹが与えられ、上述の演算結果との間で
除算され、微差分値が算出される。DY from the subtracter 62 of the difference circuit is given to the dividers 74 and 84, and DY is divided with the above-mentioned calculation result to calculate a fine difference value.
【００８８】この微差分演算回路７２，８２にて、ＤＭ
Ｘ＝（ＭＸＥ−ＭＸＳ）／ＤＹ，ＤＭＹ＝（ＭＹＥ−Ｍ
ＹＳ）／ＤＹ，ＤＴＰ＝（ＴＰＥ−ＴＰＳ）／ＤＹの演
算が行われ、この演算結果が補間演算回路７５の加算器
７６と補間演算回路８５の加算器８６へ供給される。In the fine difference calculation circuits 72 and 82, DM
X = (MXE-MXS) / DY, DMY = (MYE-M
YS) / DY, DTP = (TPE-TPS) / DY is calculated, and the calculation result is supplied to the adder 76 of the interpolation calculation circuit 75 and the adder 86 of the interpolation calculation circuit 85.
【００８９】補間演算回路７５及び８５では、加算器７
６及び８６に微差分演算回路７２及び８２からの出力
と、レジスタ７７及び８７に設定された前のデータとの
間で加算がなされ、ＭＸ＝ＭＸ＋ＤＭＸ，ＭＹ＝ＭＹ＋
ＤＭＹ，ＴＰ＝ＴＰ＋ＤＴＰの演算が行われる（ステッ
プＳ３１）。In the interpolation calculation circuits 75 and 85, the adder 7
6 and 86 are added between the outputs from the fine difference calculation circuits 72 and 82 and the previous data set in the registers 77 and 87, and MX = MX + DMX, MY = MY +
The calculation of DMY, TP = TP + DTP is performed (step S31).
【００９０】この値がレジスタ７７及び８７に与えら
れ、このレジスタ７７の値がマッピングパターンのアド
レスデータ、レジスタ８８の値が半透明係数値のアドレ
スデータとしてフレームメモリ８に書き込まれる。This value is given to the registers 77 and 87, the value of the register 77 is written in the frame memory 8 as the address data of the mapping pattern, and the value of the register 88 is written in the frame memory 8 as the address data of the translucent coefficient value.
【００９１】また、加算器７６及び８６の一方の入力は
レジスタ７７及び８７からの出力が与えられるため、こ
の回路７５及び８５にて、補間演算が行われる。Further, since the outputs from the registers 77 and 87 are given to one input of the adders 76 and 86, interpolation calculation is performed in the circuits 75 and 85.
【００９２】フレームメモリ８には、Ｙアドレス毎にポ
リゴン辺の左辺Ｘアドレス、右辺Ｘアドレス、マッピン
グパターンの左辺Ｘアドレス、右辺Ｘアドレス、マッピ
ングパターンの左辺Ｙアドレス、右辺Ｙアドレス、半透
明係数値の左辺アドレス、右辺アドレスと、Ｚ値が格納
される（ステップＳ３２）。The frame memory 8 stores, for each Y address, the left side X address of the polygon side, the right side X address, the left side X address of the mapping pattern, the right side X address, the left side Y address of the mapping pattern, the right side Y address, and the semitransparent coefficient value. The left side address, the right side address, and the Z value are stored (step S32).
【００９３】そして、ステップＳ３３にて、スキャンラ
インのＤＹ動作８回繰り返したか否か判断され、ＤＹ回
繰り返していない場合にはステップＳ２８に戻り前述の
動作を繰り返す。ＤＹ回繰り返すと、ステップＳ３４へ
進み、ステップＳ３４にて、終点データを始点データへ
移し、そして端点数を一つインクリメントし（ステップ
Ｓ３５），ステップＳ３６に進む。Then, in step S33, it is determined whether or not the DY operation of the scan line has been repeated 8 times, and if it has not been repeated DY times, the process returns to step S28 and the above-described operation is repeated. When it is repeated DY times, the process proceeds to step S34, the end point data is moved to the start point data in step S34, the number of end points is incremented by 1 (step S35), and the process proceeds to step S36.
【００９４】ステップＳ３６にて、ポリゴンの全ての辺
が終了したか否か判断され、終了していない場合には、
ステップＳ２３へ戻り、前述の動作を繰り返えす。ポリ
ゴンの全ての辺が終了すると、ステップＳ３７へ進み、
ステップＳ３７スクリーンメモリ４、及び半透明係数メ
モリ６のアドレスをインクリメントした後、ステップＳ
３８にてポリゴンのカウントをカウントアップし、ステ
ップＳ３９へ進む。In step S36, it is determined whether or not all the sides of the polygon are finished. If not,
Returning to step S23, the above-mentioned operation is repeated. When all sides of the polygon are finished, the process proceeds to step S37,
Step S37: After incrementing the addresses of the screen memory 4 and the translucent coefficient memory 6, step S37
At 38, the polygon count is incremented, and the process proceeds to step S39.
【００９５】ステップＳ３９にて、ポリゴンの全ての処
理が終了したか否か判断され、ポリゴンの全ての処理が
終了していない場合には、ステップＳ２１に戻り、前述
の動作を繰り返す。そして、ポリゴン全ての処理が終了
したと判断されると、外形処理動作が終了する。In step S39, it is determined whether or not all polygon processing is completed. If all polygon processing is not completed, the processing returns to step S21, and the above-described operation is repeated. Then, when it is determined that the processing of all the polygons is completed, the contour processing operation is completed.
【００９６】続いて、内部描画処理装置９について、図
５及び図１１に従い説明する。Next, the internal drawing processing device 9 will be described with reference to FIGS.
【００９７】内部描画処理装置９は、まずＹアドレスを
初期化し（ステップＳ４０）、Ｙアドレス毎に対向する
２辺間のＸアドレス及びマッピングパターンのアドレス
（ＸＳ，ＸＥ，ＭＸＳ，ＭＸＥ）及び半透明係数値のア
ドレス（ＴＰＳ，ＴＰＥ）をフレームメモリ８より読み
出す（ステップＳ４１）。The internal drawing processing unit 9 first initializes the Y address (step S40), and the X address between two opposite sides for each Y address and the address (XS, XE, MXS, MXE) of the mapping pattern and the semi-transparency. The coefficient value address (TPS, TPE) is read from the frame memory 8 (step S41).
【００９８】即ち、この実施例においては、水平走査信
号に同期して、その垂直位置としてのＹアドレスに対応
するポリゴンの外形を示す２点のＸの始点（ＸＳ）とＸ
の終点（ＸＥ）と基本パターンを変形したしたマッピン
グアドレス（ＭＸＳ，ＭＹＳ），（ＭＸＥ，ＭＹＥ）及
び半透明係数値のアドレス（ＴＰＳ，ＴＰＥ）をフレー
ムメモリ８から読み出す。That is, in this embodiment, in synchronization with the horizontal scanning signal, two X starting points (XS) and X indicating the outline of the polygon corresponding to the Y address as its vertical position and X are provided.
(XE), the mapping address (MXS, MYS) and (MXE, MYE) obtained by modifying the basic pattern, and the address (TPS, TPE) of the translucent coefficient value are read from the frame memory 8.
【００９９】そして、内部描画処理装置８の差分回路を
構成する減算器９にフレームメモリ８からのＸＥ，ＸＳ
のデータが与えられ、両者間の距離ＤＸが算出される
（ステップＳ４２）。このＤＸは微差分演算回路９１に
供給される。Then, XE and XS from the frame memory 8 are supplied to the subtracter 9 which constitutes the difference circuit of the internal drawing processing device 8.
Is given, and the distance DX between them is calculated (step S42). This DX is supplied to the fine difference calculation circuit 91.
【０１００】微差分演算回路９１内の減算器９２にはフ
レームメモリ８からマッピングアドレスの始点（ＭＸ
Ｓ，ＭＹＳ）及び終点（ＭＸＥ，ＭＹＳ）、及び半透明
係数値のアドレスの始点（ＴＰＳ）、終点（ＴＰＥ）の
データがそれぞれ与えられ、この減算器９２からの減算
結果ＭＸＥ−ＭＸＳ，ＭＹＥ−ＭＹＳ，ＴＰＥ−ＴＰＳ
が減算器９３へ供給される。In the subtractor 92 in the fine difference calculation circuit 91, the mapping memory start point (MX
S, MYS) and end point (MXE, MYS), and the start point (TPS) and end point (TPE) data of the address of the translucent coefficient value are given respectively, and the subtraction result MXE-MXS, MYE- from the subtractor 92 is given. MYS, TPE-TPS
Is supplied to the subtractor 93.
【０１０１】この減算器９３にて、（ＭＸＥ−ＭＸＳ）
／ＤＸ，（ＭＹＥ−ＭＹＳ）／ＤＸ，（ＴＰＥ−ＴＰ
Ｓ）／ＤＸの除算が行われ、この値（ＤＤＭＸ）（ＤＤ
ＭＹ）（ＤＤＤＬＵＴ）が補間演算回路９４の乗算器９
５へ与えられる（ステップＳ４３）。そして、Ｘアドレ
スを初期化する（ステップＳ４４）。In this subtractor 93, (MXE-MXS)
/ DX, (MYE-MYS) / DX, (TPE-TP
S) / DX is divided, and this value (DDMX) (DD
MY) (DDDLUT) is the multiplier 9 of the interpolation calculation circuit 94.
5 (step S43). Then, the X address is initialized (step S44).
【０１０２】また、乗算器９５の一方の入力には、０か
らＤＸまで順列番号を発生するカウンタ８７からの出力
が与えられ、乗算器９５にてＤＤＸ＊Ｘ，ＤＤＭＹ＊
Ｘ，ＤＤＬＵＴ＊Ｘの演算が行われ、この演算結果が加
算器８６に供給される。そして、この加算器９６にはフ
レームメモリ８よりマッピングアドレスの始点（ＭＸ
Ｓ，ＭＹＳ）及び半透明係数の始点（ＴＰＳ）が与えら
れ、乗算器９５の演算結果に始点のデータが加算され、
補間演算が行われる（ステップＳ４５）。この補間され
たデータが半透明処理装置１１へ与えられる（ステップ
Ｓ４６）。The output from the counter 87 for generating a permutation number from 0 to DX is given to one input of the multiplier 95, and the multiplier 95 outputs DDX * X, DDMY *.
X, DDLUT * X is calculated, and the calculation result is supplied to the adder 86. Then, the adder 96 receives from the frame memory 8 the start point (MX
S, MYS) and the starting point (TPS) of the translucency coefficient, and the starting point data is added to the calculation result of the multiplier 95,
Interpolation calculation is performed (step S45). This interpolated data is given to the semitransparent processing device 11 (step S46).
【０１０３】そして、１つＸアドレスの演算を行う毎
に、Ｘアドレスを１つインクリメントし（ステップＳ４
７）、ＸアドレスがＤＸになるまで前述の動作を繰り返
す（ステップＳ４８）。Each time one X address is calculated, the X address is incremented by one (step S4
7) The above operation is repeated until the X address becomes DX (step S48).
【０１０４】更に、１つのＹアドレスが終了する毎にＹ
アドレスをインクリメントし（ステップＳ４９）、全て
のＹアドレスに対応する処理が終了するまで前述の動作
を繰り返し（ステップＳ５０）、全てのアドレスに対応
する処理が終了した時点で内部処理の補間動作が終了す
る。Further, each time one Y address ends, Y
The address is incremented (step S49), the above operation is repeated until the processing corresponding to all the Y addresses is completed (step S50), and the interpolation operation of the internal processing is completed at the time when the processing corresponding to all the addresses is completed. To do.
【０１０５】次に、半透明係数処理装置１１の具体的実
施例を図７を参照して更に説明する。半透明係数処理装
置１１は、内部描画処理装置９から出されたポリゴンの
変形に対応して基本パターンが変形されたマッピングパ
ターンメモリアドレス（ＭＸ，ＭＹ）と、半透明係数値
（ＴＰ）、及び半透明ポリゴンＬＵＴアドレス（ＴＣＯ
Ｌ）値を受けとる。そして、マッピングパターンメモリ
アドレス（ＭＸ，ＭＹ）に従い、マッピングパターンメ
モリ１０をアクセスする。即ち、内部描画処理装置９か
ら出力されたマッピングパターンメモリアドレス（Ｍ
Ｘ，ＭＹ）はレジスタ１１５に格納され、このレジスタ
１１５からマッピングパターンメモリ１０のアドレス値
が半透明ポリゴン以外のカラー情報を格納したマッピン
グパターンメモリのルックアップテーブルメモリ１１７
に与えられる。ルックアップテーブルメモリ１１７から
そのアドレスに対応したＲ．Ｇ．Ｂ等の色情報等のデー
タが読み出され、レジスタ１２０へ与えられる。Next, a concrete example of the semitransparent coefficient processing device 11 will be further described with reference to FIG. The translucent coefficient processing device 11 has mapping pattern memory addresses (MX, MY) in which the basic pattern has been deformed corresponding to the deformation of the polygon output from the internal drawing processing device 9, the translucent coefficient value (TP), and Semi-transparent polygon LUT address (TCO
L) Receive the value. Then, the mapping pattern memory 10 is accessed according to the mapping pattern memory address (MX, MY). That is, the mapping pattern memory address (M
(X, MY) is stored in the register 115, and the look-up table memory 117 of the mapping pattern memory in which the address value of the mapping pattern memory 10 from this register 115 stores the color information other than the semi-transparent polygon.
Given to. From the lookup table memory 117, the R. G. Data such as B color information is read and provided to the register 120.
【０１０６】レジスタ１１５に格納されたマッピングパ
タンメモリアドレス（ＭＸ，ＭＹ）値はマルチプレクサ
１１６へ与えられる。そして、マッピングポリゴンであ
るか、マッピングポリゴンでないか、即ち、ポリゴンに
模様を付加したものか、単色のポリゴンかを示すポリゴ
ン属性がフリップフロップ１１４に与えられ、このフリ
ップフロップ１１４により、ポリゴン属性がマッピング
ポリゴンでなければレジスタ１１５のマッピングパター
ンアドレス値をルックアップテーブルメモリ１１７にア
ドレスとして与え、ポリゴン属性がマッピングポリゴン
であれば、マッピングメモリデータを与えるようにマル
チプレクサ１１６を制御する。The mapping pattern memory address (MX, MY) value stored in register 115 is applied to multiplexer 116. Then, a polygon attribute indicating whether the polygon is a mapping polygon or not, that is, a polygon with a pattern added or a monochrome polygon is given to the flip-flop 114, and the polygon attribute is mapped by the flip-flop 114. If it is not a polygon, the mapping pattern address value of the register 115 is given to the lookup table memory 117 as an address, and if the polygon attribute is a mapping polygon, the multiplexer 116 is controlled so as to give the mapping memory data.
【０１０７】一方、内部描画処理装置９からの半透明係
数値（ＴＰ）はレジスタ１１２に格納され、更にレジス
タ１２１に格納される。On the other hand, the translucency coefficient value (TP) from the internal drawing processor 9 is stored in the register 112 and further in the register 121.
【０１０８】レジスタ１１１に格納された半透明ポリゴ
ンＬＵＴアドレス（ＴＣＯＬ）値は、半透明ポリゴンの
カラー情報を格納した半透明ルックアップテーブルメモ
リ１１８に与えられる。半透明ルックアップテーブルメ
モリ１１８から、そのアドレスに対応した半透明ポリゴ
ンのＲ，Ｇ，Ｂ等の色情報等のデータが読み出されレジ
スタ１１９へそのデータが格納される。The semi-transparent polygon LUT address (TCOL) value stored in the register 111 is given to the semi-transparent lookup table memory 118 storing the color information of the semi-transparent polygon. From the semi-transparent lookup table memory 118, data such as R, G, B color information of the semi-transparent polygon corresponding to the address is read out and stored in the register 119.
【０１０９】そして、レジスタ１２０に格納されたマッ
ピングポリゴンのＲ，Ｇ，Ｂ等の色情報データが乗算器
１２４の一方の入力に与えられる。更に、この乗算器１
２４の他方の入力には減算器１２２の出力が与えられ
る。この減算器１２１は半透明ポリゴンを通して見たポ
リゴンの色の率を算出するためものもので１よりレジス
タ１２１格納されたＴＰ（半透明係数）を減算、すなわ
ち、１−ＴＰの演算を行う。The color information data of R, G, B, etc. of the mapping polygon stored in the register 120 is given to one input of the multiplier 124. Furthermore, this multiplier 1
The output of the subtractor 122 is given to the other input of 24. The subtractor 121 is for calculating the color ratio of the polygon viewed through the semitransparent polygon, and subtracts TP (semitransparency coefficient) stored in the register 121 from 1, that is, 1-TP.
【０１１０】また、レジスタ１２１に格納された半透明
係数（ＴＰ）は乗算器１２３の一方の入力に与えられ
る。The translucency coefficient (TP) stored in the register 121 is given to one input of the multiplier 123.
【０１１１】半透明ルックアップテーブルメモリ１１８
からの半透明ポリゴンのＲ，Ｇ，Ｂの色値が乗算器１２
３の他方の入力に与えられる。この乗算器１２３にて、
色値（Ｒ，Ｇ，Ｂ）と半透明係数値（ＬＴＰ）とがそれ
ぞれ乗算され、半透明ポリゴンの色を算出する。Semi-transparent lookup table memory 118
R, G, B color values of the semi-transparent polygon from
3 is applied to the other input. With this multiplier 123,
The color values (R, G, B) and the translucency coefficient value (LTP) are respectively multiplied to calculate the color of the translucent polygon.
【０１１２】乗算器１２４からの出力及び乗算器１２３
からの出力が加算器１２５へ与えられる。この加算器１
２５にて半透明ポリゴンと半透明ポリゴンを通したポリ
ゴンの色が加えられ、そのドットの色が算出され、マル
チプレクサ１２６に与えられる。このマルチプレクサ１
２６にはルックアップテーブルメモリ１１７からのマッ
ピングポリゴンデータがレジスタ１２０を介して与えら
れる。このマルチプレクサ１２６は、半透明ポリゴンか
否かを示すフラグを格納するフリップフロップ１１３か
らのフラグが与えられ、半透明ポリゴンであれば、加算
器１２５より半透明ポリゴンと半透明ポリゴンを通した
色が加えられたドットの色を出力し、ＣＲＴ１２へその
データを与える。又、半透明ポリゴンでなければ、レジ
スタ１２０から通常のポリゴンデータがマルチプレクサ
１２６より出力され、そのポリゴンがＣＲＴ１２に表示
される。Output from multiplier 124 and multiplier 123
The output from is supplied to the adder 125. This adder 1
At 25, the color of the semi-transparent polygon and the color of the polygon passing through the semi-transparent polygon are added, and the color of the dot is calculated and given to the multiplexer 126. This multiplexer 1
The mapping polygon data from the look-up table memory 117 is given to 26 via the register 120. This multiplexer 126 is given a flag from the flip-flop 113 that stores a flag indicating whether or not it is a semi-transparent polygon, and if it is a semi-transparent polygon, the color through the semi-transparent polygon and the semi-transparent polygon is added by the adder 125. The color of the added dot is output and the data is given to the CRT 12. If the polygon is not a semi-transparent polygon, normal polygon data is output from the register 120 from the multiplexer 126 and the polygon is displayed on the CRT 12.
【０１１３】次に、この発明の各部の具体的実施例につ
き以下に説明する。Specific examples of each part of the present invention will be described below.
【０１１４】図１０は外形処理装置７の具体的構成例を
示す回路図、図１６及び図１７はその動作を示すフロー
チャートである。図１０に従いこの発明の外形処理装置
７について更に説明する。FIG. 10 is a circuit diagram showing a concrete configuration example of the outer shape processing device 7, and FIGS. 16 and 17 are flow charts showing the operation thereof. The outer shape processing device 7 of the present invention will be further described with reference to FIG.
【０１１５】この回路は、コントローラ５０により制御
され、このコントローラ５０は図１６、図１７に示すフ
ローチャートに従って、端点間をＤＤＡにより補間する
ために、前述した図３に示す差分回路６２、微差分演算
回路６３、７２、８２及び補間演算回路６６、７５、８
５を制御する。This circuit is controlled by the controller 50, and the controller 50 follows the flow charts shown in FIGS. 16 and 17, in order to interpolate between the end points by the DDA, the difference circuit 62 shown in FIG. Circuits 63, 72, 82 and interpolation calculation circuits 66, 75, 8
Control 5
【０１１６】図３に示す差分回路６２、微差分演算回路
６３、７２、８２は、補間演算回路６６、７５、８５に
て補間演算に用いる各パラメータを算出するためのもの
であり、差分回路６２、微差分演算回路６３、７２、８
２は共通の回路構成で行えるため、この回路において
は、差分回路６２、微差分演算回路６３、７２、８２を
１つのブロック図として、パラメータ演算部１１０とし
て説明する。The difference circuit 62 and the fine difference calculation circuits 63, 72, 82 shown in FIG. 3 are for calculating each parameter used in the interpolation calculation in the interpolation calculation circuits 66, 75, 85, and the difference circuit 62. , Fine difference calculation circuits 63, 72, 8
Since 2 can be performed with a common circuit configuration, in this circuit, the difference circuit 62 and the fine difference calculation circuits 63, 72, and 82 will be described as one block diagram and described as the parameter calculation unit 110.
【０１１７】図示しないポリゴンカウントメモリのデー
タは入力バッファ１１２に与えられ、入力されたポリゴ
ンカウントメモリのデータをインクリメンタ１１３にて
１インクリメントしてラッチ１１４へ転送する。The data of the polygon count memory (not shown) is given to the input buffer 112, and the input data of the polygon count memory is incremented by 1 in the incrementer 113 and transferred to the latch 114.
【０１１８】ラッチ１１４は、インクリメンタ１１３の
データを受け取り、ポリゴンカウントメモリへ転送す
る。The latch 114 receives the data of the incrementer 113 and transfers it to the polygon count memory.
【０１１９】スクリーンメモリ４より読み込まれた端点
データはラッチ１１６に一時的に格納され、内部処理用
のＲＡＭ１１５に転送される。The end point data read from the screen memory 4 is temporarily stored in the latch 116 and transferred to the RAM 115 for internal processing.
【０１２０】そして、このＲＡＭ１１５には、スクリー
ンメモリ４より読み込まれた端点データの各始点（Ｘ
Ｓ，ＭＸＳ，ＭＹＳ）及び半透明係数メモリ６より読み
込まれた始点（ＴＰＳ）だけ格納される。Then, in the RAM 115, each start point (X
S, MXS, MYS) and only the starting point (TPS) read from the semitransparent coefficient memory 6 are stored.
【０１２１】また、スクリーンメモリ４及び半透明係数
メモリ６のアドレスはカウンタ１１７にて発生する。The addresses of the screen memory 4 and the translucent coefficient memory 6 are generated by the counter 117.
【０１２２】そして、ＲＡＭ１１５より読み出されたＹ
始点（ＹＳ）と、スクリーンメモリ４より読み出された
Ｙ終点（ＹＥ）が減算器１１８に入力される。Then, Y read from the RAM 115
The start point (YS) and the Y end point (YE) read from the screen memory 4 are input to the subtractor 118.
【０１２３】この減算器１１８でＹＥからＹＳを減算処
理し、この値（ＤＹ）をＷ２レジスタ１１９が一時的に
格納する。そして、このＤＹは更にレジスタ１２５に格
納される。The subtracter 118 subtracts YS from YE, and this value (DY) is temporarily stored in the W2 register 119. Then, this DY is further stored in the register 125.
【０１２４】また、減算器１１８には、ＲＡＭ１１５よ
り読み出されたＸ始点（ＸＳ）とスクリーンメモリ４よ
り読み出されたＸ終点（ＸＥ）、マッピングパターンの
始点（ＭＸＳ，ＭＹＳ）及び半透明係数メモリ６より読
み出された半透明係数値の始点（ＴＰＳ）とスクリーン
メモリ４より読み出された終点（ＭＸＥ，ＭＹＥ）及び
半透明係数メモリ６より読み出された終点（ＴＰＥ）が
それぞれ入力され、ＸＥからＸＳ、ＭＸＥからＭＸＳ、
ＭＹＥからＭＸＳ、ＭＹＥからＭＹＳ、ＴＰＥからＴＰ
Ｓを減算する。Further, the subtracter 118 has an X start point (XS) read from the RAM 115, an X end point (XE) read from the screen memory 4, a start point (MXS, MYS) of the mapping pattern, and a translucent coefficient. The start point (TPS) of the translucent coefficient value read from the memory 6, the end point (MXE, MYE) read from the screen memory 4, and the end point (TPE) read from the translucent coefficient memory 6 are input, respectively. , XE to XS, MXE to MXS,
MYE to MXS, MYE to MYS, TPE to TP
Subtract S.
【０１２５】スクリーン座標の（ＹＥ−ＹＳ）処理によ
り発生するキャリーはフリップフロップ１２０に格納さ
れ、このキャリーによりポリゴンを右回りだけとする
と、上方向は右辺、下方向は左辺とし、フレームメモリ
８のアドレスの一部とする。The carry generated by the (YE-YS) processing of the screen coordinates is stored in the flip-flop 120, and if the carry makes the polygon only clockwise, the upward direction is the right side and the downward direction is the left side. Be part of the address.
【０１２６】１２１、１２２、１２６は３ステートバッ
ファである。Reference numerals 121, 122 and 126 are 3-state buffers.
【０１２７】除算器１２３は、減算器１１８にて減算処
理したＸＥ−ＸＳ、ＭＸＥ−ＭＸＳ、ＭＹＥ−ＭＹＳ、
ＴＰＥ−ＴＰＳの値をＤＹで除算する。除算器１２３に
より演算された値ＤＤＸ，ＤＭＸ，ＤＭＹ，ＤＴＰはＷ
１レジスタ１２４に一時的に格納される。The divider 123 is XE-XS, MXE-MXS, MYE-MYS, which are subtracted by the subtractor 118.
Divide the value of TPE-TPS by DY. The values DDX, DMX, DMY, DTP calculated by the divider 123 are W
1 is temporarily stored in the register 124.
【０１２８】次に補間演算回路６６、７５、８５の構成
について説明する。パラメータ演算部１１０より転送さ
れたＺ値は、ＢＺレジスタ１２７に一時的に格納され
る。Next, the configuration of the interpolation calculation circuits 66, 75 and 85 will be described. The Z value transferred from the parameter calculation unit 110 is temporarily stored in the BZ register 127.
【０１２９】スタート信号（ＲＵＮ）をパラメータ演算
部１１０より受けることによりＢＺレジスタ１２７の値
をレジスタ１２８に格納し、フレームメモリ８に値を出
力する。この実施例のフレームメモリ８は図１８に示す
ように構成されている。When the start signal (RUN) is received from the parameter calculator 110, the value of the BZ register 127 is stored in the register 128 and the value is output to the frame memory 8. The frame memory 8 of this embodiment is constructed as shown in FIG.
【０１３０】パラメータ演算部１１０で演算されたスク
リーン座標のＹＥ−ＹＳの値（ＤＹ）はＤＹレジスタ１
２９に格納される。スタート信号をパラーメータ演算部
１１０より受けることにより、カウンタ１３０はＤＹレ
ジスタ１２９の値を格納し、メモリサイクル毎、ダウン
カウントすることにより、このカウンタ１３０が０にな
らない間、補間演算回路６６、補間演算回路７５、補間
演算回路８５に処理権を与えることにより各補間演算回
路を制御する。The YE-YS value (DY) of the screen coordinates calculated by the parameter calculation unit 110 is the DY register 1
29. When the counter 130 receives the start signal from the parameter calculator 110, the counter 130 stores the value of the DY register 129, and the counter 130 counts down every memory cycle. By giving the processing right to the circuit 75 and the interpolation calculation circuit 85, each interpolation calculation circuit is controlled.
【０１３１】カウンタ１３０のカウンタ値のゼロフラグ
はフリップフロップ１３１に与えられ、フリップフロッ
プ１３１は、その値を、ＲＵＮ信号として出力する。パ
ラメータ演算部１１０より転送された、スクリーン座標
のＹＳはＢＳＹＬレジスタ１３２に一時的に格納する。The zero flag of the counter value of the counter 130 is given to the flip-flop 131, and the flip-flop 131 outputs the value as a RUN signal. The YS of the screen coordinates transferred from the parameter calculation unit 110 is temporarily stored in the BSYL register 132.
【０１３２】ＢＳＹＬレジスタ１３２の出力はマルチプ
レクサ１３３に与えられ、このマルチプレクサ１３３に
より、スタート信号を受けたときだけ、ＢＳＹＬレジス
タ１３２の値をＳＹＬレジスタ１３４に転送し、それ以
外の時は加算器１３６の加算器出力をＳＹＬレジスタ１
３４へ転送する。The output of the BSYL register 132 is supplied to the multiplexer 133. The multiplexer 133 transfers the value of the BSYL register 132 to the SYL register 134 only when a start signal is received, and otherwise, the adder 136 outputs the value. Adder output to SYL register 1
Transfer to 34.
【０１３３】ＳＹＬレジスタ１３４は、メモリサイクル
毎に値を更新することにより、ポリゴン辺のスクリーン
座標のＹアドレスを演算する。The SYL register 134 calculates the Y address of the screen coordinate of the polygon side by updating the value every memory cycle.
【０１３４】またマルチプレクサ１３５はポリゴン辺が
下向きであれば、１値を、上向きであれば、−１値を加
算器１３６へ転送する。The multiplexer 135 transfers a 1 value to the adder 136 if the polygon side is downward, and a -1 value if the polygon side is upward.
【０１３５】ＲＵＮ信号がＯＮしている間、メモリサイ
クル毎ＳＹＬレジスタ１３４の値がレジスタ１３７に格
納されることにより、フレームメモリ８にＳＹアドレス
を転送する。While the RUN signal is ON, the value of the SYL register 134 is stored in the register 137 every memory cycle, so that the SY address is transferred to the frame memory 8.
【０１３６】パラメータ演算部１１０より転送されたス
クリーン座標のＸＳはＢＳＸＬレジスタ１３８に一時的
に格納される。The screen coordinate XS transferred from the parameter calculator 110 is temporarily stored in the BSXL register 138.
【０１３７】また、マルチプレクサ１３９により、スタ
ート信号を受けた時だけ、ＢＳＸＬレジスタ１３８の値
がＳＸＬレジスタ１５０に転送され、それ以外の時に
は、加算器１５３の出力がＳＸＬレジスタ１５０に転送
される。The multiplexer 139 transfers the value of the BSXL register 138 to the SXL register 150 only when receiving the start signal, and transfers the output of the adder 153 to the SXL register 150 at other times.
【０１３８】ＳＸＬレジスタ１５０は、メモリサイクル
毎値を更新することにより、ポリゴン辺のスクリーン座
標のＸアドレスを演算する。The SXL register 150 calculates the X address of the screen coordinate of the polygon side by updating the value every memory cycle.
【０１３９】ＢＤＤＸレジスタ１５１は、パラメータ演
算部１１０より転送されたパラメータ（スクリーン座標
のＸ終点（ＸＥ）−Ｘ始点（ＸＳ）／ＤＹ）の値を一時
的に格納する。The BDDX register 151 temporarily stores the value of the parameter (X end point (XE) -X start point (XS) / DY of screen coordinates) transferred from the parameter calculation section 110.
【０１４０】スタート信号を受けることによりＢＤＤＸ
レジスタ１５１の値をＤＤＸレジスタ１５２に格納し、
加算器１５３へ転送する。BDDX by receiving the start signal
The value of the register 151 is stored in the DDX register 152,
Transfer to the adder 153.
【０１４１】ＲＵＮ信号がＯＮしている間はメモリサイ
クル毎にＳＸＬレジスタ１５０の値がＳＸレジスタ１５
４に格納されることにより、フレームメモリ８にＳＸデ
ータを転送する。While the RUN signal is ON, the value of the SXL register 150 is kept in the SX register 15 every memory cycle.
By being stored in 4, the SX data is transferred to the frame memory 8.
【０１４２】パラメータ演算部１１０より転送されたマ
ッピングパターン座標のＭＸＳはＢＭＸＬレジスタ１５
５に一時的に格納される。The MXS of the mapping pattern coordinates transferred from the parameter calculator 110 is the BMXL register 15
5 is temporarily stored.
【０１４３】また、マルチプレクサ１５６は、スタート
信号を受けた時だけ、ＢＭＸＬレジスタ１５５の値をＭ
ＸＬレジスタ１５７に転送し、それ以外の時は加算器１
７０の出力をＭＸＬレジスタ１５７に転送する。The multiplexer 156 sets the value of the BMXL register 155 to M only when receiving the start signal.
Transfer to XL register 157, adder 1 otherwise
The output of 70 is transferred to the MXL register 157.
【０１４４】ＭＸＬレジスタ１５７は、メモリサイクル
毎に値を更新することにより、ポリゴン辺のマッピング
座標のＸアドレスを演算する。The MXL register 157 calculates the X address of the mapping coordinate of the polygon side by updating the value every memory cycle.
【０１４５】パラメータ演算部１１０より転送されたパ
ラメータ（マッピング座標のＸ終点（ＭＸＥ）−Ｘ始点
（ＭＸＳ））／ＤＹ）の値は、ＢＤＤＭＸレジスタ１５
８に格納される。The value of the parameter (mapping coordinate X end point (MXE) -X start point (MXS)) / DY transferred from the parameter calculation unit 110 is the BDDMX register 15
8 is stored.
【０１４６】スタート信号を受けることにより、ＢＤＤ
ＭＸレジスタ１５８の値をＤＤＭＸレジスタ１５９が格
納し、加算器１７０へ転送する。By receiving the start signal, BDD
The value of the MX register 158 is stored in the DDMX register 159 and transferred to the adder 170.
【０１４７】ＲＵＮ信号が０Ｎしている間は、メモリサ
イクル毎にＢＭＸＬレジスタ１５７の値がＭＸＬレジス
タ１７１に格納されることにより、フレームメモリ８に
ＭＸデータを転送する。While the RUN signal is 0N, the MX data is transferred to the frame memory 8 by storing the value of the BMXL register 157 in the MXL register 171 every memory cycle.
【０１４８】パラメータ演算部１１０より転送されたマ
ッピングパターン座標のＹ始点（ＭＹＳ）はＢＭＹＬレ
ジスタ１７２に一時的に格納される。The Y start point (MYS) of the mapping pattern coordinates transferred from the parameter calculator 110 is temporarily stored in the BMYL register 172.
【０１４９】更に、マルチプレクサ１７３は、スタート
信号を受けた時だけＢＭＹＬレジスタ１７２の値をＭＹ
Ｌレジスタ１７４に転送し、それ以外の時は、加算器１
７７の出力をＭＹＬレジスタ１７４に転送する。Further, the multiplexer 173 sets the value of the BMYL register 172 to MY only when receiving the start signal.
Transfer to L register 174, otherwise adder 1
The output of 77 is transferred to the MYL register 174.
【０１５０】ＭＹＬレジスタ１７４は、メモリサイクル
毎に値を更新することにより、ポリゴン辺のマッピング
座標のＹアドレスを演算する。The MYL register 174 computes the Y address of the polygon side mapping coordinates by updating the value every memory cycle.
【０１５１】パラメータ演算部１１０より転送されたパ
ラメータ（マッピングパターン座標のＹ終点（ＭＹＥ）
−Ｙ始点（ＭＹＳ）／ＤＹ）の値はＢＤＤＭＹレジスタ
１７５に一時的に格納される。The parameters transferred from the parameter calculator 110 (Y end point (MYE) of mapping pattern coordinates)
The value of −Y start point (MYS) / DY) is temporarily stored in the BDDMY register 175.
【０１５２】スタート信号を受けることにより、ＢＤＤ
ＭＹレジスタ１７５の値はＤＤＭＹレジスタ１７６に格
納され、加算器１７７へ転送する。By receiving the start signal, BDD
The value of the MY register 175 is stored in the DDMY register 176 and transferred to the adder 177.
【０１５３】ＲＵＮ信号がＯＮしている間はメモリサイ
クル毎にＭＹＬレジスタ１７４の値がＭＹレジスタ１７
８に格納されることにより、フレームメモリ８にＭＹデ
ータを転送する。While the RUN signal is ON, the value of the MYL register 174 is changed to the MY register 17 every memory cycle.
By being stored in 8, the MY data is transferred to the frame memory 8.
【０１５４】スタート信号を受けることによりＦＬ１値
がフリップフロップ１７９に格納され、フレームメモリ
８のアドレスの一部としてＲＬ信号を転送する。Upon receiving the start signal, the FL1 value is stored in the flip-flop 179, and the RL signal is transferred as a part of the address of the frame memory 8.
【０１５５】ＢＴＰＬレジスタ１８０には、パラメータ
演算部１１０より転送された半透明係数値の始点アドレ
ス（ＴＰＳ）が一時的に格納される。The BTPL register 180 temporarily stores the starting point address (TPS) of the semitransparent coefficient value transferred from the parameter calculation section 110.
【０１５６】また、ＢＤＤＰレジスタ１８１には、パラ
メータ演算部より転送されたパラメータ（半透明係数値
終点（ＴＰＥ）−始点（ＴＰＳ）／ＤＹ）の値が一時的
に格納される。Further, the BDDP register 181 temporarily stores the value of the parameter (translucent coefficient value end point (TPE) -start point (TPS) / DY) transferred from the parameter calculation section.
【０１５７】ＢＴＰＬレジスタ１８０からのデータはマ
ルチプレクサ１８２に与えられ、このマルチプレクサ１
８２はスタート信号を受けた時だけ、ＢＰＴＬレジスタ
１８０の値をＴＰＬレジスタ１８４へ転送し、それ以外
の時は加算器１８５の出力をＴＰＬレジスタ１８４に送
る。The data from the BTPL register 180 is given to the multiplexer 182, and this multiplexer 1
82 transfers the value of the BPTL register 180 to the TPL register 184 only when it receives the start signal, and sends the output of the adder 185 to the TPL register 184 otherwise.
【０１５８】このＴＰＬレジスタ１８４は、メモリサイ
クル毎に値を更新し、ポリゴン辺の半透明係数値を格納
する。The TPL register 184 updates the value every memory cycle and stores the semitransparent coefficient value of the polygon side.
【０１５９】また、ＤＤＴＰレジスタ１８３は、スター
ト信号を受けることにより，ＢＤＤＴＰレジスタ１８１
の値を格納する。Further, the DDDTP register 183 receives the start signal, so that the BDDTP register 181
Stores the value of.
【０１６０】ＴＰＬレジスタ１８４及びＤＤＴＰレジス
タ１８３からの出力が加算器１８５に与えられ、この加
算器１８５にて、ＴＰ＋ＤＴＰの演算が行われ、ポリゴ
ン辺の半透明係数値が算出される。この加算器１８５か
らの出力はマルチプレクサ１８２を介してＴＰＬレジス
タ１８４に一時格納される。ＴＰＬレジスタ１８４の値
がＲＵＮ信号がＯＮしている間はメモリサイクル毎にＴ
Ｐレジスタ１８６に格納され、そして、フレームメモリ
８にＴＰデータが転送される。The outputs from the TPL register 184 and the DDTP register 183 are given to the adder 185, and the adder 185 calculates TP + DTP to calculate the semitransparent coefficient value of the polygon side. The output from the adder 185 is temporarily stored in the TPL register 184 via the multiplexer 182. The value of the TPL register 184 is T every memory cycle while the RUN signal is ON.
The TP data is stored in the P register 186 and transferred to the frame memory 8.
【０１６１】外形処理装置７は、上述したように構成さ
れ、この動作につき図２０、図２１のフローチャートに
従い更に説明する。The outer shape processing device 7 is configured as described above, and its operation will be further described with reference to the flowcharts of FIGS. 20 and 21.
【０１６２】まず、スクリーンメモリ４及びカラーメモ
リ６より端点データの各始点（ＸＳ，ＭＸＳ，ＭＹＳ，
ＴＰＳ）を読み出し、そして、ＲＡＭ１１５に、スクリ
ーンメモリ４より読み込まれた端点データの各始点（Ｘ
Ｓ，ＭＸＳ，ＭＹＳ）及び半透明係数メモリ６より読み
込まれた始点（ＴＰＳ）を格納する（ステップＳ６
０）。First, the start points (XS, MXS, MYS, etc.) of the end point data are read from the screen memory 4 and the color memory 6.
TPS) is read out, and each start point (X) of the end point data read from the screen memory 4 is read into the RAM 115.
S, MXS, MYS) and the starting point (TPS) read from the semitransparent coefficient memory 6 are stored (step S6).
0).
【０１６３】そして、スクリーンメモリ４よりＹ終点ア
ドレス（ＹＥ）を読み出すと共に、ＲＡＭ１１５より読
み出されたＹ始点（ＹＳ）との間で減算器１１８によ
り、ＹＥからＹＳを減算処理され、この値（ＤＹ）をＷ
２レジスタ１１９に一時的に格納する。そして、Ｙ始点
アドレス（ＹＳ）をＢＳＹＬレジスタ１３２に格納する
と共にＹ終点アドレスをＹ始点アドレスとしてＲＡＭ１
１５に書き込む（ステップＳ６１）。Then, the Y end point address (YE) is read from the screen memory 4, and the subtracter 118 subtracts YS from YE with the Y start point (YS) read from the RAM 115, and this value ( DY) to W
2 It is temporarily stored in the register 119. Then, the Y start point address (YS) is stored in the BSYL register 132 and the Y end point address is set as the Y start point address in the RAM 1.
15 is written (step S61).
【０１６４】続いて、減算器１１８にて、ＲＡＭ１１５
より読み出されたＸ始点（ＸＳ）とスクリーンメモリ４
より読み出されたＸ終点（ＸＥ）との減算処理が行わ
れ、この減算値が除算器１２３にて上記ＤＹで除算さ
れ、その値ＤＤＸをＢＤＤＸレジスタ１５１に、Ｘ始点
アドレス（ＸＳ）をＢＳＸＬレジスタ１３８にそれぞれ
格納し、Ｘ終点アドレスをＸ始点アドレス（ＸＳ）とし
てＲＡＭ１１５に書き込む（ステップＳ６２）。Then, in the subtractor 118, the RAM 115
X start point (XS) read by and screen memory 4
A subtraction process with the X end point (XE) read out is performed, the subtracted value is divided by the DY in the divider 123, the value DDX is stored in the BDDX register 151, and the X start point address (XS) is stored in BSXL. Each is stored in the register 138, and the X end point address is written in the RAM 115 as the X start point address (XS) (step S62).
【０１６５】更に、減算器１１８にて、ＲＡＭ１１５よ
り読み出されたマッピングパターンのＸ始点（ＭＸＳ）
とスクリーンメモリ４より読み出されたマッピングパタ
ーンのＸ終点（ＭＸＥ）との減算処理が行われ、この減
算値が除算器１２３にて上記ＤＹで除算され、その値Ｄ
ＭＸをＢＤＤＭＸレジスタ１５８に、マッピングパター
ンＸ始点アドレス（ＭＸＳ）をＢＭＸＬレジスタ１５５
にそれぞれ格納し、マッピングパターンＸ終点アドレス
をＸ始点アドレス（ＭＸＳ）としてＲＡＭ１１５に書き
込む（ステップＳ６３）。Further, the X start point (MXS) of the mapping pattern read from the RAM 115 by the subtracter 118.
And the X end point (MXE) of the mapping pattern read from the screen memory 4 are subtracted, and the subtracted value is divided by the above DY in the divider 123 to obtain the value D
MX to the BDDMX register 158 and mapping pattern X start point address (MXS) to the BMXL register 155.
And stores the mapping pattern X end point address in the RAM 115 as the X start point address (MXS) (step S63).
【０１６６】続いて、減算器１１８にて、ＲＡＭ１１５
より読み出されたマッピングパターンのＹ始点（ＭＹ
Ｓ）とスクリーンメモリ４より読み出されたマッピング
パターンのＹ終点（ＭＹＥ）との減算処理が行われ、こ
の減算値が除算器１２３にて上記ＤＹで除算され、その
値ＤＭＹをＢＤＤＭＹレジスタ１７５に、マッピングパ
ターンＹ始点アドレス（ＭＹＳ）をＢＭＹＬレジスタ１
７２にそれぞれ格納し、マッピングパターンＹ終点アド
レスをＹ始点アドレス（ＭＹＳ）としてＲＡＭ１１５に
書き込む（ステップＳ６４）。Subsequently, the subtractor 118 causes the RAM 115 to
Y starting point (MY
S) is subtracted from the Y end point (MYE) of the mapping pattern read from the screen memory 4, and the subtracted value is divided by the DY in the divider 123, and the value DMY is stored in the BDDMY register 175. , Mapping pattern Y start point address (MYS) to BMYL register 1
72, and stores the mapping pattern Y end point address in the RAM 115 as the Y start point address (MYS) (step S64).
【０１６７】その後、減算器１１８にて、ＲＡＭ１１５
より読み出された半透明係数値の始点（ＴＰＳ）とカラ
ーメモリ６より読み出された半透明係数値の終点（ＴＰ
Ｅ）との減算処理が行われ、この減算値が除算器１２３
にて上記ＤＹで除算され、その値ＤＴＰをＢＤＤＴＰレ
ジスタ１８１に、半透明係数値の始点アドレス（ＴＰ
Ｓ）をＢＴＰＬレジスタ１８０にそれぞれ格納し、半透
明係数値の終点アドレス（ＴＰＥ）を半透明係数値の始
点アドレス（ＴＰＳ）としてＲＡＭ１１５に書き込む
（ステップＳ６５）。Then, the subtractor 118 causes the RAM 115
From the starting point (TPS) of the translucency coefficient value read by the terminal and the ending point (TP) of the translucency coefficient value read from the color memory 6.
E) and subtraction processing is performed, and this subtraction value is the divider 123
Is divided by the above DY, and the value DTP is stored in the BDDTP register 181, and the start point address (TP
S) is stored in the BTPL register 180, and the end point address (TPE) of the translucent coefficient value is written in the RAM 115 as the start point address (TPS) of the translucent coefficient value (step S65).
【０１６８】そして、Ｚ値をＢＺレジスタ１２７に転送
した後、スタート信号（ＲＵＮ）がくるまで待機し（ス
テップＳ６６，Ｓ６７）、ＲＵＮ信号がくるとステップ
Ｓ６８に進む。After the Z value is transferred to the BZ register 127, it waits until the start signal (RUN) arrives (steps S66 and S67), and when the RUN signal comes, the process proceeds to step S68.
【０１６９】ステップＳ６８において、ＢＤＤＴＰレジ
スタ１８１の値をＤＤＴＰレジスタ１８３に、ＢＤＤＭ
Ｙレジスタ１７５の値をＤＤＭＹレジスタ１７６に、Ｂ
ＤＤＭＸレジスタ１５８の値をＤＤＭＸレジスタ１５９
に、ＢＤＤＸレジスタ１５１の値をＤＤＸレジスタ１５
２に格納する。そして、ＢＳＹＬレジスタ１３２の値を
ＳＹＬレジスタ１３３に、ＢＳＸＬレジスタ１３８の値
をＳＸＬレジスタ１５０に、ＢＭＸＬレジスタ１５５の
値をＭＸＬレジスタ１５７に、ＢＭＹレジスタ１７２の
値をＭＹＬレジスタ１７４に格納する。更に、ＢＺレジ
スタ１２７の値をＺレジスタ１２８に、ＤＹレジスタ１
２９の値をカウンタ１３０に、カウンタの値（ＦＬ１）
をフリップフロップ１３１に設定し、ステップＳ６９に
進む。In step S68, the value of the BDDTP register 181 is stored in the DDTP register 183 and BDDM.
The value of the Y register 175 is stored in the DDMY register 176 and B
The value of the DDMX register 158 is set to the DDMX register 159.
Then, the value of the BDDX register 151 is set to the DDX register 15
Store in 2. Then, the value of the BSYL register 132 is stored in the SYL register 133, the value of the BSXL register 138 is stored in the SXL register 150, the value of the BMXL register 155 is stored in the MXL register 157, and the value of the BMY register 172 is stored in the MYL register 174. Furthermore, the value of the BZ register 127 is stored in the Z register 128 and the value of the DY register 1
The value of 29 is stored in the counter 130 and the value of the counter (FL1)
Is set in the flip-flop 131, and the process proceeds to step S69.
【０１７０】続いて、ステップＳ６９にて、補間演算回
路６６，７５，８５を起動し、補間演算を行い、ステッ
プＳ７０にて、全ての辺の処理が終了したか否か判断さ
れ、全ての辺の処理が終了していない場合には、ステッ
プＳ６１に戻り、前述の動作を繰り返す。全ての辺の処
理が終了すると、外形処理装置７の動作を終える。Subsequently, in step S69, the interpolation calculation circuits 66, 75, 85 are activated to perform the interpolation calculation, and in step S70, it is judged whether or not the processing of all the edges is completed, and all the edges are judged. If the process of 1 is not completed, the process returns to step S61 and the above-described operation is repeated. When the processing of all sides is completed, the operation of the contour processing device 7 is completed.
【０１７１】次に、この発明に用いられる内部描画処理
装置９の具体的実施例について、図１３に従い更に説明
する。前述した外形処理装置８にて算出したポリゴンの
外形、マッピングパターン情報及び半透明係数値データ
に基づいて、Ｙアドレス毎に始点から終点までのポリゴ
ンのマッピングパターン情報データ及び半透明係数値デ
ータを内部描画処理装置９で求める。Next, a specific embodiment of the internal drawing processing device 9 used in the present invention will be further described with reference to FIG. Based on the polygon outline, the mapping pattern information, and the translucency coefficient value data calculated by the outline processing device 8, the mapping pattern information data and the translucency coefficient value data of the polygon from the start point to the end point are internally stored for each Y address. Obtained by the drawing processing device 9.
【０１７２】フレームメモリ８よりポリゴン図形の始
点、終点アドレス（ＸＳ，ＸＥ）を読み出す毎に第３カ
ウンタ５０３をカウントアップし、ユニット部５０４、
パラメータ演算部５３０に夫々フレームメモリ８から読
み出したパラメータをセットする。Each time the polygon graphic start point and end point addresses (XS, XE) are read from the frame memory 8, the third counter 503 counts up, and the unit section 504,
The parameters read from the frame memory 8 are set in the parameter calculation unit 530, respectively.
【０１７３】ユニット部５０４の各ユニット番号はＺ値
の順番に対応し、各ユニットはユニット番号に対応する
Ｚ値の順番を持つポリゴンのポリゴン図形の始点、終点
アドレス（ＸＳ，ＸＳ）を持ち、第２カウンタ５０２か
らのＣＲＴ１２の水平ドットアドレスを受取り、そのア
ドレスの始点（ＸＳ）と終点（ＸＥ）が、アドレスの中
に含まれるか否かをプライオリティエンコーダ６５０に
転送する。Each unit number of the unit section 504 corresponds to the order of Z values, and each unit has the start point and end point addresses (XS, XS) of the polygon figure of the polygon having the order of Z values corresponding to the unit number. It receives the horizontal dot address of the CRT 12 from the second counter 502, and transfers to the priority encoder 650 whether the start point (XS) and end point (XE) of the address are included in the address.
【０１７４】このユニット部５０４の各ユニットは、例
えば図１４のように構成される。第２カウンタ５０２よ
りＣＲＴ１２の水平ドットアドレスが比較器５０４ｄ、
５０４ｅの一方に与えられる。また、フレームメモリ８
からのアドレスの始点（ＸＳ）、終点（ＸＥ）がそれぞ
れレジスタ５０４ｂ、５０４ｃに与えられる。そして、
この始点、終点（ＸＳ，ＸＥ）値が比較器５０４ｄ，５
０４ｅの他方の入力として与えられ、この比較器５０４
ｄ，５０４ｅにて、ＣＲＴ１２の水平ドットアドレスと
始点（ＸＳ）と終点（ＸＥ）アドレスとが比較され、そ
の比較結果をアンド回路５０４ｆに出力する。Each unit of the unit section 504 is constructed, for example, as shown in FIG. The second counter 502 outputs the horizontal dot address of the CRT 12 to the comparator 504d,
504e is provided to one side. Also, the frame memory 8
The start point (XS) and end point (XE) of the address from are given to the registers 504b and 504c, respectively. And
The start point and end point (XS, XE) values are the comparators 504d, 5
04e provided as the other input of the comparator 504.
At d and 504e, the horizontal dot address of the CRT 12 is compared with the start point (XS) and end point (XE) address, and the comparison result is output to the AND circuit 504f.
【０１７５】また、比較器５０４ａにはＺ値番号とユニ
ット番号が与えられ、両者の比較結果をアンド回路５０
４ｆに出力する。そして、半透明ポリゴンを示す半透明
ポリゴンフラグがフリップフロップ５０４ｇに与えられ
る。Further, the Z value number and the unit number are given to the comparator 504a, and the comparison result of the two is calculated by the AND circuit 50.
Output to 4f. Then, the semi-transparent polygon flag indicating the semi-transparent polygon is given to the flip-flop 504g.
【０１７６】このように、各ユニットは、ユニット番号
に対応するＺ値の順番を持つポリゴンのポリゴン図形の
始点、終点アドレス（ＸＳ，ＸＳ）が与えられ、第２カ
ウンタ５０２からのＣＲＴ１２の水平ドットアドレスを
受取り、そのアドレスの始点（ＸＳ）と終点（ＸＥ）
が、アドレスの中に含まれるか否かの結果をアンド回路
５０４ｆからプライオリティエンコーダ６５０に転送す
る。また、フリップフロップ５０４ｇからポリゴン属性
がプライオリティエンコーダ６５０に転送される。As described above, each unit is given the start point and end point addresses (XS, XS) of the polygon figure of the polygon having the Z value order corresponding to the unit number, and the horizontal dot of the CRT 12 from the second counter 502 is given. Receives an address and starts (XS) and ends (XE) the address
Transfers the result of whether or not it is included in the address from the AND circuit 504f to the priority encoder 650. Further, the polygon attribute is transferred from the flip-flop 504g to the priority encoder 650.
【０１７７】プライオリティエンコーダ６５０は、半透
明ポリゴンを除いて、各ユニットより転送された信号の
中で最もプライオリティの高いユニットのアドレスをパ
ラメータメモリ６００に転送する。このプライオリティ
エンコーダ６５０は、図１６に示すように構成されてい
る。The priority encoder 650 transfers the address of the unit having the highest priority among the signals transferred from each unit to the parameter memory 600, excluding the semitransparent polygon. This priority encoder 650 is configured as shown in FIG.
【０１７８】このプライオリティエンコーダ６５０は、
半透明ポリゴンフラグが格納されたフリップフロップ５
０４ｇからの出力（ＯＵＴ２）とアンド回路５０４ｆか
にのインバータ出力（ＯＵＴ２）とが入力されるオアゲ
ート群６５１と、このオアゲート群６５１からの出力を
一方の入力とし、前段の出力を他方の入力とするアンド
ゲート群６５２とを備える。そして、このアンドゲート
群６５２からの出力がエンコーダ６５３に与えられる。
このエンコーダ６５３からは、半透明ポリゴンを除い
て、各ユニットから転送された半透明ポリゴン以外の中
で最もプライオリティの高いユニットのアドレスをパラ
メータメモリ６００に転送する。This priority encoder 650 is
Flip-flop 5 that stores a semi-transparent polygon flag
An OR gate group 651 to which the output (OUT2) from 04g and the inverter output (OUT2) to the AND circuit 504f are input, and the output from this OR gate group 651 is one input, and the output of the previous stage is the other input. AND gate group 652 for The output from the AND gate group 652 is given to the encoder 653.
From the encoder 653, the addresses of the units having the highest priority among the units other than the translucent polygons transferred from the respective units are transferred to the parameter memory 600, excluding the translucent polygons.
【０１７９】パラメータ演算部５３０は、フレームメモ
リ８よりポリゴン図形の始点、終点アドレス（ＸＳ，Ｘ
Ｅ）、マッピングパターンメモリ１０の始点、終点アド
レス（ＭＸＳ，ＭＸＥ）（ＭＹＳ，ＭＹＳ）及び半透明
係数値始点、終点アドレス（ＴＰＳ，ＴＰＥ）を受取、
アドレス補間処理部８００に必要なパラメータに作り替
え、パラメータメモリ６００に転送する。The parameter calculation unit 530 receives from the frame memory 8 the start and end addresses (XS, X) of the polygon figure.
E), the start point and end point address (MXS, MXE) (MYS, MYS) of the mapping pattern memory 10 and the translucent coefficient value start point and end point address (TPS, TPE) are received,
The address interpolation processing unit 800 recreates the necessary parameters and transfers them to the parameter memory 600.
【０１８０】このパラメータ演算部５３０は、例えば図
１５のように構成される。このパラメータ演算部５３０
は、Ｙアドレス毎に対向する２辺間のＸアドレス及びマ
ッピングパターンのアドレス（ＸＳ，ＸＥ，ＭＸＳ，Ｍ
ＸＥ）及び半透明係数値アドレス（ＴＰＳ，ＴＰＥ）を
フレームメモリ８より読み出す。即ち、この実施例にお
いては、水平走査信号に同期して、その垂直位置として
のＹアドレスに対応するポリゴンの外形を示す２点のＸ
の始点（ＸＳ）とＸの終点（ＸＥ）とマッピングパター
ンを変形したマッピングアドレス（ＭＸＳ，ＭＹＳ）
（ＭＸＥ，ＭＹＥ）と半透明係数値を変形した半透明係
数値アドレス（ＴＰＥ，ＴＰＳ）をフレームメモリ８か
ら読み出す。そして、レジスタ５３１にＸＳ，レジスタ
５３２にＸＥ、レジスタ５３３にＭＸＳ、レジスタ５３
４にＭＸＥ、レジスタ５３５にＭＹＳ、レジスタ５３６
にＭＹＥ、レジスタ５４２にＴＰＳ、レジスタ５４２に
ＴＰＥが書き込まれる。The parameter calculator 530 is constructed as shown in FIG. 15, for example. This parameter calculation unit 530
Is an X address between two opposite sides for each Y address and an address (XS, XE, MXS, M) of a mapping pattern.
XE) and the translucent coefficient value address (TPS, TPE) are read from the frame memory 8. That is, in this embodiment, in synchronization with the horizontal scanning signal, two X points indicating the outer shape of the polygon corresponding to the Y address as the vertical position thereof.
Starting point (XS) and ending point (XE) of X and mapping address (MXS, MYS) obtained by modifying the mapping pattern
(MXE, MYE) and the translucent coefficient value address (TPE, TPS) obtained by modifying the translucent coefficient value are read from the frame memory 8. Then, the register 531 has XS, the register 532 has XE, the register 533 has MXS, and the register 53 has
4 to MXE, register 535 to MYS, register 536
, MYE, TPS in the register 542, and TPE in the register 542.
【０１８１】そして、減算器５３７にレジスタ５３１、
レジスタ５３２からＸＳ、ＸＥのデータがそれぞれ与え
られ、両者間の距離ＤＸが算出される。このＤＸは除算
器５４０、５４１、５４５に供給される。Then, the subtracter 537 stores the registers 531 and
The data XS and XE are given from the register 532, and the distance DX between them is calculated. This DX is supplied to the dividers 540, 541, 545.
【０１８２】また、減算器５３８には、レジスタ５３
３、レジスタ５３４からＭＸＳ、ＭＸＥがそれぞれ与え
られ、この減算器５３９からの演算結果ＭＹＥ−ＭＹＳ
が除算器５４１へ供給される。The subtractor 538 has a register 53.
3, MXS and MXE are given from the register 534, respectively, and the calculation result MYE-MYS from the subtractor 539 is given.
Are supplied to the divider 541.
【０１８３】更に、減算器５４４には、レジスタ５４
２、レジスタ５４３からＴＰＳ，ＴＰＥがそれぞれ与え
られ、この減算器５４４からの演算結果（ＴＰＥ−ＴＰ
Ｓ）が除算器５４４に与えられる。Further, the subtractor 544 includes a register 54
2, TPS and TPE are given from the register 543, respectively, and the operation result (TPE-TP
S) is provided to divider 544.
【０１８４】この除算器５４０、５４１、５４５にて、
（ＭＸＥ−ＭＸＳ）／ＤＸ，（ＭＹＥ−ＭＹＳ）／Ｄ
Ｘ，（ＴＰＥ−ＴＰＳ）／ＤＸの除算が夫々行われ、こ
の値（ＤＤＭＸ）、（ＤＤＭＹ）、（ＤＤＴＰ）とＭＸ
Ｓ、ＭＹＳ及びＸＳがパラメータメモリ６００に書き込
まれる。パラメータメモリ６００は、図１９のような構
成でパラメータ演算部５５０で演算されたＸＳ，ＤＤＭ
Ｘ，ＤＤＭＹ，及びＭＸＳ，ＭＹＳ，ＴＰＳの値をＺ値
の値の小さい順位で格納する。In the dividers 540, 541 and 545,
(MXE-MXS) / DX, (MYE-MYS) / D
X, (TPE-TPS) / DX are respectively divided, and these values (DDMX), (DDMY), (DDTP) and MX are calculated.
S, MYS and XS are written in the parameter memory 600. The parameter memory 600 has the configuration shown in FIG. 19 and has the XS and DDM calculated by the parameter calculation unit 550.
The values of X, DDMY, MXS, MYS, and TPS are stored in order of decreasing Z value.
【０１８５】前述したように、第１カウンタ５０１は、
パラメータセットの信号を受けることにより、１カウン
トアップし、パラメータをセットするユニット部の選択
とパラメータメモリ６００のアドレスを生成する。As described above, the first counter 501 is
By receiving the signal of the parameter set, the counter is incremented by 1 to select the unit to set the parameter and generate the address of the parameter memory 600.
【０１８６】第２カウンタ５０２はＣＲＴ１２の水平ド
ットアドレスを発生し、全てのユニット部５０４、アド
レス補間処理部８００に転送する。The second counter 502 generates the horizontal dot address of the CRT 12 and transfers it to all the unit sections 504 and the address interpolation processing section 800.
【０１８７】また、フレームメモリ８のアドレスは第３
カウンタ５０３にて生成され、カウンタ値に基づいてア
クセスする。Also, the address of the frame memory 8 is the third
It is generated by the counter 503 and is accessed based on the counter value.
【０１８８】アドレス補間処理部８００は、パラメータ
メモリ６００からＸＳ，ＤＤＭＸ，ＤＤＭＹ，ＤＤＴＰ
及びＭＸＳ，ＭＹＳデータと第２カウンタ５０２より現
処理点のＸアドレス値を取り込む。減算器８０１にて、
現処理点のＸアドレス値からＸＳを減算し、この値が乗
算器８０２，８０３へ与えられる。この乗算器８０２の
一方の入力には、パラメータメモリ６００からＤＤＭＸ
が与えられ、乗算器８０２にて、ＤＤＭＸ＊（現処理点
のＸアドレス値−ＸＳ）の演算が行われ、この演算結果
が加算器８０５に供給される。そして、この加算器８０
５にはパラメータメモリ６００よりＭＸＳが与えられ、
乗算器８０２の演算結果に始点のデータが加算され、補
間演算が行われる。この補間されたデータが半透明処理
装置１１へ送られる。The address interpolation processing unit 800 uses the parameter memory 600 to read XS, DDMX, DDMY, DDTP.
, MXS and MYS data, and the X address value of the current processing point from the second counter 502. In the subtractor 801,
XS is subtracted from the X address value of the current processing point, and this value is given to the multipliers 802 and 803. One input of the multiplier 802 is connected to the DDMX from the parameter memory 600.
Is given, the multiplier 802 calculates DDMX * (X address value of current processing point−XS), and the calculation result is supplied to the adder 805. And this adder 80
5 is given MXS from the parameter memory 600,
The start point data is added to the calculation result of the multiplier 802, and the interpolation calculation is performed. The interpolated data is sent to the semitransparent processing device 11.
【０１８９】また、乗算器８０３の一方の入力には、パ
ラメータメモリ６００からＤＤＭＹが与えられ、この乗
算器８０３にて、ＤＤＭＹ＊（現処理点のＸアドレス値
−ＸＳの演算が行われ、この演算結果が加算器８０４に
供給される。そして、この加算器８０４にはパラメータ
メモリ６００よりＭＹＳが与えられ、乗算器８０３の演
算結果に始点のデータが加算され、補間演算が行われ
る。この補間されたデータが半透明処理装置１１に送ら
れる。Also, one input of the multiplier 803 is given DDMY from the parameter memory 600, and this multiplier 803 calculates DDMY * (X address value of current processing point-XS, The calculation result is supplied to the adder 804. Then, MYS is given to the adder 804 from the parameter memory 600, the start point data is added to the calculation result of the multiplier 803, and the interpolation calculation is performed. The created data is sent to the semitransparent processing device 11.
【０１９０】乗算器８０６の一方の入力には、パラメー
タメモリ６００からＤＤＴＰが与えられ、乗算器８０６
にてＤＤＴＰ＊（現処理点のＸアドレス値−ＸＳ）の演
算が行われ、この演算結果が加算器８０７に供給され
る。DDTP is applied from the parameter memory 600 to one input of the multiplier 806, and the multiplier 806 receives the DDTP.
At DDTP * (X address value of current processing point-XS) is calculated, and the calculation result is supplied to the adder 807.
【０１９１】そして、この加算器８０７にはパラメータ
メモリ６００よりＴＰＳが与えられ、乗算器８０６の演
算結果に始点データが加算され、補間演算が行われる。
この補間されたデータは半透明処理装置１１に与えられ
る。Then, TPS is given to the adder 807 from the parameter memory 600, the start point data is added to the calculation result of the multiplier 806, and the interpolation calculation is performed.
The interpolated data is given to the semitransparent processing device 11.
【０１９２】一方、プライオリティエンコーダ６５０か
らは、半透明ポリゴンである場合、すなわち、半透明フ
ラグが立っている場合には、半透明エンコーダ６６０に
そのデータを出力する。この半透明エンコーダ６６０
は、半透明フラグの立った優先順位の一番高いポリゴン
の番号を出力するもので、図１７に示すように構成され
る。On the other hand, the priority encoder 650 outputs the data to the semitransparent encoder 660 when the polygon is a semitransparent polygon, that is, when the semitransparent flag is set. This translucent encoder 660
Outputs the number of the highest priority polygon with the semi-transparent flag set, and is configured as shown in FIG.
【０１９３】この半透明エンコーダ６６０は、プライオ
リティエンコーダ６５０から出力がインバータ６６１を
介して、前段の出力を他方の入力とするアンドゲート群
１６２の一方の入力に与えられる。このアンドゲード群
からの出力がエンコーダ６６３に与えられ、このエンコ
ーダ６６３から、半透明フラグの立った優先順位の一番
高いポリゴンの番号をコンパレータ６６１に出力する。The output of the semi-transparent encoder 660 is given from the priority encoder 650 via the inverter 661 to one input of the AND gate group 162 whose output is the other input. The output from the AND gate group is given to the encoder 663, and the encoder 663 outputs to the comparator 661 the number of the highest priority polygon having the semitransparent flag.
【０１９４】また、コンパレータ６６１には、プライオ
リティエンコーダ６５０から出力が与えられ、このコン
パレータ６６１にて、可視なポリゴンの番号を比較し
て、半透明ポリゴンの方が優先順位が高い時には、半透
明フラグを立て、そのフラグを半透明処理装置１１に送
る。The output from the priority encoder 650 is given to the comparator 661. The comparator 661 compares the numbers of visible polygons, and when the semi-transparent polygon has a higher priority, the semi-transparent flag is given. Is set and the flag is sent to the semitransparent processing device 11.
【０１９５】一方、パラメータメモリ６００と等しく、
半透明のポリゴンの時のみポリゴン番号すなわち、優先
番号に対応する半透明カラーメモリ６６２のアドレスに
ルックアップテーブル（ＬＵＴ）アドレスを書き込み、
この半透明カラーメモリ６６２は、半透明エンコーダに
よりアクセスされ、ＬＵＴアドレスを半透明処理装置１
１へ転送する。On the other hand, the same as the parameter memory 600,
Only in the case of a semi-transparent polygon, the lookup table (LUT) address is written to the polygon number, that is, the address of the semi-transparent color memory 662 corresponding to the priority number.
The semi-transparent color memory 662 is accessed by the semi-transparent encoder and the LUT address is stored in the semi-transparent processing device 1.
Transfer to 1.
【０１９６】また、ＣＲＴ１２へ表示するためのスクリ
ーンアドレスのＸアドレスＳＸはＸＳ＋Ｘで算出され
る。The X address SX of the screen address to be displayed on the CRT 12 is calculated by XS + X.
【０１９７】上述したように、半透明係数処理装置１１
には、内部描画処理装置９から出されたポリゴンの変形
に対応して基本パターンが変形されたマッピングパター
ンメモリアドレス（ＭＸ，ＭＹ）と、半透明係数値（Ｔ
Ｐ）、及び半透明ポリゴンＬＵＴアドレス（ＴＣＯＬ）
値が与えられる。そして、内部描画処理装置９から出力
されたマッピングパターンメモリアドレス（ＭＸ，Ｍ
Ｙ）に従いマッピングパターンメモリ１０がアクセスさ
れ、そのデータが半透明処理装置１１に転送される。半
透明処理装置１１では、半透明ポリゴン以外のカラー情
報を格納したルックアップテーブルメモリがアクセスさ
れ、ルックアップテーブルメモリからそのアドレスに対
応したＲ．Ｇ．Ｂ等の色情報等のデータが読み出され
る。As described above, the semitransparent coefficient processing device 11
The mapping pattern memory address (MX, MY) in which the basic pattern is deformed corresponding to the deformation of the polygon output from the internal drawing processor 9 and the translucency coefficient value (T
P) and semi-transparent polygon LUT address (TCOL)
A value is given. Then, the mapping pattern memory address (MX, M
According to Y), the mapping pattern memory 10 is accessed and the data is transferred to the semitransparent processing device 11. In the semi-transparent processing device 11, a look-up table memory storing color information other than the semi-transparent polygon is accessed, and the R.V. G. Data such as B color information is read.
【０１９８】一方、内部描画処理装置９から半透明係数
値（ＬＴＰ）及び半透明ポリゴンＬＵＴアドレス（ＴＣ
ＯＬ）値が半透明処理装置１１に与えられる。ＴＣＯＬ
値に従い、半透明ルックアップテーブルメモリがアクセ
スされ、そのアドレスに対応した半透明ポリゴンのＲ，
Ｇ，Ｂ等の色情報等のデータが読み出される。On the other hand, from the internal drawing processing unit 9, the semitransparent coefficient value (LTP) and the semitransparent polygon LUT address (TC
The OL) value is given to the translucent processor 11. TCOL
According to the value, the semi-transparent lookup table memory is accessed, and the R of the semi-transparent polygon corresponding to that address,
Data such as G and B color information is read.
【０１９９】半透明ルックアップテーブルメモリ１１８
からの半透明ポリゴンのＲ，Ｇ，Ｂの色値と半透明係数
値（ＬＴＰ）とがそれぞれ乗算され、半透明ポリゴンの
色が算出される。Semi-transparent lookup table memory 118
The color values of the R, G, and B of the semi-transparent polygon are multiplied by the semi-transparent coefficient value (LTP), and the color of the semi-transparent polygon is calculated.
【０２００】更に、半透明ポリゴンと半透明ポリゴンを
通したポリゴンの色が加えられ、そのドットの色が算出
される。そして半透明ポリゴンか否かを示すフラグに応
じて、半透明ポリゴンであれば、半透明ポリゴンと半透
明ポリゴンを通した色が加えられたドットの色を出力
し、ＣＲＴ１２へそのデータを与える。又、半透明ポリ
ゴンでなければ、通常のポリゴンデータが出力され、そ
のポリゴンがＣＲＴ１２に表示される。Further, the color of the semitransparent polygon and the color of the polygon passing through the semitransparent polygon are added, and the color of the dot is calculated. Then, in the case of a semi-transparent polygon, according to a flag indicating whether or not it is a semi-transparent polygon, the color of the dot to which the color passed through the semi-transparent polygon and the semi-transparent polygon is added is output and the data is given to the CRT 12. If it is not a semi-transparent polygon, normal polygon data is output and the polygon is displayed on the CRT 12.
【０２０１】これら各回路はコントローラ５０にて全体
をコントロールされ、このコントローラ５０は、図２
２、２３のフローチャートに従って全体をコントロール
する。Each of these circuits is entirely controlled by a controller 50, which is shown in FIG.
The whole is controlled according to the flow charts 2 and 23.
【０２０２】次に、この実施例の内部描画処理装置９の
動作につき図２２及び図２３に従い更に説明する。図２
２はパラメータセット動作を示すフローチャート、図２
３はアドレス補間演算部及び半透明処理装置１１の動作
を示すフローチャートである。Next, the operation of the internal drawing processor 9 of this embodiment will be further described with reference to FIGS. Figure 2
2 is a flowchart showing a parameter setting operation, FIG.
3 is a flowchart showing the operations of the address interpolation calculation unit and the semitransparent processing device 11.
【０２０３】この実施例においては、フレームメモリ８
には、Ｚ値の小さい順に５１２のポリゴンが格納されて
いる。内部描画処理装置９の動作を開始すると、まず、
フレームメモリ８のアドレスを生成する第３カウンタ５
０３及びパラメータメモリ６００のアドレスを生成する
第１カウンタ５０１を初期化し（ステップＳ８０）、続
いて、第１カウンタ５０１をカウントアップした後（ス
テップＳ８１）、この第１カウンタ５０１の値がパラメ
ータメモリ６００に格納されるポリゴン数以内か、この
実施例では２５５以内か否か判断され、格納されるポリ
ゴン数以内の場合にはステップＳ８３に進み、ポリゴン
数がオーバした場合にはこのパラーメタセット動作を終
了する（ステップＳ８２）。In this embodiment, the frame memory 8
In, 512 polygons are stored in ascending order of Z value. When the operation of the internal drawing processing device 9 is started, first,
Third counter 5 for generating address of frame memory 8
03 and the first counter 501 for generating addresses of the parameter memory 600 (step S80), and after the first counter 501 is counted up (step S81), the value of the first counter 501 is set to the parameter memory 600. It is determined whether the number of polygons is less than or equal to 255 in this embodiment. If the number of polygons is less than or equal to the number of stored polygons, the process proceeds to step S83. It ends (step S82).
【０２０４】そして、ステップＳ８３にて、フレームメ
モリ８よりＸ始点アドレス（ＸＳ）及びＸ終点アドレス
（ＸＥ）を読み出し、ユニット部のレジスタ５０４ｂ，
５０４ｃにそれぞれ格納する。Then, in step S83, the X start point address (XS) and the X end point address (XE) are read from the frame memory 8, and the unit section registers 504b,
Store in 504c respectively.
【０２０５】続いて、ステップＳ８４にて、フレームメ
モリ８よりＸ始点アドレス（ＸＳ）及びＸ終点アドレス
（ＸＥ）、マッピングパターンメモリの始点アドレス
（ＭＸＳ、ＭＹＳ）及び終点アドレス（ＭＸＥ、ＭＹ
Ｅ）、及び半透明係数値の始点、終点アドレス（ＴＰ
Ｓ，ＴＰＥ），ＤＤＭＸ，ＤＤＭＹ，ＤＤＴＰをそれぞ
れ読み出し、パラメータ演算部５３０に転送した後ステ
ップＳ８５に進む。Then, in step S84, the X start point address (XS) and the X end point address (XE) from the frame memory 8, the start point address (MXS, MYS) and the end point address (MXE, MY) of the mapping pattern memory.
E) and the start and end addresses of the translucency coefficient value (TP
S, TPE), DDMX, DDMY, DDTP are read out and transferred to the parameter calculator 530, and then the process proceeds to step S85.
【０２０６】ステップＳ８５において、パラメータ演算
部５３０にて、各パラメータを演算し、算出された各パ
ラメータを第１カウンタ５０１が示すアドレス値に従い
パラメータメモリ６００に格納する。In step S85, the parameter calculator 530 calculates each parameter and stores each calculated parameter in the parameter memory 600 according to the address value indicated by the first counter 501.
【０２０７】そして、第３カウンタ５０３をカウントア
ップし（ステップＳ８６）、第３カウンタ５０３の値が
フレームメモリ８に格納されているポリゴン数、すなわ
ち、この実施例においては５１２以内か否か判断され、
５１２以内の場合には、ステップＳ８１に戻り、前述し
た動作を繰り返す。第３カウンタ５０３が５１２を越え
るとパラメータセット動作を終了する。Then, the third counter 503 is counted up (step S86), and it is judged whether or not the value of the third counter 503 is the number of polygons stored in the frame memory 8, that is, within 512 in this embodiment. ,
If it is within 512, the process returns to step S81 and the above-described operation is repeated. When the third counter 503 exceeds 512, the parameter setting operation ends.
【０２０８】続いて、アドレス補間演算が行われる。ま
ず、第２カウンタ５０２のカウンタ値を初期化した後
（ステップＳ９０）、第２カウンタ５０２をカウントア
ップし（ステップＳ９１）、その第２カウンタ５０２の
値をユニット部５０４の各ユニットに転送する（ステッ
プＳ９２）。Subsequently, address interpolation calculation is performed. First, after initializing the counter value of the second counter 502 (step S90), the second counter 502 is counted up (step S91), and the value of the second counter 502 is transferred to each unit of the unit section 504 ( Step S92).
【０２０９】ユニット部５０４の各ユニットにおいて、
レジスタ５０４ｂ，５０４ｃに格納されているＸ始点ア
ドレス（ＸＳ）及びＸ終点アドレス（ＸＥ）と第１、第
３カウンタ５０１、５０３に基づく出力をプライオリテ
ィエンコーダ６５０に出力する（ステップＳ９３）。In each unit of the unit section 504,
The X start point address (XS) and X end point address (XE) stored in the registers 504b and 504c and the outputs based on the first and third counters 501 and 503 are output to the priority encoder 650 (step S93).
【０２１０】そして、プライオリティエンコーダ６５０
は優先順位のもっとも高いアドレスをパラメータメモリ
６００へ転送する（ステップＳ９４）。パラメータメモ
リ６００はプライオリティエンコーダ６５０の示すアド
レスのデータをアドレス補間演算処理部８００へ出力す
る（ステップ９５）。Then, the priority encoder 650
Transfers the highest priority address to the parameter memory 600 (step S94). The parameter memory 600 outputs the data of the address indicated by the priority encoder 650 to the address interpolation calculation processing unit 800 (step 95).
【０２１１】ステップＳ９６において、アドレス補間演
算処理部８００は、パラメータメモリ６００よりＸＳ，
ＤＤＭＸ，ＤＤＭＹ，ＤＤＴＰ及びＭＸＳ，ＭＹＳデー
タを、また第２カウンタ５０２より現処理点のＸアドレ
ス値を取り込む。そして、ＤＤＭＸ＊（現処理点のＸア
ドレス値（第２カウンタ値）−ＸＳ）＋ＭＸＳの演算、
ＤＤＭＹ＊（現処理点のＸアドレス値−ＸＳ）＋ＭＹＳ
の演算、ＤＤＴＰ＊（現処理点のＸアドレス値−ＸＳ）
＋ＴＰＳの演算がそれぞれ行われ、この補間されたデー
タは半透明処理装置１１に与えられる。又、左辺、右辺
のマッピングパターンメモリ１０の値と補間されたマッ
ピングパターンメモリアドレス藻半透明処理装置１１へ
与えられる。In step S96, the address interpolation calculation processing section 800 uses the parameter memory 600 to read XS,
DDMX, DDMY, DDTP and MXS, MYS data, and the X address value of the current processing point are fetched from the second counter 502. Then, DDMX * (X address value of current processing point (second counter value) −XS) + MXS calculation,
DDMY * (X address value of current processing point-XS) + MYS
Calculation, DDTP * (X address value of current processing point-XS)
The calculation of + TPS is performed, and the interpolated data is provided to the semitransparent processing device 11. Further, the mapping pattern memory addresses interpolated with the values of the mapping pattern memories 10 on the left and right sides are given to the translucent processing device 11.
【０２１２】続いて、ステップＳ９７にて、半透明処理
装置１１において、マッピングパターンメモリアドレス
（ＭＸ，ＭＹ）に従い、マッピングパターンメモリ１０
をアクセスする。即ち、内部描画処理装置９から出力さ
れたマッピングパターンメモリアドレス（ＭＸ，ＭＹ）
値により、マッピングパターンメモリ１０をルックアッ
プテーブルとしてそのアドレスに対応したＲ．Ｇ．Ｂ等
の色情報等のデータを読み出す。Then, in step S97, the semitransparent processing device 11 follows the mapping pattern memory address (MX, MY) according to the mapping pattern memory 10.
To access. That is, the mapping pattern memory address (MX, MY) output from the internal drawing processor 9
Depending on the value, the R.P. G. Data such as B color information is read.
【０２１３】内部描画処理装置９からの半透明係数値
（ＴＰ）と色値（Ｒ，Ｇ，Ｂ）をそれぞれ乗算し、色の
濃淡付けを行い、その結果をＣＲＴ１２に出力し、ステ
ップＳ９８に進む。The semi-transparency coefficient value (TP) from the internal drawing processing unit 9 and the color values (R, G, B) are respectively multiplied to shade the color, and the result is output to the CRT 12, and the process proceeds to step S98. move on.
【０２１４】ステップＳ９８にて、第２カウンタ５０２
の値がＣＲＴ１２の水平ドットアドレスと等しくなった
か否か、この実施例では３２０になったか否か判断さ
れ、３２０に達していない場合にはステップＳ９１に戻
り前述の動作を繰り返す。そして、３２０に達すると、
この動作が終了する。In step S98, the second counter 502
Is equal to the horizontal dot address of the CRT 12, or 320 in this embodiment, and if 320 has not been reached, the process returns to step S91 to repeat the above operation. And when it reaches 320,
This operation ends.
【０２１５】このように、マッピング処理等の描画処理
において、図２５に示すように，マッピングパターンメ
モリ１０のマッピングパターンをポリゴン外形の変形に
対応して変形すると共に、半透明ポリゴン及び半透明ポ
リゴンを通して見たポリゴン図形の表示をＣＲＴ１２の
スクリーン面上に出力することができる。As described above, in the drawing process such as the mapping process, as shown in FIG. 25, the mapping pattern of the mapping pattern memory 10 is deformed corresponding to the deformation of the polygon outline, and the translucent polygon and the translucent polygon are passed through. The displayed polygon graphic can be output on the screen surface of the CRT 12.
【０２１６】[0216]
【発明の効果】以上説明したように、この発明によれ
ば、各ポリゴン端点に模様のためのマッピングのＸ，Ｙ
アドレスとポリゴンの半透明状態を示す半透明係数情報
を持たせ、そのマッピングのＸ，Ｙアドレスと半透明係
数情報に基づいて算出した透明係数により、半透明ポリ
ゴンの色を示す画像データと半透明ポリゴンを通したポ
リゴンの画像データを同時に補間することで、高速にマ
ッピングと半透明感を与えて、ＣＲＴにリアルタイムに
表示することができる。As described above, according to the present invention, the X and Y of the mapping for the pattern is applied to each polygon end point.
The image data indicating the color of the semi-transparent polygon and the semi-transparent pixel are provided with the translucent coefficient information indicating the translucent state of the address and the polygon, and the transparency coefficient calculated based on the X and Y addresses of the mapping and the semi-transparent coefficient information By simultaneously interpolating the image data of the polygons that have passed through the polygons, it is possible to give high-speed mapping and a semi-transparent feeling, and display them on the CRT in real time.
【図１】この発明の立体画像表示装置の構成を示すブロ
ック図である。FIG. 1 is a block diagram showing a configuration of a stereoscopic image display device of the present invention.
【図２】この発明に用いられる半透明係数処理装置の構
成を示すブロック図である。FIG. 2 is a block diagram showing a configuration of a semi-transparent coefficient processing device used in the present invention.
【図３】上記半透明係数処理装置における半透明係数演
算回路の構成を示すブロック図である。FIG. 3 is a block diagram showing a configuration of a semitransparent coefficient calculation circuit in the semitransparent coefficient processing device.
【図４】上記半透明係数処理装置における裏面処理回路
の構成を示すブロック図である。FIG. 4 is a block diagram showing a configuration of a back surface processing circuit in the translucent coefficient processing device.
【図５】この発明に用いられる外形処理装置の構成を示
すブロック図である。FIG. 5 is a block diagram showing a configuration of an outer shape processing device used in the present invention.
【図６】この発明に用いられる内部描画処理装置の構成
を示すブロック図である。FIG. 6 is a block diagram showing a configuration of an internal drawing processing device used in the present invention.
【図７】この発明に用いられる半透明処理装置の構成を
示すブロック図である。FIG. 7 is a block diagram showing a configuration of a semi-transparent processing device used in the present invention.
【図８】この発明の半透明係数処理装置の動作を示すフ
ローチャートである。FIG. 8 is a flowchart showing the operation of the translucency coefficient processing device of the present invention.
【図９】この発明の外形処理装置の動作を示すフローチ
ャートである。FIG. 9 is a flowchart showing the operation of the contour processing apparatus of the present invention.
【図１０】この発明の外形処理装置の動作を示すフロー
チャートである。FIG. 10 is a flowchart showing the operation of the outer shape processing device of the present invention.
【図１１】この発明の内部描画処理装置の動作を示すフ
ローチャートである。FIG. 11 is a flowchart showing the operation of the internal drawing processing device of the present invention.
【図１２】この発明に用いられる外形処理装置の具体的
実施例を示すブロック図である。FIG. 12 is a block diagram showing a specific example of an outer shape processing device used in the present invention.
【図１３】この発明に用いられる内部描画処理装置の具
体的実施例を示すブロック図である。FIG. 13 is a block diagram showing a specific example of an internal drawing processing apparatus used in the present invention.
【図１４】この発明に用いられる内部描画処理装置のユ
ニット部の構成例を示すブロック図である。FIG. 14 is a block diagram showing a configuration example of a unit part of the internal drawing processing apparatus used in the present invention.
【図１５】この発明に用いられる内部描画処理装置のパ
ラメータ演算部の構成例を示すブロック図である。FIG. 15 is a block diagram showing a configuration example of a parameter calculation unit of the internal drawing processing apparatus used in the present invention.
【図１６】この発明に用いられる内部描画処理装置のプ
ライオリティエンコーダの構成例を示すブロック図であ
る。FIG. 16 is a block diagram showing a configuration example of a priority encoder of the internal drawing processing device used in the present invention.
【図１７】この発明に用いられる内部描画処理装置の半
透明エンコーダの構成例を示すブロック図である。FIG. 17 is a block diagram showing a configuration example of a semi-transparent encoder of the internal drawing processing device used in the present invention.
【図１８】この発明に用いられるフレームメモリを示す
模式図である。FIG. 18 is a schematic diagram showing a frame memory used in the present invention.
【図１９】この発明に用いられるパラメータメモリを示
す模式図である。FIG. 19 is a schematic diagram showing a parameter memory used in the present invention.
【図２０】図１２に示す外形処理装置の動作を示すフロ
ーチャートである。20 is a flowchart showing an operation of the contour processing apparatus shown in FIG.
【図２１】図１２に示す外形処理装置の動作を示すフロ
ーチャートである。21 is a flowchart showing the operation of the contour processing apparatus shown in FIG.
【図２２】図１３に示す内部描画処理装置の動作を示す
フローチャートである。22 is a flowchart showing the operation of the internal drawing processing device shown in FIG.
【図２３】図１３に示す内部描画処理装置の動作を示す
フローチャートである。23 is a flowchart showing the operation of the internal drawing processing device shown in FIG.
【図２４】ポリゴンの辺ベクトル方向の関係を示す図で
ある。[Fig. 24] Fig. 24 is a diagram illustrating a relationship in a side vector direction of a polygon.
【図２５】ポリゴンとマッピングの関係を示す模式図で
ある。FIG. 25 is a schematic diagram showing a relationship between polygons and mapping.
１ ポリゴン端点メモリ ２ ポリゴン法線メモリ ３ 幾何変換装置 ４ スクリーンメモリ ５ 半透明係数処理装置 ６ 半透明係数メモリ ７ 外形処理装置 ８ フレームメモリ ９ 内部描画処理装置 １０ マッピングパターンメモリ １１ 半透明処理装置 １２ ＣＲＴ 1 polygon end point memory 2 polygon normal memory 3 geometric conversion device 4 screen memory 5 semi-transparent coefficient processing device 6 semi-transparent coefficient memory 7 outline processing device 8 frame memory 9 internal drawing processing device 10 mapping pattern memory 11 semi-transparent processing device 12 CRT
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中島 達也 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 井澤 康浩 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Tatsuya Nakajima 1-3-3 Nakamagome, Ota-ku, Tokyo Stock company Ricoh Co., Ltd. (72) Inventor Yasuhiro Izawa 1-3-6 Nakamagome, Ota-ku, Tokyo Stocks Company Ricoh
Claims (1)
びポリゴン面に付与する模様の基本パターンの領域を示
す内部パターン端点情報を格納する第１メモリと、各ポ
リゴンの法線ベクトル群及び各ポリゴンの透明関係係数
を格納する第２メモリと、第１メモリからの各端点情報
を幾何変換する幾何変換装置と、法線ベクトル群と光線
ベクトル及び視線ベクトルからポリゴンの半透明状態を
示す半透明係数値を算出する半透明係数処理装置と、上
記幾何変換装置からの各端点情報に基づいて、ポリゴン
外形のアドレス情報、内部パターン端点情報及び半透明
係数処理装置からの半透明係数値を、スキャンラインご
とにポリゴン外形部分の情報にそれぞれ変換する外形処
理装置と、上記外形処理装置にて算出された対向する２
辺間の各アドレス情報を演算し、ポリゴン内部の内部パ
ターン情報及び半透明係数値の各情報を算出する内部描
画処理装置と、上記基本パターンのルックアップテーブ
ルを構成する内部パターンメモリと、上記内部描画処理
装置から与えられる情報に基づき上記内部パターンメモ
リをアクセスし、このメモリから得られる色値と半透明
係数値を乗算し、半透明ポリゴンの画像データ及び半透
明ポリゴンを通したポリゴンの画像データを出力する半
透明処理装置と、この半透明処理装置からの画像データ
を表示する表示装置と、を備えて成る立体画像処理装
置。1. A first memory for storing end point information of X and Y forming a polygon and inner pattern end point information indicating an area of a basic pattern of a pattern to be given to a polygon surface, a normal vector group of each polygon and each A second memory for storing the transparency relation coefficient of the polygon, a geometric transformation device for geometrically transforming each end point information from the first memory, and a semitransparency indicating a semitransparent state of the polygon from a normal vector group, a ray vector and a line-of-sight vector. A translucent coefficient processing device that calculates a coefficient value, and based on each end point information from the geometric conversion device, scans the polygon outline address information, the internal pattern end point information, and the translucent coefficient value from the translucent coefficient processing device. An outline processing device that converts each line into polygon outline information, and a facing two calculated by the outline processing device.
An internal drawing processing device that calculates each address information between the sides to calculate each internal pattern information inside the polygon and each information of the translucency coefficient value, an internal pattern memory that constitutes a lookup table of the above basic pattern, and the above internal The internal pattern memory is accessed based on the information given from the drawing processing device, the color value obtained from this memory is multiplied by the semitransparent coefficient value, and the image data of the semitransparent polygon and the image data of the polygon through the semitransparent polygon are obtained. A stereoscopic image processing apparatus comprising: a semi-transparent processing device that outputs the image data; and a display device that displays image data from the semi-transparent processing device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14072593A JP3278828B2 (en) | 1993-06-11 | 1993-06-11 | Translucent stereoscopic image processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14072593A JP3278828B2 (en) | 1993-06-11 | 1993-06-11 | Translucent stereoscopic image processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06348859A true JPH06348859A (en) | 1994-12-22 |
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Family
ID=15275261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14072593A Expired - Fee Related JP3278828B2 (en) | 1993-06-11 | 1993-06-11 | Translucent stereoscopic image processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3278828B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001160152A (en) * | 1999-12-03 | 2001-06-12 | Namco Ltd | Image generation system and information storage medium |
| JP2002373348A (en) * | 2001-06-18 | 2002-12-26 | Namco Ltd | Image generation system, program and information storage medium |
-
1993
- 1993-06-11 JP JP14072593A patent/JP3278828B2/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001160152A (en) * | 1999-12-03 | 2001-06-12 | Namco Ltd | Image generation system and information storage medium |
| US7015908B2 (en) | 1999-12-03 | 2006-03-21 | Namco Ltd. | Image generation system and information storage medium |
| JP2002373348A (en) * | 2001-06-18 | 2002-12-26 | Namco Ltd | Image generation system, program and information storage medium |
| JP4707078B2 (en) * | 2001-06-18 | 2011-06-22 | 株式会社バンダイナムコゲームス | Image generation system, program, and information storage medium |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3278828B2 (en) | 2002-04-30 |
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