JPH06348638A - Pcmcia周辺装置 - Google Patents
Pcmcia周辺装置Info
- Publication number
- JPH06348638A JPH06348638A JP6128004A JP12800494A JPH06348638A JP H06348638 A JPH06348638 A JP H06348638A JP 6128004 A JP6128004 A JP 6128004A JP 12800494 A JP12800494 A JP 12800494A JP H06348638 A JPH06348638 A JP H06348638A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- pcmcia
- modem
- host computer
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/4401—Bootstrapping
- G06F9/4403—Processor initialisation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/60—Software deployment
- G06F8/65—Updates
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Computer And Data Communications (AREA)
- Handcart (AREA)
- Stored Programmes (AREA)
Abstract
(57)【要約】
【目的】 PCMCIA周辺装置の動作プログラムの変
更を容易にする。 【構成】 PCMCIA周辺装置はCPUと、メモリ
と、PCMCIAコネクタを通じてパーソナルコンピュ
ータ(PC)に接続された共有メモリとを有する。通常
動作中、CPUはメモリ内のコンピュータプログラムを
実行する。このプログラムの更新する場合、まず、PC
はPCMCIAモデムをリセットする。この間に、PC
は制御プログラムを共有メモリに格納する。その後、P
Cは、リセット後にCPUが共有メモリに格納された制
御プログラムを実行するように、PCMCIAモデムの
メモリマップを変更する。この制御プログラムは、共有
メモリを通じて新しいコンピュータプログラムをPCM
CIAモデムのメモリに転送する。その後、PCは再び
PCMCIAモデムをリセットし、PCMCIAモデム
のメモリマップを標準に戻す。
更を容易にする。 【構成】 PCMCIA周辺装置はCPUと、メモリ
と、PCMCIAコネクタを通じてパーソナルコンピュ
ータ(PC)に接続された共有メモリとを有する。通常
動作中、CPUはメモリ内のコンピュータプログラムを
実行する。このプログラムの更新する場合、まず、PC
はPCMCIAモデムをリセットする。この間に、PC
は制御プログラムを共有メモリに格納する。その後、P
Cは、リセット後にCPUが共有メモリに格納された制
御プログラムを実行するように、PCMCIAモデムの
メモリマップを変更する。この制御プログラムは、共有
メモリを通じて新しいコンピュータプログラムをPCM
CIAモデムのメモリに転送する。その後、PCは再び
PCMCIAモデムをリセットし、PCMCIAモデム
のメモリマップを標準に戻す。
Description
【0001】
【産業上の利用分野】本発明は、データ通信装置に関
し、特に、「パーソナルコンピュータメモリカード国際
協会」インタフェースを有するモデムに関する。
し、特に、「パーソナルコンピュータメモリカード国際
協会」インタフェースを有するモデムに関する。
【0002】
【従来の技術】「パーソナルコンピュータメモリカード
国際協会(PCMCIA)」インタフェースは、あるク
ラスのコンピュータ周辺装置、すなわち、PCMCIA
周辺装置に対する物理的サイズおよび電気的相互接続を
定義している。一般的に、PCMCIA周辺装置のサイ
ズはおよそクレジットカードのサイズである。クレジッ
トカードサイズのPCMCIA周辺装置はそれぞれPC
MCIA電気コネクタを通じて「ホストコンピュータ」
と電気的に相互接続する。この「ホストコンピュータ」
は、一般的に、ノート型のパーソナルコンピュータ(P
C)である。メモリ、モデム、ファックス、ハードディ
スクなどのPCMCIA周辺装置が現在利用可能であ
る。
国際協会(PCMCIA)」インタフェースは、あるク
ラスのコンピュータ周辺装置、すなわち、PCMCIA
周辺装置に対する物理的サイズおよび電気的相互接続を
定義している。一般的に、PCMCIA周辺装置のサイ
ズはおよそクレジットカードのサイズである。クレジッ
トカードサイズのPCMCIA周辺装置はそれぞれPC
MCIA電気コネクタを通じて「ホストコンピュータ」
と電気的に相互接続する。この「ホストコンピュータ」
は、一般的に、ノート型のパーソナルコンピュータ(P
C)である。メモリ、モデム、ファックス、ハードディ
スクなどのPCMCIA周辺装置が現在利用可能であ
る。
【0003】従来のモデムと同様に、PCMCIAモデ
ムは、専用マイクロプロセッサ回路からなる複合装置で
ある。例えば、PCMCIAモデムは一般的に汎用マイ
クロプロセッサ(CPU)と、メモリと、公衆交換電話
網(PSTN)への電話線インタフェースと、送受信両
方向の通信信号を処理する高速ディジタル信号プロセッ
サとを有する。PCMCIAモデムの機能は、PCMC
IAモデムのメモリ内にあるコンピュータプログラム、
すなわち、「オペレーティングプログラム」をCPUが
実行することによって提供される。このメモリは通常
「フラッシュメモリ」であり、これは、モデムのCPU
によってフィールドプログラマブルである不揮発性メモ
リである。
ムは、専用マイクロプロセッサ回路からなる複合装置で
ある。例えば、PCMCIAモデムは一般的に汎用マイ
クロプロセッサ(CPU)と、メモリと、公衆交換電話
網(PSTN)への電話線インタフェースと、送受信両
方向の通信信号を処理する高速ディジタル信号プロセッ
サとを有する。PCMCIAモデムの機能は、PCMC
IAモデムのメモリ内にあるコンピュータプログラム、
すなわち、「オペレーティングプログラム」をCPUが
実行することによって提供される。このメモリは通常
「フラッシュメモリ」であり、これは、モデムのCPU
によってフィールドプログラマブルである不揮発性メモ
リである。
【0004】フラッシュメモリの利点は、新しい機能の
提供や「バグ」の修正をするためにモデムのオペレーテ
ィングプログラムを現場でアップグレードすることがで
きることである。現場でのアップグレードをするため
に、フラッシュメモリの一部は「ブートブロック」コン
ピュータプログラムのために予約される。フラッシュメ
モリのこの部分は、そのフラッシュメモリの残りの部分
が消去され再プログラムされたときにもそのデータすな
わちブートブロックを保持するように、書き込み保護さ
れる。ブートブロックは、例えば電源投入後に、モデム
をブートアップし、フラッシュメモリの残りの部分にオ
ペレーティングプログラムをロードするコンピュータソ
フトウェアを含む。
提供や「バグ」の修正をするためにモデムのオペレーテ
ィングプログラムを現場でアップグレードすることがで
きることである。現場でのアップグレードをするため
に、フラッシュメモリの一部は「ブートブロック」コン
ピュータプログラムのために予約される。フラッシュメ
モリのこの部分は、そのフラッシュメモリの残りの部分
が消去され再プログラムされたときにもそのデータすな
わちブートブロックを保持するように、書き込み保護さ
れる。ブートブロックは、例えば電源投入後に、モデム
をブートアップし、フラッシュメモリの残りの部分にオ
ペレーティングプログラムをロードするコンピュータソ
フトウェアを含む。
【0005】モデムのフラッシュメモリの現場でのアッ
プグレードは、データ通信ポートまたはデータ端末ポー
トのいずれかのシリアルデータポートを通じて行われ
る。まず、モデムのCPUは、シリアルポートのうちの
1つに接続された「ホスト」からオペレーティングプロ
グラムを再ロードするコマンドを受信する。次に、モデ
ムのCPUは、フラッシュメモリへのロードに対応する
ブートブロックの部分を実行する。ソフトウェアのこの
部分はまずフラッシュメモリの残りの部分を消去してか
ら、シリアルポートのうちの1つを通じて新しいオペレ
ーティングプログラムを受信し、この新しいオペレーテ
ィングプログラムをフラッシュメモリに書き込む。
プグレードは、データ通信ポートまたはデータ端末ポー
トのいずれかのシリアルデータポートを通じて行われ
る。まず、モデムのCPUは、シリアルポートのうちの
1つに接続された「ホスト」からオペレーティングプロ
グラムを再ロードするコマンドを受信する。次に、モデ
ムのCPUは、フラッシュメモリへのロードに対応する
ブートブロックの部分を実行する。ソフトウェアのこの
部分はまずフラッシュメモリの残りの部分を消去してか
ら、シリアルポートのうちの1つを通じて新しいオペレ
ーティングプログラムを受信し、この新しいオペレーテ
ィングプログラムをフラッシュメモリに書き込む。
【0006】フラッシュメモリ内に書き込み不能ブート
ブロックを必要としない代替方法がAT&Tパラダイン
の3800モデムによって提供されている。これは、フ
ラッシュメモリの独立の「上位バンク」と「下位バン
ク」とからなる。モデムのCPUはいずれのバンクから
もブートすることができる。モデムのCPUは、フラッ
シュメモリバンクのうちの1つ、すなわち、フラッシュ
メモリのアクティブなバンク、に格納されているコンピ
ュータプログラムを実行することによって動作を開始す
る。このコンピュータプログラムは、ブートコードおよ
びオペレーティングプログラムを含む。モデムのCPU
が、シリアルポートのうちの1つを通じてオペレーティ
ングプログラムを変更するコマンドをホストから受信す
ると、モデムのCPUはフラッシュメモリのアクティブ
バンク内のダウンロードプログラムを実行する。このダ
ウンロードソフトウェアはまずフラッシュメモリの非ア
クティブバンクを消去し、シリアルデータポートのうち
の1つから受信したデータをその非アクティブバンクに
コピーする。この受信データは新しいコンピュータプロ
グラムであり、新しいブートコードおよび新しいオペレ
ーティングプログラムを含む。このダウンロードモード
の最後に、モデムのCPUは不揮発性スイッチをトグル
し、リセット後に、フラッシュメモリの新たに更新した
バンクからブートするようにする。すなわち、モデムの
CPUは、フラッシュメモリのいずれのバンクがアクテ
ィブバンクであるかを切り換える。この方法は、米国特
許出願第880257号(出願日:1992年5月8
日)に記載されている。
ブロックを必要としない代替方法がAT&Tパラダイン
の3800モデムによって提供されている。これは、フ
ラッシュメモリの独立の「上位バンク」と「下位バン
ク」とからなる。モデムのCPUはいずれのバンクから
もブートすることができる。モデムのCPUは、フラッ
シュメモリバンクのうちの1つ、すなわち、フラッシュ
メモリのアクティブなバンク、に格納されているコンピ
ュータプログラムを実行することによって動作を開始す
る。このコンピュータプログラムは、ブートコードおよ
びオペレーティングプログラムを含む。モデムのCPU
が、シリアルポートのうちの1つを通じてオペレーティ
ングプログラムを変更するコマンドをホストから受信す
ると、モデムのCPUはフラッシュメモリのアクティブ
バンク内のダウンロードプログラムを実行する。このダ
ウンロードソフトウェアはまずフラッシュメモリの非ア
クティブバンクを消去し、シリアルデータポートのうち
の1つから受信したデータをその非アクティブバンクに
コピーする。この受信データは新しいコンピュータプロ
グラムであり、新しいブートコードおよび新しいオペレ
ーティングプログラムを含む。このダウンロードモード
の最後に、モデムのCPUは不揮発性スイッチをトグル
し、リセット後に、フラッシュメモリの新たに更新した
バンクからブートするようにする。すなわち、モデムの
CPUは、フラッシュメモリのいずれのバンクがアクテ
ィブバンクであるかを切り換える。この方法は、米国特
許出願第880257号(出願日:1992年5月8
日)に記載されている。
【0007】
【発明が解決しようとする課題】上記のように、シリア
ルポートのうちの1つを通じてPCMCIAモデムのフ
ラッシュメモリのアップグレードをすることは有利な方
法であるが、いくつかの制限がある。その1つは、製造
中、フラッシュメモリをプリント回路板上にはんだづけ
する前にブートブロックはフラッシュメモリ内にプログ
ラムされなければならない。これは、PCMCIAモデ
ムの製造プロセスにコストを追加する。さらに、ブート
ブロックが何らかの理由で消去または破損し、PCMC
IAモデムへの電源がなくなると、フラッシュメモリを
取り外すか置き換える以外に回復の方法がない。さら
に、ブートブロックのサイズは固定されており(一般的
に16Kバイト)、このことはブートブロックの機能に
制約を加える。さらに、フラッシュメモリの一部はブー
トブロック専用となるため、ブートブロックはPCMC
IAモデムのオペレーティングプログラムのサイズをも
制約する。最後に、シリアルデータポートを使用するた
め、現場でのアップグレードの速度は制限される。
ルポートのうちの1つを通じてPCMCIAモデムのフ
ラッシュメモリのアップグレードをすることは有利な方
法であるが、いくつかの制限がある。その1つは、製造
中、フラッシュメモリをプリント回路板上にはんだづけ
する前にブートブロックはフラッシュメモリ内にプログ
ラムされなければならない。これは、PCMCIAモデ
ムの製造プロセスにコストを追加する。さらに、ブート
ブロックが何らかの理由で消去または破損し、PCMC
IAモデムへの電源がなくなると、フラッシュメモリを
取り外すか置き換える以外に回復の方法がない。さら
に、ブートブロックのサイズは固定されており(一般的
に16Kバイト)、このことはブートブロックの機能に
制約を加える。さらに、フラッシュメモリの一部はブー
トブロック専用となるため、ブートブロックはPCMC
IAモデムのオペレーティングプログラムのサイズをも
制約する。最後に、シリアルデータポートを使用するた
め、現場でのアップグレードの速度は制限される。
【0008】
【課題を解決するための手段】本発明によれば、完成し
たPCMCIAモデム組立体の一部となった後に、フラ
ッシュメモリにロードする方法および装置によって、上
記のすべての制限は解消する。本発明の原理によれば、
PCMCIA周辺装置は、PCMCIAコネクタを通じ
てホストコンピュータへの共有メモリインタフェースを
含む。この共有メモリによって、フラッシュメモリ内に
専用のブートブロックを事前に存在させたり、シリアル
データポートを使用したりすることを必要とせずに、ホ
ストコンピュータからPCMCIA周辺装置のコンピュ
ータプログラムを容易にロードし、変更することが可能
となる。
たPCMCIAモデム組立体の一部となった後に、フラ
ッシュメモリにロードする方法および装置によって、上
記のすべての制限は解消する。本発明の原理によれば、
PCMCIA周辺装置は、PCMCIAコネクタを通じ
てホストコンピュータへの共有メモリインタフェースを
含む。この共有メモリによって、フラッシュメモリ内に
専用のブートブロックを事前に存在させたり、シリアル
データポートを使用したりすることを必要とせずに、ホ
ストコンピュータからPCMCIA周辺装置のコンピュ
ータプログラムを容易にロードし、変更することが可能
となる。
【0009】本発明の実施例では、PCMCIA周辺装
置はCPUと、メモリと、PCMCIAコネクタを通じ
てパーソナルコンピュータ(PC)に接続された共有メ
モリとを有する。通常動作中、CPUはメモリ内に格納
されているコンピュータプログラムにアクセスし、実行
する。現場でのアップグレードまたは工場での初期ロー
ドは以下のようにして実行される。まず、PCはPCM
CIAモデムをリセットする。このリセット中に、PC
は制御プログラムを共有メモリに格納する。制御プログ
ラムを格納後、PCは、リセット後にCPUが共有メモ
リに格納された制御プログラムを実行するように、PC
MCIAモデムのメモリマップを変更する。この制御プ
ログラムはさらに、共有メモリを通じて新しいコンピュ
ータプログラムをPCMCIAモデムのメモリに転送す
る能力をPCMCIAモデムに提供する。すなわち、制
御プログラムはブートブロックソフトウェアである。新
しいコンピュータプログラムを転送後、PCは再びPC
MCIAモデムのリセットを実行し、このリセット後に
CPUがPCMCIAモデムのメモリに格納された新し
いコンピュータプログラムを実行するように、PCMC
IAモデムのメモリマップを標準に戻す。
置はCPUと、メモリと、PCMCIAコネクタを通じ
てパーソナルコンピュータ(PC)に接続された共有メ
モリとを有する。通常動作中、CPUはメモリ内に格納
されているコンピュータプログラムにアクセスし、実行
する。現場でのアップグレードまたは工場での初期ロー
ドは以下のようにして実行される。まず、PCはPCM
CIAモデムをリセットする。このリセット中に、PC
は制御プログラムを共有メモリに格納する。制御プログ
ラムを格納後、PCは、リセット後にCPUが共有メモ
リに格納された制御プログラムを実行するように、PC
MCIAモデムのメモリマップを変更する。この制御プ
ログラムはさらに、共有メモリを通じて新しいコンピュ
ータプログラムをPCMCIAモデムのメモリに転送す
る能力をPCMCIAモデムに提供する。すなわち、制
御プログラムはブートブロックソフトウェアである。新
しいコンピュータプログラムを転送後、PCは再びPC
MCIAモデムのリセットを実行し、このリセット後に
CPUがPCMCIAモデムのメモリに格納された新し
いコンピュータプログラムを実行するように、PCMC
IAモデムのメモリマップを標準に戻す。
【0010】本発明の特徴によれば、現場でのアップグ
レードおよび工場での初期プログラムロードのいずれも
PCMCIAカードにブートブロックソフトウェアを存
在させることを必要としない。
レードおよび工場での初期プログラムロードのいずれも
PCMCIAカードにブートブロックソフトウェアを存
在させることを必要としない。
【0011】本発明のもう1つの特徴は、パーソナルコ
ンピュータ、すなわち、データ端末から、PCMCIA
モデムにユーザデータを転送するために共有メモリイン
タフェースを使用することである。この結果、モデムを
任意の端末装置に接続する、基板上の汎用非同期送受信
(UART)集積回路を通じて現在利用可能なものより
も高いデータ転送速度を実現する。
ンピュータ、すなわち、データ端末から、PCMCIA
モデムにユーザデータを転送するために共有メモリイン
タフェースを使用することである。この結果、モデムを
任意の端末装置に接続する、基板上の汎用非同期送受信
(UART)集積回路を通じて現在利用可能なものより
も高いデータ転送速度を実現する。
【0012】
【実施例】図1に、本発明の概念を実現するPCMCI
Aモデムの一部を示す。図示のように、ホストコンピュ
ータ200は、PCMCIAモデム100を受容するP
CMCIAスロット220と、ホストCPU270と、
フロッピーディスク216を受容する取り外し可能記憶
装置215とを有する。PCMCIAモデム100は、
CPU170と、プログラムメモリ160と、共有メモ
リ130と、チップイネーブルルーティングロジック1
50と、制御ロジック140と、PCMCIAコネクタ
120とを有する。CPU170は、マイクロプロセッ
サベースの中央処理装置であり、制御プロセッサバス1
75を通じてプログラムメモリ160または共有メモリ
130(後述)に格納されたプログラムデータを実行す
る。制御プロセッサバス175は、制御信号、アドレス
信号およびデータ信号(図示せず)を提供する。PCM
CIAモデム100は、PCMCIAインタフェース1
0を通じて物理的および電気的にホストコンピュータ2
00に接続される。PCMCIAインタフェース10
は、PCMCIAモデム100のPCMCIAコネクタ
120と、ホストコンピュータ200のPCMCIAス
ロット220とを含む。この例では、プログラムメモリ
160はフラッシュメモリである。以後、プログラムメ
モリ160に格納されたプログラムデータをオペレーテ
ィングコンピュータプログラムという。オペレーティン
グコンピュータプログラムは、通信ファシリティ(図示
せず)を通じてデータを送受信するモデム機能を提供す
る。
Aモデムの一部を示す。図示のように、ホストコンピュ
ータ200は、PCMCIAモデム100を受容するP
CMCIAスロット220と、ホストCPU270と、
フロッピーディスク216を受容する取り外し可能記憶
装置215とを有する。PCMCIAモデム100は、
CPU170と、プログラムメモリ160と、共有メモ
リ130と、チップイネーブルルーティングロジック1
50と、制御ロジック140と、PCMCIAコネクタ
120とを有する。CPU170は、マイクロプロセッ
サベースの中央処理装置であり、制御プロセッサバス1
75を通じてプログラムメモリ160または共有メモリ
130(後述)に格納されたプログラムデータを実行す
る。制御プロセッサバス175は、制御信号、アドレス
信号およびデータ信号(図示せず)を提供する。PCM
CIAモデム100は、PCMCIAインタフェース1
0を通じて物理的および電気的にホストコンピュータ2
00に接続される。PCMCIAインタフェース10
は、PCMCIAモデム100のPCMCIAコネクタ
120と、ホストコンピュータ200のPCMCIAス
ロット220とを含む。この例では、プログラムメモリ
160はフラッシュメモリである。以後、プログラムメ
モリ160に格納されたプログラムデータをオペレーテ
ィングコンピュータプログラムという。オペレーティン
グコンピュータプログラムは、通信ファシリティ(図示
せず)を通じてデータを送受信するモデム機能を提供す
る。
【0013】CPU170は、適当なアドレスデコード
と、チップイネーブルロジックとを有すると仮定する。
2つのチップイネーブル信号CE1およびCE2が、C
PU170によってそれぞれライン171および172
に送られる。これらのチップイネーブル信号は、プログ
ラムメモリ160または共有メモリ130のいずれかを
選択するために使用される。通常、これらのチップイネ
ーブル信号は、これらのメモリデバイスに直接送られ
る。しかし、本発明の原理によれば、CE1およびCE
2はチップイネーブルルーティングロジック150に送
られ、チップイネーブルルーティングロジック150
が、PCMCIAモデム100の動作モードの関数とし
てチップイネーブル信号をプログラムメモリ160およ
び共有メモリ130に送る。これを図2に示す。この例
では、「通常モード」および「ダウンロードモード」と
いう2つの動作モードがあると仮定する。通常モードの
間、チップイネーブルルーティングロジック150は、
ライン151を通じて、CE1をプログラムメモリ16
0に送り、ライン152を通じて、CE2を共有メモリ
130に送る。
と、チップイネーブルロジックとを有すると仮定する。
2つのチップイネーブル信号CE1およびCE2が、C
PU170によってそれぞれライン171および172
に送られる。これらのチップイネーブル信号は、プログ
ラムメモリ160または共有メモリ130のいずれかを
選択するために使用される。通常、これらのチップイネ
ーブル信号は、これらのメモリデバイスに直接送られ
る。しかし、本発明の原理によれば、CE1およびCE
2はチップイネーブルルーティングロジック150に送
られ、チップイネーブルルーティングロジック150
が、PCMCIAモデム100の動作モードの関数とし
てチップイネーブル信号をプログラムメモリ160およ
び共有メモリ130に送る。これを図2に示す。この例
では、「通常モード」および「ダウンロードモード」と
いう2つの動作モードがあると仮定する。通常モードの
間、チップイネーブルルーティングロジック150は、
ライン151を通じて、CE1をプログラムメモリ16
0に送り、ライン152を通じて、CE2を共有メモリ
130に送る。
【0014】CPUリセット信号がライン144を通じ
てCPU170に送られた後、CPU170はCE1を
チップイネーブルルーティングロジック150に送る。
周知のように、リセット信号が加えられた後、マイクロ
プロセッサは既知の開始アドレス位置から実行を開始す
る。この例では、このあらかじめ定義された位置はCE
1に対応するアドレス範囲にマッピングされると仮定す
る。ライン144上のCPUリセット信号は、アサート
されているPCMCIAインタフェースで定義されたR
ESET信号(図示せず)の結果として(例えば、電源
投入状態の間)、または、ホストCPU270によるメ
モリアクセスの結果として(後述)、制御ロジック14
0によって提供される。通常動作モードでは、図2に示
すように、CE1は、CPU270がオペレーティング
コンピュータプログラムを実行するようにプログラムメ
モリ160へルーティングされる。この通常モードで
は、CPU170は、チップイネーブルルーティングロ
ジック150を通じてライン152上にCE2を送るこ
とにより共有メモリ130にアクセスする。
てCPU170に送られた後、CPU170はCE1を
チップイネーブルルーティングロジック150に送る。
周知のように、リセット信号が加えられた後、マイクロ
プロセッサは既知の開始アドレス位置から実行を開始す
る。この例では、このあらかじめ定義された位置はCE
1に対応するアドレス範囲にマッピングされると仮定す
る。ライン144上のCPUリセット信号は、アサート
されているPCMCIAインタフェースで定義されたR
ESET信号(図示せず)の結果として(例えば、電源
投入状態の間)、または、ホストCPU270によるメ
モリアクセスの結果として(後述)、制御ロジック14
0によって提供される。通常動作モードでは、図2に示
すように、CE1は、CPU270がオペレーティング
コンピュータプログラムを実行するようにプログラムメ
モリ160へルーティングされる。この通常モードで
は、CPU170は、チップイネーブルルーティングロ
ジック150を通じてライン152上にCE2を送るこ
とにより共有メモリ130にアクセスする。
【0015】共有メモリ130は「デュアルポートRA
M」としても知られており、2セットのアドレスライ
ン、データライン、および制御ラインを有する。一方の
セットはPCMCIAバス121へのインタフェースに
使用され、他方のセットは制御プロセッサバス175へ
のインタフェースに使用される。本発明の原理によれ
ば、共有メモリ130は動作モードに依存して異なる使
用をされる。図1に示すように、通常動作モードの間
は、共有メモリ130はPCMCIA属性領域135か
らなる。PCMCIA属性領域135は、PCMCIA
インタフェース標準に従って、ソフトウェア定義可能カ
ード情報構造体、ピン置換レジスタ、設定オプションレ
ジスタ、カード設定状態レジスタを含む。しかし、ダウ
ンロード動作モード(後述)の間は、共有メモリ130
は領域136と領域137とを含む。領域136は、ホ
ストコンピュータ200のホストCPU270から受信
したデータを格納するバッファである。領域137は、
ホストCPU270によって提供された後CPU170
によって実行される制御プログラムを格納する。
M」としても知られており、2セットのアドレスライ
ン、データライン、および制御ラインを有する。一方の
セットはPCMCIAバス121へのインタフェースに
使用され、他方のセットは制御プロセッサバス175へ
のインタフェースに使用される。本発明の原理によれ
ば、共有メモリ130は動作モードに依存して異なる使
用をされる。図1に示すように、通常動作モードの間
は、共有メモリ130はPCMCIA属性領域135か
らなる。PCMCIA属性領域135は、PCMCIA
インタフェース標準に従って、ソフトウェア定義可能カ
ード情報構造体、ピン置換レジスタ、設定オプションレ
ジスタ、カード設定状態レジスタを含む。しかし、ダウ
ンロード動作モード(後述)の間は、共有メモリ130
は領域136と領域137とを含む。領域136は、ホ
ストコンピュータ200のホストCPU270から受信
したデータを格納するバッファである。領域137は、
ホストCPU270によって提供された後CPU170
によって実行される制御プログラムを格納する。
【0016】本発明の原理によれば、後者の動作モー
ド、すなわち、ダウンロードモードでは、CPUリセッ
ト信号がライン144に加えられた後、CPU170
は、共有メモリ130からのプログラムデータの実行を
開始する。特に、ダウンロード動作モードでは、チップ
イネーブルルーティングロジック150はCE1信号を
リード151からリード152に切り換え、また、CE
2信号をリード152からリード151に切り換える。
その結果、CPU170は、リセット状態から抜けた
後、共有メモリ130に格納された命令を実行する。
ド、すなわち、ダウンロードモードでは、CPUリセッ
ト信号がライン144に加えられた後、CPU170
は、共有メモリ130からのプログラムデータの実行を
開始する。特に、ダウンロード動作モードでは、チップ
イネーブルルーティングロジック150はCE1信号を
リード151からリード152に切り換え、また、CE
2信号をリード152からリード151に切り換える。
その結果、CPU170は、リセット状態から抜けた
後、共有メモリ130に格納された命令を実行する。
【0017】PCMCIAモデム100がダウンロード
動作モードに入るか否かはホストCPU270の制御下
にある。注意すべきことであるが、PCMCIA標準の
もとでは、PCMCIAモデム100の一部または全部
は、ホストCPU270のPCMCIA周辺装置空間の
一部にマッピングされる。ホストCPU270から見た
PCMCIAモデム100のPCMCIA周辺装置マッ
プの例を図3に示す。PCMCIAモデム100をダウ
ンロードモードに切り換えるためにホストCPU270
で使用される方法の例を図4に示す。ステップ405
で、ホストCPU270は、PCMCIAインタフェー
スのRESET信号をアサートすることにより、また
は、PCMCIAモデム100をリセットすることに対
応するPCMCIAモデム100の特定のメモリ位置
(すなわち、図3の「リセット位置」)に特定のデータ
値を書き込むことにより、CPU170のリセットを行
う。この例では、このリセット位置は共有メモリ領域内
にあり、通常動作中は設定オプションレジスタに対応し
ている。設定オプションレジスタは、PCMCIA標準
によって定義されたPCMCIA属性領域135の一部
である。設定オプションレジスタの定義されたデータビ
ットのうちの1つに「SRESET」ビットがある。C
PU270は、「SRESET」ビット(d7である)
を論理1にセットすることによって、PCMCIAモデ
ム100のリセットを行う。PCMCIAモデム10の
制御ロジック140は、リセット位置へのこのメモリ書
き込みを検出し、それに応答してCPU170へのライ
ン144上にCPUリセット信号を発生する。
動作モードに入るか否かはホストCPU270の制御下
にある。注意すべきことであるが、PCMCIA標準の
もとでは、PCMCIAモデム100の一部または全部
は、ホストCPU270のPCMCIA周辺装置空間の
一部にマッピングされる。ホストCPU270から見た
PCMCIAモデム100のPCMCIA周辺装置マッ
プの例を図3に示す。PCMCIAモデム100をダウ
ンロードモードに切り換えるためにホストCPU270
で使用される方法の例を図4に示す。ステップ405
で、ホストCPU270は、PCMCIAインタフェー
スのRESET信号をアサートすることにより、また
は、PCMCIAモデム100をリセットすることに対
応するPCMCIAモデム100の特定のメモリ位置
(すなわち、図3の「リセット位置」)に特定のデータ
値を書き込むことにより、CPU170のリセットを行
う。この例では、このリセット位置は共有メモリ領域内
にあり、通常動作中は設定オプションレジスタに対応し
ている。設定オプションレジスタは、PCMCIA標準
によって定義されたPCMCIA属性領域135の一部
である。設定オプションレジスタの定義されたデータビ
ットのうちの1つに「SRESET」ビットがある。C
PU270は、「SRESET」ビット(d7である)
を論理1にセットすることによって、PCMCIAモデ
ム100のリセットを行う。PCMCIAモデム10の
制御ロジック140は、リセット位置へのこのメモリ書
き込みを検出し、それに応答してCPU170へのライ
ン144上にCPUリセット信号を発生する。
【0018】CPUリセット信号がアクティブである
間、CPU170は非アクティブである。すなわち、メ
モリアクセスを実行していない。次に、ステップ410
で、ホストCPU270は制御プログラムを共有メモリ
領域137に書き込む。ステップ410の後、ステップ
415で、ホストCPU270は、ダウンロードモード
に対応するあらかじめ定義されたメモリ位置に特定の方
法でアクセスすることによってPCMCIAモデム10
0の動作モードを切り換える。この例では、ホストCP
U270は、あらかじめ定義されたデータ値をダウンロ
ードモード位置に3個連続して書き込む。PCMCIA
モデム100の制御ロジック140は、これらの連続し
たメモリアクセスを検出し、CPU270によって書き
込まれたデータ値を、あらかじめ定義されたデータ値と
比較する。書き込まれたデータ値があらかじめ定義され
たデータ値と等しい場合、制御ロジック140は、チッ
プイネーブルルーティングロジック150へのライン1
42上に制御信号を送る。チップイネーブルルーティン
グロジック150は、上記のチップイネーブル信号(図
2)のルーティングをダウンロードモードに変更する。
ステップ410および415は、上記のライン144上
のリセット信号がまだアクティブである間に実行される
と仮定する。換言すれば、制御ロジック140は、ホス
トCPU270がステップ410および415を実行す
る時間を提供するのに十分な幅のCPUリセット信号を
発生すると仮定する。CPUリセット信号がアクティブ
である間にホストCPU270が動作モードを切り換え
ない場合、制御ロジック140は、以後のモード切り換
えの試行を遮断し、PCMCIAモデム100は通常モ
ードにとどまることを単に継続する。換言すれば、制御
ロジック140は、チップイネーブルの偶然の切り換え
を防ぐ「ロックアウト機構」を備える。このロックアウ
ト機構によって、PCMCIAモデム100は、ホスト
CPU270が上記のようにしてダウンロードモード位
置にアクセスしなければ、CPUリセット信号が加えら
れた後、通常モードに戻る。また、ホストCPU270
に対するこの時間制約を回避するため、ホストCPU2
70はSRESETビットを利用してCPUリセット信
号をオンオフすることも可能である。
間、CPU170は非アクティブである。すなわち、メ
モリアクセスを実行していない。次に、ステップ410
で、ホストCPU270は制御プログラムを共有メモリ
領域137に書き込む。ステップ410の後、ステップ
415で、ホストCPU270は、ダウンロードモード
に対応するあらかじめ定義されたメモリ位置に特定の方
法でアクセスすることによってPCMCIAモデム10
0の動作モードを切り換える。この例では、ホストCP
U270は、あらかじめ定義されたデータ値をダウンロ
ードモード位置に3個連続して書き込む。PCMCIA
モデム100の制御ロジック140は、これらの連続し
たメモリアクセスを検出し、CPU270によって書き
込まれたデータ値を、あらかじめ定義されたデータ値と
比較する。書き込まれたデータ値があらかじめ定義され
たデータ値と等しい場合、制御ロジック140は、チッ
プイネーブルルーティングロジック150へのライン1
42上に制御信号を送る。チップイネーブルルーティン
グロジック150は、上記のチップイネーブル信号(図
2)のルーティングをダウンロードモードに変更する。
ステップ410および415は、上記のライン144上
のリセット信号がまだアクティブである間に実行される
と仮定する。換言すれば、制御ロジック140は、ホス
トCPU270がステップ410および415を実行す
る時間を提供するのに十分な幅のCPUリセット信号を
発生すると仮定する。CPUリセット信号がアクティブ
である間にホストCPU270が動作モードを切り換え
ない場合、制御ロジック140は、以後のモード切り換
えの試行を遮断し、PCMCIAモデム100は通常モ
ードにとどまることを単に継続する。換言すれば、制御
ロジック140は、チップイネーブルの偶然の切り換え
を防ぐ「ロックアウト機構」を備える。このロックアウ
ト機構によって、PCMCIAモデム100は、ホスト
CPU270が上記のようにしてダウンロードモード位
置にアクセスしなければ、CPUリセット信号が加えら
れた後、通常モードに戻る。また、ホストCPU270
に対するこの時間制約を回避するため、ホストCPU2
70はSRESETビットを利用してCPUリセット信
号をオンオフすることも可能である。
【0019】ダウンロードモードにおいて、CPUリセ
ット信号がなくなった後、CPU170は共有メモリ1
30内の制御プログラムを実行する。次に、ステップ4
20で、ホストCPU270はデータを共有メモリ領域
136に転送する。このデータは、プログラムメモリ1
60内に置かれる新しいコンピュータプログラムの一部
を表す。制御プログラムは、CPU170によって実行
されると、ホストCPU270によって共有メモリ領域
136に置かれたデータをプログラムメモリ160に転
送する。こうして、通常動作モード中にCPU170に
よって実行されるオペレーティングコンピュータプログ
ラムが変更される。注意すべきことであるが、このダウ
ンロードが現場でのアップグレードの一部であるかそれ
とも工場での初期プログラムロードであるかということ
にかかわらず、このダウンロードを実行するためにホス
トCPU270によって提供される一時的な制御プログ
ラム以外には、PCMCIA周辺装置にはブートブロッ
クソフトウェアのようなものは存在する必要がない。C
PU170によって実行される制御プログラムは、ホス
トCPU270からプログラムメモリ160へのデータ
ブロックを転送を調整する「ハンドシェーク」手続きを
含むと仮定する。例えば、共有メモリ領域136内のデ
ータがCPU170によってプログラムメモリ160の
一部に書き込まれた後、CPU170は共有メモリ13
0のあらかじめ定義された「フラグ」位置に書き込みを
する。このフラグは、ホストCPU270によって読み
出されると、ホストCPU270に対して、オペレーテ
ィングコンピュータプログラムの次の部分を共有メモリ
領域136に書き込むことを指示することになる。
ット信号がなくなった後、CPU170は共有メモリ1
30内の制御プログラムを実行する。次に、ステップ4
20で、ホストCPU270はデータを共有メモリ領域
136に転送する。このデータは、プログラムメモリ1
60内に置かれる新しいコンピュータプログラムの一部
を表す。制御プログラムは、CPU170によって実行
されると、ホストCPU270によって共有メモリ領域
136に置かれたデータをプログラムメモリ160に転
送する。こうして、通常動作モード中にCPU170に
よって実行されるオペレーティングコンピュータプログ
ラムが変更される。注意すべきことであるが、このダウ
ンロードが現場でのアップグレードの一部であるかそれ
とも工場での初期プログラムロードであるかということ
にかかわらず、このダウンロードを実行するためにホス
トCPU270によって提供される一時的な制御プログ
ラム以外には、PCMCIA周辺装置にはブートブロッ
クソフトウェアのようなものは存在する必要がない。C
PU170によって実行される制御プログラムは、ホス
トCPU270からプログラムメモリ160へのデータ
ブロックを転送を調整する「ハンドシェーク」手続きを
含むと仮定する。例えば、共有メモリ領域136内のデ
ータがCPU170によってプログラムメモリ160の
一部に書き込まれた後、CPU170は共有メモリ13
0のあらかじめ定義された「フラグ」位置に書き込みを
する。このフラグは、ホストCPU270によって読み
出されると、ホストCPU270に対して、オペレーテ
ィングコンピュータプログラムの次の部分を共有メモリ
領域136に書き込むことを指示することになる。
【0020】ホストCPU270が新しいオペレーティ
ングコンピュータプログラムをPCMCIAモデム10
0にダウンロードすることを完了した後、ステップ42
5で、ホストCPU270は再びPCMCIAモデム1
00をリセットする。CPUリセット信号が送られる
と、制御ロジック140は、上記のロックアウト機構の
一部として、PCMCIAモデム100を通常モードに
切り換える。その結果、制御ロジック140は、上記の
チップイネーブル信号のルーティング(図2)を通常モ
ードに変更する。通常モードにおいて、CPUリセット
信号がなくなった後、CPU170はプログラムメモリ
160に今格納された新しいオペレーティングコンピュ
ータプログラムを実行する。
ングコンピュータプログラムをPCMCIAモデム10
0にダウンロードすることを完了した後、ステップ42
5で、ホストCPU270は再びPCMCIAモデム1
00をリセットする。CPUリセット信号が送られる
と、制御ロジック140は、上記のロックアウト機構の
一部として、PCMCIAモデム100を通常モードに
切り換える。その結果、制御ロジック140は、上記の
チップイネーブル信号のルーティング(図2)を通常モ
ードに変更する。通常モードにおいて、CPUリセット
信号がなくなった後、CPU170はプログラムメモリ
160に今格納された新しいオペレーティングコンピュ
ータプログラムを実行する。
【0021】上記の説明からわかるように、共有メモリ
領域136内にあるバッファからプログラムメモリ16
0へデータを転送するとき、CPU170とホストCP
U270の両方が共有メモリ130にアクセスする。例
えば、CPU170が共有メモリ領域137からプログ
ラムデータを読み出しているのと同時に、ホストCPU
が共有メモリ領域136内にあるバッファにデータを書
き込もうとすることがあり得る。従って、CPU170
とホストCPU270とが同時に共有メモリ130にア
クセスしようとするときに、これらの間を調停するメモ
リコンテンション方式が必要である。
領域136内にあるバッファからプログラムメモリ16
0へデータを転送するとき、CPU170とホストCP
U270の両方が共有メモリ130にアクセスする。例
えば、CPU170が共有メモリ領域137からプログ
ラムデータを読み出しているのと同時に、ホストCPU
が共有メモリ領域136内にあるバッファにデータを書
き込もうとすることがあり得る。従って、CPU170
とホストCPU270とが同時に共有メモリ130にア
クセスしようとするときに、これらの間を調停するメモ
リコンテンション方式が必要である。
【0022】この例では、メモリコンテンション方式
は、制御ロジック140によって代表されるハードウェ
アと、ソフトウェアプロトコルと、ライン142上のP
CMCIA定義のWAIT信号との組合せによって実現
される。説明のために別個の信号として図示したが、ラ
イン142上のWAIT信号はPCMCIAバス121
のサブセットであることは理解されるべきである。
は、制御ロジック140によって代表されるハードウェ
アと、ソフトウェアプロトコルと、ライン142上のP
CMCIA定義のWAIT信号との組合せによって実現
される。説明のために別個の信号として図示したが、ラ
イン142上のWAIT信号はPCMCIAバス121
のサブセットであることは理解されるべきである。
【0023】制御ロジック140は、PCMCIAバス
121を監視し、ホストCPU270による共有メモリ
アクセスを検出する。ホストCPU270がPCMCI
Aモデム100に対する共有メモリアクセスを開始する
と、制御ロジック140はライン141上にホストアク
セス信号を発生し、これはCPU170によって受信さ
れる。さらに、CPU170はライン173上にウェイ
トイネーブル信号を送り、これは制御ロジック140に
よって受信される。ウェイトイネーブル信号がアクティ
ブである場合、制御ロジック140は、以後のホストC
PU270による共有メモリアクセスに応答してライン
142上にWAIT信号を発生する。周知のように、ラ
イン142上のPCMCIAのWAIT信号がアクティ
ブであるとき、ホストCPU270は現在のメモリアク
セスにウェイト状態を挿入する。反対に、ウェイトイネ
ーブル信号が非アクティブである場合、制御ロジック1
40はこのWAIT信号の発生を停止し、ホストCPU
270の共有メモリアクセスにさらにウェイト状態が挿
入されないようにする。注意すべきことであるが、PC
MCIA仕様は、ホストコンピュータ200によるPC
MCIAコネクタ120を通じてのアクセスは12マイ
クロ秒遅延以内に完了することが要求されている。
121を監視し、ホストCPU270による共有メモリ
アクセスを検出する。ホストCPU270がPCMCI
Aモデム100に対する共有メモリアクセスを開始する
と、制御ロジック140はライン141上にホストアク
セス信号を発生し、これはCPU170によって受信さ
れる。さらに、CPU170はライン173上にウェイ
トイネーブル信号を送り、これは制御ロジック140に
よって受信される。ウェイトイネーブル信号がアクティ
ブである場合、制御ロジック140は、以後のホストC
PU270による共有メモリアクセスに応答してライン
142上にWAIT信号を発生する。周知のように、ラ
イン142上のPCMCIAのWAIT信号がアクティ
ブであるとき、ホストCPU270は現在のメモリアク
セスにウェイト状態を挿入する。反対に、ウェイトイネ
ーブル信号が非アクティブである場合、制御ロジック1
40はこのWAIT信号の発生を停止し、ホストCPU
270の共有メモリアクセスにさらにウェイト状態が挿
入されないようにする。注意すべきことであるが、PC
MCIA仕様は、ホストコンピュータ200によるPC
MCIAコネクタ120を通じてのアクセスは12マイ
クロ秒遅延以内に完了することが要求されている。
【0024】図5に、ライン173上のウェイトイネー
ブル信号の発生を制御するソフトウェアプロトコルを実
現するためにCPU170によって使用される方法の流
れ図を示す。CPU170が共有メモリにアクセスする
と、ステップ505で、CPU170は、ライン173
上にウェイトイネーブル信号を発生する。次に、ステッ
プ510で、CPU170は、ライン141上のホスト
アクセス信号を読み出す(すなわち、サンプリングす
る)。これによってCPU170は、ホストCPU27
0が既に共有メモリへのアクセスを開始しているかどう
かをチェックすることができる。ホストアクセス信号が
アクティブである場合、ステップ515で、ライン17
3上のウェイトイネーブル信号は停止され、CPU17
0自身は所定時間Tの間ウェイとしてからステップ50
5に復帰する。ホストCPU270のウェイト認識ウィ
ンドウの後にライン141上のWAIT信号が発生され
た場合にはホストCPU270はそれを無視する可能性
があるため、ステップ515は重要である。このような
無視は、2つのプロセッサによる共有メモリアクセスの
非同期関係のために起こる。一方、ホストアクセス信号
が非アクティブである場合、ステップ520で、CPU
170は共有メモリにアクセスし、ステップ530で、
CPU170はライン173上のウェイトイネーブル信
号を停止する。
ブル信号の発生を制御するソフトウェアプロトコルを実
現するためにCPU170によって使用される方法の流
れ図を示す。CPU170が共有メモリにアクセスする
と、ステップ505で、CPU170は、ライン173
上にウェイトイネーブル信号を発生する。次に、ステッ
プ510で、CPU170は、ライン141上のホスト
アクセス信号を読み出す(すなわち、サンプリングす
る)。これによってCPU170は、ホストCPU27
0が既に共有メモリへのアクセスを開始しているかどう
かをチェックすることができる。ホストアクセス信号が
アクティブである場合、ステップ515で、ライン17
3上のウェイトイネーブル信号は停止され、CPU17
0自身は所定時間Tの間ウェイとしてからステップ50
5に復帰する。ホストCPU270のウェイト認識ウィ
ンドウの後にライン141上のWAIT信号が発生され
た場合にはホストCPU270はそれを無視する可能性
があるため、ステップ515は重要である。このような
無視は、2つのプロセッサによる共有メモリアクセスの
非同期関係のために起こる。一方、ホストアクセス信号
が非アクティブである場合、ステップ520で、CPU
170は共有メモリにアクセスし、ステップ530で、
CPU170はライン173上のウェイトイネーブル信
号を停止する。
【0025】
【発明の効果】上記のように、本発明の原理によれば、
ホストCPU270は、PCMCIAモデム100に格
納されたオペレーティングコンピュータプログラムを変
更することが可能であり、これによって、PCMCIA
モデム100の機能の更新または変更の簡単な手段が提
供される。図1に示したように、PCMCIAモデム1
00によって実行されるプログラムデータは、フロッピ
ーディスク216を通じてホストCPU270に提供す
ることができる。実際、PCMCIAモデム100のた
めのどんな種類のプログラムでも容易に提供することが
できる。例えば、フロッピーディスク216が診断試験
プログラムを供給することが可能であり、それがホスト
CPU270によってダウンロードされると、PCMC
IAモデム100が一連の診断試験を実行することがで
きる。
ホストCPU270は、PCMCIAモデム100に格
納されたオペレーティングコンピュータプログラムを変
更することが可能であり、これによって、PCMCIA
モデム100の機能の更新または変更の簡単な手段が提
供される。図1に示したように、PCMCIAモデム1
00によって実行されるプログラムデータは、フロッピ
ーディスク216を通じてホストCPU270に提供す
ることができる。実際、PCMCIAモデム100のた
めのどんな種類のプログラムでも容易に提供することが
できる。例えば、フロッピーディスク216が診断試験
プログラムを供給することが可能であり、それがホスト
CPU270によってダウンロードされると、PCMC
IAモデム100が一連の診断試験を実行することがで
きる。
【0026】さらに、PCMCIAモデム100におけ
る共有メモリ130の使用によって、他の点でもシステ
ム動作が改善される。例えば、PCMCIA周辺装置が
モデムであり、ホストコンピュータがデータ端末である
とする。周知のように、ホストCPU270は、PCM
CIAモデム100のUART(図示せず)に並列にデ
ータを書き込むことにより、データ通信チャネル(図示
せず)を通じて伝送用データを転送する。次にこのUA
RTはデータをシリアル形式に変換し、データ端末から
のシリアルデータ伝送をシミュレートする。その結果、
PCMCIAモデムは、UARTからのシリアルデータ
列を再び並列形式に変換する。残念ながら、このプロセ
スはデータ転送の速度を制限することになりやすい。し
かし、本発明によれば、共有メモリ130は、データ端
末とモデムとの間で、より高いデータ転送速度でユーザ
データを転送するために使用することができる。これ
は、ホストコンピュータ200からPCMCIAモデム
100へデータを直接転送するためのバッファ専用に共
有メモリ130の一部を使用することによって実現され
る。
る共有メモリ130の使用によって、他の点でもシステ
ム動作が改善される。例えば、PCMCIA周辺装置が
モデムであり、ホストコンピュータがデータ端末である
とする。周知のように、ホストCPU270は、PCM
CIAモデム100のUART(図示せず)に並列にデ
ータを書き込むことにより、データ通信チャネル(図示
せず)を通じて伝送用データを転送する。次にこのUA
RTはデータをシリアル形式に変換し、データ端末から
のシリアルデータ伝送をシミュレートする。その結果、
PCMCIAモデムは、UARTからのシリアルデータ
列を再び並列形式に変換する。残念ながら、このプロセ
スはデータ転送の速度を制限することになりやすい。し
かし、本発明によれば、共有メモリ130は、データ端
末とモデムとの間で、より高いデータ転送速度でユーザ
データを転送するために使用することができる。これ
は、ホストコンピュータ200からPCMCIAモデム
100へデータを直接転送するためのバッファ専用に共
有メモリ130の一部を使用することによって実現され
る。
【0027】さらに、従来は、PCMCIA属性構造体
は一般的にあらかじめ定義され変更不能であり、例えば
読み出し専用メモリ(ROM)がPCMCIA属性構造
体を提供するために使用されている。しかし、共有メモ
リ130の使用により、CPU170によって動的に変
更可能なソフトウェア定義可能PCMCIAカード情報
構造体が可能となる。
は一般的にあらかじめ定義され変更不能であり、例えば
読み出し専用メモリ(ROM)がPCMCIA属性構造
体を提供するために使用されている。しかし、共有メモ
リ130の使用により、CPU170によって動的に変
更可能なソフトウェア定義可能PCMCIAカード情報
構造体が可能となる。
【0028】本発明の実施例のさまざまな変形例が可能
である。例えば、本発明の概念をフラッシュメモリの利
用について説明したが、任意の不揮発性プログラマブル
RAMを使用することができる。実際、システムの電源
投入時にPCMCIA周辺装置がホストコンピュータに
よって適切に初期化される限り、揮発性RAMでさえ使
用可能である。
である。例えば、本発明の概念をフラッシュメモリの利
用について説明したが、任意の不揮発性プログラマブル
RAMを使用することができる。実際、システムの電源
投入時にPCMCIA周辺装置がホストコンピュータに
よって適切に初期化される限り、揮発性RAMでさえ使
用可能である。
【図1】本発明の原理を実現するPCMCIAモデムの
一部のブロック図である。
一部のブロック図である。
【図2】図1のチップイネーブルルーティングロジック
150によって実装されるテーブルの図である。
150によって実装されるテーブルの図である。
【図3】図1のホストコンピュータ200に対するPC
MCIA周辺装置マップの図である。
MCIA周辺装置マップの図である。
【図4】本発明の原理を実現する方法の流れ図である。
【図5】図1のCPU170によって実行されるメモリ
調停方法の流れ図である。
調停方法の流れ図である。
10 PCMCIAインタフェース 100 PCMCIAモデム 120 PCMCIAコネクタ 121 PCMCIAバス 130 共有メモリ 140 制御ロジック 150 チップイネーブルルーティングロジック 160 プログラムメモリ 170 CPU 175 制御プロセッサバス 200 ホストコンピュータ 215 取り外し可能記憶装置 216 フロッピーディスク 220 PCMCIAスロット 270 ホストCPU
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クレイグ マシューズ アメリカ合衆国、07740 ニュージャージ ー、ロング ブランチ、アパートメント シー17、ニュー オーシャン アベニュー 310
Claims (9)
- 【請求項1】 ホストコンピュータによってPCMCI
Aコネクタを通じて提供される複数の命令を受信するメ
モリ手段と、 プロセッサ手段と、 前記ホストコンピュータに応答して、前記プロセッサ手
段をリセットするための少なくとも1つの制御信号を発
生し、前記プロセッサ手段が前記複数の命令を実行する
ために前記メモリ手段にアクセスするのを制御する制御
手段とからなることを特徴とする、PCMCIAコネク
タによってホストコンピュータに接続されたPCMCI
A周辺装置。 - 【請求項2】 前記制御手段が、 前記ホストコンピュータに応答して、前記少なくとも1
つの制御信号を発生し、アドレス制御信号を送出する制
御ロジック手段と、 前記アドレス制御信号に応答して、前記プロセッサ手段
が前記複数の命令を実行するために前記メモリ手段にア
クセスするのを可能にするアドレス切り換え手段とを有
することを特徴とする請求項1の装置。 - 【請求項3】 PCMCIAコネクタと、 リセット信号に応答して、メモリ位置に格納されている
少なくとも1つの命令を実行するためにそのメモリ位置
にアクセスするための開始アドレスを提供するプロセッ
サ手段と、 第1メモリ手段と、 第2メモリ手段と、 前記PCMCIAコネクタから受信した少なくとも1つ
の制御信号に応答して、前記リセット信号を前記プロセ
ッサ手段に送り、第1動作モードと第2動作モードの間
で切り換えをする制御手段とからなり、 前記第1動作モードでは、前記制御手段は、前記メモリ
位置が前記第1メモリ手段内にあるように前記開始アド
レスを変更し、前記第2動作モードでは、前記制御手段
は、前記メモリ位置が前記第2メモリ手段内にあるよう
に前記開始アドレスを変更することを特徴とするPCM
CIA周辺装置。 - 【請求項4】 前記第2メモリ手段が、前記プロセッサ
手段と、前記PCMCIAコネクタによって接続された
ホストコンピュータとの間で共有される共有メモリであ
ることを特徴とする請求項3の装置。 - 【請求項5】 前記少なくとも1つの制御信号が、前記
ホストコンピュータによる前記第2メモリ手段への前記
PCMCIAコネクタを通じての少なくとも1つのメモ
リアクセスであることを特徴とする請求項4の装置。 - 【請求項6】 PCMCIA周辺装置によって実行され
るコンピュータプログラムを変更するためにPCMCI
A周辺装置で使用される方法において、 PCMCIAコネクタを通じてホストコンピュータに接
続するステップと、 前記PCMCIAコネクタを通じて前記ホストコンピュ
ータからリセット信号を受信するステップと、 前記ホストコンピュータからの複数の命令を表すデータ
を、前記PCMCIA周辺装置のメモリ装置内に格納す
るために前記PCMCIAコネクタを通じて受信する手
段と、 前記ホストコンピュータからの前記PCMCIAコネク
タを通じてのメモリアクセスに応答して制御信号を発生
するステップと、 前記制御信号に応答して、前記PCMCIA周辺装置の
中央処理装置が前記複数の命令を実行するために、前記
メモリ装置にアクセスして前記データを取得するステッ
プとからなり、 前記メモリ装置は前記中央処理装置と前記ホストコンピ
ュータとの間で共有されることを特徴とする方法。 - 【請求項7】 前記発生ステップは、前記リセット信号
がまだアクティブである間に実行されることを特徴とす
る請求項6の方法。 - 【請求項8】 前記リセット信号は、前記PCMCIA
周辺装置内のあらかじめ定義されたメモリ位置への前記
ホストコンピュータによるメモリアクセスであることを
特徴とする請求項6の方法。 - 【請求項9】 PCMCIAコネクタを通じてPCMC
IA周辺装置に接続するステップと、 前記PCMCIAコネクタを通じて前記PCMCIA周
辺装置へリセット信号を送るステップと、 前記PCMCIAコネクタを通じて前記PCMCIA周
辺装置内にある格納位置に、複数の命令を表すデータを
移動するステップと、 前記PCMCIAコネクタを通じて前記PCMCIA周
辺装置のメモリ位置にアクセスし、前記PCMCIA周
辺装置の中央処理装置が前記複数の命令を実行するため
に前記格納位置にアクセスするのを可能にするステップ
とからなることを特徴とする、PCMCIA周辺装置に
アクセスする方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/064,304 US5537654A (en) | 1993-05-20 | 1993-05-20 | System for PCMCIA peripheral to execute instructions from shared memory where the system reset signal causes switching between modes of operation by alerting the starting address |
US064304 | 1993-05-20 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06348638A true JPH06348638A (ja) | 1994-12-22 |
Family
ID=22055011
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6128004A Pending JPH06348638A (ja) | 1993-05-20 | 1994-05-19 | Pcmcia周辺装置 |
JP11000194A Pending JPH0789441A (ja) | 1993-05-20 | 1994-05-24 | 可動式トランザクション手押し車 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11000194A Pending JPH0789441A (ja) | 1993-05-20 | 1994-05-24 | 可動式トランザクション手押し車 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5537654A (ja) |
EP (1) | EP0628908A1 (ja) |
JP (2) | JPH06348638A (ja) |
CA (1) | CA2123923A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014528110A (ja) * | 2011-07-27 | 2014-10-23 | ▲華▼▲為▼▲終▼端有限公司 | データカードを更新する方法、パーソナルコンピュータ、およびデータカード |
Families Citing this family (44)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0728772A (ja) * | 1993-06-25 | 1995-01-31 | Hitachi Ltd | マイクロコンピュータ |
US6163793A (en) * | 1994-08-05 | 2000-12-19 | Intel Corporation | Method and apparatus for using a driver program executing on a host processor to control the execution of code on an auxiliary processor |
US5848247A (en) * | 1994-09-13 | 1998-12-08 | Hitachi, Ltd. | Microprocessor having PC card interface |
US5802558A (en) * | 1994-09-30 | 1998-09-01 | Intel Corporation | Method and apparatus for upgrading reprogrammable memory contents in a PCMCIA card |
US5664198A (en) * | 1994-10-26 | 1997-09-02 | Intel Corporation | High speed access to PC card memory using interrupts |
DE19503312A1 (de) * | 1995-02-02 | 1996-08-08 | Sel Alcatel Ag | Verfahren und Schaltungsanordnung für das Laden von Rechnern mit einem Rechnerstartprogramm |
WO1996038784A1 (en) * | 1995-06-02 | 1996-12-05 | Systemsoft Corporation | Digital data processing method and apparatus for peripheral device control |
US5892972A (en) * | 1995-06-07 | 1999-04-06 | Cirrus Logic, Inc. | Method of constructing a plug and play compatible bus card which allows for mass production of the bus card |
WO1997006490A1 (en) * | 1995-08-09 | 1997-02-20 | Cirrus Logic, Inc. | Parasitic personal computer interface |
FR2738367B1 (fr) * | 1995-09-05 | 1997-10-17 | Scm Microsystems | Procede et appareil de telechargement rapide de fonctions dans une memoire volatile |
US5790849A (en) * | 1995-12-22 | 1998-08-04 | Intel Corporation | Method and apparatus to permit the boot of a shared memory buffer architecture employing an arbitrary operating system |
JPH09247283A (ja) * | 1996-03-05 | 1997-09-19 | Mitsubishi Electric Corp | モデム装置及び通信システム |
KR0174484B1 (ko) * | 1996-03-13 | 1999-04-01 | 김광호 | 고속 모드 변환 기능을 갖는 모뎀용 리셋장치 |
EP0818722B1 (en) * | 1996-07-05 | 2000-09-13 | Hewlett-Packard Company | Controlling apparatus behaviour upon removal of a physical resource |
US6275911B1 (en) * | 1996-09-20 | 2001-08-14 | Denso Corporation | Memory writing device for an electronic device |
US5898869A (en) * | 1996-09-20 | 1999-04-27 | The Foxboro Company | Method and system for PCMCIA card boot from dual-ported memory |
US6148347A (en) * | 1996-11-20 | 2000-11-14 | Cisco Technology, Inc. | Mode selectable memory controller for PCMCIA standard memory cards and non-standard memory cards |
KR100247951B1 (ko) * | 1997-04-11 | 2000-03-15 | 윤종용 | 휴대형정보단말장치의프로그램갱신방법 |
US6219736B1 (en) | 1997-04-24 | 2001-04-17 | Edwin E. Klingman | Universal serial bus (USB) RAM architecture for use with microcomputers via an interface optimized for integrated services device network (ISDN) |
US6789212B1 (en) | 1997-04-24 | 2004-09-07 | Edwin E. Klingman | Basic cell for N-dimensional self-healing arrays |
US5860021A (en) * | 1997-04-24 | 1999-01-12 | Klingman; Edwin E. | Single chip microcontroller having down-loadable memory organization supporting "shadow" personality, optimized for bi-directional data transfers over a communication channel |
GB9713094D0 (en) * | 1997-06-21 | 1997-08-27 | Philips Electronics Nv | Optical disc drive |
US5978862A (en) * | 1997-08-08 | 1999-11-02 | Toshiba America Information Systems, Inc. | PCMCIA card dynamically configured in first mode to program FPGA controlling application specific circuit and in second mode to operate as an I/O device |
US6459942B1 (en) * | 1997-09-30 | 2002-10-01 | Compaq Information Technologies Group, L.P. | Acoustic coupling compensation for a speakerphone of a system |
FI112301B (fi) | 1997-12-01 | 2003-11-14 | Nokia Corp | Laajennuskortti |
WO1999045460A2 (en) * | 1998-03-02 | 1999-09-10 | Lexar Media, Inc. | Flash memory card with enhanced operating mode detection and user-friendly interfacing system |
US6078973A (en) * | 1998-03-31 | 2000-06-20 | Micron Electronics, Inc. | System controller interfacing a main memory and a modem and transferring data directly between dedicated region of the memory and the modem I/O circuitry |
US6134609A (en) * | 1998-03-31 | 2000-10-17 | Micron Electronics, Inc. | Method for using computer system memory as a modem data buffer by transferring modem I/O data directly to system controller and transferring corresponding system controller data directly to main memory |
US7043568B1 (en) | 1998-11-12 | 2006-05-09 | Klingman Edwin E | Configuration selection for USB device controller |
SE9900887L (sv) * | 1999-03-12 | 2000-09-13 | Business Security | Krypteringsanordning |
TW452727B (en) * | 1999-03-29 | 2001-09-01 | Winbond Electronics Corp | Micro-computer system and method for using reset to set different working modes |
US6438737B1 (en) | 2000-02-15 | 2002-08-20 | Intel Corporation | Reconfigurable logic for a computer |
KR20010096764A (ko) * | 2000-04-14 | 2001-11-08 | 찬 주 박 | 바코드 스캐너를 구비한 매장용 카트 |
US6745268B1 (en) * | 2000-08-11 | 2004-06-01 | Micron Technology, Lnc. | Capacitive multidrop bus compensation |
US6886049B2 (en) * | 2001-01-16 | 2005-04-26 | Sierra Wireless, Inc. | Multi-function interface for connectivity between a communication device and a host |
CN1122281C (zh) | 2001-06-30 | 2003-09-24 | 深圳市朗科科技有限公司 | 一种多功能半导体存储装置 |
US6918062B2 (en) * | 2001-09-28 | 2005-07-12 | Intel Corporation | System and method to implement a cost-effective remote system management mechanism using a serial communication controller and interrupts |
US7502817B2 (en) | 2001-10-26 | 2009-03-10 | Qualcomm Incorporated | Method and apparatus for partitioning memory in a telecommunication device |
US6792478B2 (en) | 2002-03-29 | 2004-09-14 | Intel Corporation | System and method to configure input/output (IO) devices to use selected pairs of port addresses |
US6898651B2 (en) * | 2002-05-10 | 2005-05-24 | Intel Corporation | Method, apparatus, and system for generating serial interrupt requests (IRQ) with power savings |
GB2394323B (en) * | 2002-10-14 | 2004-09-22 | Elan Digital Systems Ltd | High-throughput uart interfaces |
US20090077271A1 (en) * | 2004-11-19 | 2009-03-19 | Koninklijke Philips Electronics, N.V. | Avoiding tv menu negotiation to preset configuration options |
US20060146842A1 (en) * | 2005-01-05 | 2006-07-06 | Silicon Laboratories Inc. | Programmable transmit wave shaping for 10 BASE-T ethernet controller |
CN109976488B (zh) * | 2019-03-15 | 2023-04-14 | 西北工业大学 | 一种具有编程功能的无人机机载计算机软件自动复位电路 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4156907A (en) * | 1977-03-02 | 1979-05-29 | Burroughs Corporation | Data communications subsystem |
US4459662A (en) * | 1980-09-29 | 1984-07-10 | Texas Instruments Incorporated | Microcomputer having ROM mass memory for downloading main RAM memory with microcomputer instructions |
US4519032A (en) * | 1982-06-09 | 1985-05-21 | At&T Bell Laboratories | Memory management arrangement for microprocessor systems |
US4611202A (en) * | 1983-10-18 | 1986-09-09 | Digital Equipment Corporation | Split screen smooth scrolling arrangement |
US4825358A (en) * | 1985-04-10 | 1989-04-25 | Microsoft Corporation | Method and operating system for executing programs in a multi-mode microprocessor |
JPS6225353A (ja) * | 1985-07-26 | 1987-02-03 | Hitachi Ltd | マイクロプログラムロ−ド方式 |
DE3639571A1 (de) * | 1986-11-20 | 1988-06-01 | Standard Elektrik Lorenz Ag | Verfahren und schaltungsanordnung zum urladen eines zweitrechners |
US4809269A (en) * | 1987-04-02 | 1989-02-28 | Advanced Micro Devices, Inc. | Dual-port timing controller |
US5195130A (en) * | 1988-05-05 | 1993-03-16 | Transaction Technology, Inc. | Computer and telephone apparatus with user friendly computer interface and enhanced integrity features |
US5353432A (en) * | 1988-09-09 | 1994-10-04 | Compaq Computer Corporation | Interactive method for configuration of computer system and circuit boards with user specification of system resources and computer resolution of resource conflicts |
EP0464433A3 (en) * | 1990-06-29 | 1994-05-18 | Nat Semiconductor Corp | Microcontroller device having remotely programmable eprom & method of programming |
US5321828A (en) * | 1991-06-07 | 1994-06-14 | Step Engineering | High speed microcomputer in-circuit emulator |
US5473775A (en) * | 1991-10-11 | 1995-12-05 | Kabushiki Kaisha Toshiba | Personal computer using flash memory as BIOS-ROM |
US5319751A (en) * | 1991-12-27 | 1994-06-07 | Intel Corporation | Device driver configuration in a computer system |
-
1993
- 1993-05-20 US US08/064,304 patent/US5537654A/en not_active Expired - Fee Related
-
1994
- 1994-05-18 EP EP94303539A patent/EP0628908A1/en not_active Withdrawn
- 1994-05-19 JP JP6128004A patent/JPH06348638A/ja active Pending
- 1994-05-19 CA CA002123923A patent/CA2123923A1/en not_active Abandoned
- 1994-05-24 JP JP11000194A patent/JPH0789441A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014528110A (ja) * | 2011-07-27 | 2014-10-23 | ▲華▼▲為▼▲終▼端有限公司 | データカードを更新する方法、パーソナルコンピュータ、およびデータカード |
Also Published As
Publication number | Publication date |
---|---|
JPH0789441A (ja) | 1995-04-04 |
US5537654A (en) | 1996-07-16 |
EP0628908A1 (en) | 1994-12-14 |
CA2123923A1 (en) | 1994-11-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH06348638A (ja) | Pcmcia周辺装置 | |
KR100880379B1 (ko) | 외부로부터 제공받는 부트 코드로 부팅되는 정보기기시스템 | |
US7614050B2 (en) | Machine and method for deployment of OS image | |
US5805882A (en) | Computer system and method for replacing obsolete or corrupt boot code contained within reprogrammable memory with new boot code supplied from an external source through a data port | |
EP1938200B1 (en) | Initialization of flash storage via an embedded controller | |
US6112303A (en) | Computer system with system ROM including serial-access PROM coupled to an auto-configuring memory controller and method of shadowing BIOS code from PROM | |
US6282643B1 (en) | Computer system having flash memory BIOS which can be accessed remotely while protected mode operating system is running | |
US6067589A (en) | USB legacy support system | |
US5896534A (en) | Operating system independent apparatus and method for supporting input/output devices unsupported by executing programs | |
US20030217254A1 (en) | Method and apparatus for programming non-volatile, programmable, electrically erasable memory using a USB interface | |
US20080126584A1 (en) | System and Method for Receiving Control Commands at a Peripheral Device | |
US6810444B2 (en) | Memory system allowing fast operation of processor while using flash memory incapable of random access | |
KR100280637B1 (ko) | 고정된플래시롬의데이터갱신이가능한컴퓨터시스템및그제어방법 | |
JPWO2008117520A1 (ja) | メモリコントローラ、不揮発性メモリシステムおよびホスト装置 | |
JP2631085B2 (ja) | コンピュータのためのシステム管理モードアドレス訂正システムおよびコンピュータシステム | |
US20040049617A1 (en) | Method of firmware update by USB interface | |
JPH07271711A (ja) | コンピュータシステム | |
US5859987A (en) | Method and apparatus for providing multiple configuration reset modes for an intelligent bridge | |
KR20020036717A (ko) | 마이크로컴퓨터 및 그 제어 방법 | |
JP2971267B2 (ja) | フラッシュメモリをbios−romとして使用したパーソナルコンピュータ | |
CN110765060A (zh) | Mdio总线到并行总线转换方法及装置、设备、介质 | |
US7111160B1 (en) | Method and apparatus for using a development port for boot up | |
WO2000025208A1 (en) | Processor system with fail safe bios configuration | |
US8060676B2 (en) | Method of hot switching data transfer rate on bus | |
JP4793798B2 (ja) | マイクロコンピュータ |