JPH06348518A - Error correcting circuit - Google Patents

Abstract

PURPOSE:To provide a circuit which finds the coefficients of an error position polynomial with a simple gate circuit. CONSTITUTION:This circuit is equipped with a circuit which generates the element of a Galois field GF (2<m>) by connecting (2<m>-1) alpha multipliers in series for the a compound of double error correction (n, k) BCH codes of GF (2<m>), a circuit which finds power by contrasting the element with a syndrome S1, a circuit which multiplies the syndrome S1 by (2<m>-1) elements, a circuit which finds S1<2> from the arithmetic results, a circuit which finds the inverse element of S1, a circuit which multiplies a syndrome S2 by (2<m>-1) elements, a circuit which finds S3/S1 from the multiplication results, and an adding circuit which finds S1<2>+S3/S1.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、αをｍ次のガロア拡大
体ＧＦ（２^m）の原子源とし、α，α³を根にもつ２重誤
り訂正（ｎ，ｋ）ＢＣＨ符号の復号を行うための誤り位
置多項式係数導出回路、および誤り位置検出回路、さら
にはそれらを用いた訂正回路に関する。The present invention relates to the decoding of a double error correction (n, k) BCH code having α as an atomic source of Galois extension field GF (2 ^m ) and α and α ³ as roots. The present invention relates to an error locator polynomial coefficient deriving circuit, an error locator detection circuit, and a correction circuit using them.

【０００２】[0002]

【従来の技術】ｔビット訂正ＢＣＨ（Bose-Chauduri-Ho
cqenghem Codes）符号のパラメータに関して、符号長ｎ
は、 ｎ ＝ ２^m − １ …（１） であり、情報数ｋは、 ｋ ≧ ｎ − ｍｔ …（２） であり、このような符号長ｎ、情報数ｋのＢＣＨ符号
は、（ｎ，ｋ）ＢＣＨ符号と呼ばれる。2. Description of the Related Art t-bit correction BCH (Bose-Chauduri-Ho)
cqenghem Codes) For code parameters, code length n
Is n = 2 ^m −1 (1), the number of information k is k ≧ n−mt (2), and the BCH code having such a code length n and the number of information k is (n, k) Called BCH code.

【０００３】誤り訂正符号の中でも、ＢＣＨ符号は、実
用上、極めて重要なものであり、通信、記録分野に多く
用いられている。その中でも特に２重誤り訂正符号は、
復号の際に用いる誤り位置多項式の係数とシンドローム
の関係が明らかにされており、ハード化の検討が比較的
容易である。しかしその復号には、ガロア体上での加
算、乗算、除算なの演算が必要であるので、先行技術で
は、（ａ）べき数←→ベクトル表現、逆元などをリード
オンリメモリに記憶させておき、外部からアクセスする
構成、または（ｂ）シンドロームと誤りの位置を表に求
め、同様にリードオンリメモリを外部からアクセスする
構成が実現されている。このような先行技術では、ハー
ド化する場合、リードオンリメモリに多くのメモリ容量
を必要とし、訂正数に対しコストが多くかかることにな
る。Among the error correction codes, the BCH code is extremely important in practical use and is widely used in the fields of communication and recording. Among them, the double error correction code is
The relationship between the error locator polynomial coefficient used in decoding and the syndrome has been clarified, and it is relatively easy to study hardware implementation. However, since the decoding requires operations such as addition, multiplication, and division on the Galois field, in the prior art, (a) exponent ← → vector representation, inverse element, etc. are stored in the read-only memory. , Or a configuration in which (b) a syndrome and an error position are obtained from a table and the read-only memory is similarly accessed from the outside is realized. In such a prior art, when hardware is used, a read-only memory requires a large memory capacity, resulting in a high cost for the number of corrections.

【０００４】たとえば図１９の先行技術では、ＢＣＨ符
号信号がライン１から与えられるシンドロームＳ１のレ
ジスタ２と、シンドロームＳ３のレジスタ３と、リード
オンリメモリ４とが備えられ、その受信されたＢＣＨ符
号信号をストアするデータレジスタ５が備えられ、訂正
後のＢＣＨ符号信号を導出する排他的論理和ゲート回路
６が備えられる。このような図１９に示される先行技術
では、前述の先行技術（ｂ）を実現するものであって、
上述のようにリードオンリメモリ４のメモリ容量を大き
くする必要があるという問題がある。For example, in the prior art of FIG. 19, a register 2 of the syndrome S1 to which the BCH code signal is given from the line 1, a register 3 of the syndrome S3, and a read only memory 4 are provided, and the received BCH code signal is provided. Is provided, and an exclusive OR gate circuit 6 for deriving the corrected BCH code signal is provided. Such a prior art shown in FIG. 19 realizes the above prior art (b),
As described above, there is a problem that it is necessary to increase the memory capacity of the read-only memory 4.

【０００５】[0005]

【発明が解決しようとする課題】本発明の目的は、ガロ
ア拡大体ＧＦ（２^m ）上の加算、乗算、除算などの操作
が簡単な構成で実現することができるようにした誤り位
置多項式の係数導出回路を実現し、またそれを用いた訂
正回路を提供することである。SUMMARY OF THE INVENTION An object of the present invention is to provide an error locator polynomial which enables operations such as addition, multiplication and division on a Galois extension field GF (2 ^m ) to be realized with a simple structure. It is to realize a coefficient derivation circuit and to provide a correction circuit using it.

【０００６】また従来から、誤り位置の導出には、チエ
ン探索法が用いられており、この方法を実現する構成で
は、外部クロック信号を必要とし、したがってリアルタ
イム処理ができないという問題がある。Conventionally, the chain search method has been used for deriving the error position, and the configuration for realizing this method requires an external clock signal, and thus there is a problem that real-time processing cannot be performed.

【０００７】また本発明の目的は、ＢＣＨ符号信号の読
み込みと同時に誤り位置の探索が可能になるようにした
誤り位置検出回路を実現し、さらにそれを用いた誤り訂
正回路を提供することである。Another object of the present invention is to realize an error position detection circuit which enables the search for an error position simultaneously with the reading of a BCH code signal, and to provide an error correction circuit using the error position detection circuit. .

【０００８】[0008]

【課題を解決するための手段】本発明は、αをｍ次のガ
ロア拡大体ＧＦ（２^m）の原始元とし、α，α³を根にも
つ２重誤り訂正（ｎ，ｋ）ＢＣＨ符号の復号において、
（２^m −１）個のα乗算器を直列につなぐことによっ
て、ＧＦ（２^m）の元を作成する元作成回路と、シンド
ロームＳ１を元作成回路の出力と対比させることによっ
て、そのべき乗を求めるべき乗回路と、シンドロームＳ
１とＧＦ（２^m）上の（２^m−１）個の元を乗算する第１
乗算回路と、第１乗算回路の結果と、べき乗回路の結果
とに基づいて、Ｓ１² を求める回路と、Ｓ１²に基づい
て、Ｓ１の逆元を求める回路と、シンドロームＳ３とＧ
Ｆ（２^m）上の（２^m−１）個の元を乗算する第２乗算回
路と、第２乗算回路の結果と逆元回路からの結果とに基
づいてＳ３／Ｓ１を求める回路と、Ｓ１² とＳ３／Ｓ１
との結果を加算する回路とを含むことを特徴とする誤り
位置多項式の係数導出回路である。According to the present invention, a double error correction (n, k) BCH code having α as a primitive element of Galois extension field GF (2 ^m ) and having α and α ³ as roots is used in the present invention. In decoding
By connecting (2 ^m −1) α multipliers in series, an element creation circuit that creates an element of GF (2 ^m ) and the syndrome S1 by the output of the element creation circuit Exponentiation circuit and syndrome S
1 by multiplying 1 by (2 ^m −1) elements on GF (2 ^m ).
A circuit for obtaining S1 ² based on the result of the multiplication circuit, the first multiplication circuit, and the result of the power circuit, a circuit for obtaining the inverse element of S1 based on S1 ² , and syndromes S3 and G
A second multiplication circuit for multiplying (2 ^m −1) elements on F (2 ^m ); a circuit for obtaining S3 / S1 based on the result of the second multiplication circuit and the result from the inverse element circuit; S1 ² and S3 / S1
It is a coefficient deriving circuit of an error locator polynomial characterized by including a circuit for adding the results of and.

【０００９】また本発明は、αをｍ次のガロア拡大体Ｇ
Ｆ（２^m）の原始元とし、α，α³を根にもつ２重誤り訂
正（ｎ，ｋ）ＢＣＨ符号の復号において、その誤り位置
多項式を、 σ（ｚ） ＝ １ ＋ Ａｚ ＋ Ｂｚ² としたとき、（２^m −２）個のα乗算器を直列につない
だ回路にＡを乗算することによってＡαⁱ（ｉ＝０，
１，２，…，２^m−２）を出力する第１演算回路と、
（２^m −２）個のα乗算器を直列につないだ回路にＢを
乗算することによってＢα^j（ｊ＝０，１，２，…，２^m
−２）を出力する第２演算回路と、Ｂα^k（ｋ＝０，
１，２，…，２^m−２）に対しα乗算器をｋ個つなぐこ
とによってＢ（α^k）²を出力する第３演算回路と、第１
演算回路と第３演算回路の出力に基づいて、 σ（α^L）＝０ （Ｌ＝０，１，２，…，２^m−２） となるＬを判別し、受信符号語の誤り位置を指示する出
力を導出する回路とを含むことを特徴とする誤り位置検
出回路である。In the present invention, α is an Galois extension G of degree m
In the decoding of a double error correction (n, k) BCH code having a primitive element of F (2 ^m ) and having α and α ³ as roots, the error locator polynomial is expressed by σ (z) = 1 + Az + Bz ² Then, by multiplying A by a circuit in which (2 ^m −2) α multipliers are connected in series, Aα ⁱ (i = 0,
1, 2, ..., 2 ^m -2) outputting a first arithmetic circuit,
By multiplying B by a circuit in which (2 ^m −2) α multipliers are connected in series, Bα ^j (j = 0, 1, 2, ..., 2 ^m
-2) and a second arithmetic circuit that outputs Bα ^k (k = 0,
A second arithmetic circuit for outputting B (α ^k ) ² by connecting k α multipliers to 1, 2, ..., 2 ^m −2);
Based on the outputs of the arithmetic circuit and the third arithmetic circuit, ^L that satisfies σ (α ^L ) = 0 (L = 0, 1, 2, ..., 2 ^m −2) is discriminated, and the error position of the received codeword is determined. And a circuit for deriving an instructed output.

【００１０】さらにまた本発明は、（ａ）ＢＣＨ符号信
号を（ｘ−α）によって割り算してシンドロームＳ１を
求める第１シンドロームレジスタと、（ｂ）前記ＢＣＨ
符号信号を（ｘ−α³ ）による割り算を行ってシンドロ
ームＳ３を求める第２シンドロームレジスタと、（ｃ）
誤り位置多項式の係数導出回路であって、αをｍ次のガ
ロア拡大体ＧＦ（２^m）の原始元とし、α，α³を根にも
つ２重誤り訂正（ｎ，ｋ）ＢＣＨ符号の復号において、
（２^m −１）個のα乗算器を直列につなぐことによっ
て、ＧＦ（２^m）の元を作成する元作成回路と、シンド
ロームＳ１を元作成回路の出力と対比させることによっ
て、そのべき乗を求めるべき乗回路と、シンドロームＳ
１とＧＦ（２^m）上の（２^m−１）個の元を乗算する第１
乗算回路と、第１乗算回路の結果と、べき乗回路の結果
とに基づいて、Ｓ１² を求める回路と、Ｓ１²に基づい
て、Ｓ１の逆元を求める回路と、シンドロームＳ３とＧ
Ｆ（２^m）上の（２^m−１）個の元を乗算する第２乗算回
路と、第２乗算回路の結果と逆元回路からの結果とに基
づいてＳ３／Ｓ１を求める回路と、Ｓ１² とＳ３／Ｓ１
との結果を加算する回路とを含む、そのような誤り位置
多項式係数導出回路と、（ｄ）前記誤り位置多項式の係
数導出回路の出力に応答してチエン探索を行い、誤り位
置を表すチエン探索回路と、（ｅ）前記ＢＣＨ符号信号
を受信してストアするデータのレジスタと、（ｆ）チエ
ン探索回路の出力とデータレジスタの出力とを演算して
訂正後のＢＣＨ符号信号を得る演算回路とを含むことを
特徴とする誤り訂正回路である。Still further, according to the present invention, (a) a first syndrome register for obtaining a syndrome S1 by dividing a BCH code signal by (x-α), and (b) the BCH
A second syndrome register for dividing the coded signal by (x-α ³ ) to obtain a syndrome S3; and (c)
A coefficient deriving circuit for an error locator polynomial, wherein α is a primitive element of a Galois extension field GF (2 ^m ) of degree ^m , and decoding of a double error correction (n, k) BCH code having α and α ³ as roots At
By connecting (2 ^m −1) α multipliers in series, an element creation circuit that creates an element of GF (2 ^m ) and the syndrome S1 by the output of the element creation circuit Exponentiation circuit and syndrome S
1 by multiplying 1 by (2 ^m −1) elements on GF (2 ^m ).
A circuit for obtaining S1 ² based on the result of the multiplication circuit, the first multiplication circuit, and the result of the power circuit, a circuit for obtaining the inverse element of S1 based on S1 ² , and syndromes S3 and G
A second multiplication circuit for multiplying (2 ^m −1) elements on F (2 ^m ); a circuit for obtaining S3 / S1 based on the result of the second multiplication circuit and the result from the inverse element circuit; S1 ² and S3 / S1
And an error position polynomial coefficient deriving circuit, and (d) a chain search in response to the output of the error position polynomial coefficient deriving circuit, and a chain search representing an error position. A circuit, (e) a register for data that receives and stores the BCH code signal, and (f) an arithmetic circuit that calculates the output of the chain search circuit and the output of the data register to obtain a corrected BCH code signal. It is an error correction circuit characterized by including.

【００１１】また本発明は、（ａ）ＢＣＨ符号信号を
（ｘ−α）によって割り算してシンドロームＳ１を求め
る第１シンドロームレジスタと、（ｂ）前記ＢＣＨ符号
信号を（ｘ−α³ ）による割り算を行ってシンドローム
Ｓ３を求める第２シンドロームレジスタと、（ｃ）誤り
位置多項式の係数導出回路であって、αをｍ次のガロア
拡大体ＧＦ（２^m）の原始元とし、α，α³を根にもつ２
重誤り訂正（ｎ，ｋ）ＢＣＨ符号の復号において、（２
^m −１）個のα乗算器を直列につなぐことによって、Ｇ
Ｆ（２^m）の元を作成する元作成回路と、シンドローム
Ｓ１を元作成回路の出力と対比させることによって、そ
のべき乗を求めるべき乗回路と、シンドロームＳ１とＧ
Ｆ（２^m）上の（２^m−１）個の元を乗算する第１乗算回
路と、第１乗算回路の結果と、べき乗回路の結果とに基
づいて、Ｓ１² を求める回路と、Ｓ１²に基づいて、Ｓ
１の逆元を求める回路と、シンドロームＳ３とＧＦ（２
^m）上の（２^m−１）個の元を乗算する第２乗算回路と、
第２乗算回路の結果と逆元回路からの結果とに基づいて
Ｓ３／Ｓ１を求める回路と、Ｓ１² とＳ３／Ｓ１との結
果を加算する回路とを含む、そのような誤り位置多項式
係数導出回路と、（ｄ）誤り位置検出回路であって、そ
の誤り位置多項式を σ（ｚ） ＝ １ ＋ Ａｚ ＋ Ｂｚ² としたとき、（２^m −２）個のα乗算器を直列につない
だ回路にＡを乗算することによってＡαⁱ（ｉ＝０，
１，２，…，２^m−２）を出力する第１演算回路と、
（２^m −２）個のα乗算器を直列につないだ回路にＢを
乗算することによってＢα^j（ｊ＝０，１，２，…，２^m
−２）を出力する第２演算回路と、Ｂα^k（ｋ＝０，
１，２，…，２^m−２）に対しα乗算器をｋ個つなぐこ
とによってＢ（α^k）²を出力する第３演算回路と、第１
演算回路と第３演算回路の出力に基づいて、 σ（α^L）＝０ （Ｌ＝０，１，２，…，２^m−２） となるＬを判別し、受信符号語の誤り位置を指示する出
力を導出する回路とを含む誤り位置検出回路と、（ｅ）
Ｓ１＝０，Ｓ３≠０のとき、訂正不可能な誤りが生じた
として訂正出力をクリアする訂正制御回路と、（ｆ）Ｂ
ＣＨ符号信号をストアして誤り位置検出回路と訂正制御
回路の出力によって訂正を行って訂正後のＢＣＨ符号信
号を得るデータレジスタとを含むことを特徴とする誤り
訂正回路である。The present invention further comprises (a) a first syndrome register for dividing the BCH code signal by (x-α) to obtain a syndrome S1, and (b) dividing the BCH code signal by (x-α ³ ). Is a second syndrome register for obtaining the syndrome S3 and (c) a coefficient deriving circuit of the error locator polynomial, wherein α is a primitive element of the Galois extension field GF (2 ^m ) of degree ^m , and α, α ³ are 2 with root
In decoding a multiple error correction (n, k) BCH code, (2
^{By connecting m} −1) α multipliers in series, G
An element generation circuit that generates an element of F (2 ^m ) and a power circuit that calculates the exponentiation by comparing the syndrome S1 with the output of the element generation circuit, and syndromes S1 and G
A first multiplication circuit for multiplying (2 ^m −1) elements on F (2 ^m ), a circuit for obtaining S1 ² based on the result of the first multiplication circuit and the result of the exponentiation circuit, and S1 Based on ² , S
A circuit for finding the inverse element of 1 and the syndromes S3 and GF (2
a second multiplication circuit for multiplying (2 ^m -1) elements on ^m ),
Derivation of such error location polynomial coefficient including a circuit for obtaining S3 / S1 based on the result of the second multiplication circuit and the result from the inverse element circuit, and a circuit for adding the results of S1 ² and S3 / S1 Circuit and (d) error position detection circuit, where (2 ^m −2) α multipliers are connected in series when the error position polynomial is σ (z) = 1 + Az + Bz ² . By multiplying the circuit by A, Aα ⁱ (i = 0,
1, 2, ..., 2 ^m -2) outputting a first arithmetic circuit,
By multiplying B by a circuit in which (2 ^m −2) α multipliers are connected in series, Bα ^j (j = 0, 1, 2, ..., 2 ^m
-2) and a second arithmetic circuit that outputs Bα ^k (k = 0,
A second arithmetic circuit for outputting B (α ^k ) ² by connecting k α multipliers to 1, 2, ..., 2 ^m −2);
Based on the outputs of the arithmetic circuit and the third arithmetic circuit, ^L that satisfies σ (α ^L ) = 0 (L = 0, 1, 2, ..., 2 ^m −2) is discriminated, and the error position of the received codeword is determined. An error position detection circuit including a circuit for deriving an instructed output, and (e)
When S1 = 0 and S3 ≠ 0, a correction control circuit that clears the correction output assuming that an uncorrectable error has occurred, and (f) B
It is an error correction circuit characterized by including a CH code signal and storing the error position detection circuit and a data register for performing correction by the output of a correction control circuit to obtain a corrected BCH code signal.

【００１２】[0012]

【作用】誤り位置多項式導出回路についてまず説明す
る。２重誤り訂正ＢＣＨ符号は、ガロア拡大体ＧＦ（２
^m）のαを原始元とするとき、α，α³を根にもつ。い
ま、誤り位置をＬ１，Ｌ２とするとき、シンドロームＳ
１，Ｓ３は、 Ｓ１ ＝ α^L1 ＋ α^L2 …（３） Ｓ３ ＝ α^3L1 ＋ α^3L2 …（４） となる。これを用いて誤り位置多項式は、 σ（ｘ） ＝ １ ＋ Ｓ１ｘ ＋ （Ｓ１² ＋Ｓ３／Ｓ１）ｘ² …（５） となる。ｘの係数Ｓ１は求められているので、（Ｓ１²
＋Ｓ３／Ｓ１）を求めればよい。この計算に、従来はＲ
ＯＭによる参照が行われていた。しかしゲート回路によ
り直接Ｓ１² およびＳ３／Ｓ１の演算は難しい。そこで
本発明では次のように構成する。First, the error locator polynomial deriving circuit will be described. The double error correction BCH code is a Galois extension field GF (2
^When α of ^m ) is a primitive element, it has α and α ³ as roots. Now, when the error positions are L1 and L2, the syndrome S
1, S3 becomes ^{S1 = α L1 + α L2 ...} (3) S3 = α 3L1 + α 3L2 ... (4). By using this, the error locator polynomial becomes σ (x) = 1 + S1x + (S1 ² + S3 / S1) x ² (5). Since the coefficient S1 of x has been obtained, (S1 ²
+ S3 / S1) may be calculated. For this calculation, conventionally R
Reference was made by OM. However, it is difficult to directly calculate S1 ² and S3 / S1 by the gate circuit. Therefore, the present invention is configured as follows.

【００１３】まず、Ｓ１² であるが、Ｓ１はガロア拡大
体のＧＦ（２^m）上の（２^m−１）個の元いずれかであ
る。よってα乗算回路を（２^m −１）個直列につなぐこ
とにより、First, S1 ² is one of (2 ^m -1) elements on GF (2 ^m ) of the Galois extension field. Therefore, by connecting (2 ^m -1) α multiplication circuits in series,

【００１４】[0014]

【数１】 [Equation 1]

【００１５】を求めればＳ1²はこのうちのいずれかであ
る。今、Ｓ１＝αⁱとすると、 Ｓ１² ＝ Ｓ１αⁱ ｍｏｄ ２^m −１ …（６） であるから、前記グループＧＲ１のうち、αⁱの演算結
果がＳ１²になる。前述の式６においてｍｏｄは、元の
べき数の演算結果を２^m −１で割った剰余をとることを
意味する。If S1 ² is obtained, S12 is either of them. Assuming that S1 = alpha ^i, since it is ^{S1 2 = S1α i mod 2 m} -1 ... (6), of the group GR1, the calculation result of alpha ⁱ is S1 ^2. In the above equation 6, mod means taking the remainder obtained by dividing the result of the original power calculation by 2 ^m −1.

【００１６】一方、Ｓ３／Ｓ１を演算するにはＳ１の逆
元を求める必要がある。前述と同様にＳ１＝αⁱとする
と、αⁱの逆元α^jは、 αⁱ・α^j ＝ α^o ｍｏｄ ２^m −１ …（７） となるものであり、これによって、Ｓ３／Ｓ１は、 Ｓ３／Ｓ１ ＝ Ｓ３・α^-i ＝ Ｓ３・α^j ｍｏｄ ２^m −１ …（８） で求められる。On the other hand, in order to calculate S3 / S1, it is necessary to find the inverse element of S1. When the same manner as described above S1 = alpha ^i, inverse alpha ^j of alpha ⁱ serves as a ^{α i · α j = α o} mod 2 m -1 ... (7), whereby, S3 / S1 is obtained in ^{S3 / S1 = S3 · α -i} = S3 · α j mod 2 m -1 ... (8).

【００１７】まず、前述のグループＧＲ１と同様に、First, like the group GR1 described above,

【００１８】[0018]

【数２】 [Equation 2]

【００１９】を求めておく。そしてグループＧＲ１の中
から Ｓ１α^j ＝ α^o ｍｏｄ ２^m −１ …（９） となるα^jを探す。そうすればα^jがＳ１の逆元であるか
らグループＧＲ２のうち、α^jによるＳ３との乗算結果
が求めるＳ３／Ｓ１である。[0019] Then, the group GR1 is searched for α ^j that satisfies S1α ^j = α ^o mod 2 ^m -1 (9). Then, since α ^j is the inverse element of S1, the multiplication result of S3 by α ^j in the group GR2 is S3 / S1.

【００２０】以上のようにして演算したＳ１²とＳ３／
Ｓ１を加算すれば、それが式５のｘ²についての係数と
なる。S1 ² and S3 / calculated as described above
If S1 is added, it becomes the coefficient for x ^{2 in} Equation 5.

【００２１】次に誤り位置検出回路について説明する。Next, the error position detection circuit will be described.

【００２２】前述の式５に対して σ（αⁱ ） ＝ ０ （ｉ＝０，１，…，２^m −２） …（10） となるとき、 ｉ＋ｊ ｍｏｄ ２^m−１＝０ となるｊが誤りの位置を示す。よって誤り位置の導出に
は、αⁱ（ｉ＝１，２，…，２^m−２）を逐次代入し、σ
（αⁱ）＝０を調べればよい。When σ (α ⁱ ) = 0 (i = 0, 1, ..., 2 ^m −2) (10) with respect to the above expression 5, i + j mod 2 ^m −1 = 0 j Indicates the position of the error. Therefore, to derive the error position, α ⁱ (i = 1, 2, ..., 2 ^m −2) is successively substituted, and σ
It is sufficient to check (α ⁱ ) = 0.

【００２３】これをハード的に実現するため、チエン探
索法が用いられるが、符号長分のクロックが必要とな
る。そこで、本発明では、次のようにした。To realize this in hardware, the chain search method is used, but a clock corresponding to the code length is required. Therefore, in the present invention, the following is performed.

【００２４】まず、Ａ，Ｂに対し、α乗算回路を２^m−
２個直列に入力することでFirst, for A and B, an α multiplication circuit of 2 ^m −
By inputting two in series

【００２５】[0025]

【数３】 [Equation 3]

【００２６】が同時に計算できる。Ａα⁰，Ｂα⁰は、
Ａ，Ｂそのものと考える。Can be calculated simultaneously. Aα ⁰ and Bα ⁰ are
Consider A and B themselves.

【００２７】前述のグループＧＲ３は、式５の第２項目
をすべてのαⁱ（ｉ＝０，１，…，２^m−２）について計
算したものである。しかし式５の３項目を求めるには、
αⁱ（ｉ＝０，１，…，２^m−２）の２乗が必要である。The above-mentioned group GR3 is the second item of Equation 5 calculated for all α ⁱ (i = 0, 1, ..., 2 ^m −2). However, to find the three items in Equation 5,
The square of α ⁱ (i = 0, 1, ..., 2 ^m −2) is required.

【００２８】本発明では、前述のグループＧＲ４のＢα
ⁱ（ｉ＝０，１，…，２^m−２）に対し、α乗算器をｉ個
直列につなぐことにより、 （Ｂαⁱ）・αⁱ ＝ Ｂ（αⁱ）² (ｉ＝０，１，…，２^m−２) …（11） を得ている。In the present invention, Bα of the above-mentioned group GR4 is used.
^{For i} (i = 0,1, ..., 2 ^m −2), by connecting i multipliers in series, (Bα ⁱ ) · α ⁱ = B (α ⁱ ) ² (i = 0,1) , ..., 2 ^m -2) ... (11) is obtained.

【００２９】Ａαⁱ，Ｂ（αⁱ）²（ｉ＝０，１，…，２^m
−２）が計算できたので、これを各々のｉについて加算
し、 １ ＋ Ａαⁱ ＋ Ｂ（αⁱ）² ＝ ０ …（12） つまり、 となれば、ｉ＋ｊ ｍｏｄ ２^m −１を満たすｊが誤り
の位置を示す。A α ⁱ , B (α ⁱ ) ² (i = 0, 1, ..., 2 ^m
-2) can be calculated, so this is added for each i, and 1 + Aα ⁱ + B (α ⁱ ) ² = 0 (12) Then, j that satisfies i + j mod 2 ^m −1 indicates the error position.

【００３０】以上の演算はすべてのαⁱ（ｉ＝０，１，
…，２^m −２）に対し、同時に行うため、誤り位置の探
索が高速にできる。The above calculation is performed for all α ⁱ (i = 0, 1,
, 2 ^m -2), the error position can be searched at high speed.

【００３１】[0031]

【実施例】図１は、本発明の一実施例の誤り訂正回路の
全体の構成を示すブロック図である。ＢＣＨ符号信号
は、ライン８から入力され、（ｘ−α）によって割り算
してシンドロームＳ１を求めるｍビットのシンドローム
レジスタ９と、（ｘ−α³ ）によるＢＣＨ符号信号の割
り算を行ってシンドロームＳ３を求めるｍビットのシン
ドロームレジスタ１０とに与えられる。またこの誤り訂
正回路には、ＢＣＨ符号信号が与えられるｎビットデー
タレジスタ１１が備えられ、さらに各シンドロームレジ
スタ９，１０からのシンドロームＳ１，Ｓ３がそれぞれ
与えられる誤り位置多項式の係数導出回路１２が設けら
れる。この誤り位置多項式の係数導出回路１２の出力Ｓ
１，Ｓ１² ＋Ｓ３／Ｓ１は、チエン探索回路１３に与え
られ、排他的論理和ゲート１４は、チエン探索回路１３
の出力とデータレジスタ１１の出力とを演算して訂正後
のＢＣＨ保護信号を得る。こうしてｎビット符号語が読
み込まれた時点で、シンドロームレジスタ９，１０によ
ってシンドロームＳ１，Ｓ３が計算され、さらに誤り位
置多項式の係数も同時に計算される。その後、α^-i（ｉ
＝０，１，…，２^m −２）を代入してゆき、σ（αⁱ ）
＝０となるｉが誤り位置を表す。この演算は、チエン探
索回路１３で容易に実現することができる。チエン探索
回路は、たとえば今井秀樹著「符号理論」第１６６頁に
開示されている。1 is a block diagram showing the overall structure of an error correction circuit according to an embodiment of the present invention. The BCH code signal is input from the line 8 and is divided by (x-α) to obtain the syndrome S1, and the m-bit syndrome register 9 is divided by (x-α ³ ) to obtain the syndrome S3. And the m-bit syndrome register 10 to be obtained. Further, the error correction circuit is provided with an n-bit data register 11 to which a BCH code signal is given, and further an error locator polynomial coefficient deriving circuit 12 to which the syndromes S1 and S3 from the syndrome registers 9 and 10 are respectively provided. To be The output S of the error deriving polynomial coefficient deriving circuit 12
1, S1 ² + S3 / S1 are given to the chain search circuit 13, and the exclusive OR gate 14 is connected to the chain search circuit 13
And the output of the data register 11 are calculated to obtain the corrected BCH protection signal. When the n-bit code word is read in this way, the syndromes S1 and S3 are calculated by the syndrome registers 9 and 10, and the coefficient of the error locator polynomial is also calculated at the same time. Then α ^-i (i
= 0, 1, ..., 2 ^m −2), and σ (α ⁱ )
I for which = 0 represents an error position. This calculation can be easily realized by the chain search circuit 13. The chain search circuit is disclosed, for example, in Hideki Imai, "Code Theory", page 166.

【００３２】図２はまた、本発明の他の実施例の誤り訂
正回路の全体の構成を示すブロック図である。この実施
例は、図１に示される実施例に類似し、対応する部分に
は同一の参照符を付す。この実施例では、前述のチエン
探索回路１３を用いる代りに、誤り位置検出回路５３が
備えられる。誤り位置多項式係数導出回路１２からライ
ン１６には、Ｓ１＝０，Ｓ３≠０のとき、訂正不可能な
誤りが生じたとして訂正出力をクリアする信号を導出
し、訂正制御回路１７に与える。この訂正制御回路１７
の出力は、受信符号語のデータレジスタ１８に与えられ
る。このような図２に示される構成によれば、図１に示
される実施例におけるチエン探索回路１３を用いる必要
がなく、したがってチエン探索回路において必要とされ
る外部クロック信号が図２の実施例では不要となり、そ
のため誤り位置の検出がリアルタイムで可能となる。FIG. 2 is a block diagram showing the overall structure of an error correction circuit according to another embodiment of the present invention. This embodiment is similar to the embodiment shown in FIG. 1 and the corresponding parts bear the same reference numerals. In this embodiment, an error position detection circuit 53 is provided instead of using the chain search circuit 13 described above. When S1 = 0 and S3 ≠ 0 from the error locator polynomial coefficient deriving circuit 12 to the line 16, a signal for deriving a correction output is derived when an uncorrectable error occurs and is supplied to the correction control circuit 17. This correction control circuit 17
Is provided to the received codeword data register 18. According to the configuration shown in FIG. 2, it is not necessary to use the chain search circuit 13 in the embodiment shown in FIG. 1, and therefore the external clock signal required in the chain search circuit is not required in the embodiment shown in FIG. It is not necessary, so that the error position can be detected in real time.

【００３３】図３は、図１および図２の各実施例におけ
る誤り位置多項式の係数導出回路１２の具体的な構成を
示すブロック図である。元作成回路１９は、ｍ次のガロ
ア拡大体ＧＦ（２^m）のすべての元を表す回路である。
この元作成回路１９は、（２^m−１）個のα乗算器ＭＸ
１〜ＭＸｉを直列に接続することによって実現される。
図３およびその他の図面における二重線矢印は、ガロア
拡大体ＧＦ（２^m ）上のｍビットの並列データの流れを
示している。FIG. 3 is a block diagram showing a specific configuration of the error locator polynomial coefficient deriving circuit 12 in each of the embodiments shown in FIGS. The element generation circuit 19 is a circuit that represents all elements of the Galois extension field GF (2 ^m ) of order ^m .
This element creation circuit 19 is composed of (2 ^m −1) α multipliers MX.
It is realized by connecting 1 to MXi in series.
Double-headed arrows in FIG. 3 and other figures indicate the flow of m-bit parallel data on the Galois extension field GF (2 ^m ).

【００３４】図４は、α乗算器ＭＸ１の具体的な構成を
示し、これは（１５，７）ＢＣＨ符号（ｍ＝４）におけ
る構成を示す。α乗算器ＭＸ１は、排他的論理和ゲート
２０を備え、随伴行列を用いることによって簡単な構成
によって実現することができる。FIG. 4 shows a specific configuration of the α multiplier MX1, which is a configuration of the (15,7) BCH code (m = 4). The α multiplier MX1 includes the exclusive OR gate 20, and can be realized with a simple configuration by using an adjoint matrix.

【００３５】べき乗回路２１は、シンドロームＳ１とガ
ロア拡大体ＧＦ（２^m ）上の元を乗算するものであっ
て、シンドロームＳ１がガロア拡大体ＧＦ（２^m ）上の
どの元と等しいかを探す働きをする。The power circuit 21 is for multiplying the original on the syndrome S1 and the Galois extension field GF (2 ^m), look for whether the syndrome S1 is equal to any original on Galois extension field GF (2 ^m) Work.

【００３６】図５は、べき乗回路２１の具体的な構成を
示すブロック図である。このべき乗回路２１は、加算器
ＡＤ０〜ＡＤｉを有し、Ｓ１＝（ａ_m-1，…，ａ₀）、α
ⁱ ＝（ｂ_m-1，…，ｂ₀）としたとき、 ａｉ ＝ （ｂｉ）（ｉ＝０，１，２，…，ｍ−１） …（14） となるαⁱ を求める構成を実現すればよいことになる。FIG. 5 is a block diagram showing a specific structure of the exponentiation circuit 21. The power circuit 21, an adder _{AD0~ADi, S1 = (a m-} 1, ..., a 0), α
^{When i} = (b _m−1 , ..., b ₀ ), a configuration for obtaining α ^{i such} that ai = (bi) (i = 0,1,2, ..., m−1) (14) is realized. It should be done.

【００３７】図６は、加算器ＡＤ０の具体的な構成を示
す。加算器ＡＤ０は、各ビットａ０〜ａ３，ｂ０〜ｂ３
を、排他的論理和ゲートＥＲ０〜ＥＲ３で演算し、全出
力が論理「０」であればよい。この図６の構成では、
（１５，７）ＢＣＨ符号（ｍ＝４）における構成を示
す。排他的論理和ゲートＥＲ０〜ＥＲ３の出力はＮＡＮ
ＤゲートＧ０に与えられる。各加算器ＡＤ０〜ＡＤｉの
出力ラインＬ０〜Ｌｉにおける制御信号は、 Ｓ１ ＝ αⁱ …（15） となるｉについてのみ後述のＳ１² サーチ回路２２に与
えられる制御信号が論理「１」になる。FIG. 6 shows a specific structure of the adder AD0. The adder AD0 has bits a0 to a3 and b0 to b3.
Is calculated by the exclusive OR gates ER0 to ER3, and all outputs may be logical "0". In the configuration of FIG. 6,
The configuration for a (15,7) BCH code (m = 4) is shown. The output of the exclusive OR gates ER0 to ER3 is NAN.
It is applied to the D gate G0. As for the control signals on the output lines L0 to Li of the adders AD0 to ADi, the control signal given to the S1 ² search circuit 22 described later has a logic “1” only for i for which S1 = α ⁱ (15).

【００３８】第１乗算回路２３は、シンドロームＳ１と
ガロア拡大体ＧＦ（２^m）上の（２^m−１）個の元を乗算
する。この第１乗算回路２３は、（２^m −１）個のα乗
算器ＭＸ１１，ＭＸ１ｉを直列につないで実現され、そ
の構成は、前述の元作成回路１９のα乗算器ＭＸ１〜Ｍ
Ｘｉと同様である。The first multiplication circuit 23 multiplies the syndrome S1 by (2 ^m -1) elements on the Galois extension field GF (2 ^m ). The first multiplication circuit 23 is realized by connecting (2 ^m −1) α multipliers MX11 and MX1i in series, and the configuration thereof is the same as the α multipliers MX1 to MX of the original creation circuit 19 described above.
Similar to Xi.

【００３９】図７は、Ｓ１² サーチ回路２２の具体的な
構成を示すブロック図である。このＳ１² サーチ回路２
２は、第１乗算回路２３の結果と、べき乗回路２１の結
果とに基づいて、Ｓ１² を求めるもとのであって、Ｓ１
αⁱ（ｉ＝０，１，…，２^m−２）からＳ１² となるもの
を選ぶ働きをし、ＡＮＤゲートＧ１０〜Ｇ１ｉに、ライ
ンＬ０〜Ｌｉの制御信号が与えられ、また第１乗算回路
２３のα乗算器ＭＸ１１〜ＭＸ１ｉからの各出力がそれ
ぞれ与えられ、排他的論理和ゲートＥＲ１０に、それら
のＡＮＤゲートＧ１０〜Ｇ１ｉの出力が与えられ、こう
して排他的論理和ゲートＥＲ１０からライン１０には、
Ｓ１² の出力が導出される。FIG. 7 is a block diagram showing a specific configuration of the S1 ² search circuit 22. This S1 ² search circuit 2
2 is a source for obtaining S1 ² based on the result of the first multiplication circuit 23 and the result of the exponentiation circuit 21.
It operates to select S1 ² from α ⁱ (i = 0, 1, ..., 2 ^m −2), the AND gates G10 to G1 i are supplied with the control signals of the lines L0 to Li, and the first multiplication The respective outputs from the α multipliers MX11 to MX1i of the circuit 23 are respectively supplied to the exclusive OR gate ER10, and the outputs of the AND gates G10 to G1i thereof are supplied to the exclusive OR gate ER10 to the line 10. Is
The output of S1 ² is derived.

【００４０】図８は、図７に示されるＳ１² サーチ回路
２２の一部をもっと具体的に示す電気回路図である。
（１５，７）ＢＣＨ符号（ｍ＝４）を用いるとき、前述
のＡＮＤゲートＧ１０は、ＡＮＤゲートＧ２０〜Ｇ２３
によって実現され、排他的論理和ゲートＥＲ２０〜ＥＲ
２３には、各ＡＮＤゲートＧ２０〜Ｇ２３の出力と、次
のＡＮＤゲートＧ１１に関連して接続される排他的論理
和ゲートの出力が与えられる。こうして排他的論理和ゲ
ートＥＲ２０〜ＥＲ２３は、出力Ｓ１² を導出する。FIG. 8 is an electric circuit diagram more specifically showing a part of the S1 ² search circuit 22 shown in FIG.
When the (15,7) BCH code (m = 4) is used, the AND gate G10 described above has AND gates G20 to G23.
Realized by the exclusive OR gates ER20 to ER
The output of each AND gate G20 to G23 and the output of the exclusive OR gate connected in connection with the next AND gate G11 are given to 23. Thus exclusive OR gates ER20~ER23 derives an output S1 ^2.

【００４１】Ｓ１逆元サーチ回路２５は、Ｓ１α^k（ｉ
＝０，１，…，２^m−２）から Ｓ１αⁱ ＝ ｉ⁰ …（16） となるもの、つまりＳ１の逆元となるαⁱを求める。The S1 inverse element search circuit 25 uses the S1α ^k (i
From 0 = 0, 1, ..., 2 ^m −2), S1α ⁱ = i ⁰ (16), that is, α ⁱ that is the inverse element of S1 is obtained.

【００４２】図９は、Ｓ１逆元サーチ回路２５の具体的
な構成を示すブロック図である。Ｓ１逆元サーチ回路２
５は、前述の図７に示されるＳ１サーチ回路２２に類似
し、 Ｓ１αⁱ ＝（ａ_m-1，…，ａ₀）， α⁰ ＝（０，…，１） としたとき、前述の式１６が成立するαⁱ を求めればよ
い。したがって第１乗算回路２３の各α乗算器ＭＸ１１
〜ＭＸ１ｉからの出力は、排他的論理和ゲートＥＲ３０
〜ＥＲ３ｉに、α⁰ とともに与えられ、すなわち各ビッ
トを排他的論理和演算し、全出力が全零検知回路ＡＺ０
〜ＡＺｉで、論理「０」となることを検出し、その出力
をラインＬ２０〜Ｌ２ｉからそれぞれ導出する。FIG. 9 is a block diagram showing a specific configuration of the S1 inverse element search circuit 25. S1 inverse element search circuit 2
5 is similar to the S1 search circuit 22 shown in FIG. 7, and when S1α ⁱ = (a _m-1 , ..., A ₀ ) and α ⁰ = (0, ..., 1) It suffices to find α ^{i for} which 16 holds. Therefore, each α multiplier MX11 of the first multiplication circuit 23
The output from MX1i is the exclusive OR gate ER30.
To ER3i together with α ⁰ , that is, each bit is subjected to exclusive OR operation, and all outputs are all zero detection circuit AZ0
~ AZi detects that it becomes a logic "0" and derives its output from lines L20 to L2i, respectively.

【００４３】図１０は、排他的論理和ゲートＥＲ３０と
全零検知回路ＡＺ０の具体的な構成を示す電気回路図で
ある。FIG. 10 is an electric circuit diagram showing a specific configuration of the exclusive OR gate ER30 and the all-zero detection circuit AZ0.

【００４４】（１５，７）ＢＣＨ符号（ｍ＝４）の信号
処理のために、排他的論理和ゲートＥＲ３０には、各ビ
ット毎の排他的論理和ゲートＥＲ４０〜ＥＲ４４が備え
られ、また全零検知回路ＡＺ０は、ＮＡＮＤゲートによ
って実現される。前述の式１６が成立するｉについての
み、後述のＳ３／Ｓ１サーチ回路２６に与えられる制御
信号が論理「１」になる。For the signal processing of the (15,7) BCH code (m = 4), the exclusive OR gate ER30 is provided with exclusive OR gates ER40 to ER44 for each bit and all zeros. The detection circuit AZ0 is realized by a NAND gate. Only for i for which the above equation 16 is satisfied, the control signal given to the S3 / S1 search circuit 26, which will be described later, becomes a logic “1”.

【００４５】第２乗算回路２７は、シンドロームＳ３と
ガロア拡大体ＧＦ（２^m）の（２^m−１）個の元を乗算す
る。この第２乗算回路２７は、α乗算器ＭＸ２１〜ＭＸ
２ｉを備え、その構成は、前述の元作成回路１９と同様
である。The second multiplication circuit 27 multiplies the syndrome S3 by (2 ^m -1) elements of the Galois extension field GF (2 ^m ). The second multiplication circuit 27 includes α multipliers MX21 to MX.
2i, and the configuration thereof is similar to that of the original creation circuit 19 described above.

【００４６】Ｓ３／Ｓ１サーチ回路２６は、Ｓ３α
ⁱ（ｉ＝０，１，…，２^m−２）からＳ３／Ｓ１の演算結
果となるものを選ぶ働きをする。The S3 / S1 search circuit 26 uses S3α
^It has a function of selecting from ⁱ (i = 0, 1, ..., 2 ^m −2) the result of S3 / S1.

【００４７】図１１は、Ｓ３／Ｓ１サーチ回路２６の全
体の構成を示すブロック図である。このＳ３／Ｓ１サー
チ回路２６は、前述のＳ１² サーチ回路２２の構成に類
似し、Ｓ１逆元サーチ回路２５のラインＬ２０〜Ｌ２ｉ
の出力と第２乗算回路２７の各α乗算器ＭＸ２１〜ＭＸ
２ｉの各出力とが与えられるＡＮＤゲートＧ２０〜Ｇ２
ｉと、排他的論理和ゲートＥＲ５とが備えられ、ライン
Ｌ３０からは、Ｓ３／Ｓ１が導出される。すなわち、ラ
インＬ２０〜Ｌ２１からの制御信号が論理「１」である
Ｓ３αⁱ がＳ３／Ｓ１であり、この出力だけが選択され
る。FIG. 11 is a block diagram showing the overall structure of the S3 / S1 search circuit 26. The S3 / S1 search circuit 26 has a configuration similar to that of the S1 ² search circuit 22 described above, and includes lines L20 to L2i of the S1 inverse element search circuit 25.
Output and each α multiplier MX21 to MX of the second multiplication circuit 27
AND gates G20 to G2 to which respective outputs of 2i are given
i and an exclusive OR gate ER5 are provided, and S3 / S1 is derived from the line L30. That is, the control signal from the line L20~L21 is S3arufa ⁱ is S3 / S1 is a logic "1", only the output is selected.

【００４８】Ｓ１²サーチ回路２２のラインＬ１０から
の出力Ｓ１²と、Ｓ３／Ｓ１サーチ回路２６のラインＬ
３０からの出力Ｓ３／Ｓ１とは、排他的論理和ゲート２
８によって実現される加算回路２８に与えられ、これに
よって（Ｓ１² ＋Ｓ３／Ｓ１）が出力される。この排他
的論理和ゲート２８の具体的な構成は、（１５，７）Ｂ
ＣＨ符号（ｍ＝４）の場合、図１２に示されるように、
各ビット毎に排他的論理和ゲートＥＲ６０〜ＥＲ６３に
よって実現される。これらの排他的論理和ゲートＥＲ６
０〜ＥＲ６３の出力は、ラインＬ４０から導出されて、
（Ｓ１² ＋Ｓ３／Ｓ１）が得られる。The output S1 ² from the line L10 of the S1 ² search circuit 22 and the line L of the S3 / S1 search circuit 26
The output S3 / S1 from 30 is the exclusive OR gate 2
8 is applied to the adder circuit 28, which outputs (S1 ² + S3 / S1). The specific configuration of the exclusive OR gate 28 is (15,7) B.
In the case of CH code (m = 4), as shown in FIG.
It is realized by exclusive OR gates ER60 to ER63 for each bit. These exclusive OR gates ER6
The outputs of 0 to ER63 are derived from the line L40,
(S1 ² + S3 / S1) is obtained.

【００４９】図１３は、チエン探索回路１３の具体的な
構成を示すブロック図である。Ｓ１² サーチ回路２２の
ラインＬ１０を介する出力Ｓ１² と、排他的論理和ゲー
ト２８のラインＬ４０からの出力（Ｓ１² ＋Ｓ３／Ｓ
１）とは、初期値としてそれらの値がストアされるｍビ
ットのデータレジスタ２９，３０にそれぞれストアされ
る。これらのレジスタ２９，３０には、カウンタによっ
て実現されるクロック発生器３１からのクロック信号が
与えられる。各レジスタ２９，３０には、α乗算器３２
およびα² 乗算器３３がそれぞれ接続されて閉ループ３
４，３５が構成され、それらの出力は、位数ｍのガロア
拡大体ＧＦ（２^m ）の加算回路３６に与えられ、ライン
３７から、前述の図１に示される排他的論理和ゲート１
４に与えられる。加算回路３６は、排他的論理和ゲート
によって実現される。FIG. 13 is a block diagram showing a specific structure of the chain search circuit 13. The output S1 ² from the line L10 of the S1 ² search circuit 22 and the output (S1 ² + S3 / S) from the line L40 of the exclusive OR gate 28.
1) is stored in m-bit data registers 29 and 30, respectively, in which those values are stored as initial values. A clock signal from a clock generator 31 realized by a counter is given to these registers 29 and 30. Each of the registers 29 and 30 has an α multiplier 32.
And α ² multiplier 33 are connected to each other, and closed loop 3
4, 35 are constructed, and their outputs are given to the adder circuit 36 of the Galois extension field GF (2 ^m ) of order ^m , and from the line 37, the exclusive OR gate 1 shown in FIG.
Given to 4. The adder circuit 36 is realized by an exclusive OR gate.

【００５０】前述の図２に示される誤り位置検出回路５
３の具体的な構成は、図１４に示されている。第１の演
算回路４１には、誤り位置多項式係数導出回路１２に含
まれているＳ１² サーチ回路２２からラインＬ１０を介
してＳ１² が与えられる。この演算回路４１は、図１５
に示されるように、α乗算器ＭＸ３１，ＭＸ３２，…，
ＭＸ３ｉが直列に接続されて構成され、こうしてすべて
のαⁱ （ｉ＝０，１，…，２^m−２）に対してＡαⁱの演
算を行い、ラインＬ５０〜Ｌ５ｉにそれぞれ導出する。Error position detection circuit 5 shown in FIG. 2 described above.
The specific configuration of No. 3 is shown in FIG. The first arithmetic circuit 41 is supplied with S1 ² from the S1 ² search circuit 22 included in the error locator polynomial coefficient deriving circuit 12 via the line L10. This arithmetic circuit 41 is shown in FIG.
, Α multipliers MX31, MX32, ...,
MX3i is configured by being connected in series. In this way, Aα ⁱ is calculated for all α ⁱ (i = 0, 1, ..., 2 ^m −2) and leads to lines L50 to L5i.

【００５１】もう１つの演算回路４２もまた、上述の演
算回路４１と同様な構成を有し、誤り位置多項式係数導
出回路１２の排他的論理和ゲート２８（前述の図３参
照）におけるラインＬ４０からの（Ｓ１² ＋Ｓ３／Ｓ
１）が与えられて、Ｂαⁱ （ｉ＝０，１，…，２^m−
２）を、ラインＬ６０〜Ｌ６ｉにそれぞれ導出する。The other arithmetic circuit 42 also has the same configuration as the arithmetic circuit 41 described above, and from the line L40 in the exclusive OR gate 28 of the error locator polynomial coefficient deriving circuit 12 (see FIG. 3 described above). Of (S1 ² + S3 / S
1), Bα ⁱ (i = 0, 1, ..., 2 ^m −
2) is derived to each of the lines L60 to L6i.

【００５２】演算回路４３は、演算回路４２からのＢα
ⁱの出力に応答して、Ｂ（αⁱ）² を求める。この演算回
路４３の具体的な構成は、図１６に示されている。Ｂα
¹ に対して、Ｂ（αⁱ）²を求めるには、Ｂαⁱ にｉ個の
α乗算器ＭＸ４１；ＭＸ５１，ＭＸ５２；ＭＸ６１，Ｍ
Ｘ６２，ＭＸ６３；…を用いる。これはｉ個のα乗算を
行列で用意しておき、αⁱ 回路を構成することで実現す
るようにしてもよい。The arithmetic circuit 43 receives the Bα from the arithmetic circuit 42.
B (α ⁱ ) ² is obtained in response to the output of ⁱ . The specific configuration of the arithmetic circuit 43 is shown in FIG. Bα
Relative to ^1, B (α ⁱ⁾ to determine the ^2, i pieces of alpha multiplier ^{Bα i MX41; MX51, MX52;} MX61, M
X62, MX63 ... are used. This may be realized by preparing i number of α multiplications in a matrix and configuring an α ⁱ circuit.

【００５３】誤り位置検出器４４は、すべてのＡαⁱお
よびＢ（αⁱ）² （ｉ＝０，１，…，２^m −２）から前
述の式１０の条件を満たすｉを求める働きをする。この
誤り位置検出器４４の具体的な構成は、図１７に示され
る。The error position detector 44 functions to obtain i satisfying the condition of the above-mentioned expression 10 from all Aα ⁱ and B (α ⁱ ) ² (i = 0, 1, ..., 2 ^m −2). . The specific configuration of the error position detector 44 is shown in FIG.

【００５４】図１７に示される誤り位置検出器４４は、
式１０の条件が満たされるｉについて論理「１」の信号
をラインＬ８０〜Ｌ８ｉに導出する働きをする。この働
きを達成するために、誤り位置検出器４４の各ビット毎
に加算器ＡＤ１０〜ＡＤ１ｉが設けられる。The error position detector 44 shown in FIG.
It serves to derive a signal of logic "1" on lines L80 to L8i for i for which the condition of Expression 10 is satisfied. In order to achieve this function, adders AD10 to AD1i are provided for each bit of the error position detector 44.

【００５５】図１８は、誤り位置検出器４４に備えられ
る加算器ＡＤ１０の具体的構成を示す電気回路図であ
る。各ビットＡ０〜Ａ_m-1およびＢ０〜Ｂ_m-1の出力は、
加算回路を構成する排他的論理和ゲートをＥＲ７０〜Ｅ
Ｒ７_m-1 にそれぞれ与えられ、それらの出力は、ＡＮＤ
ゲートＧ２およびＮＡＮＤゲートＧ３にそれぞれ与えら
れる。FIG. 18 is an electric circuit diagram showing a specific structure of the adder AD10 provided in the error position detector 44. The output of each bit A0-A _m-1 and B0 _- B _m-1 is
The exclusive OR gates constituting the adder circuit are ER70 to E.
Each of them is given to R7 _m-1 and their outputs are ANDed.
It is applied to gate G2 and NAND gate G3, respectively.

【００５６】Ａαⁱ＝（ａ_m-1，ａ_m-2，…，ａ０）、 Ｂ（ａⁱ）²＝（ｂ_m-1，ｂ_m-2，…，ｂ０） としたとき、 ａ０＋ｂ０ ＝ １ ｍｏｄ ２ …（17） ａｊ＋ｂｊ ＝ ０ ｍｏｄ ２ (ｊ＝１，２，…，ｍ−１) …（18） の２つの条件が満たされれば、式１０が成立したことと
なり、論理「１」が出力される。When Aα ⁱ = (a _m-1 , a _m-2 , ..., A0) and B (a ⁱ ) ² = (b _m-1 , b _m-2 , ..., b0), then a0 + b0 = 1 mod 2 (17) aj + bj = 0 mod 2 (j = 1, 2, ..., m-1) (18) If the two conditions are satisfied, it means that Expression 10 is satisfied, and the logic "1" is satisfied. Is output.

【００５７】 受信語Ｙ＝（ｙ_m-1，ｙ_m-2，…，ｙ０）（ｍ＝符号長） として、ラインＬ８０〜Ｌ８ｉからの出力のうち、ｉ＝
Ｌ１，ｉ＝Ｌ２が論理「１」、 ０ ≦ Ｌ１ ＜ Ｌ２ ＜ ２^m − ２ となれば、As the received word Y = (y _m-1 , y _m-2 , ..., y0) (m = code length), among output from lines L80 to L8i, i =
If L1 and i = L2 are logic "1" and 0 ≦ L1 <L2 <2 ^m −2,

【００５８】[0058]

【数４】 [Equation 4]

【００５９】のビットが誤りであり、それを反転すれば
よいことになる。この反転動作は、データレジスタ１８
において達成される。The bit of is erroneous, and it is sufficient to invert it. This inversion operation is performed by the data register 18
Achieved in.

【００６０】本発明は、上述の２重誤り訂正符号のため
だけでなく、もっと訂正数の大きい符号に対しても、ユ
ークリッド法、バーレカンプ・マツシイ法によって誤り
位置多項式の係数とシンドロームの関係を求めることに
よって、ハード化のために本発明を実施することができ
る。The present invention finds the relationship between the coefficient of the error locator polynomial and the syndrome by the Euclidean method or the Berlekamp-Massie method not only for the above-mentioned double error correction code but also for a code with a larger number of corrections. Thus, the present invention can be implemented for hardening.

【００６１】[0061]

【発明の効果】以上のように本発明の誤り位置多項式の
係数導出回路によれば、ガロア拡大体ＧＦ（２^m ）上の
加算、乗算、および逆元の導出のための除算という操作
が、単純なゲート回路で実現され、したがってその演算
を高速度で行うことができる。またこのゲート回路など
の構成は、α乗算器を中心とする単純な回路構成である
という効果もまた、達成される。さらに本発明によれ
ば、外部のリードオンリメモリによるアクセスの必要が
なくなる。さらに本発明の構成は、集積回路によって実
現することが容易であり、またコストが低いという効果
もある。As described above, according to the coefficient deriving circuit of the error locator polynomial of the present invention, the operations of addition, multiplication, and division for deriving the inverse element on the Galois extension field GF (2 ^m ) are performed. It is realized by a simple gate circuit, and therefore its operation can be performed at high speed. Further, the effect that the configuration of the gate circuit and the like is a simple circuit configuration centered on the α multiplier is also achieved. Further, according to the present invention, it is not necessary to access by an external read only memory. Further, the configuration of the present invention is easy to realize by an integrated circuit and has an effect of low cost.

【００６２】さらに本発明の誤り位置検出回路によれ
ば、誤り位置の検出をリアルタイムで行うことができ、
外部クロックを必要とせず、さらにまたゲート回路だけ
で構成することができ、集積回路化が容易であり、コス
トが低減されるという効果が達成される。Further, according to the error position detection circuit of the present invention, the error position can be detected in real time,
Since an external clock is not required and the circuit can be configured only with a gate circuit, the effect of facilitating the integration into a circuit and reducing the cost can be achieved.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例の誤り訂正回路の全体の構成
を示すブロック図である。FIG. 1 is a block diagram showing an overall configuration of an error correction circuit according to an embodiment of the present invention.

【図２】本発明の他の実施例の誤り訂正回路の全体の構
成を示すブロック図である。FIG. 2 is a block diagram showing an overall configuration of an error correction circuit according to another embodiment of the present invention.

【図３】誤り位置多項式の係数導出回路１２の具体的な
構成を示すブロック図である。FIG. 3 is a block diagram showing a specific configuration of an error locator polynomial coefficient deriving circuit 12.

【図４】元作成回路１９に含まれるα乗算器ＭＸ１の具
体的な構成を示す電気回路図である。FIG. 4 is an electric circuit diagram showing a specific configuration of an α multiplier MX1 included in the original creation circuit 19.

【図５】べき乗回路２１の具体的構成を示すブロック図
である。5 is a block diagram showing a specific configuration of a power circuit 21. FIG.

【図６】べき乗回路２１に含まれる加算器ＡＤ０の具体
的構成を示すブロック図である。FIG. 6 is a block diagram showing a specific configuration of an adder AD0 included in a power circuit 21.

【図７】Ｓ１² サーチ回路２２の具体的構成を示すブロ
ック図である。FIG. 7 is a block diagram showing a specific configuration of an S1 ² search circuit 22.

【図８】図７に示されるＳ１² サーチ回路２２のもっと
具体的な構成を示す電気回路図である。8 is an electric circuit diagram showing a more specific configuration of the S1 ² search circuit 22 shown in FIG.

【図９】Ｓ１逆元サーチ回路２５の具体的構成を示すブ
ロック図である。9 is a block diagram showing a specific configuration of an S1 inverse element search circuit 25. FIG.

【図１０】図９に示されるＳ１逆元サーチ回路２５に含
まれる排他的論理和ゲートＥＲ３０および全零検知回路
ＡＺ０の具体的構成を示す電気回路図である。10 is an electric circuit diagram showing a specific configuration of an exclusive OR gate ER30 and an all-zero detection circuit AZ0 included in the S1 inverse element search circuit 25 shown in FIG.

【図１１】Ｓ３／Ｓ１サーチ回路２６の具体的な構成を
示すブロック図である。11 is a block diagram showing a specific configuration of an S3 / S1 search circuit 26. FIG.

【図１２】加算回路２８の具体的な構成を示す電気回路
図である。FIG. 12 is an electric circuit diagram showing a specific configuration of an adder circuit.

【図１３】図１のチエン探索回路１３の具体的構成を示
すブロック図である。13 is a block diagram showing a specific configuration of a chain search circuit 13 of FIG.

【図１４】図２に示される誤り位置検出回路５３の具体
的構成を示す全体のブロック図である。14 is an overall block diagram showing a specific configuration of error position detection circuit 53 shown in FIG.

【図１５】図１４に示される演算回路４１の具体的構成
を示すブロック図である。15 is a block diagram showing a specific configuration of the arithmetic circuit 41 shown in FIG.

【図１６】２乗回路４３の具体的構成を示すブロック図
である。16 is a block diagram showing a specific configuration of a squaring circuit 43. FIG.

【図１７】誤り位置検出器４４の具体的な構成を示すブ
ロック図である。FIG. 17 is a block diagram showing a specific configuration of error position detector 44.

【図１８】図１７に示される誤り位置検出器４４に含ま
れる加算器ＡＤ１０の具体的構成を示す電気回路図であ
る。18 is an electric circuit diagram showing a specific configuration of an adder AD10 included in the error position detector 44 shown in FIG.

【図１９】先行技術の誤り訂正回路の全体の構成を示す
ブロック図である。FIG. 19 is a block diagram showing the overall configuration of a prior art error correction circuit.

【符号の説明】[Explanation of symbols]

９，１０ シンドロームレジスタ １１ ｎビットデータレジスタ １２ 誤り位置多項式の係数導出回路 １３ チエン探索回路 １４ 加算回路 １７ 訂正制御回路 １８ データレジスタ １９ 元作成回路 ２１ べき乗回路 ２２ Ｓ１²サーチ回路 ２３ 乗算回路 ２５ Ｓ１逆元サーチ回路 ２６ Ｓ３／Ｓ１サーチ回路 ２７ 乗算回路 ２８ 加算回路 ４１，４２ 演算回路 ４３ ２乗回路 ４４ 誤り位置検出器 ５３ 誤り位置検出回路9, 10 Syndrome register 11 n-bit data register 12 Error position polynomial coefficient deriving circuit 13 Chain search circuit 14 Adder circuit 17 Correction control circuit 18 Data register 19 Element creation circuit 21 Power circuit 22 S1 ² Search circuit 23 Multiplier circuit 25 S1 Inverse Original search circuit 26 S3 / S1 search circuit 27 Multiplier circuit 28 Adder circuit 41, 42 Operation circuit 43 Square circuit 44 Error position detector 53 Error position detection circuit

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 αをｍ次のガロア拡大体ＧＦ（２^m）の
原始元とし、α，α³を根にもつ２重誤り訂正（ｎ，
ｋ）ＢＣＨ符号の復号において、（２^m −１）個のα乗
算器を直列につなぐことによって、ＧＦ（２^m ）の元を
作成する元作成回路と、 シンドロームＳ１を元作成回路の出力と対比させること
によって、そのべき乗を求めるべき乗回路と、 シンドロームＳ１とＧＦ（２^m）上の（２^m−１）個の元
を乗算する第１乗算回路と、 第１乗算回路の結果と、べき乗回路の結果とに基づい
て、Ｓ１² を求める回路と、 Ｓ１²に基づいて、Ｓ１の逆元を求める回路と、 シンドロームＳ３とＧＦ（２^m）上の（２^m−１）個の元
を乗算する第２乗算回路と、 第２乗算回路の結果と逆元回路からの結果とに基づいて
Ｓ３／Ｓ１を求める回路と、 Ｓ１² とＳ３／Ｓ１との結果を加算する回路とを含むこ
とを特徴とする誤り位置多項式の係数導出回路。1. Double error correction (n, n) having α as a primitive element of a Galois extension field GF (2 ^m ) of degree ^m and having α, α ³ as roots.
k) In decoding the BCH code, by connecting (2 ^m −1) α multipliers in series, an element generation circuit for generating an element of GF (2 ^m ) and a syndrome S1 as an output of the element generation circuit. The exponentiation circuit for obtaining the exponentiation by comparing them, the first multiplication circuit that multiplies (2 ^m −1) elements on the syndrome S1 and GF (2 ^m ), the result of the first multiplication circuit, and the exponentiation based on the results of the circuit, a circuit for determining the S1 ^2, based on the S1 ^2, a circuit for determining the inverse of S1, the syndrome S3 and the GF (2 ^m) on the (2 ^m -1) number of elements A second multiplying circuit for multiplying, a circuit for obtaining S3 / S1 based on the result of the second multiplying circuit and the result from the inverse circuit, and a circuit for adding the results of S1 ² and S3 / S1 An error locator polynomial coefficient deriving circuit characterized by. 【請求項２】 αをｍ次のガロア拡大体ＧＦ（２^m）の
原始元とし、α，α³を根にもつ２重誤り訂正（ｎ，
ｋ）ＢＣＨ符号の復号において、その誤り位置多項式
を、 σ（ｚ） ＝ １ ＋ Ａｚ ＋ Ｂｚ² としたとき、（２^m −２）個のα乗算器を直列につない
だ回路にＡを乗算することによってＡαⁱ（ｉ＝０，
１，２，…，２^m−２）を出力する第１演算回路と、 （２^m −２）個のα乗算器を直列につないだ回路にＢを
乗算することによってＢα^j（ｊ＝０，１，２，…，２^m
−２）を出力する第２演算回路と、 Ｂα^k（ｋ＝０，１，２，…，２^m−２）に対しα乗算器
をｋ個つなぐことによってＢ（α^k）²を出力する第３演
算回路と、 第１演算回路と第３演算回路の出力に基づいて、 σ（α^L）＝０ （Ｌ＝０，１，２，…，２^m−２） となるＬを判別し、受信符号語の誤り位置を指示する出
力を導出する回路とを含むことを特徴とする誤り位置検
出回路。2. Double error correction (n, n) having α as a primitive element of a Galois extension field GF (2 ^m ) of order ^m and having α and α ³ as roots.
k) In decoding the BCH code, assuming that the error locator polynomial is σ (z) = 1 + Az + Bz ² , multiply A by a circuit in which (2 ^m −2) α multipliers are connected in series. A α ⁱ (i = 0,
1, 2, ..., 2 ^m -2) and a circuit in which (2 ^m -2) α multipliers are connected in series by multiplying B by Bα ^j (j = 0). , 1, 2, ..., 2 ^m
-2) and a second arithmetic circuit that outputs B (α ^k ) ² by connecting k α multipliers to Bα ^k (k = 0,1,2, ..., 2 ^m -2) Based on the outputs of the third arithmetic circuit and the first arithmetic circuit and the third arithmetic circuit, ^L that satisfies σ (α ^L ) = 0 (L = 0, 1, 2, ..., 2 ^m −2) is determined. , A circuit for deriving an output indicating the error position of the received codeword, the error position detecting circuit. 【請求項３】 （ａ）ＢＣＨ符号信号を（ｘ−α）によ
って割り算してシンドロームＳ１を求める第１シンドロ
ームレジスタと、 （ｂ）前記ＢＣＨ符号信号を（ｘ−α³ ）による割り算
を行ってシンドロームＳ３を求める第２シンドロームレ
ジスタと、 （ｃ）誤り位置多項式の係数導出回路であって、 αをｍ次のガロア拡大体ＧＦ（２^m）の原始元とし、
α，α³を根にもつ２重誤り訂正（ｎ，ｋ）ＢＣＨ符号
の復号において、（２^m −１）個のα乗算器を直列につ
なぐことによって、ＧＦ（２^m）の元を作成する元作成
回路と、 シンドロームＳ１を元作成回路の出力と対比させること
によって、そのべき乗を求めるべき乗回路と、 シンドロームＳ１とＧＦ（２^m）上の（２^m−１）個の元
を乗算する第１乗算回路と、 第１乗算回路の結果と、べき乗回路の結果とに基づい
て、Ｓ１² を求める回路と、 Ｓ１²に基づいて、Ｓ１の逆元を求める回路と、 シンドロームＳ３とＧＦ（２^m）上の（２^m−１）個の元
を乗算する第２乗算回路と、 第２乗算回路の結果と逆元回路からの結果とに基づいて
Ｓ３／Ｓ１を求める回路と、 Ｓ１² とＳ３／Ｓ１との結果を加算する回路とを含む、
そのような誤り位置多項式係数導出回路と、 （ｄ）前記誤り位置多項式の係数導出回路の出力に応答
してチエン探索を行い、誤り位置を表すチエン探索回路
と、 （ｅ）前記ＢＣＨ符号信号を受信してストアするデータ
のレジスタと、 （ｆ）チエン探索回路の出力とデータレジスタの出力と
を演算して訂正後のＢＣＨ符号信号を得る演算回路とを
含むことを特徴とする誤り訂正回路。3. A first syndrome register for (a) dividing a BCH code signal by (x-α) to obtain a syndrome S1, and (b) dividing the BCH code signal by (x-α ³ ). A second syndrome register for obtaining the syndrome S3, and (c) a coefficient deriving circuit of the error locator polynomial, wherein α is a primitive element of a Galois extension field GF (2 ^m ) of order ^m ,
An element of GF (2 ^m ) is created by connecting (2 ^m −1) α multipliers in series in the decoding of a double error correction (n, k) BCH code having roots of α, α ^3. An element generating circuit that calculates the exponentiation by comparing the syndrome S1 with the output of the element generating circuit, and the syndrome S1 and (2 ^m −1) elements on GF (2 ^m ) are multiplied. A first multiplication circuit, a circuit that obtains S1 ² based on the result of the first multiplication circuit and a result of the exponentiation circuit, a circuit that obtains the inverse element of S1 based on S1 ² , and syndromes S3 and GF ( A second multiplication circuit for multiplying (2 ^m −1) elements above 2 ^m ), a circuit for obtaining S3 / S1 based on the result of the second multiplication circuit and the result from the inverse element circuit, and S1 ² And a circuit for adding the results of S3 / S1
Such an error locator polynomial coefficient deriving circuit, (d) a chain search circuit that represents an error position by performing a chain search in response to the output of the error locator polynomial coefficient deriving circuit, and (e) the BCH code signal An error correction circuit comprising: a register for data to be received and stored; and (f) an operation circuit for calculating the output of the chain search circuit and the output of the data register to obtain a corrected BCH code signal. 【請求項４】 （ａ）ＢＣＨ符号信号を（ｘ−α）によ
って割り算してシンドロームＳ１を求める第１シンドロ
ームレジスタと、 （ｂ）前記ＢＣＨ符号信号を（ｘ−α³ ）による割り算
を行ってシンドロームＳ３を求める第２シンドロームレ
ジスタと、 （ｃ）誤り位置多項式の係数導出回路であって、 αをｍ次のガロア拡大体ＧＦ（２^m）の原始元とし、
α，α³を根にもつ２重誤り訂正（ｎ，ｋ）ＢＣＨ符号
の復号において、（２^m −１）個のα乗算器を直列につ
なぐことによって、ＧＦ（２^m）の元を作成する元作成
回路と、 シンドロームＳ１を元作成回路の出力と対比させること
によって、そのべき乗を求めるべき乗回路と、 シンドロームＳ１とＧＦ（２^m）上の（２^m−１）個の元
を乗算する第１乗算回路と、 第１乗算回路の結果と、べき乗回路の結果とに基づい
て、Ｓ１² を求める回路と、 Ｓ１² に基づいて、Ｓ１の逆元を求める回路と、 シンドロームＳ３とＧＦ（２^m）上の（２^m−１）個の元
を乗算する第２乗算回路と、 第２乗算回路の結果と逆元回路からの結果とに基づいて
Ｓ３／Ｓ１を求める回路と、 Ｓ１² とＳ３／Ｓ１との結果を加算する回路とを含む、
そのような誤り位置多項式係数導出回路と、 （ｄ）誤り位置検出回路であって、 その誤り位置多項式を σ（ｚ） ＝ １ ＋ Ａｚ ＋ Ｂｚ² としたとき、（２^m −２）個のα乗算器を直列につない
だ回路にＡを乗算することによってＡαⁱ（ｉ＝０，
１，２，…，２^m−２）を出力する第１演算回路と、 （２^m −２）個のα乗算器を直列につないだ回路にＢを
乗算することによってＢα^j（ｊ＝０，１，２，…，２^m
−２）を出力する第２演算回路と、 Ｂα^k（ｋ＝０，１，２，…，２^m−２）に対しα乗算器
をｋ個つなぐことによってＢ（α^k）²を出力する第３演
算回路と、 第１演算回路と第３演算回路の出力に基づいて、 σ（α^L）＝０ （Ｌ＝０，１，２，…，２^m−２） となるＬを判別し、受信符号語の誤り位置を指示する出
力を導出する回路とを含む誤り位置検出回路と、 （ｅ）Ｓ１＝０，Ｓ３≠０のとき、訂正不可能な誤りが
生じたとして訂正出力をクリアする訂正制御回路と、 （ｆ）ＢＣＨ符号信号をストアして誤り位置検出回路と
訂正制御回路の出力によって訂正を行って訂正後のＢＣ
Ｈ符号信号を得るデータレジスタとを含むことを特徴と
する誤り訂正回路。4. A first syndrome register for obtaining a syndrome S1 by dividing a BCH code signal by (x-α), and (b) dividing the BCH code signal by (x-α ³ ). A second syndrome register for obtaining the syndrome S3, and (c) a coefficient deriving circuit of the error locator polynomial, wherein α is a primitive element of a Galois extension field GF (2 ^m ) of order ^m ,
An element of GF (2 ^m ) is created by connecting (2 ^m −1) α multipliers in series in the decoding of a double error correction (n, k) BCH code having roots of α, α ^3. An element generating circuit that calculates the exponentiation by comparing the syndrome S1 with the output of the element generating circuit, and the syndrome S1 and (2 ^m −1) elements on GF (2 ^m ) are multiplied. A first multiplication circuit, a circuit that obtains S1 ² based on the result of the first multiplication circuit and a result of the exponentiation circuit, a circuit that obtains the inverse element of S1 based on S1 ² , and syndromes S3 and GF ( A second multiplication circuit for multiplying (2 ^m −1) elements above 2 ^m ), a circuit for obtaining S3 / S1 based on the result of the second multiplication circuit and the result from the inverse element circuit, and S1 ² And a circuit for adding the results of S3 / S1
Such an error locator polynomial coefficient deriving circuit and (d) an error locator detection circuit, where the error locator polynomial is σ (z) = 1 + Az + Bz ² , (2 ^m -2) By multiplying A by a circuit in which α multipliers are connected in series, Aα ⁱ (i = 0,
1, 2, ..., 2 ^m -2) and a circuit in which (2 ^m -2) α multipliers are connected in series by multiplying B by Bα ^j (j = 0). , 1, 2, ..., 2 ^m
-2) and a second arithmetic circuit that outputs B (α ^k ) ² by connecting k α multipliers to Bα ^k (k = 0,1,2, ..., 2 ^m -2) Based on the outputs of the third arithmetic circuit and the first arithmetic circuit and the third arithmetic circuit, ^L that satisfies σ (α ^L ) = 0 (L = 0, 1, 2, ..., 2 ^m −2) is determined. , An error position detection circuit including a circuit for deriving an output indicating the error position of the received codeword, and (e) when S1 = 0 and S3 ≠ 0, the correction output is cleared as an uncorrectable error has occurred. (F) BCH code signal is stored, and correction is performed by the output of the error position detection circuit and the correction control circuit to correct BC.
An error correction circuit including a data register for obtaining an H code signal.