JP3434565B2 - Rate converter - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、例えばデジタルカメ
ラ，デジタルＴＶ及びデジタルＶＴＲのように、周波数
の異なる２種類のクロックを用いる装置に利用されるレ
ート変換装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a rate converter used in a device such as a digital camera, a digital TV and a digital VTR which uses two kinds of clocks having different frequencies.

【０００２】[0002]

【従来の技術】例えば２つの固体撮像素子間において、
画素数が異なる場合は、互いの水平転送周波数も異な
る。また、固体撮像素子の出力をアナログデジタル変換
してデジタル信号処理を行う場合、デジタル変換のため
のクロックの周波数は、通常は水平転送周波数のｎ倍で
ある。このように各種の固体撮像素子の出力がデジタル
化されたデータ列を、所定のレートに統一するために
は、信号処理部（カメラ、テレビ、ＶＴＲ等に内蔵され
る）においてレート変換装置が必要となる。2. Description of the Related Art For example, between two solid-state image pickup devices,
When the number of pixels is different, the horizontal transfer frequencies are also different from each other. Further, when the output of the solid-state image sensor is subjected to analog-to-digital conversion for digital signal processing, the frequency of the clock for digital conversion is usually n times the horizontal transfer frequency. In order to unify the data sequences in which the outputs of various solid-state image pickup devices are digitized to a predetermined rate, a rate conversion device is required in the signal processing unit (built into a camera, a television, a VTR, etc.). Becomes

【０００３】図８は従来のデジタルテレビやデジタルＶ
ＴＲに使用されているレート変換装置であり、図９はそ
の動作を示すタイミングチャートである。この分野のレ
ート変換においては、２つのクロックにおける第１の周
波数ｆ１と第２の周波数ｆ２が極めて近接しており、か
つｆ１もしくはｆ２が不安定な場合が多い（つまりｆ１
≧ｆ２にもｆ１＜ｆ２にもなりやすい）。この場合のレ
ート変換装置では、クロックＣＫ１とＣＫ２の位相比較
が必要不可欠である。また、ｆ１とｆ２が明らかに異な
る場合にも、ＣＫ１（もしくはＣＫ２）を逓信して用い
るレート変換装置では逓信回路の安定化に難がある。FIG. 8 shows a conventional digital television or digital V
This is a rate conversion device used for TR, and FIG. 9 is a timing chart showing its operation. In rate conversion in this field, the first frequency f1 and the second frequency f2 in two clocks are very close to each other, and f1 or f2 is often unstable (that is, f1
It is likely that ≧ f2 and f1 <f2). In the rate conversion device in this case, the phase comparison between the clocks CK1 and CK2 is indispensable. Further, even when f1 and f2 are obviously different from each other, it is difficult to stabilize the communication circuit in the rate conversion device that uses CK1 (or CK2) by performing communication.

【０００４】以下、クロック逓信回路を用いたレート変
換装置の例を説明する。An example of a rate conversion device using a clock multiplication circuit will be described below.

【０００５】図８において、１０４，１０５，１０７，
１１２，１１３，１１４は、すべてＤタイプフリップフ
ロップ回路であり、クロックの立上りでデータを読取り
ホールドする。１０１はデータ入力端子であり、１０２
は第１のクロックＣＫ１（周波数ｆ１）の入力端子、１
０３は第２のクロックＣＫ２（周波数ｆ２）の入力端子
である。また、回路の各部には、図９に示す信号波形に
示した（ａ）〜（ｌ）と同一符号（ａ）〜（ｌ）を示し
ている。またデータ入力としては、データＡ〜Ｈの例を
示している。入力端子１０１から供給されるデータ列
は、入力端子１０２から供給される第１のクロックＣＫ
１（図９（ａ））の立上りでフリップフロップ回路１０
４にラッチされる。フリップフロップ回路１０４の出力
データ（図９（ｂ））は、フリップフロップ回路１０
５，１０７のデータ入力部に供給される。フリップフロ
ップ回路１０５は、図９（ｂ）のデータ列を、入力端子
１０３から供給される第２のクロックＣＫ２（図９
（ｃ））によりラッチして出力する（図９（ｄ））。図
９（ｄ）の斜線部分のデータは、データの変化点を取り
込むのでデータが不定になることを示している。第２の
クロック（図９（ｃ））は、インバータ１０６により反
転された形（図９（ｅ））で、フリップフロップ回路１
０７に供給されている。このクロックによりデータを取
り込むと、フリップフロップ回路１０７の出力は、図９
（ｆ）に示すようになる。In FIG. 8, 104, 105, 107,
Reference numerals 112, 113 and 114 are all D type flip-flop circuits, which read and hold data at the rising edge of the clock. 101 is a data input terminal,
Is an input terminal of the first clock CK1 (frequency f1), 1
Reference numeral 03 is an input terminal for the second clock CK2 (frequency f2). Further, the same symbols (a) to (l) as (a) to (l) shown in the signal waveforms shown in FIG. 9 are shown in the respective parts of the circuit. Further, as data input, examples of data A to H are shown. The data string supplied from the input terminal 101 is the first clock CK supplied from the input terminal 102.
1 (FIG. 9A) rises and the flip-flop circuit 10
Latched to 4. The output data (FIG. 9B) of the flip-flop circuit 104 is the same as that of the flip-flop circuit 10.
5, 107 is supplied to the data input section. The flip-flop circuit 105 converts the data string in FIG. 9B into the second clock CK2 (see FIG. 9) supplied from the input terminal 103.
It is latched by (c)) and output (FIG. 9 (d)). The shaded data in FIG. 9 (d) indicates that the data becomes indefinite because the data change point is captured. The second clock (FIG. 9 (c)) is inverted by the inverter 106 (FIG. 9 (e)) and has the flip-flop circuit 1
It is supplied to 07. When data is fetched by this clock, the output of the flip-flop circuit 107 is as shown in FIG.
As shown in (f).

【０００６】ここで、フリップフロップ回路１０７の出
力データ（図９（ｆ））とフリップフロップ回路１０５
の出力データ（図９（ｄ））とは、イクスクルーシブオ
ア回路１１１に供給されている。イクスクルーシブオア
回路１１１は、両入力データを比較し一致する期間は、
ハイレベル（以下“Ｈ”と記す）を出力し、不一致であ
る期間はローレベル（以下“Ｌ”と記す）を出力する
（図９（ｇ））。Here, the output data of the flip-flop circuit 107 (FIG. 9F) and the flip-flop circuit 105.
Output data (FIG. 9D) is supplied to the exclusive OR circuit 111. The exclusive OR circuit 111 compares the both input data, and during the matching period,
A high level (hereinafter referred to as "H") is output, and a low level (hereinafter referred to as "L") is output during a period when there is a mismatch (FIG. 9 (g)).

【０００７】一方、入力端子１０３のクロックＣＫ２
は、遅延回路１０８とイクスクルーシブオア回路１０９
の一方端に入力される。イクスクルーシブオア回路１０
９の他方端には遅延回路１０８の出力が供給されてい
る。遅延回路１０８とイクスクルーシブオア回路１０９
は、逓信回路を構成しており、イクスクルーシブオア回
路１０９の出力には、図９（ｉ）に示すような逓信され
たクロックが得られる。このクロックは、フリップフロ
ップ回路１１２に供給される。On the other hand, the clock CK2 of the input terminal 103
Is a delay circuit 108 and an exclusive OR circuit 109.
Input to one end of. Exclusive OR circuit 10
The output of the delay circuit 108 is supplied to the other end of 9. Delay circuit 108 and exclusive OR circuit 109
Constitutes a transmission circuit, and a transmission clock as shown in FIG. 9 (i) is obtained at the output of the exclusive OR circuit 109. This clock is supplied to the flip-flop circuit 112.

【０００８】フリップフロップ回路１１２のデータ入力
端には、常にハイレベル“Ｈ”が与えられている。さら
にこのフリップフロップ回路１１２のクリア端子には、
先のイクスクルーシブオア回路１１１の出力（図９
（ｇ））が供給されている。フリップフロップ回路１１
２は、クリア端子に“Ｌ”が入力すると強制的にその出
力を“Ｌ”にする。この結果、フリップフロップ回路１
１２の出力（図９（ｊ））は、（ｇ）がハイレベルの期
間のみ、（ｉ）により“Ｈ”をラッチし、（ｇ）が
“Ｌ”に変わると出力は“Ｌ”となる。このフリップフ
ロップ回路１１２の出力は、フリップフロップ回路１１
３のクロック入力となる。フリップフロップ回路１１３
のデータ入力端には、フリップフロップ回路１０７の出
力（図９（ｆ））が供給されている。これにより、フリ
ップフロップ回路１１３からは、図９（ｋ）に示すよう
なデータが得られる。即ち、データ長は一定にはならな
いが、不定データ期間を除いてサンプリングしたデータ
が得られる。次に、このデータは、フリップフロップ回
路１１４に入力される。このフリップフロップ回路１１
４のクロックとしては、先の第２のクロックＣＫ２が用
いられているので、結局、図９（ｌ）に示すように、一
定のデータ長で、レート変換されたデータＡ〜Ｈを得る
ことができる。The data input terminal of the flip-flop circuit 112 is always supplied with a high level "H". Furthermore, the clear terminal of this flip-flop circuit 112 is
The output of the exclusive OR circuit 111 (see FIG. 9).
(G)) is supplied. Flip-flop circuit 11
2 forcibly sets its output to "L" when "L" is input to the clear terminal. As a result, the flip-flop circuit 1
The output 12 (FIG. 9 (j)) latches "H" by (i) only when (g) is at the high level, and when (g) changes to "L", the output becomes "L". . The output of the flip-flop circuit 112 is the flip-flop circuit 11
3 clock input. Flip-flop circuit 113
The output of the flip-flop circuit 107 (FIG. 9 (f)) is supplied to the data input terminal of. As a result, data as shown in FIG. 9K is obtained from the flip-flop circuit 113. That is, although the data length is not constant, sampled data can be obtained excluding the indefinite data period. Next, this data is input to the flip-flop circuit 114. This flip-flop circuit 11
Since the second clock CK2 is used as the clock of No. 4, the rate-converted data A to H can be obtained with a constant data length as shown in FIG. 9 (l). it can.

【０００９】上記したレート変換装置の問題点を説明す
る。Problems of the above rate conversion device will be described.

【００１０】遅延回路１０８、イクスクルーシブオア回
路１０９、フリップフロップ回路１１２のクロック系統
は、遅延時間による問題がある。即ち、フリップフロッ
プ回路１１３で用いるクロック（ｊ）は、クロックＣＫ
２を逓信し、比較結果（ｇ）によりフリップフロップ回
路１１２をクリアすることにより作成している。このた
めに、クロック（ｊ）は、遅延回路１０８の遅延時間、
イクスクルーシブオア回路１０９の伝搬時間、フリップ
フロップ回路１１２の伝搬時間の和分だけクロックＣＫ
２よりも遅れている。さらにフリップフロップ回路１１
３の伝搬時間も考えると、フリップフロップ回路１１４
において不定データを出さないようにするには、伝搬時
間、遅延時間等の時間遅れを十分に考慮する必要が生じ
る。逆に、２逓信によりＨ／Ｌレベルの期間がはっきり
した波形を得るためには、遅延回路１０８の遅延量があ
る程度必要となる。このため、上記の装置は、設計の際
に精密な設定が必要である。また、ＩＣ化する場合に
は、ゲートに与える電源電圧、温度が遅延時間変動の要
因となるので、安定動作を常に保障する場合にはレイア
ウト上の制限等も必要である。The clock system of the delay circuit 108, the exclusive OR circuit 109, and the flip-flop circuit 112 has a problem due to the delay time. That is, the clock (j) used in the flip-flop circuit 113 is the clock CK
It is created by transmitting 2 and clearing the flip-flop circuit 112 according to the comparison result (g). Therefore, the clock (j) is the delay time of the delay circuit 108,
The clock CK is equal to the sum of the propagation time of the exclusive OR circuit 109 and the propagation time of the flip-flop circuit 112.
It's behind two. Further, the flip-flop circuit 11
Considering the propagation time of 3, the flip-flop circuit 114
In order to prevent the generation of indefinite data, it is necessary to fully consider the time delay such as the propagation time and the delay time. On the contrary, the delay amount of the delay circuit 108 is required to some extent in order to obtain the waveform in which the H / L level period is clear by the double transmission. For this reason, the above-mentioned device requires precise setting at the time of design. Further, when integrated into an IC, the power supply voltage applied to the gate and the temperature become factors of delay time fluctuations, and therefore layout restrictions and the like are necessary when always ensuring stable operation.

【００１１】[0011]

【発明が解決しようとする課題】クロック位相を比較し
てサンプリングクロックを作成する上記の方式による
と、回路規模が大きくなる。また上記の回路のようにク
ロックの逓信を行う回路は不安定な動作になりやすい。
またレート変換動作も不安定になりやすく、設計も困難
を伴うという問題を有する。According to the above-described method of creating the sampling clock by comparing the clock phases, the circuit scale becomes large. Further, a circuit that performs clock multiplication like the above-mentioned circuit is likely to have an unstable operation.
Further, there is a problem that the rate conversion operation is likely to be unstable and the design is difficult.

【００１２】そこで本発明は、回路規模が小さくて済
み、逓信回路が不要であるために動作が安定したレート
変換装置を提供することを目的とする。Therefore, an object of the present invention is to provide a rate conversion device whose operation is stable because the circuit scale is small and a multiplication circuit is unnecessary.

【００１３】また、本発明は、遅延素子を必要としない
レート変換装置を提供することを目的とする。Another object of the present invention is to provide a rate conversion device which does not require a delay element.

【００１４】更に本発明は、入力信号の間引き及び２重
読み出しを行わず、滑らかな出力信号を得るレート変換
装置を提供することを目的とする。A further object of the present invention is to provide a rate conversion device that obtains a smooth output signal without performing thinning-out and double reading of an input signal.

【００１５】[0015]

【課題を解決するための手段】[Means for Solving the Problems]

（第１の構成例）入力端子に入力データが供給され、ク
ロック入力端子に任意の周波数ｆ１の第１のクロックＣ
Ｋ１が供給され、この第１のクロックＣＫ１の１周期毎
に確定されたデータ出力を得る第１のフリップフロップ
手段と、入力端子に前記入力データが供給され、クロッ
ク入力端子に前記第１のクロックＣＫ１を第１インバー
タ手段で位相反転したクロックが供給され、この位相反
転されたクロックの１周期毎に確定されたデータ出力を
得る第２のフリップフロップ手段と、入力端子に前記第
１のクロックＣＫ１が供給され、クロック入力端子に任
意の周波数ｆ２の第２のクロックＣＫ２を第２のインバ
ータ手段で位相反転したクロックが供給され、所定時間
遅延した選択信号を生成するシフトレジスタ手段と、前
記第１及び第２のフリップフロップ手段からの出力デー
タが供給され、これら出力データを前記シフトレジスタ
手段からの前記選択信号に基づき交互に選択する選択手
段と、入力端子に前記選択手段からの出力データが供給
され、クロック入力端子に前記第２のクロックＣＫ２が
供給され、この第２のクロックＣＫ２の１周期毎に確定
されたデータ出力を得る第３のフリップフロップ手段と
を具備する。(First Configuration Example) Input data is supplied to an input terminal and a first clock C having an arbitrary frequency f1 is supplied to a clock input terminal.
K1 is supplied, first flip-flop means for obtaining a fixed data output for each cycle of the first clock CK1, the input data is supplied to an input terminal, and the first clock is supplied to a clock input terminal. A clock in which CK1 is phase-inverted by the first inverter means is supplied, and second flip-flop means for obtaining a fixed data output for each cycle of the phase-inverted clock, and the first clock CK1 at the input terminal Is supplied to the clock input terminal, and a clock in which the second clock CK2 having an arbitrary frequency f2 is phase-inverted by the second inverter means is supplied, and shift register means for generating a selection signal delayed by a predetermined time; And output data from the second flip-flop means, and these output data are selected by the shift register means. Selection means for selecting alternately based on the signal, output data from the selection means is supplied to the input terminal, the second clock CK2 is supplied to the clock input terminal, and the second clock CK2 is supplied for each cycle. And third flip-flop means for obtaining a fixed data output.

【００１６】（第２の構成例）入力端子に入力データが
供給され、動作タイミングとして任意の周波数ｆ１の第
１のクロックＣＫ１が供給されるローパスフィルタ手段
と、入力端子に入力データが供給され、動作タイミング
として前記第１のクロックＣＫ１を第１のインバータ手
段で位相反転したクロックが供給され、近接入力データ
間の補間演算処理を行う補間演算処理手段と、入力端子
に前記第１のクロックＣＫ１が供給され、クロック入力
端子に任意の周波数ｆ２の第２のクロックＣＫ２を第２
のインバータ手段で位相反転したクロックが供給され、
所定時間遅延した選択信号を生成するシフトレジスタ手
段と、前記ローパスフィルタ手段と前記補間演算処理手
段からの出力データが供給され、これら出力データを前
記シフトレジスタ手段からの前記選択信号に基づき交互
に選択する選択手段と、入力端子に前記選択手段からの
出力データが供給され、動作タイミングとして前記第２
のクロックＣＫ２が供給され、前記選択手段からの出力
データを補正する信号処理手段とを具備する。(Second Configuration Example) Input data is supplied to an input terminal, low-pass filter means to which input data is supplied, and a first clock CK1 having an arbitrary frequency f1 is supplied as an operation timing, and input data is supplied to an input terminal. The operation timing is supplied with a clock obtained by inverting the phase of the first clock CK1 by the first inverter means, and interpolation calculation processing means for performing interpolation calculation processing between adjacent input data, and the first clock CK1 at the input terminal. The second clock CK2 having the arbitrary frequency f2 supplied to the clock input terminal
The clock whose phase is inverted by the inverter means of
Shift register means for generating a selection signal delayed by a predetermined time, output data from the low-pass filter means and the interpolation calculation processing means are supplied, and these output data are alternately selected based on the selection signal from the shift register means. And output data from the selecting means is supplied to an input terminal of the selecting means,
And a signal processing means for correcting the output data from the selecting means.

【００１７】（第３の構成例）入力端子に入力データが
供給され、動作タイミングとして任意の周波数ｆ１の第
１のクロックＣＫ１が供給されるローパスフィルタ手段
と、それぞれの入力端子に入力データが供給され、動作
タイミングとしてそれぞれ前記第１のクロックＣＫ１を
第１のインバータ手段で位相反転したクロックが供給さ
れ、それぞれ近接入力データの異なった補間演算処理を
行う第１，第２及び第３の補間演算処理手段と、入力端
子に前記第１のクロックＣＫ１が供給され、クロック入
力端子に任意の周波数ｆ２の第２のクロックＣＫ２を第
２のインバータ手段で位相反転したクロックが供給さ
れ、第１，第２及び第３の遅延時間を有する第１，第２
及び第３の選択信号を生成するシフトレジスタ手段と、
前記第１，第２及び第３の補間演算処理手段からの出力
データが供給され、これら出力データを前記シフトレジ
スタ手段からの前記第１と第３の選択信号に基づいて順
次選択する第１の選択手段と、前記ローパスフィルタ手
段と前記第１の選択手段からの出力データが供給され、
これら出力データを前記シフトレジスタからの前記第２
の選択信号に基づいて交互に選択する第２の選択手段
と、入力端子に前記第２の選択手段からの出力データが
供給され、動作タイミングとして前記第２のクロックＣ
Ｋ２が供給され、前記第２の選択手段からの出力データ
を補正する信号処理手段とを具備し、前記第２の遅延時
間は第１と第３の遅延時間の間に位置する。(Third configuration example) The input data is supplied to the low-pass filter means to which the input data is supplied to the input terminal and the first clock CK1 of the arbitrary frequency f1 is supplied as the operation timing, and the respective input terminals. Clocks obtained by phase-inversion of the first clock CK1 by the first inverter means are supplied as operation timings, and the first, second and third interpolation computations are performed to perform different interpolation computation processing of the proximity input data, respectively. The processing means and the input terminal are supplied with the first clock CK1, and the clock input terminal is supplied with a clock obtained by inverting the phase of the second clock CK2 having an arbitrary frequency f2 by the second inverter means. First and second having second and third delay times
And shift register means for generating a third selection signal,
Output data from the first, second, and third interpolation calculation processing means is supplied, and the output data is sequentially selected based on the first and third selection signals from the shift register means. Output data from the selecting means, the low-pass filter means and the first selecting means are supplied,
These output data are sent to the second register from the shift register.
Second selecting means for selecting alternately based on the selecting signal and output data from the second selecting means is supplied to an input terminal, and the second clock C is used as an operation timing.
K2 is supplied, and signal processing means for correcting the output data from the second selecting means is provided, and the second delay time is located between the first and third delay times.

【００１８】[0018]

【作用】[Action]

（第１の構成例）前記第１のフリップフロップ手段は、
前記入力データを前記第１のクロックＣＫ１の１周期毎
に確定して出力し、この出力データを前記選択手段に供
給する。前記第２のフリップフロップ手段は、前記入力
データを前記第１のクロックＣＫ１を位相反転したクロ
ックの１周期毎に確定して出力し、この出力データを前
記選択手段に供給する。(First Configuration Example) The first flip-flop means is
The input data is determined and output for each cycle of the first clock CK1, and the output data is supplied to the selecting means. The second flip-flop means determines and outputs the input data for each cycle of a clock obtained by inverting the phase of the first clock CK1, and supplies the output data to the selecting means.

【００１９】前記シフトレジスタ手段は、入力端子に供
給される前記第１のクロックＣＫ１と、クロック入力端
子に供給される前記第２のクロックＣＫ２を位相反転し
たクロックから所定時間遅延した選択信号を生成する。The shift register means generates a selection signal delayed for a predetermined time from a clock obtained by phase-inversion of the first clock CK1 supplied to the input terminal and the second clock CK2 supplied to the clock input terminal. To do.

【００２０】前記選択手段は、前記選択信号に基づき、
第１と第２のフリップフロップ手段からの出力を交互に
選択する。The selection means is based on the selection signal,
The outputs from the first and second flip-flop means are alternately selected.

【００２１】前記第３のフリップフロップ手段は、前記
選択手段からの出力データを前記第２のクロックＣＫ２
の１周期毎に確定して出力する。The third flip-flop means outputs the output data from the selecting means to the second clock CK2.
Is determined and output for each one cycle.

【００２２】以上、この例のレート変換装置は、回路規
模が小さくて済み、逓信回路が不要であるために動作が
安定している。また、遅延手段としてシフトレジスタを
使用すれば足りる。As described above, the rate conversion apparatus of this example has a small circuit scale and does not require a multiplication circuit, so that the operation is stable. Further, it suffices to use a shift register as the delay means.

【００２３】（第２の構成例）前記補間演算処理手段
は、前記第１のクロックＣＫ１を位相反転したクロック
のタイミングで動作し、近接入力データ間の補間演算処
理を行い、その演算処理データを前記選択手段に供給す
る。前記ローパスフィルタ手段は、前記第１のクロック
ＣＫ１のタイミングで動作し、入力データを前記補間演
算処理手段の周波数帯域に合わせて、前記選択信号に供
給する。(Second Configuration Example) The interpolation calculation processing means operates at a timing of a clock obtained by inverting the phase of the first clock CK1, performs interpolation calculation processing between adjacent input data, and outputs the calculation processing data. Supply to the selection means. The low-pass filter means operates at the timing of the first clock CK1 and supplies input data to the selection signal in accordance with the frequency band of the interpolation calculation processing means.

【００２４】前記シフトレジスタ手段は、入力端子に供
給される前記第１のクロックＣＫ１と、クロック入力端
子に供給される前記第２のクロックＣＫ２を位相反転し
たクロックから所定時間遅延した選択信号を生成する。The shift register means generates a selection signal delayed by a predetermined time from a clock obtained by inverting the phase of the first clock CK1 supplied to the input terminal and the second clock CK2 supplied to the clock input terminal. To do.

【００２５】前記選択手段は、前記選択信号に基づき、
前記ローパスフィルタ手段と前記補間演算処理手段から
の出力を交互に選択する。The selection means is based on the selection signal,
Outputs from the low-pass filter means and the interpolation calculation processing means are alternately selected.

【００２６】前記信号処理手段は、前記第２のクロック
ＣＫ２のタイミングで動作し、前記ローパスフィルタ手
段と前記補間演算処理手段で減衰した分を補正して出力
する。The signal processing means operates at the timing of the second clock CK2, and corrects and outputs the amount attenuated by the low-pass filter means and the interpolation calculation processing means.

【００２７】以上、この例のレート変換装置は、回路規
模が小さくて済み、逓信回路が不要であるために動作が
安定している。また、入力信号を間引いたり、２重読み
出しを行わず、前記ローパスフィルタ手段と前記補間演
算処理手段からの出力データを選択して出力するので、
滑らかな信号が得られる。更に、遅延手段としてシフト
レジスタを使用すれば足りる。As described above, the rate conversion device of this example has a small circuit scale, and the operation is stable because no communication circuit is required. Further, the output data from the low-pass filter means and the interpolation calculation processing means is selected and output without thinning the input signal or performing double reading.
A smooth signal is obtained. Furthermore, it suffices to use a shift register as the delay means.

【００２８】（第３の構成例）前記第１，第２及び第３
の補間演算処理手段は、それぞれ前記第１のクロックＣ
Ｋ１を位相反転したクロックのタイミングで動作し、近
接入力データの異なった補間演算処理を行い、それら補
間演算処理データを前記第１の選択手段に供給する。(Third Configuration Example) The first, second and third
Of the first clock C.
It operates at the timing of the clock which is the phase inversion of K1, performs different interpolation calculation processing of the proximity input data, and supplies the interpolation calculation processing data to the first selecting means.

【００２９】前記シフトレジスタ手段は、入力端子に供
給される前記第１のクロックＣＫ１と、クロック入力端
子に供給される前記第２のクロックＣＫ２を位相反転し
たクロックから第１，第２及び第３の遅延時間を有する
第１，第２及び第３の選択信号を生成する。The shift register means outputs the first clock CK1 supplied to the input terminal and the second clock CK2 supplied to the clock input terminal from the phase-inverted first, second and third clocks. The first, second and third selection signals having the delay time of 1 are generated.

【００３０】前記第１の選択手段は、前記第１と第３の
選択信号に基づき、前記第１，第２及び第３の補間演算
処理手段からの出力データを順次選択して、前記第２の
選択手段に供給する。The first selection means sequentially selects the output data from the first, second and third interpolation calculation processing means based on the first and third selection signals, and outputs the second data. Supply to the selection means.

【００３１】前記ローパスフィルタ手段は、前記第１の
クロックＣＫ１のタイミングで動作し、入力データを前
記第１，第２及び第３の補間演算処理手段の周波数帯域
に合わせて、前記第２の選択手段に供給する。The low-pass filter means operates at the timing of the first clock CK1, and adjusts the input data to the frequency bands of the first, second and third interpolation calculation processing means, and selects the second selection. Supply to the means.

【００３２】前記第２の選択手段は、前記第２の選択信
号に基づき、前記ローパスフィルタ手段と前記第１の選
択手段からの出力を交互に選択する。The second selection means alternately selects the outputs from the low-pass filter means and the first selection means based on the second selection signal.

【００３３】前記信号処理手段は、前記ローパスフィル
タ手段と第１，第２及び第３の補間演算処理手段で減衰
した分を補正して出力する。The signal processing means corrects the amount attenuated by the low-pass filter means and the first, second and third interpolation calculation processing means and outputs the corrected signal.

【００３４】この第３の構成例は、第２の構成例と比べ
一層滑らかな信号が得られる。In the third configuration example, a smoother signal can be obtained as compared with the second configuration example.

【００３５】[0035]

【実施例】図１は、本発明のレート変換装置の第１の実
施例を示す。図２は、図１の回路の各部の信号波形を示
し、同図（ａ）乃至（ｌ）は、図１に示した信号（ａ）
乃至（ｌ）に対応する。この実施例は、１ビットのレー
ト変換装置を示している。５，７，１９は、Ｄタイプフ
リップフロップ回路である。また、１５は、Ｄタイプフ
リップフロップ回路１５¹ ，１５² ，…，１５ⁿ を順次
接続して構成されるシフトレジスタである。1 shows a first embodiment of the rate conversion apparatus of the present invention. FIG. 2 shows signal waveforms of respective parts of the circuit of FIG. 1, and FIGS. 2 (a) to (l) show the signal (a) shown in FIG.
Through (l). This embodiment shows a 1-bit rate converter. Reference numerals 5, 7, and 19 are D-type flip-flop circuits. Reference numeral 15 is a shift register configured by sequentially connecting D type flip-flop circuits 15 ¹ , 15 ² , ..., 15 ⁿ .

【００３６】入力端子１に入力データ列Ａ乃至Ｎ（図２
（ａ））が供給され、入力端子３に周波数ｆ１の第１の
クロックＣＫ１（図２（ｂ））が供給される。入力デー
タ列Ａ乃至Ｎは、第１のフリップフロップ回路５におい
て、第１のクロックＣＫ１の立上りでラッチされて出力
される（図２（ｄ））。この出力データは、選択回路１
７の一方の入力端子に供給される。Input data strings A to N (see FIG. 2) are input to the input terminal 1.
(A)) is supplied, and the input terminal 3 is supplied with the first clock CK1 (FIG. 2B) having the frequency f1. The input data strings A to N are latched and output at the rising edge of the first clock CK1 in the first flip-flop circuit 5 (FIG. 2 (d)). This output data is output to the selection circuit 1
7 is supplied to one of the input terminals.

【００３７】更に入力データ列Ａ乃至Ｎ（図２（ａ））
は、第２のフリップフロップ回路７の入力端子に供給さ
れる。そして、この第２のフリップフロップ回路７のク
ロック入力端子には、第１のクロックＣＫ１を第１のイ
ンバータ回路９で位相反転したクロック（図２（ｃ））
が供給される。これにより、入力データ列Ａ乃至Ｎは、
第２のフリップフロップ回路７において、第１のクロッ
クＣＫ１を位相反転したクロックの立上りでラッチされ
て出力される（図２（ｅ））。この出力データは、選択
回路１７の他方の入力端子に供給されている。第１と第
２のフリップフロップ回路５，７のデータ出力は、１８
０°位相のずれた信号となる。Further, input data strings A to N (FIG. 2 (a))
Is supplied to the input terminal of the second flip-flop circuit 7. Then, the clock input terminal of the second flip-flop circuit 7 is a clock obtained by inverting the phase of the first clock CK1 by the first inverter circuit 9 (FIG. 2C).
Is supplied. As a result, the input data strings A to N are
In the second flip-flop circuit 7, the first clock CK1 is phase-inverted and latched and output at the rising edge of the clock (FIG. 2 (e)). This output data is supplied to the other input terminal of the selection circuit 17. The data output of the first and second flip-flop circuits 5 and 7 is 18
The signals are 0 ° out of phase.

【００３８】シフトレジスタ１５の第１番目のフリップ
フロップ回路１５¹ のデータ入力端子３には、第１のク
ロックＣＫ１が供給されている。フリップフロップ回路
１５¹ ，１５² ，…，１５ⁿ のクロック入力端子には、
周波数ｆ２の第２のクロックＣＫ２（図２（ｆ））を第
２のインバータ回路１３で位相反転したクロック（図２
（ｇ））が供給される。The first clock CK1 is supplied to the data input terminal 3 of the ^first flip-flop circuit 15 ¹ of the shift register 15. The clock input terminals of the flip-flop circuits 15 ¹ , 15 ² , ..., 15 ⁿ are
A clock (FIG. 2) in which the second clock CK2 (FIG. 2 (f)) having the frequency f2 is phase-inverted by the second inverter circuit 13
(G)) is supplied.

【００３９】第１のクロックＣＫ１と第２のクロックＣ
Ｋ２の位相反転したクロックの変化点の位相関係によ
り、シフトレジスタ１５のフリップフロップ回路１５¹
のデータ出力が不安定になる場合がある。これは、第２
のクロックＣＫ２を位相反転したクロックの立上り時に
第１のクロックＣＫ１が変化している場合である。よっ
て、フリップフロップ回路１５¹ の出力波形は、図２
（ｈ）のようになる。図２（ｈ）の波形で、斜線を引い
た部分が不安定な箇所である。今図２（ｈ）の波形が、
同図（ｉ）になった場合を考える。図２（ｉ）の波形
が、シフトレジスタ１５によって遅延されるのでシフト
レジスタ１５の最終段のフリップフロップ回路１５ⁿ の
データ出力波形は、図２（ｊ）となる。First clock CK1 and second clock C
The flip-flop circuit 15 ¹ of the shift register 15 depends on the phase relationship of the changing point of the clock whose phase is inverted in K2.
The data output of may become unstable. This is the second
This is a case where the first clock CK1 is changing at the rise of the clock obtained by phase-inversion of the clock CK2. Therefore, the output waveform of the flip-flop circuit 15 ¹ is as shown in FIG.
It becomes like (h). In the waveform of FIG. 2 (h), the shaded portion is the unstable portion. The waveform in Fig. 2 (h) is now
Consider the case of FIG. Since the waveform of FIG. 2 (i) is delayed by the shift register 15, the data output waveform of the final stage flip-flop circuit 15 ⁿ of the shift register 15 is as shown in FIG. 2 (j).

【００４０】シフトレジスタ１５の出力図２（ｊ）は、
選択回路１７の切換え選択信号となる。選択回路１７
は、この切換え選択信号により、第１と第２のフリップ
フロップ回路５，７の出力データ（図２（ｄ），図２
（ｅ））を交互に選択して出力する（図２（ｋ））。こ
の出力データは、第３のフリップフロップ回路１９の入
力端子に供給される。第３のフリップフロップ回路１９
のクロック入力端子に、第２のクロックＣＫ２（図２
（ｆ））が供給される。これにより、図２（ｋ）の入力
データは、第３のフリップフロップ回路１９において、
第２のクロックの立上りでラッチされて出力し（図２
（ｌ））、出力端子２１に供給される。Output of shift register 15 FIG.
It serves as a switching selection signal for the selection circuit 17. Selection circuit 17
Output data of the first and second flip-flop circuits 5 and 7 (FIG. 2D and FIG.
(E)) are alternately selected and output (FIG. 2 (k)). This output data is supplied to the input terminal of the third flip-flop circuit 19. Third flip-flop circuit 19
2nd clock CK2 (see FIG. 2).
(F)) is supplied. As a result, the input data of FIG.
It is latched at the rising edge of the second clock and output (see FIG.
(L)) is supplied to the output terminal 21.

【００４１】以上により、図２（ｌ）は、第２のクロッ
クＣＫ２のレートの信号となる。From the above, FIG. 2 (l) becomes a signal of the rate of the second clock CK2.

【００４２】次に、第３のフリップフロップ回路１９か
ら出力される信号（図２（ｌ））に、図２（ｈ）の不安
定部分に基因する偽信号が含まれない理由と条件を以下
に説明する。Next, the reason and the condition that the signal (FIG. 2 (l)) output from the third flip-flop circuit 19 does not include the false signal due to the unstable portion of FIG. 2 (h) will be described below. Explained.

【００４３】まず選択回路１９の切換え動作は、シフト
レジスタ１５のデータ出力（図２（ｊ））で行い、この
シフトレジスタ１５は第２のクロックＣＫ２の位相反転
したクロック（図２（ｇ））で動作しているので、シフ
トレジスタの最終フリップフロップ回路１５ⁿ の動作時
間と選択回路１９の動作時間が短時間であれば、第３の
フリップフロップ回路１９のデータ入力（図２（ｋ））
は、第２のクロックＣＫ２（図２（ｆ））の立上り時に
安定している。First, the switching operation of the selection circuit 19 is performed by the data output of the shift register 15 (FIG. 2 (j)), and this shift register 15 is a clock (FIG. 2 (g)) that is the phase inverted of the second clock CK2. Since the operation time of the final flip-flop circuit 15 ⁿ of the shift register and the operation time of the selection circuit 19 are short, the data input of the third flip-flop circuit 19 (FIG. 2 (k))
Is stable at the rising edge of the second clock CK2 (FIG. 2 (f)).

【００４４】次に第１のクロックＣＫ１（図２（ｂ））
と第２のクロックＣＫ２を位相反転したクロック（図２
（ｇ））の関係であるが、第１のクロックＣＫ１の変化
点で、第２のクロックＣＫ２を位相反転したクロックの
立上りが存在すると、シフトレジスタ１５のフリップフ
ロップ回路１５¹ は不安定部分を有した出力を発生する
（図２（ｈ））。この不安定部分は、第１のクロックＣ
Ｋ１と第２のクロックＣＫ２の位相反転したクロックが
安定している場合、周期的に存在する。またフリップフ
ロップ回路１５¹ のデータ出力は、ハイレベル期間とロ
ーレベル期間がほぼそろった波形となり、不安定部分は
そのデータ出力の変化点に存在することになる（図２
（ｈ））。Next, the first clock CK1 (FIG. 2 (b))
And a clock obtained by inverting the phase of the second clock CK2 (see FIG.
Regarding the relationship of (g)), if there is a rising edge of the clock that is the phase inversion of the second clock CK2 at the change point of the first clock CK1, the flip-flop circuit 15 ¹ of the shift register 15 has an unstable portion. The output which it has is generated (FIG.2 (h)). This unstable part is the first clock C
If the phase-inverted clocks of K1 and the second clock CK2 are stable, they exist periodically. Further, the data output of the flip-flop circuit 15 ¹ has a waveform in which the high level period and the low level period are substantially aligned, and the unstable portion exists at the change point of the data output (FIG. 2).
(H)).

【００４５】そして、第１のクロックＣＫ１と第２のク
ロックＣＫ２の位相反転したクロックの変化点が近い場
合で、第１のクロックＣＫ１の立上りと第２のクロック
ＣＫ２の位相反転したクロックの立上りが揃っていると
きには、第１のフリップフロップ回路１５〜選択回路１
７〜第３のフリップフロップ回路１９の系で動作が不安
定になり、第３のフリップフロップ回路１９のデータ出
力図２（ｌ）に偽信号が発生することになる。逆に第２
のフリップフロップ回路７〜選択回路１７〜第３のフリ
ップフロップ回路１９の系ならば動作が安定し偽信号が
発生しない。Then, when the change points of the phase-inverted clocks of the first clock CK1 and the second clock CK2 are close to each other, the rise of the first clock CK1 and the rise of the phase-inverted clock of the second clock CK2 occur. When they are complete, the first flip-flop circuit 15 to the selection circuit 1
The operation of the system of the seventh to third flip-flop circuits 19 becomes unstable, and a false signal is generated in the data output FIG. 2 (l) of the third flip-flop circuit 19. On the contrary, the second
In the system of the flip-flop circuit 7 to the selection circuit 17 to the third flip-flop circuit 19, the operation is stable and no false signal is generated.

【００４６】第１のクロックＣＫ１の立下りと第２のク
ロックＣＫ２の位相反転したクロックの立上りがそろっ
ている場合には、第１のフリップフロップ回路５〜選択
回路１７〜第３のフリップフロップ回路１９の系の動作
が安定し、第３のフリップフロップ回路１９のデータ出
力に偽信号が発生しない。第２のフリップフロップ回路
７〜選択回路１７〜第３のフリップフロップ回路１９の
系で動作が不安定になり、第３のフリップフロップ回路
１９のデータ出力に偽信号が発生することになる。When the falling edge of the first clock CK1 and the rising edge of the phase-inverted clock of the second clock CK2 are aligned, the first flip-flop circuit 5 to the selection circuit 17 to the third flip-flop circuit. The operation of the system of 19 is stable, and a false signal does not occur in the data output of the third flip-flop circuit 19. The operation of the system of the second flip-flop circuit 7 to the selection circuit 17 to the third flip-flop circuit 19 becomes unstable, and a false signal is generated at the data output of the third flip-flop circuit 19.

【００４７】更に、シフトレジスタ１５の最終段のフリ
ップフロップ回路１５^ｎの出力信号（図２（ｊ））の変
化点がフリップフロップ回路１５^１のハイレベル又はロ
ーレベル期間の中心付近にくれば、第１のフリップフロ
ップ回路５〜選択回路１７〜第３のフリップフロップ回
路１９の系、第２のフリップフロップ回路７〜選択回路
１７〜第３のフリップフロップ回路１９の系とも動作が
安定である。そこで、フリップフロップ回路１５^ｎの出
力信号（図２（ｊ））の変化点が、フリップフロップ回
路１５^１のハイレベル又はローレベル期間の中心付近に
来るよう、シフトレジスタ１５の遅延時間Ｔｄを決めて
やればよい。ここで、遅延時間Ｔｄは次の［数１］式で
表わされ、整数ｍが決められると、この遅延時間にでき
るだけ近くなるように、シフトレジスタ回路を構成する
フリップフロップ回路の段数ｎが決められる。 ［数１］ Ｔｄ＝（２ｍ−１）／｛４ｆ _１ ｆ _２ ×｜（１
／ｆ _１ ）−（１／ｆ _２ ）｜｝ なお、図２では、ｍ＝１の場合のＴｄを示している。 [0047] Further, me change point of the flip-flop circuit 15 ⁿ of the output signal of the last stage of the shift register 15 (FIG. 2 (j)) is near the center of the high level or low level period of the flip-flop circuit 15 ^1, The operations of the first flip-flop circuit 5 to the selection circuit 17 to the third flip-flop circuit 19 and the system of the second flip-flop circuit 7 to the selection circuit 17 to the third flip-flop circuit 19 are stable. Therefore, the delay time Td of the shift register 15 is determined so that the change point of the output signal of the flip-flop circuit 15 ⁿ (FIG. 2 (j)) is near the center of the high-level or low-level period of the flip-flop circuit 15 ^1. it may do it <br/> Te. Here, the delay time Td is expressed by the following [Equation 1], and when the integer m is determined, the number n of stages of the flip-flop circuits forming the shift register circuit is determined so as to be as close as possible to this delay time. To be [ Equation 1] Td = (2m−1) / {4f ₁ f ₂ × | (1
/ F ₁ ) − (1 / f ₂ ) |} Note that FIG. 2 shows Td when m = 1.

【００４８】前記遅延時間Ｔｄは、第１と第２のクロッ
クＣＫ１，ＣＫ２の周波数ｆ１，ｆ２により演算でき、
略前記［数１］から求められる。The delay time Td can be calculated by the frequencies f1 and f2 of the first and second clocks CK1 and CK2,
It can be obtained from the above [Equation 1].

【００４９】よって、［数１］より得られる遅延時間Ｔ
ｄを、シフトレジスタ１５において実現すれば、選択回
路１７の出力データは、常に第２のクロックＣＫ２（図
２（ｆ））の立上り時に安定したデータ列になる。Therefore, the delay time T obtained from [Equation 1]
If d is realized in the shift register 15, the output data of the selection circuit 17 is always a stable data string at the rising edge of the second clock CK2 (FIG. 2 (f)).

【００５０】また、第２のインバータ回路１３を取り除
いて、第２のクロックＣＫ２をシフトレジスタ１５のク
ロック入力端子に供給し、代りにシフトレジスタ１５の
出力をインバータ回路を介して選択回路１７に供給して
も良い。Further, the second inverter circuit 13 is removed, and the second clock CK2 is supplied to the clock input terminal of the shift register 15, and instead, the output of the shift register 15 is supplied to the selection circuit 17 via the inverter circuit. You may.

【００５１】以上、本実施例によれば、回路規模が小さ
くて済み、逓信回路が不要であるために動作が安定した
レート変換装置を提供することができる。As described above, according to this embodiment, it is possible to provide a rate conversion device whose operation is stable because the circuit scale can be small and a multiplication circuit is unnecessary.

【００５２】尚、本出願の同一発明者、同一出願人に係
る特願平５−１１８２２８号のような数ｎｓ単位の遅延
素子は必要としない。Incidentally, a delay element of several ns unit as in Japanese Patent Application No. 5-118228 of the same inventor and the same applicant of the present application is not required.

【００５３】入力端子１に入力されるデータ列がｎビッ
ト信号である場合、第１，第２及び第３のフリップフロ
ップ回路５，７，１９並びに選択回路をｎ個並列に接続
すればよい。When the data string input to the input terminal 1 is an n-bit signal, n first, second and third flip-flop circuits 5, 7, 19 and a selection circuit may be connected in parallel.

【００５４】図３は、本発明のレート変換装置の第２の
実施例を示す。図４に、図３の回路の一部の信号波形を
示し、同図（ａ）（ｂ）は、図３に示した信号（ａ）
（ｂ）に対応する。FIG. 3 shows a second embodiment of the rate conversion apparatus of the present invention. FIG. 4 shows a signal waveform of a part of the circuit of FIG. 3, and FIGS. 4 (a) and 4 (b) show the signal (a) shown in FIG.
Corresponds to (b).

【００５５】入力端子１に、図２（ａ）のようなデータ
列（図４（ａ））が入力され、ローパスフィルタ（ＬＰ
Ｆ）回路２１と補間演算処理回路２３に供給される。入
力端子３に、周波数ｆ１の第１のクロックＣＫ１が供給
される。入力端子１１に、周波数ｆ２の第２のクロック
ＣＫ２が供給される。A data string (FIG. 4A) as shown in FIG. 2A is inputted to the input terminal 1, and the low-pass filter (LP) is inputted.
F) It is supplied to the circuit 21 and the interpolation calculation processing circuit 23. The first clock CK1 having the frequency f1 is supplied to the input terminal 3. The second clock CK2 having the frequency f2 is supplied to the input terminal 11.

【００５６】補間演算処理回路２３は、第１のインバー
タ回路２５により第１のクロックＣＫ１の位相を反転し
たクロックのタイミングで動作し、例えば図４（ｂ）に
示す如く隣接するデータを演算し、選択回路３１の一方
の入力端子に供給する。The interpolation calculation processing circuit 23 operates at the timing of the clock obtained by inverting the phase of the first clock CK1 by the first inverter circuit 25, and calculates adjacent data as shown in FIG. 4B, for example. The signal is supplied to one input terminal of the selection circuit 31.

【００５７】ローパスフィルタ（ＬＰＦ）回路２１は、
第１のクロックＣＫ１のタイミングで動作し、入力デー
タを補間演算処理回路２３の周波数帯域に合わせた信号
に変えて、選択回路３１の他方の入力端子に供給する。
これによりレート変換後の信号帯域が変化するのを防止
する。The low pass filter (LPF) circuit 21 is
It operates at the timing of the first clock CK1, converts the input data into a signal that matches the frequency band of the interpolation calculation processing circuit 23, and supplies the signal to the other input terminal of the selection circuit 31.
This prevents the signal band after rate conversion from changing.

【００５８】ローパスフィルタ（ＬＰＦ）回路２１と補
間演算処理回路２３の出力データは、異なった信号でか
つ第１のクロックＣＫ１のレートを有している。そし
て、互いにその変化点は、１８０°位相がずれているも
のとする。The output data of the low-pass filter (LPF) circuit 21 and the interpolation calculation processing circuit 23 are different signals and have the rate of the first clock CK1. The change points are assumed to be 180 ° out of phase with each other.

【００５９】図１の場合と同様、Ｄタイプフリップフロ
ップ回路を順次接続してシフトレジスタ２９を設ける。
このシフトレジスタ２９のデータ入力端子には、第１の
クロックＣＫ１が入力され、クロック入力端子には、第
２のインバータ回路２７により第２のクロックＣＫ２を
位相反転したクロックが入力される。このシフトレジス
タ２９は、図１のシフトレジスタ１５と同様、上記［数
１］で示す遅延時間を有する選択信号を生成し、選択回
路３１に供給する。As in the case of FIG. 1, a shift register 29 is provided by sequentially connecting D type flip-flop circuits.
The first clock CK1 is input to the data input terminal of the shift register 29, and the clock obtained by phase-inversion of the second clock CK2 by the second inverter circuit 27 is input to the clock input terminal. Like the shift register 15 in FIG. 1, the shift register 29 generates a selection signal having the delay time shown in [Equation 1] and supplies it to the selection circuit 31.

【００６０】選択回路３１は、前記選択信号により、ロ
ーパスフィルタ（ＬＰＦ）回路２１と補間演算処理回路
２３の出力データを交互に選択し、次段の信号処理回路
３４に供給する。The selection circuit 31 alternately selects the output data of the low-pass filter (LPF) circuit 21 and the interpolation calculation processing circuit 23 according to the selection signal and supplies it to the signal processing circuit 34 of the next stage.

【００６１】信号処理回路３４は、第２のクロックＣＫ
２のタイミングで動作し、例えばローパスフィルタ（Ｌ
ＰＦ）回路２１と補間演算処理回路２３で減衰した部分
の補正を行い、第２のクロックＣＫ２にレート変換した
データを出力端子２１に供給する。尚、信号処理回路３
４の入力データは、常に第２のクロックＣＫ２の立上り
時に安定したデータ列になっている。The signal processing circuit 34 uses the second clock CK.
It operates at the timing of 2, for example, a low-pass filter (L
The PF) circuit 21 and the interpolation calculation processing circuit 23 correct the attenuated portion, and rate-converted data to the second clock CK2 is supplied to the output terminal 21. The signal processing circuit 3
The input data 4 is always a stable data string at the rising edge of the second clock CK2.

【００６２】以上、本実施例によれば、回路規模が小さ
くて済み、逓信回路が不要であるため動作が安定したレ
ート変換装置を得ることができる。As described above, according to the present embodiment, the circuit scale can be small, and since the communication circuit is unnecessary, it is possible to obtain the rate conversion device whose operation is stable.

【００６３】本実施例において、第２のインバータ回路
２７を取り除いて、第２のクロックＣＫ２をシフトレジ
スタ２９のクロック入力端子に供給し、代わりにシフト
レジスタ２９の出力をインバータ回路を介して選択回路
３１に供給しても良い。また、第１のインバータ回路２
５は、補間演算処理回路２３側でなく、ローパスフィル
タ（ＬＰＦ）回路２１側に設けてもよい。In the present embodiment, the second inverter circuit 27 is removed and the second clock CK2 is supplied to the clock input terminal of the shift register 29. Instead, the output of the shift register 29 is selected via the inverter circuit. 31 may be supplied. In addition, the first inverter circuit 2
5 may be provided on the low-pass filter (LPF) circuit 21 side instead of the interpolation calculation processing circuit 23 side.

【００６４】また、本出願の同一発明者、同一出願人に
係る特願平５−１１８２２８号と異なり入力データを間
引いたり、２重読み出しを行わず、ローパスフィルタ
（ＬＰＦ）回路２１と補間演算処理回路２３からの出力
データを選択して出力するので、滑らかな信号が得られ
る。更に、数ｎｓ単位の遅延素子を必要としない。Further, unlike Japanese Patent Application No. 5-118228 relating to the same inventor and the same applicant of the present application, the input data is not thinned or double reading is not performed, and the low-pass filter (LPF) circuit 21 and the interpolation calculation process are performed. Since the output data from the circuit 23 is selected and output, a smooth signal can be obtained. Furthermore, a delay element in the unit of several ns is not required.

【００６５】図５は、本発明のレート変換装置の第３の
実施例を示す。図６，７は、図５の回路の一部の信号波
形を示し、それら図の（ａ）乃至（ｋ）は、図５に示し
た信号（ａ）乃至（ｋ）に対応する。FIG. 5 shows a third embodiment of the rate conversion apparatus of the present invention. 6 and 7 show signal waveforms of a part of the circuit of FIG. 5, and (a) to (k) in these figures correspond to the signals (a) to (k) shown in FIG.

【００６６】まず本実施例が、第２の実施例と異なる点
は、３種類の補間演算処理回路４１，４３，４５を用い
て、補間期間に３種類の補間演算データを切り換え、更
に補間期間とローパスフィルタ（ＬＰＦ）２１の出力の
期間の比を変化された点である。以下詳細に説明する。First, the present embodiment is different from the second embodiment in that three kinds of interpolation calculation processing circuits 41, 43 and 45 are used to switch three kinds of interpolation calculation data during the interpolation period, and further the interpolation period is changed. And the ratio of the output period of the low pass filter (LPF) 21 is changed. The details will be described below.

【００６７】入力端子１に、図２（ａ）のようなデータ
列（図７（ｆ））が入力され、ローパスフィルタ（ＬＰ
Ｆ）回路２１と、第１，第２及び第３の補間演算処理回
路４１，４３，４５とにそれぞれ供給される。入力端子
３に、周波数ｆ１の第１のクロックＣＫ１が供給され
る。入力端子１１に、周波数ｆ２の第２のクロックＣＫ
２が供給される。A data string (FIG. 7 (f)) as shown in FIG. 2 (a) is inputted to the input terminal 1, and the low-pass filter (LP) is inputted.
F) It is supplied to the circuit 21 and the first, second and third interpolation calculation processing circuits 41, 43 and 45, respectively. The first clock CK1 having the frequency f1 is supplied to the input terminal 3. The second clock CK having the frequency f2 is input to the input terminal 11.
2 is supplied.

【００６８】第１，第２及び第３の補間演算処理回路４
１，４３，４５は、第１のインバータ回路２５により第
１のクロックＣＫ１を位相を反転したクロックのタイミ
ングで動作する。そして、第１，第２及び第３の補間演
算処理回路４１，４３，４５は、例えば図７（ｇ）
（ｈ）（ｉ）に示す如く、隣接するデータの異なった演
算を行い、それら演算結果を第１の選択回路４７に供給
する。First, second and third interpolation calculation processing circuits 4
1, 43 and 45 operate at the timing of a clock obtained by inverting the phase of the first clock CK1 by the first inverter circuit 25. The first, second, and third interpolation calculation processing circuits 41, 43, and 45 are, for example, as shown in FIG.
(H) As shown in (i), different operations are performed on adjacent data, and the results of these operations are supplied to the first selection circuit 47.

【００６９】図１の場合と同様、Ｄタイプフリップフロ
ップ回路を順次接続してシフトレジスタ１５を設ける。
このシフトレジスタ１５の第１番目のフリップフロップ
回路１５¹ のデータ入力端子には、第１のクロックＣＫ
１が供給されている。フリップフロップ回路１５¹ ，１
５² ，…，１５^l ，…，１５^O ，…，１５^R ，…，１５
^Z のクロック入力端子には、周波数ｆ２の第２のクロッ
クＣＫ２を第２のインバータ回路２７で位相反転したク
ロックが供給される。第１の遅延時間を有する選択信号
（図６（ａ））をフリップフロップ回路１５^l の出力端
から、第３の遅延時間を有する選択信号（図６（ｄ））
をフリップフロップ回路１５^Z の出力端から、それぞれ
取り出し、第１の選択回路４７に供給する。第１の選択
回路４７は、両選択信号（図６（ａ），（ｂ））に基づ
き、第１，第２及び第３の補間演算処理回路４１，４
３，４５の出力データ（図７（ｇ）（ｈ）（ｉ））を順
次出力し一系統のデータとする（図５（ｊ））。第１の
選択回路４７の出力データ（図５（ｊ））は、第２の選
択回路３１の一方の入力端子に供給される。As in the case of FIG. 1, the shift register 15 is provided by sequentially connecting the D type flip-flop circuits.
The first clock CK is applied to the data input terminal of the ^first flip-flop circuit 15 ¹ of the shift register 15.
1 is being supplied. Flip-flop circuit 15 ¹ , 1
5 ² , ..., 15 ^l , ..., 15 ^O , ..., 15 ^R , ..., 15
The clock input terminal of ^Z is supplied with a clock obtained by inverting the phase of the second clock CK2 having the frequency f2 by the second inverter circuit 27. The selection signal having the first delay time (FIG. 6A) is supplied from the output terminal of the flip-flop circuit 15 ^{l to} the selection signal having the third delay time (FIG. 6D).
From the output terminal of the flip-flop circuit 15 ^Z and supply them to the first selection circuit 47. The first selection circuit 47 is based on both selection signals (FIGS. 6A and 6B), and the first, second and third interpolation calculation processing circuits 41 and 4 are provided.
The output data of 3 and 45 (FIGS. 7 (g), 7 (h) and 7 (i)) are sequentially output to form one system of data (FIG. 5 (j)). The output data (FIG. 5 (j)) of the first selection circuit 47 is supplied to one input terminal of the second selection circuit 31.

【００７０】ローパスフィルタ（ＬＰＦ）回路２１は、
第１のクロックＣＫ１のタイミングで動作し、入力デー
タ（図７（ｆ））を第１，第２及び第３の補間演算処理
回路４１，４３，４５の周波数帯域に合わせた信号に変
えて（ｆ′）、第２の選択回路３１に供給する。これに
よりレート変換後の信号帯域が変化するのを防止する。The low pass filter (LPF) circuit 21 is
It operates at the timing of the first clock CK1 and converts the input data (FIG. 7 (f)) into a signal that matches the frequency band of the first, second and third interpolation calculation processing circuits 41, 43 and 45 ( f '), and supplies it to the second selection circuit 31. This prevents the signal band after rate conversion from changing.

【００７１】シフトレジスタ１５のフリップフロップ回
路１５^O より、前記第１の遅延時間より大きく前記第３
の遅延時間より小さい遅延時間を有する選択信号（図６
（ｂ））を取り出す。シフトレジスタ１５のフリップフ
ロップ回路１５^R より、図６（ｂ）の遅延時間より大き
く、前記第３の遅延時間より小さい遅延時間を有する選
択信号（図６（ｃ））を取り出す。ＯＲ回路４９は、フ
リップフロップ回路１５^O と１５^k からの選択信号（図
６（ｂ），（ｃ））のＯＲを取り、第２の選択回路３１
の切り換え制御用の選択信号（図６（ｅ））となる。図
６（ｅ）の選択信号は、上記［数１］で示す第２の遅延
時間Ｔｄとなる。尚、図６（ｅ）の選択信号の第２の遅
延時間Ｔｄは、フリップフロップ回路１５^O と１５^k か
ら得られる図６（ｂ）と図６（ｃ）の両選択信号の遅延
時間の真中に位置する。The flip-flop circuit 15 ^O of the shift register 15 causes the third delay time to be longer than the first delay time.
Selection signal having a delay time smaller than the delay time of
(B)) is taken out. From the flip-flop circuit 15 ^R of the shift register 15, a selection signal (FIG. 6 (c)) having a delay time longer than the delay time of FIG. 6 (b) and smaller than the third delay time is taken out. The OR circuit 49 ORs the selection signals (FIGS. 6B and 6C) from the flip-flop circuits 15 ^O and 15 ^k , and outputs the second selection circuit 31.
Selection control signal (FIG. 6 (e)). The selection signal in FIG. 6E has the second delay time Td shown in [Equation 1]. The second delay time Td of the selection signal of FIG. 6E is the middle of the delay time of both selection signals of FIGS. 6B and 6C obtained from the flip-flop circuits 15 ^O and 15 ^k . Located in.

【００７２】第２の選択回路３１は、ＯＲ回路４９から
の選択信号（図６（ｅ））に基づき、ローパスフィルタ
（ＬＰＦ）回路２１の出力データ（ｆ′）と第１の選択
回路４７の出力データ（図６（ｊ））を交互に選択し
（図６（ｋ））、次段の信号処理回路３４に供給する。
図６（ｋ）のデータの内補間期間には、第１，第２及び
第３の補間演算処理回路４１，４３，４５の各出力デー
タ（図７（ｇ），（ｈ），（ｉ））が１／３の間隔で挿
入されている。The second selection circuit 31 outputs the output data (f ′) of the low-pass filter (LPF) circuit 21 and the first selection circuit 47 based on the selection signal (FIG. 6E) from the OR circuit 49. Output data (FIG. 6 (j)) is alternately selected (FIG. 6 (k)) and supplied to the signal processing circuit 34 at the next stage.
During the internal interpolation period of the data of FIG. 6 (k), the output data of each of the first, second and third interpolation calculation processing circuits 41, 43, 45 (FIGS. 7 (g), (h), (i)). ) Are inserted at intervals of 1/3.

【００７３】信号処理回路３４は、第２のクロックＣＫ
２のタイミングで動作し、例えばローパスフィルタ（Ｌ
ＰＦ）回路２１と第１，第２及び第３の補間演算処理回
路４１，４３，４５で減衰した部分の補正を行い、第２
のクロックＣＫ２にレート変換したデータを出力端子２
１に供給する。尚、信号処理回路３４の入力データは、
常に第２のクロックＣＫ２の立上り時に安定したデータ
列になっている。The signal processing circuit 34 uses the second clock CK.
It operates at the timing of 2, for example, a low-pass filter (L
The PF) circuit 21 and the first, second, and third interpolation calculation processing circuits 41, 43, and 45 correct the attenuated portion, and the second
Output terminal 2 data that has been rate converted to the clock CK2
Supply to 1. The input data of the signal processing circuit 34 is
The data string is always stable at the rise of the second clock CK2.

【００７４】本実施例において、第２のインバータ回路
２７を取り除いて、第２のクロックＣＫ２をシフトレジ
スタ１５のクロック入力端子に供給し、代りにフリップ
フロップ回路１５^l ，１５^d からの各選択信号をインバ
ータ回路を介して第１の選択回路４７に供給してよい。
更にフリップフロップ回路１５^O と１５^R からの各選択
信号又はＯＲ回路４９からの選択信号をインバータ回路
を介して第２の選択回路３１に供給してもよい。また、
第１のインバータ回路２は、第１乃至第３の補間演算処
理回路４１，４３，４５側でなく、ローパスフィルタ
（ＬＰＦ）回路２１側に設けてもよい。In the present embodiment, the second inverter circuit 27 is removed and the second clock CK2 is supplied to the clock input terminal of the shift register 15, and instead the selection signals from the flip-flop circuits 15 ^l and 15 ^d are selected. May be supplied to the first selection circuit 47 via an inverter circuit.
Further, each selection signal from the flip-flop circuits 15 ^O and 15 ^R or the selection signal from the OR circuit 49 may be supplied to the second selection circuit 31 via the inverter circuit. Also,
The first inverter circuit 2 may be provided on the low-pass filter (LPF) circuit 21 side instead of the first to third interpolation calculation processing circuits 41, 43, 45 side.

【００７５】本実施例は、第２の実施例の効果に加え
て、更に一層滑らかな出力データを得ることができる。In addition to the effect of the second embodiment, this embodiment can obtain even smoother output data.

【００７６】[0076]

【発明の効果】本発明によれば、回路規模が小さく済
み、逓信回路が不要であるため動作が安定したレート変
換装置を得ることができる。また、遅延手段としてシフ
トレジスタで足り、数ｎｓ単位の遅延素子は必要としな
い。According to the present invention, it is possible to obtain a rate conversion device whose operation is stable because the circuit scale is small and a multiplication circuit is unnecessary. Further, a shift register is sufficient as the delay means, and a delay element in units of several ns is not required.

【００７７】更に、第２及び第３の実施例では、入力デ
ータを間引いたり、２重読み出しを行わず、ローパスフ
ィルタ回路と補間演算処理回路からの出力データを選択
して出力するので、滑らかな信号が得られる。Furthermore, in the second and third embodiments, the output data from the low-pass filter circuit and the interpolation calculation processing circuit is selected and output without thinning the input data or performing double reading, so that smooth output is achieved. The signal is obtained.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明のレート変換装置の第１の実施例を示す
図である。FIG. 1 is a diagram showing a first embodiment of a rate conversion device of the present invention.

【図２】図１の回路の各部の信号波形を示す図である。FIG. 2 is a diagram showing signal waveforms of respective parts of the circuit of FIG.

【図３】本発明のレート変換装置の第２の実施例を示す
図である。FIG. 3 is a diagram showing a second embodiment of the rate conversion device of the present invention.

【図４】図３の回路の一部の信号波形を示す図である。FIG. 4 is a diagram showing a signal waveform of a part of the circuit of FIG.

【図５】本発明のレート変換装置の第３の実施例を示す
図である。FIG. 5 is a diagram showing a third embodiment of the rate conversion apparatus of the present invention.

【図６】図５の回路の各部の信号波形を示す図である。6 is a diagram showing a signal waveform of each part of the circuit of FIG.

【図７】図５の回路の一部の信号波形を示す図である。FIG. 7 is a diagram showing a signal waveform of a part of the circuit of FIG.

【図８】従来のレート変換装置を示す図である。FIG. 8 is a diagram showing a conventional rate conversion device.

【図９】図８の回路の各部の信号波形を示す図である。9 is a diagram showing a signal waveform of each part of the circuit of FIG.

【符号の説明】[Explanation of symbols]

５…第１のフリップフロップ回路、７…第２のフリップ
フロップ回路、９…第１のインバータ回路、１３…第２
のインバータ回路、１５…シフトレジスタ、１７…選択
回路、１９…第３のフリップフロップ回路、２１…ロー
パスフィルタ（ＬＰＦ）回路、２３…補間演算処理回
路、２５…第１のインバータ回路、２７…第２のインバ
ータ回路、２９…シフトレジスタ、３１…選択回路、３
４…信号処理回路、４１…第１の補間演算処理回路、４
３…第２の補間演算処理回路、４５…第３の補間演算処
理回路、４７…第１の選択回路、４９…ＯＲ回路。5 ... 1st flip-flop circuit, 7 ... 2nd flip-flop circuit, 9 ... 1st inverter circuit, 13 ... 2nd
Inverter circuit, 15 ... Shift register, 17 ... Selection circuit, 19 ... Third flip-flop circuit, 21 ... Low pass filter (LPF) circuit, 23 ... Interpolation operation processing circuit, 25 ... First inverter circuit, 27 ... 2 inverter circuit, 29 ... shift register, 31 ... selection circuit, 3
4 ... Signal processing circuit, 41 ... First interpolation calculation processing circuit, 4
3 ... 2nd interpolation calculation processing circuit, 45 ... 3rd interpolation calculation processing circuit, 47 ... 1st selection circuit, 49 ... OR circuit.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−318788（ＪＰ，Ａ) 特開 平７−131762（ＪＰ，Ａ) 特開 昭64−80137（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 7/01 H04N 5/66 H04N 1/387 101 ─────────────────────────────────────────────────── --Continued from the front page (56) References JP-A-4-318788 (JP, A) JP-A-7-131762 (JP, A) JP-A-64-80137 (JP, A) (58) Field (Int.Cl. ⁷ , DB name) H04N 7/01 H04N 5/66 H04N 1/387 101

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 入力端子に入力データが供給され、クロ
ック入力端子に任意の周波数ｆ１の第１のクロックＣＫ
１が供給され、この第１のクロックＣＫ１の１周期毎に
確定されたデータ出力を得る第１のフリップフロップ手
段と、 入力端子に前記入力データが供給され、クロック入力端
子に前記第１のクロックＣＫ１を第１のインバータ手段
で位相反転したクロックが供給され、この位相反転され
たクロックの１周期毎に確定された出力を得る第２のフ
リップフロップ手段と、 入力端子に前記第１のクロックＣＫ１が供給され、クロ
ック入力端子に任意の周波数ｆ２の第２のクロックＣＫ
２を第２のインバータ手段で位相反転したクロックが供
給され、下記遅延時間Ｔｄに近づくように、遅延するｎ
段のフリップフロップにより構成されて選択信号を生成
するシフトレジスタ手段と、 前記第１及び第２のフリップフロップ手段からの出力デ
ータが供給され、これら出力データを前記シフトレジス
タ手段からの前記選択信号に基づき交互に選択する手段
と、 入力端子に前記選択手段からの出力データが供給され、
クロック入力端子に前記第２のクロックＣＫ２が供給さ
れ、この第２のクロックＣＫ２の１周期毎に確定された
データ出力を得る第３のフリップフロップ手段とを具備
したことを特徴とするレート変換装置。Ｔｄ＝（２ｍ−１）／｛４ｆ _１ ｆ _２ ×｜（１／ｆ _１ ）−
（１／ｆ _２ ）｜｝ （ｍは整数） 1. Input data is supplied to an input terminal and a first clock CK having an arbitrary frequency f1 is supplied to a clock input terminal.
1 is supplied to the first clock CK1 to obtain a fixed data output for each cycle of the first clock CK1, and input data is supplied to an input terminal and the first clock is supplied to a clock input terminal. A clock in which CK1 is phase-inverted by the first inverter means is supplied, and second flip-flop means for obtaining a fixed output for each cycle of the phase-inverted clock, and the first clock CK1 at the input terminal Is supplied to the clock input terminal and the second clock CK having an arbitrary frequency f2 is supplied.
2 is supplied with a clock whose phase is inverted by the second inverter means, and is delayed so as to approach the delay time Td below.
Shift register means composed of flip-flops in stages to generate a selection signal, and output data from the first and second flip-flop means are supplied, and these output data are used as the selection signal from the shift register means. Means for alternately selecting based on the output data from the selecting means to the input terminal,
The second clock CK2 is supplied to a clock input terminal, and a third flip-flop means for obtaining a data output fixed for each cycle of the second clock CK2 is provided. . Td = (2m-1) / {4f 1 f 2 × | (1 / f 1) -
(1 / f ₂ ) |} (m is an integer) 【請求項２】 入力端子に入力データが供給され、動作
タイミングとして任意の周波数ｆ１の第１のクロックＣ
Ｋ１が供給されるローパスフィルタ手段と、 入力端子に入力データが供給され、動作タイミングとし
て前記第１のクロックＣＫ１を第１のインバータ手段で
位相反転したクロックが供給され、近接入力データ間の
補間演算処理を行う補間演算処理手段と、 入力端子に前記第１のクロックＣＫ１が供給され、クロ
ック入力端子に任意の周波数ｆ２の第２のクロックＣＫ
２を第２のインバータ手段で位相反転したクロックが供
給され、下記遅延時間Ｔｄに近づくように、遅延するｎ
段のフリップフロップにより構成されて選択信号を生成
するシフトレジスタ手段と、 前記ローパスフィルタ手段と前記補間演算処理手段から
の出力データが供給され、これら出力データを前記シフ
トレジスタ手段からの前記選択信号に基づき交互に選択
する選択手段と、 入力端子に前記選択手段からの出力データが供給され、
動作タイミングとして前記第２のクロックＣＫ２が供給
され、前記選択手段からの出力データを補正する信号処
理手段とを具備したことを特徴とするレート変換装置。Ｔｄ＝（２ｍ−１）／｛４ｆ _１ ｆ _２ ×｜（１／ｆ _１ ）−
（１／ｆ _２ ）｜｝ （ｍは整数） 2. Input data is supplied to an input terminal, and a first clock C having an arbitrary frequency f1 is provided as an operation timing.
K1 is supplied to the low-pass filter means, input data is supplied to the input terminal, a clock obtained by phase-inversion of the first clock CK1 by the first inverter means is supplied as operation timing, and interpolation calculation between adjacent input data is performed. The first clock CK1 is supplied to an input terminal and an interpolation calculation processing means for performing processing, and a second clock CK having an arbitrary frequency f2 is supplied to the clock input terminal.
2 is supplied with a clock whose phase is inverted by the second inverter means, and is delayed so as to approach the delay time Td below.
Shift register means configured of flip-flops in stages to generate a selection signal, output data from the low-pass filter means and the interpolation calculation processing means are supplied, and these output data are supplied to the selection signal from the shift register means. Selection means for alternately selecting based on the output data from the selection means to the input terminal,
A rate conversion device comprising: a signal processing unit that is supplied with the second clock CK2 as operation timing and corrects output data from the selecting unit. Td = (2m-1) / {4f 1 f 2 × | (1 / f 1) -
(1 / f ₂ ) |} (m is an integer) 【請求項３】 入力端子に入力データが供給され、動作
タイミングとして任意の周波数ｆ１の第１のクロックＣ
Ｋ１が供給されるローパスフィルタ手段と、 それぞれの入力端子に入力データが供給され、動作タイ
ミングとしてそれぞれ前記第１のクロックＣＫ１を第１
のインバータ手段で位相反転したクロックが供給され、
それぞれ近接入力データの異なった補間演算処理を行う
第１，第２及び第３の補間演算処理手段と、 入力端子に前記第１のクロックＣＫ１が供給され、クロ
ック入力端子に任意の周波数ｆ２の第２のクロックＣＫ
２を第２のインバータ手段で位相反転したクロックが供
給され、第１，第２及び第３の遅延時間を有する第１，
第２及び第３の選択信号を生成するシフトレジスタ手段
と、 前記第１，第２及び第３の補間演算処理手段からの出力
データが供給され、これら出力データを前記シフトレジ
スタ手段からの前記第１と第３の選択信号に基づいて順
次選択する第１の選択手段と、 前記ローパスフィルタ手段と前記第１の選択手段からの
出力データが供給され、これら出力データを前記シフト
レジスタからの前記第２の選択信号に基づいて交互に選
択する第２の選択手段と、 入力端子に前記第２の選択手段からの出力データが供給
され、動作タイミングとして前記第２のクロックＣＫ２
が供給され、前記第２の選択手段からの出力データを補
正する信号処理手段とを具備し、前記第２の遅延時間Ｔｄは下記の式で表わされ、第２の
選択信号を生成するシフトレジスタ手段は前記第２の遅
延時間Ｔｄに近づくようにｎ段のフリップフロップによ
り構成され、 前記第２の遅延時間Ｔｄは第１と第３の遅
延時間の間に位置することを特徴とするレート変換装
置。Ｔｄ＝（２ｍ−１）／｛４ｆ _１ ｆ _２ ×｜（１／ｆ _１ ）−
（１／ｆ _２ ）｜｝ （ｍは整数） 3. Input data is supplied to an input terminal, and a first clock C having an arbitrary frequency f1 is supplied as an operation timing.
K1 is supplied to the low-pass filter means, and input data is supplied to the respective input terminals, and the first clock CK1 is set to the first as the operation timing.
The clock whose phase is inverted by the inverter means of
First, second and third interpolation calculation processing means for respectively performing different interpolation calculation processing of the proximity input data, the first clock CK1 is supplied to the input terminal, and the clock input terminal is supplied with the first frequency CK2 having an arbitrary frequency f2. 2 clock CK
A clock whose phase is inverted by 2 in the second inverter means is supplied, and the first, second, and third delay times are provided.
Shift register means for generating second and third selection signals and output data from the first, second and third interpolation calculation processing means are supplied, and these output data are supplied to the shift register means from the shift register means. Output data from the low-pass filter means and the first selection means for sequentially selecting based on the first and third selection signals, and the output data from the shift register are supplied to the first selection means. Second selection means for selecting alternately based on the second selection signal and output data from the second selection means are supplied to the input terminal, and the second clock CK2 is supplied as operation timing.
Signal processing means for correcting the output data from the second selecting means, and the second delay time Td is represented by the following equation:
The shift register means for generating the selection signal includes the second delay means.
By the n-stage flip-flop so as to approach the total time Td.
And a second delay time Td located between the first and third delay times. Td = (2m-1) / {4f 1 f 2 × | (1 / f 1) -
(1 / f ₂ ) |} (m is an integer)