JPH06334044A - Formation of semiconductor integrated circuit device - Google Patents
Formation of semiconductor integrated circuit deviceInfo
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- JPH06334044A JPH06334044A JP11681893A JP11681893A JPH06334044A JP H06334044 A JPH06334044 A JP H06334044A JP 11681893 A JP11681893 A JP 11681893A JP 11681893 A JP11681893 A JP 11681893A JP H06334044 A JPH06334044 A JP H06334044A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、入出力バッファ回路で周囲を囲まれた領域
内に論理回路部を配置し、少なくとも前記論理回路部上
に、この論理回路部に配置された基本セル内及び基本セ
ル間を結線する結線用配線と、この結線用配線に比べて
配線幅が広い電源配線とを有する半導体集積回路装置に
適用して有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a logic circuit section arranged in a region surrounded by an input / output buffer circuit and at least on the logic circuit section. The present invention relates to a technology effectively applied to a semiconductor integrated circuit device having a wiring for connecting between the basic cells and between the basic cells arranged in a part and a power wiring having a wiring width wider than the wiring for wiring. is there.
【０００２】[0002]
【従来の技術】半導体集積回路装置として、例えばゲー
トアレイ方式を採用する半導体集積回路装置(論理ＬＳ
Ｉ)がある。このゲートアレイ方式を採用する半導体集
積回路装置は、規則的に配列された基本セル内及び基本
セル間を複数層の結線用配線で結線し、所望の論理回路
を構成することができる。また、ゲートアレイ方式を採
用する半導体集積回路装置は、前記結線用配線の結線パ
ターンを変更するだけで前記以外の種々の論理回路を構
成することができる。この種の半導体集積回路装置は、
短期間に多品種のものを構成することができる。2. Description of the Related Art As a semiconductor integrated circuit device, for example, a semiconductor integrated circuit device employing a gate array system (logic LS
There is I). In the semiconductor integrated circuit device adopting the gate array method, a desired logic circuit can be configured by connecting the regularly arranged basic cells and between the basic cells with a plurality of layers of wiring lines for wiring. Further, in the semiconductor integrated circuit device adopting the gate array method, various logic circuits other than the above can be configured only by changing the connection pattern of the connection wiring. This type of semiconductor integrated circuit device
A wide variety of products can be constructed in a short period of time.
【０００３】前記ゲートアレイ方式を採用する半導体集
積回路装置は、入出力バッファ回路で周囲を囲まれた領
域内に論理回路部を配置している。この論理回路部には
基本セル(論理回路を構成する最小の単位)がＸ方向、Ｙ
方向の夫々の方向(行列状)に規則的に複数配置される。
Ｘ方向に配置される複数の基本セルは基本セル列を形成
する。この基本セル列は所定の間隔をおいてＹ方向に複
数配置される。基本セル列間は、基本セル間(論理回路
間)を接続するための結線用配線が形成される配線形成
領域(配線チャネル領域)として使用される。In the semiconductor integrated circuit device adopting the gate array method, a logic circuit portion is arranged in a region surrounded by input / output buffer circuits. In this logic circuit section, the basic cell (the smallest unit that constitutes the logic circuit) is in the X direction and in the Y direction.
Plural elements are regularly arranged in each direction (matrix shape).
A plurality of basic cells arranged in the X direction form a basic cell row. A plurality of the basic cell rows are arranged in the Y direction at a predetermined interval. The space between the basic cell columns is used as a wiring formation region (wiring channel region) in which a wiring for connecting the basic cells (between logic circuits) is formed.
【０００４】前記ゲートアレイ方式を採用する半導体集
積回路装置は例えば３層配線構造で構成される。第１層
目の配線層は、配線形成領域をＸ方向に延在し、かつ基
本セル間を結線する結線用配線及び基本セル内配線とし
て使用される。第２層目の配線層は、配線形成領域をＹ
方向に延在し、かつ基本セル間を結線する結線用配線と
して使用される。第３層目の配線層は、配線形成領域を
Ｘ方向に延在し、かつ基本セル間を結線する結線用配線
及び電源配線として使用される。結線用配線及び電源配
線は、通常、コンピュータを使用する自動配置配線シス
テム(ＤＡ:Ｄesign Ａutomation)で自動的に配置され
る。The semiconductor integrated circuit device adopting the gate array method is constructed by, for example, a three-layer wiring structure. The first wiring layer extends in the X direction in the wiring formation region and is used as a wiring for connection and a wiring in the basic cell for connecting the basic cells. In the second wiring layer, the wiring formation area is Y
It is used as a wiring for extending in the direction and connecting the basic cells. The third wiring layer extends in the X direction in the wiring formation region and is used as a wiring for connection and a power supply wiring for connecting between the basic cells. Connecting wires and power are usually automatic placement and routing system that uses a computer: automatically placed in (DA D esign A utomation).
【０００５】前記ゲートアレイ方式を採用する半導体集
積回路装置は、製造プロセスにおいて論理回路の論理検
証が行われる。この論理検証において、論理回路に修正
が生じた場合、ＦＩＢ(Ｆocused Ｉon Ｂeam）加工や光
ＣＶＤ技術を用いて論理回路の修正を行うオンチップ修
正技術が確立されている。オンチップ修正技術は、論理
回路間を結線している結線用配線をＦＩＢ加工で切断
し、論理回路間を新しく結線する結線用配線を光ＣＶＤ
技術により形成し、論理回路を組み替えて修正を行う。
つまり、半導体集積回路装置は、論理回路の修正が生じ
た場合、論理回路を修正するための結線用配線が形成さ
れる修正用配線形成領域（修正用配線チャネル領域）を
配置している。In the semiconductor integrated circuit device adopting the gate array method, the logic verification of the logic circuit is performed in the manufacturing process. In this logic verification, if the resulting corrections to the logic circuit, are established on-chip correction technique for correcting the logic circuit using a FIB (F ocused I on B eam ) processing and optical CVD technique. The on-chip repair technology uses FIB processing to cut the wiring for wiring that connects between logic circuits, and photo-CVD the wiring for wiring that newly connects between logic circuits.
It is formed by technology, and the logic circuit is recombined to make corrections.
In other words, the semiconductor integrated circuit device has a correction wiring formation region (correction wiring channel region) in which connection wiring for correcting the logic circuit is formed when the logic circuit is corrected.
【０００６】[0006]
【発明が解決しようとする課題】前記半導体集積回路装
置は、論理回路の修正が生じた場合、論理回路を修正す
るための結線用配線が形成される修正用配線形成領域を
配置しているので、この修正用配線形成領域の占有面積
に相当する分、半導体集積回路装置の集積度が低下する
という問題があった。In the semiconductor integrated circuit device, when the logic circuit is repaired, the repair wiring forming area is formed in which the wiring for connecting the logic circuit is repaired. However, there is a problem that the degree of integration of the semiconductor integrated circuit device is reduced by an amount corresponding to the occupied area of the correction wiring formation region.
【０００７】本発明の目的は、半導体集積回路装置の集
積度を高めることが可能な技術を提供することにある。An object of the present invention is to provide a technique capable of increasing the integration degree of a semiconductor integrated circuit device.
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【０００９】[0009]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。Among the inventions disclosed in the present application, a brief description will be given to the outline of typical ones.
It is as follows.
【００１０】（１）入出力バッファ回路で周囲を囲まれ
た領域内に論理回路部を配置し、少なくとも前記論理回
路部上に、この論理回路部に配置された基本セル内及び
基本セル間を結線する結線用配線と、この結線用配線に
比べて配線幅が広い電源配線とを有する半導体集積回路
装置の形成方法において、前記電源配線からこの電源配
線の延在方向に沿って一部の領域を分離する工程と、前
記分離された電源配線の一部の領域に前記結線用配線を
接続する工程とを備える。(1) A logic circuit section is arranged in a region surrounded by an input / output buffer circuit, and at least on the logic circuit section, a basic cell and a basic cell arranged in the logic circuit section are arranged. In a method of forming a semiconductor integrated circuit device having a wiring for wiring and a power wiring having a wiring width wider than that of the wiring for wiring, in a partial region along a direction in which the power wiring extends from the power wiring. And a step of connecting the wiring for connection to a partial region of the separated power wiring.
【００１１】（２）前記電源配線には、この電源配線の
延在方向に沿って複数配列されたスリットが形成されて
いる。(2) The power supply wiring is formed with a plurality of slits arranged along the extending direction of the power supply wiring.
【００１２】[0012]
【作用】上述した手段（１）によれば、電源配線の延在
方向と同一方に延在する結線用配線の配線形成領域(配
線チャネル領域)が密になっていても、電源配線の一部
の領域を結線用配線として使用し、論理修正を容易に行
うことができるので、論理修正を行うための結線用配線
が形成される修正用配線形成領域（修正用配線チャネル
領域）を廃止できる。この結果、修正用配線形成領域の
占有面積に相当する分、半導体集積回路装置の集積度を
高めることができる。According to the above-mentioned means (1), even if the wiring forming region (wiring channel region) of the wiring for connection extending in the same direction as the extending direction of the power wiring is dense, Since the area of the part is used as the wiring for connection and the logic correction can be easily performed, the correction wiring formation area (correction wiring channel area) in which the connection wiring for performing the logic correction is formed can be eliminated. . As a result, the degree of integration of the semiconductor integrated circuit device can be increased by the amount corresponding to the area occupied by the correction wiring formation region.
【００１３】上述した手段（２）によれば、電源配線の
一部の領域を結線用配線として使用する際、電源配線の
延在方向の分離を容易に行うことができるので、半導体
集積回路装置の製造期間（ＴＡＴ：Ｔurn Ａround Ｔim
e)を短縮することができる。According to the above-mentioned means (2), when using a part of the region of the power supply wiring as the wiring for connection, it is possible to easily separate the extending direction of the power supply wiring, and therefore the semiconductor integrated circuit device. the period of production (TAT: T urn a round T im
e) can be shortened.
【００１４】以下、本発明の構成について、ゲートアレ
イ方式を採用する半導体集積回路装置(論理ＬＳＩ)に本
発明を適用した一実施例とともに説明する。なお、実施
例を説明するための全図において、同一機能を有するも
のは同一符号を付け、その繰り返しの説明は省略する。The structure of the present invention will be described below together with an embodiment in which the present invention is applied to a semiconductor integrated circuit device (logic LSI) adopting a gate array system. In all the drawings for explaining the embodiments, parts having the same function are designated by the same reference numerals, and repeated description thereof will be omitted.
【００１５】[0015]
【実施例】本発明の一実施例であるゲートアレイ方式を
採用する半導体集積回路装置の概略構成を図２(チップ
レイアウト図)に示す。図２に示すように、ゲートアレ
イ方式を採用する半導体集積回路装置は、例えば平面が
方形状に形成された半導体チップ(例えば単結晶珪素基
板)１を主体にして構成される。この半導体チップ１の
主面には、方形状の各辺に沿った最外周部分に複数の外
部端子(ボンディングパッド)２が配置される。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 2 (chip layout diagram) shows a schematic structure of a semiconductor integrated circuit device adopting a gate array system which is an embodiment of the present invention. As shown in FIG. 2, the semiconductor integrated circuit device adopting the gate array system is mainly composed of, for example, a semiconductor chip (for example, a single crystal silicon substrate) 1 having a rectangular plane. On the main surface of the semiconductor chip 1, a plurality of external terminals (bonding pads) 2 are arranged at the outermost peripheral portion along each side of the rectangle.
【００１６】前記外部端子２の内側には、この外部端子
２の配列に沿って複数の入出力バッファ回路３が配置さ
れる。入出力バッファ回路３は１つ(又は複数)の外部端
子２に対応する位置に配置される。入出力バッファ回路
３は、その構成を詳細に示していないが入力バッファ回
路用セル及び出力バッファ回路用セルで構成される。Inside the external terminal 2, a plurality of input / output buffer circuits 3 are arranged along the arrangement of the external terminal 2. The input / output buffer circuit 3 is arranged at a position corresponding to one (or a plurality of) external terminals 2. The input / output buffer circuit 3 is composed of an input buffer circuit cell and an output buffer circuit cell, although the configuration thereof is not shown in detail.
【００１７】前記入出力バッファ回路３で周囲を囲まれ
た領域内には論理回路を形成する論理回路部(基本セル
アレイ)が構成される。この論理回路部には基本セル
（論理回路を構成する最小の単位）４がＸ方向、Ｙ方向
の夫々の方向(行列状)に規則的に複数配置される。Ｘ方
向(列方向)に配置される複数の基本セル４は基本セル列
５を形成する。この基本セル列５は所定の間隔をおいて
Ｙ方向(行方向)に複数配置される。基本セル列５間は、
基本セル４間(論理回路間)を接続するための結線用配線
１１が形成される配線形成領域(配線チャネル領域)６と
して使用される。つまり、本実施例の半導体集積回路装
置は、この構造に限定されないが、基本セル列５間に配
線形成領域６を設けた固定チャネル方式で構成される。A logic circuit portion (basic cell array) forming a logic circuit is formed in a region surrounded by the input / output buffer circuit 3. In this logic circuit portion, a plurality of basic cells (minimum unit that constitutes a logic circuit) 4 are regularly arranged in the X direction and the Y direction (matrix). A plurality of basic cells 4 arranged in the X direction (column direction) form a basic cell row 5. A plurality of the basic cell columns 5 are arranged at predetermined intervals in the Y direction (row direction). Between the basic cell rows 5,
It is used as a wiring formation area (wiring channel area) 6 in which a wiring 11 for connecting the basic cells 4 (between logic circuits) is formed. That is, the semiconductor integrated circuit device of this embodiment is not limited to this structure, but is configured by the fixed channel system in which the wiring formation region 6 is provided between the basic cell rows 5.
【００１８】前記入出力バッファ回路３上には、図２及
び図３(図２の要部拡大平面図)に示すように、主要電源
配線１３が延在している。この主要電源配線１３は、入
出力バッファ回路３の配列方向に沿って延在し、半導体
チップ１の方形状の各辺に沿って配置される。主要電源
配線１３は例えば第３層目の最上層配線層に形成され
る。つまり、本実施例の半導体集積回路装置は、この構
造に限定されないが３層配線構造で構成される。A main power supply wiring 13 extends on the input / output buffer circuit 3, as shown in FIGS. 2 and 3 (enlarged plan view of the main part of FIG. 2). The main power supply wiring 13 extends along the arrangement direction of the input / output buffer circuits 3 and is arranged along each of the rectangular sides of the semiconductor chip 1. The main power supply wiring 13 is formed, for example, in the uppermost wiring layer of the third layer. In other words, the semiconductor integrated circuit device of this embodiment is not limited to this structure but has a three-layer wiring structure.
【００１９】前記主要電源配線１３のうち、外側(外部
端子側)に延在するものは例えば電源電圧配線Ｖｃｃで
ある。主要電源配線１３のうち、内側(論理回路部側)に
延在するものは例えば基準電圧配線Ｖｓｓである。この
電源電圧配線Ｖｃｃには例えば回路の動作電圧５〔Ｖ〕
が印加され、基準電圧配線Ｖｓｓには例えば回路の接地
電圧０〔Ｖ〕が印加される。Of the main power supply wirings 13, those extending to the outside (on the side of the external terminal) are, for example, the power supply voltage wiring Vcc. Among the main power supply wirings 13, the one extending inside (the logic circuit section side) is, for example, the reference voltage wiring Vss. For example, a circuit operating voltage of 5 [V] is applied to the power supply voltage wiring Vcc.
Is applied, and the ground voltage 0 [V] of the circuit is applied to the reference voltage wiring Vss.
【００２０】前記基本セル４上には、図３及び図４(図
３の要部拡大平面図)に示すように、電源幹線１４がＸ
方向に延在している。この電源幹線１４は基本セル列５
毎に配置される。電源幹線１４は、この構造に限定され
ないが、電源電圧配線Ｖｃｃ及び基準電圧配線Ｖｓｓを
２本１組として構成され、各基本セル列５に沿って延在
している。電源幹線１４は前述の主要電源配線１３と同
様に例えば第３層目の最上層配線層に形成される。電源
幹線１４の電源電圧配線Ｖｃｃ、基準電圧配線Ｖｓｓの
夫々は、主用電源配線１３の電源電圧配線Ｖｃｃ、基準
電圧配線Ｖｓｓの夫々と電気的に接続される。On the basic cell 4, as shown in FIGS. 3 and 4 (enlarged plan view of the main part of FIG. 3), the power supply main line 14 is X-shaped.
Extending in the direction. This power supply trunk line 14 is a basic cell row 5
It is arranged for each. The power supply trunk line 14 is not limited to this structure, but is configured as a set of two power supply voltage wirings Vcc and reference voltage wirings Vss, and extends along each basic cell column 5. The power supply trunk line 14 is formed, for example, in the uppermost wiring layer of the third layer, like the main power supply wiring 13 described above. The power supply voltage wiring Vcc and the reference voltage wiring Vss of the power supply trunk line 14 are electrically connected to the power supply voltage wiring Vcc and the reference voltage wiring Vss of the main power supply wiring 13, respectively.
【００２１】前記基本セル４は、図４に示すように、２
つのｎチャネルＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓmi
conductor Ｆield Ｅffect Ｔransistor）Ｑｎ及び２つ
のｐチャネルＭＩＳＦＥＴＱｐで構成される。つまり、
基本セル４は相補型ＭＩＳＦＥＴ(ＣＭＯＳ)で構成され
る。ｎチャネルＭＩＳＦＥＴＱｎは、フィールド絶縁膜
７で周囲を規定された領域内において、ｐ型ウエル領域
(図示せず)の主面に構成される。つまり、ｎチャネルＭ
ＩＳＦＥＴＱｎは、ｐ型ウエル領域（チャネル形成領
域）、ゲート絶縁膜(図示せず)、ゲート電極８、ソース
領域及びドレイン領域である一対のn+型半導体領域９で
構成される。ｐチャネルＭＩＳＦＥＴＱｐは、フィール
ド絶縁膜７で周囲を規定された領域内において、ｎ型ウ
エル領域(図示せず）の主面に構成される。つまり、ｐ
チャネルＭＩＳＦＥＴＱｐは、ｎ型ウエル領域(チャネ
ル形成領域)、ゲート絶縁膜(図示せず)、ゲート電極
８、ソース領域及びドレイン領域である一対のp+型半導
体領域１０で構成される。As shown in FIG. 4, the basic cell 4 has 2
One of the n-channel MISFET (M etal I nsulator S mi
conductor F ield E ffect T ransistor) composed of Qn and two p-channel MISFET Qp. That is,
The basic cell 4 is composed of a complementary MISFET (CMOS). The n-channel MISFET Qn has a p-type well region in the region defined by the field insulating film 7.
It is configured on the main surface (not shown). That is, n channel M
The ISFET Qn is composed of a p-type well region (channel forming region), a gate insulating film (not shown), a gate electrode 8, and a pair of n + type semiconductor regions 9 which are a source region and a drain region. The p-channel MISFET Qp is formed on the main surface of the n-type well region (not shown) in the region defined by the field insulating film 7. That is, p
The channel MISFET Qp is composed of an n-type well region (channel forming region), a gate insulating film (not shown), a gate electrode 8, and a pair of p + type semiconductor regions 10 which are a source region and a drain region.
【００２２】前記基本セル４は、第１層目の配線層に形
成された結線用配線（基本セル内配線）で素子間を結線
することにより所定の論理回路又はその一部を構成する
ことができる。この基本セル内配線で構成された各論理
回路間は、図２及び図４に示すように、配線形成領域６
をＸ方向に延在する第１層目の配線層に形成された結線
用配線１１と、基本セル４上及び配線形成領域６上をＹ
方向に延在する第２層目の配線層に形成された結線用配
線１２と、基本セル４上及び配線形成領域６上をＸ方向
に延在する第３層目の配線層に形成された結線用配線１
５とで結線される。The basic cell 4 may form a predetermined logic circuit or a part thereof by connecting the elements with a wiring for connection (wiring in a basic cell) formed in the first wiring layer. it can. As shown in FIGS. 2 and 4, a wiring forming region 6 is formed between the logic circuits formed by the wiring in the basic cell.
Of the connection wiring 11 formed in the first wiring layer extending in the X direction, and Y on the basic cell 4 and the wiring formation region 6.
Connection wiring 12 formed in the second wiring layer extending in the X-direction and the third wiring layer extending in the X direction on the basic cell 4 and the wiring formation region 6. Wiring for connection 1
Connected with 5.
【００２３】前記第１層目の配線層は、配線形成領域６
をＸ方向に延在し、かつ基本セル４間を結線する結線用
配線１１及び基本セル内配線として使用される。第２層
目の配線層は、配線形成領域をＹ方向に延在し、かつ基
本セル４間を結線する結線用配線１２として使用され
る。第３層目の配線層は、配線形成領域をＸ方向に延在
し、かつ基本セル４間を結線する結線用配線１５、主要
電源配線１３及び電源幹線１４として使用される。第１
層目の配線層と第２層目の配線との間には層間絶縁膜が
介在され電気的に分離される。第２層目の配線層と第３
層目の配線層との間には層間絶縁膜が介在され電気的に
分離される。The first wiring layer is a wiring formation region 6
Is extended in the X direction and is used as a wiring 11 for connecting the basic cells 4 and a wiring in the basic cell. The second wiring layer extends in the Y direction in the wiring formation region and is used as the wiring 12 for connecting between the basic cells 4. The third wiring layer extends in the X direction in the wiring formation region and is used as the wiring 15 for connecting the basic cells 4, the main power wiring 13, and the power trunk line 14. First
An interlayer insulating film is interposed between the wiring layer of the second layer and the wiring of the second layer, and is electrically separated. Second wiring layer and third
An interlayer insulating film is interposed between the wiring layer and the wiring layer of the second layer, and is electrically separated.
【００２４】前記電源幹線１４には、図４に示すよう
に、スリット１４Ａが形成される。このスリット１４Ａ
は、電源幹線１４の延在方向の辺に沿った細長形状で構
成され、電源幹線１４の延在方向に沿って複数配置され
る。スリット１４Ａは、この構造に限定されないが、電
源幹線１４の延在方向(Ｘ方向)に直列に配置される。A slit 14A is formed in the power supply main line 14 as shown in FIG. This slit 14A
Are formed in an elongated shape along the sides of the power supply trunk line 14 in the extending direction, and a plurality of them are arranged along the extending direction of the power supply trunk line 14. Although not limited to this structure, the slits 14A are arranged in series in the extending direction (X direction) of the power supply main line 14.
【００２５】前記電源幹線１４は、図１(図４の要部拡
大平面図)に示すように、この電源幹線１４間の配線形
成領域をＸ方向に延在する結線用配線１５に比べて配線
幅が広く構成される。As shown in FIG. 1 (enlarged plan view of the main part of FIG. 4), the power supply trunk lines 14 are arranged in a wiring formation region between the power supply trunk lines 14 as compared with the wiring lines 15 extending in the X direction. Widely constructed.
【００２６】前記電源幹線１４において、電源幹線１４
(Ｖｃｃ)の一部の領域１４Ｂは、この電源幹線１４(Ｖ
ｃｃ)からその延在方向に沿って切断領域１４Ｃとスリ
ット１４Ａとで分離され、接続孔Ａ１、接続孔Ａ２の夫
々を通して下層の配線層に形成された結線用配線１２若
しくは結線用配線１１に電気的に接続される。また、電
源幹線１４(Ｖｓｓ)の一部の領域１４Ｂは、この電源幹
線１４(Ｖｓｓ)からその延在方向に沿って切断領域１４
Ｃとスリット１４Ａとで分離され、接続孔Ｂ１、接続孔
Ｂ２の夫々を通して下層の配線層に形成された結線用配
線１２若しくは結線用配線１１に電気的に接続される。
つまり、電源幹線１４の一部の領域１４ＢはＸ方向の結
線用配線として使用され、半導体集積回路装置の製造プ
ロセス中の論理検証において、論理回路に修正が発生し
た場合、Ｘ方向の配線形成領域に結線用配線１５Ａ、１
５Ｂが延在していても、接続孔Ａ１と接続孔Ａ２との間
及び接続孔Ｂ１と接続孔Ｂ２との間の夫々を電源幹線１
４の一部の領域１４Ｂで結線することができ、論理修正
を容易に行うことができる。In the power supply main line 14, the power supply main line 14
Part of the area (14V) of (Vcc) is the power supply trunk line 14 (V
cc) is separated by a cutting region 14C and a slit 14A along its extending direction, and is electrically connected to the connection wiring 12 or the connection wiring 11 formed in the lower wiring layer through each of the connection hole A1 and the connection hole A2. Connected. Further, a part of the region 14B of the power supply trunk line 14 (Vss) is cut along the extending direction from the power supply trunk line 14 (Vss).
It is separated by C and the slit 14A, and is electrically connected to the connection wiring 12 or the connection wiring 11 formed in the lower wiring layer through the connection hole B1 and the connection hole B2, respectively.
That is, a part of the area 14B of the power supply trunk line 14 is used as a wiring for connecting in the X direction, and when a correction occurs in the logic circuit in the logic verification during the manufacturing process of the semiconductor integrated circuit device, the wiring forming area in the X direction is formed. Wiring for connection 15A, 1
Even if 5B extends, the power supply trunk line 1 is provided between the connection hole A1 and the connection hole A2 and between the connection hole B1 and the connection hole B2, respectively.
4 can be connected in a part of the area 14B, and the logic can be easily corrected.
【００２７】このように構成されるゲートアレイ方式を
採用する半導体集積回路装置は、主要電源配線１３及び
電源幹線１４を除き、第１層目の配線層乃至第３層目の
配線層の夫々に形成される結線用配線をコンピュータを
使用する自動配置配線システム(ＤＡ)で自動的に配置さ
れる。この自動配置配線システムを使用したゲートアレ
イ方式を採用する半導体集積回路装置の形成方法につい
て図５（プロセスフロー図）を用いて簡単に説明する。In the semiconductor integrated circuit device adopting the gate array method configured as described above, the main power supply wiring 13 and the power supply trunk line 14 are excluded, and the first wiring layer to the third wiring layer are respectively provided. The wiring for connection that is formed is automatically placed by an automatic placement and routing system (DA) using a computer. A method of forming a semiconductor integrated circuit device adopting the gate array method using this automatic placement and routing system will be briefly described with reference to FIG. 5 (process flow diagram).
【００２８】まず、前記半導体集積回路装置に塔載する
論理機能を設計し、論理回路図を作成する〈１０〉。First, the logic functions mounted on the semiconductor integrated circuit device are designed and a logic circuit diagram is created <10>.
【００２９】次に、前記論理回路図に基づき、論理回路
情報を自動配置配線システムで取り扱える情報として、
この自動配置配線システムに入力する〈１１〉。Next, based on the logic circuit diagram, logic circuit information is handled as information that can be handled by the automatic placement and routing system.
Input to this automatic placement and routing system <11>.
【００３０】次に、自動配置配線システムに入力された
情報に基づき、コンピュータで論理回路を自動配置する
〈１２〉。Next, the logic circuit is automatically arranged by the computer based on the information input to the automatic arrangement and wiring system <12>.
【００３１】次に、前記論理回路間の結線用配線を自動
配置配線システムで自動的に配置する〈１３〉。結線用
配線は、自動配置配線システムのメモリ空間に仮想的に
設定されたＸ−Ｙ配線形成領域(配線チャネル形成領域)
に、アルゴリズムを利用し、論理回路間を最短距離で結
線するように配置される。Next, the wiring for connecting the logic circuits is automatically placed by the automatic placement and routing system <13>. The wiring for connection is an XY wiring formation area (wiring channel formation area) virtually set in the memory space of the automatic placement and routing system.
In addition, using the algorithm, the logic circuits are arranged so as to be connected with the shortest distance.
【００３２】次に、自動配置配線システムに入力された
配線情報はマスク製作データに変換される〈１４〉。マ
スク製作データはデザインルール（デバイスプロセス加
工ルール）に基づき作成される。Next, the wiring information input to the automatic placement and routing system is converted into mask manufacturing data <14>. The mask manufacturing data is created based on the design rule (device process processing rule).
【００３３】次に、前記マスク製作データに基づき、電
子線(ＥＢ)描画装置で製造用マスクを形成する〈１
５〉。Next, a manufacturing mask is formed by an electron beam (EB) drawing device based on the mask manufacturing data <1.
5>.
【００３４】次に、前記製造用マスクを使用し、半導体
ウエーハ製造プロセス（デバイスプロセス）を施す〈１
６〉ことによって、所定の論理機能を塔載したゲートア
レイ方式を採用する半導体集積回路装置が実質的に製品
化される。Next, a semiconductor wafer manufacturing process (device process) is performed using the above manufacturing mask <1.
By 6>, the semiconductor integrated circuit device adopting the gate array system having a predetermined logic function is substantially commercialized.
【００３５】次に、半導体集積回路装置に塔載された論
理回路の論理検証を行う〈１７〉ことにより、本実施例
のゲートアレイ方式を採用する半導体集積回路装置が完
成する〈１８〉。この論理検証において、論理回路の論
理修正が発生した場合、以下の方法で修正を行う。ま
ず、電源幹線１４の切断領域１４Ｃを例えばＦＩＢ加工
技術を使用して切断し、電源幹線１４から一部の領域１
４Ｂを分離する。この時、既に、電源幹線１４の延在方
向にはスリット１４Ａが形成されているので、Ｘ方向の
ＦＩＢ加工は必要ない。次に、光ＣＶＤ技術を使用し、
接続孔Ａ１、接接続Ａ２の夫々を通して下層の配線層に
形成された結線用配線１２に電源幹線１４の一部の領域
１４Ｂを電気的に接続する。同様に、接続孔Ｂ１、接接
続Ｂ２の夫々を通して下層の配線層に形成された結線用
配線１２に電源幹線１４の一部の領域１４Ｂを電気的に
接続する。これにより、Ｘ方向に延在する結線用配線の
配線形成領域が密になっていても、電源幹線１４の一部
の領域１４Ｂを結線用配線として使用し、論理修正を容
易に行うことができるので、論理回路を修正するための
結線用配線が形成される修正用配線形成領域(修正用配
線チャネル領域)を廃止できる。Next, the logic verification of the logic circuit mounted on the semiconductor integrated circuit device is performed <17> to complete the semiconductor integrated circuit device adopting the gate array method of this embodiment <18>. In this logic verification, when a logic correction of the logic circuit occurs, the correction is performed by the following method. First, the cutting area 14C of the power supply trunk line 14 is cut by using, for example, the FIB processing technique, and the partial area 1
Separate 4B. At this time, since the slit 14A is already formed in the extending direction of the power supply main line 14, the FIB processing in the X direction is not necessary. Next, using photo-CVD technology,
A partial region 14B of the power supply main line 14 is electrically connected to the connection wiring 12 formed in the lower wiring layer through each of the connection hole A1 and the contact connection A2. Similarly, a partial region 14B of the power supply main line 14 is electrically connected to the connection wiring 12 formed in the lower wiring layer through each of the connection hole B1 and the contact connection B2. As a result, even if the wiring forming area of the wiring for wiring extending in the X direction is dense, the partial area 14B of the power supply trunk line 14 is used as the wiring for wiring, and the logic correction can be easily performed. Therefore, the repair wiring formation area (correction wiring channel area) in which the connection wiring for modifying the logic circuit is formed can be eliminated.
【００３６】このように、入出力バッファ回路３で周囲
を囲まれた領域内に論理回路部を配置し、少なくとも前
記論理回路部上に、この論理回路部に配置された基本セ
ル４内及び基本セル４間を結線する結線用配線１１、１
２、１５と、この結線用配線に比べて配線幅が広い電源
配線１４とを有する半導体集積回路装置の形成方法にお
いて、前記電源配線１４からこの電源配線１４の延在方
向に沿って一部の領域１４Ｂを分離する工程と、前記分
離された電源配線１４の一部の領域１４Ｂに前記結線用
配線を接続する工程とを備える。この構成により、電源
幹線配線１４の延在方向と同一方に延在する結線用配線
の配線形成領域(配線チャネル領域)が密になっていて
も、電源幹線配線１４の一部の領域１４Ｂを結線用配線
として使用し、論理修正を容易に行うことができるの
で、論理修正を行うための結線用配線が形成される修正
用配線形成領域(修正用配線チャネル領域)を廃止でき
る。この結果、修正用配線形成領域の占有面積に相当す
る分、半導体集積回路装置の集積度を高めることができ
る。As described above, the logic circuit section is arranged in the area surrounded by the input / output buffer circuit 3, and at least on the logic circuit section, the basic cells 4 and the basic cells 4 arranged in the logic circuit section are arranged. Wiring 11, 11 for connecting between the cells 4
In the method of forming a semiconductor integrated circuit device having the wirings 2 and 15 and the power supply wiring 14 having a wiring width wider than the wiring for connection, a part of the power supply wiring 14 is extended along the extending direction of the power supply wiring 14. The method includes a step of separating the region 14B, and a step of connecting the wiring for connection to a part of the separated power wiring 14 in the region 14B. With this configuration, even if the wiring formation region (wiring channel region) of the wiring for connection extending in the same direction as the extending direction of the power supply trunk line 14 is dense, a part of the region 14B of the power supply trunk line 14 is covered. Since it can be used as a wiring for connection and the logic correction can be easily performed, the correction wiring formation area (correction wiring channel area) in which the connection wiring for performing the logic correction is formed can be eliminated. As a result, the degree of integration of the semiconductor integrated circuit device can be increased by the amount corresponding to the area occupied by the correction wiring formation region.
【００３７】また、前記電源幹線配線１４には、この電
源幹線配線１４の延在方向に沿って複数配列されたスリ
ット１４Ａが形成されている。この構成により、電源幹
線配線１４の一部の領域１４Ｂを結線用配線として使用
する際、電源幹線配線１４の延在方向の分離を容易に行
うことができるので、半導体集積回路装置の製造期間
（ＴＡＴ：Ｔurn Ａround Ｔime)を短縮することができ
る。Further, the power supply main wiring 14 is formed with a plurality of slits 14A arranged along the extending direction of the power supply main wiring 14. With this configuration, when the partial region 14B of the power supply main wiring 14 is used as a wiring for connection, it is possible to easily separate the extending direction of the power supply main wiring 14, so that the manufacturing period of the semiconductor integrated circuit device ( TAT: T urn a round T ime ) can be shortened.
【００３８】なお、論理修正を行う結線用配線は、主要
電源配線１３の一部の領域を使用してもよい。この場
合、主要電源配線１３は、Ｘ方向、Ｙ方向の夫々の方向
に延在しているので、Ｘ方向及びＹ方向の結線用配線と
して使用することができる。The wiring for connection correction may use a partial area of the main power supply wiring 13. In this case, since the main power supply wiring 13 extends in each of the X and Y directions, it can be used as a wiring for connecting in the X and Y directions.
【００３９】また、前記スリット１４Ａは、図示してい
ないが、主要電源配線１３に形成してもよい。Although not shown, the slit 14A may be formed in the main power supply wiring 13.
【００４０】また、前記スリット１４Ａは、電源幹線１
４の配線幅方向に渡って多段に形成してもよい。The slit 14A is used for the power supply main line 1
4 may be formed in multiple steps in the wiring width direction.
【００４１】また、前記電源幹線１４にはスリット１４
Ａに替えて溝を形成してもよい。Further, the power supply trunk line 14 has a slit 14
Instead of A, a groove may be formed.
【００４２】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。As described above, the invention made by the present inventor is
Although the present invention has been specifically described based on the above-mentioned embodiments, the present invention is not limited to the above-mentioned embodiments, and it goes without saying that various modifications can be made without departing from the scope of the invention.
【００４３】例えば、本発明は、基本セル列間に配線形
成領域を設けずに、全面に基本セルを敷き詰めた敷詰方
式のゲートアレイ方式を採用する半導体集積回路装置に
適用することができる。For example, the present invention can be applied to a semiconductor integrated circuit device which adopts a gate array method of a spreading method in which basic cells are spread over the entire surface without providing a wiring forming region between basic cell columns.
【００４４】また、本発明は、スタンダードセル方式を
採用する半導体集積回路装置に適用できる。Further, the present invention can be applied to a semiconductor integrated circuit device adopting the standard cell system.
【００４５】[0045]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows.
【００４６】半導体集積回路装置の集積度を高めること
ができる。The integration degree of the semiconductor integrated circuit device can be increased.
【００４７】また、半導体集積回路装置の製造期間を短
縮することができる。Further, the manufacturing period of the semiconductor integrated circuit device can be shortened.
【図１】 本発明の一実施例であるゲートアレイ方式を
採用する半導体集積回路装置の概略構成を示す要部平面
図。FIG. 1 is a plan view of a principal part showing a schematic configuration of a semiconductor integrated circuit device adopting a gate array system which is an embodiment of the present invention.
【図２】 前記半導体集積回路装置のチップレイアウト
図。FIG. 2 is a chip layout diagram of the semiconductor integrated circuit device.
【図３】 図２の要部拡大平面図。FIG. 3 is an enlarged plan view of an essential part of FIG.
【図４】 図３の要部拡大平面図。FIG. 4 is an enlarged plan view of an essential part of FIG.
【図４】 前記半導体集積回路装置の形成方法を説明す
るためのフロセスフロー図。FIG. 4 is a process flow chart for explaining a method for forming the semiconductor integrated circuit device.
１…半導体チップ、２…外部端子、３…入出力バッファ
回路、４…基本セル、５…基本セル列、６…配線形成領
域、７…フィールド絶縁膜、８…ゲート電極、９…n+型
半導体領域、１０…p+型半導体領域、１１…第１層目の
信号用配線、１２…第２層目の信号用配線、１３…主要
電源配線、１４…電源幹線、１４Ａ…スリット、１４Ｂ
…修正用の結線用配線、１４Ｃ…切断領域、１５…第３
層目の信号用配線、Ａ１，Ａ２，Ｂ１，Ｂ２…接続孔、
Ｑｎ…ｎチャネルＭＩＳＦＥＴ、ｐチャネルＭＩＳＦＥ
Ｔ。DESCRIPTION OF SYMBOLS 1 ... Semiconductor chip, 2 ... External terminal, 3 ... Input / output buffer circuit, 4 ... Basic cell, 5 ... Basic cell row, 6 ... Wiring formation area, 7 ... Field insulating film, 8 ... Gate electrode, 9 ... N + type semiconductor Regions, 10 ... P + type semiconductor region, 11 ... First layer signal wiring, 12 ... Second layer signal wiring, 13 ... Main power supply wiring, 14 ... Power supply trunk line, 14A ... Slit, 14B
... Wiring for correction, 14C ... Cutting area, 15 ... Third
Signal wiring of the layer, A1, A2, B1, B2 ... Connection hole,
Qn ... n channel MISFET, p channel MISFE
T.
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成６年４月１８日[Submission date] April 18, 1994
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図面の簡単な説明[Name of item to be corrected] Brief description of the drawing
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図面の簡単な説明】[Brief description of drawings]
【図１】 本発明の一実施例であるゲートアレイ方式を
採用する半導体集積回路装置の概略構成を示す要部平面
図。FIG. 1 is a plan view of a principal part showing a schematic configuration of a semiconductor integrated circuit device adopting a gate array system which is an embodiment of the present invention.
【図２】 前記半導体集積回路装置のチップレイアウト
図。FIG. 2 is a chip layout diagram of the semiconductor integrated circuit device.
【図３】 図２の要部拡大平面図。FIG. 3 is an enlarged plan view of an essential part of FIG.
【図４】 図３の要部拡大平面図。 FIG. 4 is an enlarged plan view of an essential part of FIG.
【図５】 前記半導体集積回路装置の形式方法を説明すFIG. 5 illustrates a method of forming the semiconductor integrated circuit device.
るためのプロセスフロー図。Process flow diagram for
【符号の説明】 １…半導体チップ、２…外部端子、３…入出力バッファ
回路、４…基本セル、５…基本セル列、６…配線形成領
域、７…フィールド絶縁膜、８…ゲート電極、９…n+型
半導体領域、１０…P+型半導体領域、１１…第１層目の
信号用配線、１２…第２層目の信号用配線、１３…主要
電源配線、１４…電源幹線、１４Ａ…スリット、１４Ｂ
…修正用の結線用配線、１４Ｃ…切断領域、１５…第３
層目の信号用配線、Ａ１，Ａ２，Ｂ１，Ｂ２…接続孔、
Ｑｎ…ｎチャネルＭＩＳＦＥＴ、ｐチャネルＭＩＳＦＥ
Ｔ。[Description of Reference Signs] 1 ... Semiconductor chip, 2 ... External terminal, 3 ... Input / output buffer circuit, 4 ... Basic cell, 5 ... Basic cell row, 6 ... Wiring formation region, 7 ... Field insulating film, 8 ... Gate electrode, 9 ... N + type semiconductor region, 10 ... P + type semiconductor region, 11 ... First layer signal wiring, 12 ... Second layer signal wiring, 13 ... Main power supply wiring, 14 ... Power supply trunk line, 14A ... Slit , 14B
... Wiring for correction, 14C ... Cutting area, 15 ... Third
Signal wiring of the layer, A1, A2, B1, B2 ... Connection hole,
Qn ... n channel MISFET, p channel MISFE
T.
Claims (2)
域内に論理回路部を配置し、少なくとも前記論理回路部
上に、この論理回路部に配置された基本セル内及び基本
セル間を結線する結線用配線と、この結線用配線に比べ
て配線幅が広い電源配線とを有する半導体集積回路装置
の形成方法において、前記電源配線からこの電源配線の
延在方向に沿って一部の領域を分離する工程と、前記分
離された電源配線の一部の領域に前記結線用配線を接続
する工程とを備えたことを特徴とする半導体集積回路装
置の形成方法。1. A logic circuit section is arranged in a region surrounded by an input / output buffer circuit, and at least on the logic circuit section, a connection is made between the basic cells and the basic cells arranged in the logic circuit section. In the method for forming a semiconductor integrated circuit device having a wiring for wiring and a power wiring having a wiring width wider than that of the wiring for wiring, a partial region is formed from the power wiring along the extending direction of the power wiring. A method of forming a semiconductor integrated circuit device, comprising: a step of separating and a step of connecting the wiring for connection to a region of a part of the separated power wiring.
方向に沿って複数配列されたスリットが形成されている
ことを特徴とする請求項１に記載の半導体集積回路装置
の形成方法。2. The method for forming a semiconductor integrated circuit device according to claim 1, wherein a plurality of slits are formed in the power supply wiring along the extending direction of the power supply wiring.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11681893A JPH06334044A (en) | 1993-05-19 | 1993-05-19 | Formation of semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11681893A JPH06334044A (en) | 1993-05-19 | 1993-05-19 | Formation of semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334044A true JPH06334044A (en) | 1994-12-02 |
Family
ID=14696399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11681893A Pending JPH06334044A (en) | 1993-05-19 | 1993-05-19 | Formation of semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334044A (en) |
-
1993
- 1993-05-19 JP JP11681893A patent/JPH06334044A/en active Pending
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