JPH06332701A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH06332701A JPH06332701A JP12370693A JP12370693A JPH06332701A JP H06332701 A JPH06332701 A JP H06332701A JP 12370693 A JP12370693 A JP 12370693A JP 12370693 A JP12370693 A JP 12370693A JP H06332701 A JPH06332701 A JP H06332701A
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- Japan
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- instruction
- instructions
- register
- memory
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Abstract
(57)【要約】
【目的】 パイプライン制御方式の情報処理装置におけ
る命令の実行の更に高速化を図る。 【構成】 命令バッファ1はメモリから先読みした命令
列を格納している。命令セレクト制御部7の制御下で、
命令バッファ1から1命令あるいは2命令がセレクタ2
を介して命令レジスタ3に切り出される。命令並列判定
回路4は、命令レジスタ3のビットフォーマットを判定
し、該命令レジスタに2命令が存在し、且つ、該2命令
間で資源の競合が発生しない場合、該2命令をセレクタ
5および6を介して同時に出力する。例えば、セレクタ
5から出力される命令は演算器26を使用しバッファメ
モリ16をアクセスしない命令であり、一方、セレクタ
6から出力される命令はバッファメモリ16をアクセス
し演算器26を使用しない命令であり、それぞれ並列に
実行される。
る命令の実行の更に高速化を図る。 【構成】 命令バッファ1はメモリから先読みした命令
列を格納している。命令セレクト制御部7の制御下で、
命令バッファ1から1命令あるいは2命令がセレクタ2
を介して命令レジスタ3に切り出される。命令並列判定
回路4は、命令レジスタ3のビットフォーマットを判定
し、該命令レジスタに2命令が存在し、且つ、該2命令
間で資源の競合が発生しない場合、該2命令をセレクタ
5および6を介して同時に出力する。例えば、セレクタ
5から出力される命令は演算器26を使用しバッファメ
モリ16をアクセスしない命令であり、一方、セレクタ
6から出力される命令はバッファメモリ16をアクセス
し演算器26を使用しない命令であり、それぞれ並列に
実行される。
Description
【0001】
【産業上の利用分野】本発明は、パイプライン制御方式
の情報処理装置に係り、特に、演算器を使用する命令と
メモリをアクセスする命令とを同時に並列に実行する情
報処理装置に関するものである。
の情報処理装置に係り、特に、演算器を使用する命令と
メモリをアクセスする命令とを同時に並列に実行する情
報処理装置に関するものである。
【0002】
【従来の技術】情報処理装置の命令語は、一般に2バイ
ト、4バイト、6バイトに大別される。図2は各命令語
の形式を示したもので、数字はビット位置を表わしてい
る。
ト、4バイト、6バイトに大別される。図2は各命令語
の形式を示したもので、数字はビット位置を表わしてい
る。
【0003】2バイト命令は、主に汎用目的レジスタ
(以下GPRと略す)間の演算を行うものである。GP
Rとしては、一般に4バイトのデータを格納するレジス
タが16個有り、これを0〜15の番号で指定する。命
令語のビット0〜7は加算、減算等のオペレーション
(OP)を表す命令コードである。ビット8〜11、ビ
ット12〜15はそれぞれ4ビットからなり、GPRの
番号を指定するフィールドである。例えば、加算命令で
は、R1フィールドで指定したGPRの内容4バイト
(第1オペランドデータ)とR2フィールドで指定した
GPRの内容4バイト(第2オペランドデータ)とを加
算して、結果をR1フィールドで指定したGPRに格納
することを意味する。
(以下GPRと略す)間の演算を行うものである。GP
Rとしては、一般に4バイトのデータを格納するレジス
タが16個有り、これを0〜15の番号で指定する。命
令語のビット0〜7は加算、減算等のオペレーション
(OP)を表す命令コードである。ビット8〜11、ビ
ット12〜15はそれぞれ4ビットからなり、GPRの
番号を指定するフィールドである。例えば、加算命令で
は、R1フィールドで指定したGPRの内容4バイト
(第1オペランドデータ)とR2フィールドで指定した
GPRの内容4バイト(第2オペランドデータ)とを加
算して、結果をR1フィールドで指定したGPRに格納
することを意味する。
【0004】4バイト命令は、主にメモリとGPRとの
間のデータの演算および転送を行うものである。この場
合、命令語のビット12〜15のX2フィールドで指定
したGPRの内容4バイト(インデックスアドレス)と
ビット16〜19のB2フィールドで指定したGPRの
内容4バイト(ベースアドレス)とビット20〜31の
D2フィールドの値の3つのデータとを加算したものが
メモリ上のアドレス(オペランドアドレス)となる。ビ
ット0〜7、ビット8〜11の意味は、2バイト命令と
同様である。例えば、ロード命令では、X2とB2とD
2で指定したメモリ上の該当アドレスのデータ(オペラ
ンドデータ)をR1フィールドで指定したGPRに転送
し、ストア命令では、R1フィールドで指定したGPR
のデータ(オペランドデータ)をX2とB2とD2で指
定したメモリ上の該当アドレスに転送し、加算命令で
は、R1フィールドで指定したGPRの内容4バイト
(第1オペランドデータ)とX2とB2とD2で指定し
たメモリ上の該当アドレスのデータ4バイト(第2オペ
ランドデータ)とを加算して、結果をR1フィールドで
指定したGPRに格納することを意味する。
間のデータの演算および転送を行うものである。この場
合、命令語のビット12〜15のX2フィールドで指定
したGPRの内容4バイト(インデックスアドレス)と
ビット16〜19のB2フィールドで指定したGPRの
内容4バイト(ベースアドレス)とビット20〜31の
D2フィールドの値の3つのデータとを加算したものが
メモリ上のアドレス(オペランドアドレス)となる。ビ
ット0〜7、ビット8〜11の意味は、2バイト命令と
同様である。例えば、ロード命令では、X2とB2とD
2で指定したメモリ上の該当アドレスのデータ(オペラ
ンドデータ)をR1フィールドで指定したGPRに転送
し、ストア命令では、R1フィールドで指定したGPR
のデータ(オペランドデータ)をX2とB2とD2で指
定したメモリ上の該当アドレスに転送し、加算命令で
は、R1フィールドで指定したGPRの内容4バイト
(第1オペランドデータ)とX2とB2とD2で指定し
たメモリ上の該当アドレスのデータ4バイト(第2オペ
ランドデータ)とを加算して、結果をR1フィールドで
指定したGPRに格納することを意味する。
【0005】6バイト命令は主にメモリ間のデータの演
算および転送を行うものである。この場合、ビット16
〜19のB1フィールドで指定したGPRの内容4バイ
トとビット20〜31のD1フィールドの値とを加算し
たものがメモリ上の一方のアドレス(第1オペランドア
ドレス)となり、ビット32〜35のB2フィールドで
指定したGPRの内容4バイトとビット36〜47のD
2フィールドの値とを加算したものがメモリ上の他方の
アドレス(第2オペランドアドレス)となる。ビット0
〜7の意味は2バイト命令や4バイト命令と同様であ
る。ビット8〜11のL1フィールド、ビット12〜1
5のL2フィールドは、それぞれ第1オペランドと第2
オペランドのバイト数を指定するものである。なお、こ
の6バイト命令は、本発明の命令並列実行の対象外であ
る為、詳細な説明は省略する。
算および転送を行うものである。この場合、ビット16
〜19のB1フィールドで指定したGPRの内容4バイ
トとビット20〜31のD1フィールドの値とを加算し
たものがメモリ上の一方のアドレス(第1オペランドア
ドレス)となり、ビット32〜35のB2フィールドで
指定したGPRの内容4バイトとビット36〜47のD
2フィールドの値とを加算したものがメモリ上の他方の
アドレス(第2オペランドアドレス)となる。ビット0
〜7の意味は2バイト命令や4バイト命令と同様であ
る。ビット8〜11のL1フィールド、ビット12〜1
5のL2フィールドは、それぞれ第1オペランドと第2
オペランドのバイト数を指定するものである。なお、こ
の6バイト命令は、本発明の命令並列実行の対象外であ
る為、詳細な説明は省略する。
【0006】一方、情報処理装置において、命令処理の
実行を高速化する手法としてパイプライン制御方式があ
る。このパイプライン制御方式は、1命令の処理を複数
の独立したステージに分けて行い、複数の命令の異なる
各ステージの処理を重ねてパイプライン的に同時に実行
することで、実効的な1命令の実行処理時間を短縮する
制御方式である。
実行を高速化する手法としてパイプライン制御方式があ
る。このパイプライン制御方式は、1命令の処理を複数
の独立したステージに分けて行い、複数の命令の異なる
各ステージの処理を重ねてパイプライン的に同時に実行
することで、実効的な1命令の実行処理時間を短縮する
制御方式である。
【0007】従来、この種のパイプライン制御方式の情
報処理装置では、命令の種類に関係なく、すべての命令
について一義的にピッチ(サイクル)をずらして各ステ
ージを実行していた。
報処理装置では、命令の種類に関係なく、すべての命令
について一義的にピッチ(サイクル)をずらして各ステ
ージを実行していた。
【0008】図8および図9に、このようなパイプライ
ン処理の一例を示す。この例では、1つの命令の処理
は、D、M、A、L、EおよびWの6つのステージに分
割されている。ここに、Dは命令の解読ステージ、Mは
オペランドの論理アドレスを求める為のアドレス計算ス
テージ、Aは計算されたオペランドの論理アドレスを実
アドレスへ変換するアドレス変換ステージ、Lはバッフ
ァメモリやメインメモリからオペランドデータを読み出
す読み出しステージ、Eは得られたオペランドデータを
用いて演算を行う演算ステージ、Wは演算結果をレジス
タ等へ書き込む格納ステージである。図8の例では、こ
れらのステージが1サイクルピッチで実行され、実効的
に各命令は1サイクルで処理される。但し、図9におけ
る命令3のように、演算に3サイクル要する命令ではE
ステージが3サイクルに伸び、その分後続の命令4のM
ステージ起動を遅らせている。なお、この種のパイプラ
イン処理については、例えば特開平2−48733号公
報に記載されている。
ン処理の一例を示す。この例では、1つの命令の処理
は、D、M、A、L、EおよびWの6つのステージに分
割されている。ここに、Dは命令の解読ステージ、Mは
オペランドの論理アドレスを求める為のアドレス計算ス
テージ、Aは計算されたオペランドの論理アドレスを実
アドレスへ変換するアドレス変換ステージ、Lはバッフ
ァメモリやメインメモリからオペランドデータを読み出
す読み出しステージ、Eは得られたオペランドデータを
用いて演算を行う演算ステージ、Wは演算結果をレジス
タ等へ書き込む格納ステージである。図8の例では、こ
れらのステージが1サイクルピッチで実行され、実効的
に各命令は1サイクルで処理される。但し、図9におけ
る命令3のように、演算に3サイクル要する命令ではE
ステージが3サイクルに伸び、その分後続の命令4のM
ステージ起動を遅らせている。なお、この種のパイプラ
イン処理については、例えば特開平2−48733号公
報に記載されている。
【0009】また、パイプライン制御方式の特殊なもの
としては、資源の競合が発生した場合のパイプラインの
乱れを回避する為、命令列の実行順序を変えるパイプラ
イン制御方式も用いられている。この種のパイプライン
制御方式を用いる情報処理装置は、例えば、特開昭61
−16335号公報に記載されている。
としては、資源の競合が発生した場合のパイプラインの
乱れを回避する為、命令列の実行順序を変えるパイプラ
イン制御方式も用いられている。この種のパイプライン
制御方式を用いる情報処理装置は、例えば、特開昭61
−16335号公報に記載されている。
【0010】
【発明が解決しようとする課題】従来技術では、先行命
令と後行命令のパイプライン処理を同時に起動すること
に配慮されておらず、すべての命令に一義的にピッチを
ずらして各ステージを割り当てているため、命令の種類
によっては無駄なサイクルが発生し、パイプライン制御
の利点が十二分に発揮できない問題があった。
令と後行命令のパイプライン処理を同時に起動すること
に配慮されておらず、すべての命令に一義的にピッチを
ずらして各ステージを割り当てているため、命令の種類
によっては無駄なサイクルが発生し、パイプライン制御
の利点が十二分に発揮できない問題があった。
【0011】例えば、図8では、すべての命令が6つの
ステージで実行される為、2バイト命令においては、M
およびAステージではなにも実行せず、LステージでG
PRからオペランドデータを読み出し、また、4バイト
命令のロード命令においては、Lステージでバッファメ
モリから読み出したオペランドデータをGPRへ格納
し、EおよびWステージではなにも実行せず、4バイト
命令のストア命令においては、AステージでGPRから
オペランドデータを読み出し、Lステージで読み出した
オペランドデータをバッファメモリへ格納し、Eおよび
Wステージではなにも実行せず、というようになにも実
行しない無駄なサイクルが発生する。
ステージで実行される為、2バイト命令においては、M
およびAステージではなにも実行せず、LステージでG
PRからオペランドデータを読み出し、また、4バイト
命令のロード命令においては、Lステージでバッファメ
モリから読み出したオペランドデータをGPRへ格納
し、EおよびWステージではなにも実行せず、4バイト
命令のストア命令においては、AステージでGPRから
オペランドデータを読み出し、Lステージで読み出した
オペランドデータをバッファメモリへ格納し、Eおよび
Wステージではなにも実行せず、というようになにも実
行しない無駄なサイクルが発生する。
【0012】本発明の目的は、パイプライン制御方式の
情報処理装置において、メモリをアクセスせず演算器を
使用する2バイト命令とメモリをアクセスし演算器を使
用しない4バイト命令のロードやストア命令のように、
命令の種類によって先行命令と後行命令の処理を同時に
起動して並列実行し、命令の処理の高速化を図ることに
ある。
情報処理装置において、メモリをアクセスせず演算器を
使用する2バイト命令とメモリをアクセスし演算器を使
用しない4バイト命令のロードやストア命令のように、
命令の種類によって先行命令と後行命令の処理を同時に
起動して並列実行し、命令の処理の高速化を図ることに
ある。
【0013】
【課題を解決するための手段】上記目的を達成するため
に、請求項1の発明は、命令の処理を複数の独立したス
テージに分け、複数の命令の異なる各ステージの処理を
並列に実行するパイプライン制御方式の情報処理装置に
おいて、メモリから先読みした命令列を格納する命令バ
ッファと、前記命令バッファから1命令あるいは2命令
を切り出すセレクタと、前記命令バッファから切り出さ
れた1命令あるいは2命令を格納する命令レジスタと、
前記命令レジスタのビットフォーマットを判定して、前
記命令レジスタに2命令が格納され、該2命令間で資源
の競合が発生しない場合、該2命令のパイプライン処理
を同時に起動する命令並列判定手段を設けたことを特徴
とするものである。
に、請求項1の発明は、命令の処理を複数の独立したス
テージに分け、複数の命令の異なる各ステージの処理を
並列に実行するパイプライン制御方式の情報処理装置に
おいて、メモリから先読みした命令列を格納する命令バ
ッファと、前記命令バッファから1命令あるいは2命令
を切り出すセレクタと、前記命令バッファから切り出さ
れた1命令あるいは2命令を格納する命令レジスタと、
前記命令レジスタのビットフォーマットを判定して、前
記命令レジスタに2命令が格納され、該2命令間で資源
の競合が発生しない場合、該2命令のパイプライン処理
を同時に起動する命令並列判定手段を設けたことを特徴
とするものである。
【0014】また、請求項2の発明は、前記命令並列判
定手段は、前記命令レジスタに2命令が格納され、一方
の命令がメモリをアクセスし演算器を使用しない命令
で、他方の命令が演算器を使用しメモリをアクセスしな
い命令の場合、該2命令のパイプライン処理を同時に起
動するようにしたことである。
定手段は、前記命令レジスタに2命令が格納され、一方
の命令がメモリをアクセスし演算器を使用しない命令
で、他方の命令が演算器を使用しメモリをアクセスしな
い命令の場合、該2命令のパイプライン処理を同時に起
動するようにしたことである。
【0015】
【作用】命令レジスタを6バイト長とすると、6バイト
命令は1命令しか格納できないが、あい前後する2バイ
ト命令と4バイト命令の2命令を同時に格納できる。こ
の命令レジスタに格納される2命令間で資源の競合が発
生しない場合、該2命令の並列実行を起動することによ
り、メモリをアクセスし演算器を使用しない命令、例え
ば、4バイト命令のロード命令およびストア命令と、演
算器を使用しメモリをアクセスしない命令、例えば、2
バイト命令の加算命令などとのパイプライン処理を同時
に並列に実行できる。これにより、メモリをアクセスし
演算器を使用しない命令で無駄になっているEおよびW
ステージ、演算器を使用しメモリをアクセスしない命令
で無駄になっているM、AおよびLステージを有効に利
用できる。
命令は1命令しか格納できないが、あい前後する2バイ
ト命令と4バイト命令の2命令を同時に格納できる。こ
の命令レジスタに格納される2命令間で資源の競合が発
生しない場合、該2命令の並列実行を起動することによ
り、メモリをアクセスし演算器を使用しない命令、例え
ば、4バイト命令のロード命令およびストア命令と、演
算器を使用しメモリをアクセスしない命令、例えば、2
バイト命令の加算命令などとのパイプライン処理を同時
に並列に実行できる。これにより、メモリをアクセスし
演算器を使用しない命令で無駄になっているEおよびW
ステージ、演算器を使用しメモリをアクセスしない命令
で無駄になっているM、AおよびLステージを有効に利
用できる。
【0016】
【実施例】以下、本発明の一実施例を図面を用いて具体
的に説明する。
的に説明する。
【0017】図1は、本発明の一実施例を示す情報処理
装置のブロック図である。本実施例では、前述と同様
に、6つのステージD、M、A、L、EおよびWからな
るパイプライン制御方式を採用した装置を例として説明
する。
装置のブロック図である。本実施例では、前述と同様
に、6つのステージD、M、A、L、EおよびWからな
るパイプライン制御方式を採用した装置を例として説明
する。
【0018】図1において、1はバッファメモリやメイ
ンメモリ(図示せず)から先読みされた命令列を格納す
る命令バッファ、2は命令バッファ1から次に実行する
命令を選択する命令セレクタである。3はセレクタ2で
選択された命令を格納する命令レジスタで、本実施例で
は6バイトの長さを持ち、6バイト命令、あるいは2バ
イト命令と4バイト命令とを同時に格納できるとする。
4は命令レジスタ3に2命令が格納された場合、それら
の命令が並列実行可能かどうかを判定する命令並列判定
回路である。セレクタ5および6は、それぞれ命令並列
判定回路4の指示に基づき命令レジスタ3から命令を選
択するものである。命令セレクト制御部7は、同様に命
令並列判定回路4の指示に基づき、命令セレクタ2の選
択動作を制御するものである。
ンメモリ(図示せず)から先読みされた命令列を格納す
る命令バッファ、2は命令バッファ1から次に実行する
命令を選択する命令セレクタである。3はセレクタ2で
選択された命令を格納する命令レジスタで、本実施例で
は6バイトの長さを持ち、6バイト命令、あるいは2バ
イト命令と4バイト命令とを同時に格納できるとする。
4は命令レジスタ3に2命令が格納された場合、それら
の命令が並列実行可能かどうかを判定する命令並列判定
回路である。セレクタ5および6は、それぞれ命令並列
判定回路4の指示に基づき命令レジスタ3から命令を選
択するものである。命令セレクト制御部7は、同様に命
令並列判定回路4の指示に基づき、命令セレクタ2の選
択動作を制御するものである。
【0019】8はセレクタ6で選択された命令を解読す
るデコードストレージ、9は該命令解読結果を保持する
デコードデータレジスタである。10は、レジスタ9の
内容に従ってM、AおよびLステージの制御を行うステ
ージ制御部である。
るデコードストレージ、9は該命令解読結果を保持する
デコードデータレジスタである。10は、レジスタ9の
内容に従ってM、AおよびLステージの制御を行うステ
ージ制御部である。
【0020】11は汎用目的レジスタ(GPR)であ
り、本実施例ではそれぞれ4バイトのデータを格納する
レジスタが16個で構成される。12は論理アドレスを
算出するアドレス演算器、13は算出された論理アドレ
スを保持する論理アドレスレジスタ、14は論理アドレ
スを実アドレスに対応付けるTLB、15は実アドレス
を保持する実アドレスレジスタである。16は主記憶
(メインメモリ)の一部の写しを保持するバッファメモ
リ(キャッシュメモリ)であり、実アドレスレジスタ1
5によりアクセスされるものである。
り、本実施例ではそれぞれ4バイトのデータを格納する
レジスタが16個で構成される。12は論理アドレスを
算出するアドレス演算器、13は算出された論理アドレ
スを保持する論理アドレスレジスタ、14は論理アドレ
スを実アドレスに対応付けるTLB、15は実アドレス
を保持する実アドレスレジスタである。16は主記憶
(メインメモリ)の一部の写しを保持するバッファメモ
リ(キャッシュメモリ)であり、実アドレスレジスタ1
5によりアクセスされるものである。
【0021】17はセレクタ5で選択された命令を、M
ステージに遅延させて保持する命令レジスタ、18はA
ステージに遅延させた命令を保持する命令レジスタ、1
9はLステージに遅延させた命令を保持する命令レジス
タである。20は命令レジスタ18の命令コードにより
起動するマイクロプログラムのアドレスを保持するマイ
クロアドレスレジスタ、21はマイクロプログラムを格
納し、マイクロアドレスレジスタ20によりアクセスさ
れるコントロールストレージ、22はコントロールスト
レージ21から読み出されたマイクロプログラムを保持
するマイクロデータレジスタ、23はこのレジスタ22
の内容をデコードするデコーダである。
ステージに遅延させて保持する命令レジスタ、18はA
ステージに遅延させた命令を保持する命令レジスタ、1
9はLステージに遅延させた命令を保持する命令レジス
タである。20は命令レジスタ18の命令コードにより
起動するマイクロプログラムのアドレスを保持するマイ
クロアドレスレジスタ、21はマイクロプログラムを格
納し、マイクロアドレスレジスタ20によりアクセスさ
れるコントロールストレージ、22はコントロールスト
レージ21から読み出されたマイクロプログラムを保持
するマイクロデータレジスタ、23はこのレジスタ22
の内容をデコードするデコーダである。
【0022】24および25はそれぞれ演算用のデータ
が入力される入力レジスタである。26はレジスタ2
4,25の内容を加算、減算等する演算器であり、演算
動作はデコーダ23のデコード結果で指示される。27
は演算器26の出力レジスタである。
が入力される入力レジスタである。26はレジスタ2
4,25の内容を加算、減算等する演算器であり、演算
動作はデコーダ23のデコード結果で指示される。27
は演算器26の出力レジスタである。
【0023】以下に、図1の情報処理装置における命令
並列実行時のパイプライン処理動作について説明する。
並列実行時のパイプライン処理動作について説明する。
【0024】命令バッファ1に6バイト以上の命令が保
持されている場合、命令バッファ1からセレクタ2によ
り6バイト読み出され、命令レジスタ3に格納される。
命令並列判定回路4は、命令レジスタ3に格納された命
令の個数および種別等を判別し、6バイトが2つの命令
からなり、且つ、それらがメモリをアクセスせず演算器
を使用する命令(2バイト命令)とメモリをアクセスし
演算器を使用しない命令(4バイト命令)のペアであ
り、且つ、2命令間でGPR11の競合がないと判定し
た場合には、制御線40によりセレクタ5に対しては、
2つの命令のうちのメモリをアクセスせず演算器を使用
する命令を選択することを指示し、また、制御線41に
よりセレクタ6に対しては、メモリをアクセスし演算器
を使用しない命令を選択することを指示する。また、命
令並列判定回路4は、命令セレクト制御部7に対して次
の命令の解読の為に6バイト先の命令切り出しを行うこ
とを指示する。
持されている場合、命令バッファ1からセレクタ2によ
り6バイト読み出され、命令レジスタ3に格納される。
命令並列判定回路4は、命令レジスタ3に格納された命
令の個数および種別等を判別し、6バイトが2つの命令
からなり、且つ、それらがメモリをアクセスせず演算器
を使用する命令(2バイト命令)とメモリをアクセスし
演算器を使用しない命令(4バイト命令)のペアであ
り、且つ、2命令間でGPR11の競合がないと判定し
た場合には、制御線40によりセレクタ5に対しては、
2つの命令のうちのメモリをアクセスせず演算器を使用
する命令を選択することを指示し、また、制御線41に
よりセレクタ6に対しては、メモリをアクセスし演算器
を使用しない命令を選択することを指示する。また、命
令並列判定回路4は、命令セレクト制御部7に対して次
の命令の解読の為に6バイト先の命令切り出しを行うこ
とを指示する。
【0025】命令並列判定回路4の指示により、セレク
タ5は命令レジスタ3からメモリをアクセスせずに演算
器を使用する2バイト命令を選択し、セレクタ6は命令
レジスタ3からメモリをアクセスし演算器を使用しない
4バイト命令を選択する。この2つの命令が、次のよう
にして同時に並行して実行される。
タ5は命令レジスタ3からメモリをアクセスせずに演算
器を使用する2バイト命令を選択し、セレクタ6は命令
レジスタ3からメモリをアクセスし演算器を使用しない
4バイト命令を選択する。この2つの命令が、次のよう
にして同時に並行して実行される。
【0026】セレクタ6により選択された命令(4バイ
ト命令)は、Dステージにおいて、該命令のOPフィー
ルドによりデコードストレージ8をアクセスし、デコー
ドデータをレジスタ9に読み出す。このデコードデータ
レジスタ9の内容により、ステージ制御部10でDサイ
クル以降のMステージ、Aステージ、およびLステージ
の制御を行う。即ち、Mステージにおいて、セレクタ6
により選択された命令のB2フィールドおよびX2フィ
ールドの値によりGPR11をアクセスして、ベースア
ドレスおよびインデックスアドレスを読み出し、これら
とセレクタ6により選択された命令のD2フィールドの
値をアドレス演算器12で加算して論理アドレスを求
め、論理アドレスレジスタ13に格納する。Aステージ
において、論理アドレスレジスタ13の論理アドレスに
よりTLB14をアクセスして実アドレスを得、実アド
レスレジスタ15に格納する。Lステージにおいて、セ
レクタ6により選択された命令がロード命令の場合は実
アドレスレジスタ15の実アドレスによりバッファメモ
リ16からデータを読み出し、命令のR1フィールドで
指定されるGPR11に格納し、また、セレクタ6によ
り選択された命令がストア命令の場合は、命令のR1フ
ィールドでGPR11からデータを読み出し、実アドレ
スレジスタ15の実アドレスによりバッファメモリ16
に格納する。EおよびWステージでは何も実行しない。
ト命令)は、Dステージにおいて、該命令のOPフィー
ルドによりデコードストレージ8をアクセスし、デコー
ドデータをレジスタ9に読み出す。このデコードデータ
レジスタ9の内容により、ステージ制御部10でDサイ
クル以降のMステージ、Aステージ、およびLステージ
の制御を行う。即ち、Mステージにおいて、セレクタ6
により選択された命令のB2フィールドおよびX2フィ
ールドの値によりGPR11をアクセスして、ベースア
ドレスおよびインデックスアドレスを読み出し、これら
とセレクタ6により選択された命令のD2フィールドの
値をアドレス演算器12で加算して論理アドレスを求
め、論理アドレスレジスタ13に格納する。Aステージ
において、論理アドレスレジスタ13の論理アドレスに
よりTLB14をアクセスして実アドレスを得、実アド
レスレジスタ15に格納する。Lステージにおいて、セ
レクタ6により選択された命令がロード命令の場合は実
アドレスレジスタ15の実アドレスによりバッファメモ
リ16からデータを読み出し、命令のR1フィールドで
指定されるGPR11に格納し、また、セレクタ6によ
り選択された命令がストア命令の場合は、命令のR1フ
ィールドでGPR11からデータを読み出し、実アドレ
スレジスタ15の実アドレスによりバッファメモリ16
に格納する。EおよびWステージでは何も実行しない。
【0027】一方、セレクタ5により選択された命令
(2バイト命令)は、Dステージにおいて、命令レジス
タ17に格納される。Mステージにおいて、該命令は命
令レジスタ17から命令レジスタ18に転送される。A
ステージにおいて、該命令は命令レジスタ18から命令
レジスタ19に転送されると共に、命令レジスタ18の
命令コード(OP)から求まるマイクロプログラム先頭
アドレスがマイクロアドレスレジスタ20に格納され
る。Lステージにおいて、マイクロアドレスレジスタ2
0のマイクロアドレスによりコントロールストレージ2
1から読み出された内容がマイクロデータレジスタ22
に格納される。また、命令レジスタ19のR1フィール
ドおよびR2フィールドの値によりGPR11をアクセ
スして、それぞれのデータを読み出し、レジスタ24お
よび25に格納する。Eステージにおいて、レジスタ2
4および25のデータを用いて演算器26により演算
し、演算結果をレジスタ27に格納する。演算器26の
制御は、マイクロデータレジスタ22の内容をデコーダ
23でデコードした結果により行われる。Wステージに
おいて、レジスタ27のデータを命令のR1フィールド
で指定されるGPR11に格納する。
(2バイト命令)は、Dステージにおいて、命令レジス
タ17に格納される。Mステージにおいて、該命令は命
令レジスタ17から命令レジスタ18に転送される。A
ステージにおいて、該命令は命令レジスタ18から命令
レジスタ19に転送されると共に、命令レジスタ18の
命令コード(OP)から求まるマイクロプログラム先頭
アドレスがマイクロアドレスレジスタ20に格納され
る。Lステージにおいて、マイクロアドレスレジスタ2
0のマイクロアドレスによりコントロールストレージ2
1から読み出された内容がマイクロデータレジスタ22
に格納される。また、命令レジスタ19のR1フィール
ドおよびR2フィールドの値によりGPR11をアクセ
スして、それぞれのデータを読み出し、レジスタ24お
よび25に格納する。Eステージにおいて、レジスタ2
4および25のデータを用いて演算器26により演算
し、演算結果をレジスタ27に格納する。演算器26の
制御は、マイクロデータレジスタ22の内容をデコーダ
23でデコードした結果により行われる。Wステージに
おいて、レジスタ27のデータを命令のR1フィールド
で指定されるGPR11に格納する。
【0028】なお、命令レジスタ3に切り出された2つ
の命令が、メモリをアクセスせず演算器を使用する命令
とメモリをアクセスし演算器を使用しない命令とのペア
でない場合、あるいは、命令レジスタ3に1命令しか入
っていない場合、命令の並列実行を行わず、1命令ずつ
実行する。これは、命令並列判定回路4から制御線4
0、41を通し、命令レジスタ3の先頭から選択するよ
うにセレクタ5や6を制御し、また、命令セレクト制御
部7により次の命令の解読の為に1命令先の命令切り出
しを行うようにセレクタ2を制御することにより実現す
る。
の命令が、メモリをアクセスせず演算器を使用する命令
とメモリをアクセスし演算器を使用しない命令とのペア
でない場合、あるいは、命令レジスタ3に1命令しか入
っていない場合、命令の並列実行を行わず、1命令ずつ
実行する。これは、命令並列判定回路4から制御線4
0、41を通し、命令レジスタ3の先頭から選択するよ
うにセレクタ5や6を制御し、また、命令セレクト制御
部7により次の命令の解読の為に1命令先の命令切り出
しを行うようにセレクタ2を制御することにより実現す
る。
【0029】次に、図3乃至図7により命令並列判定回
路4とセレクタ5,6について詳述する。
路4とセレクタ5,6について詳述する。
【0030】図3は、命令レジスタ3に、メモリをアク
セスせず演算器を使用する2バイト命令とメモリをアク
セスし演算器を使用しない4バイト命令の順序で格納さ
れている場合のビットフォーマットである。図4は図3
とは逆に、命令レジスタ3に、メモリをアクセスし演算
器を使用しない4バイト命令とメモリをアクセスせず演
算器を使用する2バイト命令の順序で格納されている場
合のビットフォーマットである。
セスせず演算器を使用する2バイト命令とメモリをアク
セスし演算器を使用しない4バイト命令の順序で格納さ
れている場合のビットフォーマットである。図4は図3
とは逆に、命令レジスタ3に、メモリをアクセスし演算
器を使用しない4バイト命令とメモリをアクセスせず演
算器を使用する2バイト命令の順序で格納されている場
合のビットフォーマットである。
【0031】図5は、命令並列判定回路4の詳細図であ
り、メモリをアクセスし演算器を使用しない4バイト命
令のロード命令(L)およびストア命令(ST)を識別
する判定回路42および44、メモリをアクセスせず演
算器を使用する2バイト命令の内、1サイクル命令(R
R)を識別する判定回路43および45、GPR11の
競合条件を識別する判定回路46、47および48、イ
ンバータ49、2入力NOR回路50、3入力AND回
路51および52からなる。
り、メモリをアクセスし演算器を使用しない4バイト命
令のロード命令(L)およびストア命令(ST)を識別
する判定回路42および44、メモリをアクセスせず演
算器を使用する2バイト命令の内、1サイクル命令(R
R)を識別する判定回路43および45、GPR11の
競合条件を識別する判定回路46、47および48、イ
ンバータ49、2入力NOR回路50、3入力AND回
路51および52からなる。
【0032】図5において、命令レジスタ3が図3に示
したビットフォーマットの場合は、判定回路43が成立
すると共に、判定回路44が成立し、両命令でGPR1
1の競合がないとすると、一致判定回路47および48
が不成立となるため、セレクタ6の制御線41が“1”
となる。また、判定回路42および45が不成立となる
ため、セレクタ5の制御線40は“0”となる。一方、
命令レジスタ3が図4に示したビットフォーマットの場
合は、判定回路42が成立すると共に、判定回路45が
成立し、両命令でGPR11の競合がないとすると、一
致判定回路46が不成立となるため、セレクタ5の制御
線40が“1”となる。また、判定回路43および44
が不成立となるため、セレクタ6の制御線41は“0”
となる。
したビットフォーマットの場合は、判定回路43が成立
すると共に、判定回路44が成立し、両命令でGPR1
1の競合がないとすると、一致判定回路47および48
が不成立となるため、セレクタ6の制御線41が“1”
となる。また、判定回路42および45が不成立となる
ため、セレクタ5の制御線40は“0”となる。一方、
命令レジスタ3が図4に示したビットフォーマットの場
合は、判定回路42が成立すると共に、判定回路45が
成立し、両命令でGPR11の競合がないとすると、一
致判定回路46が不成立となるため、セレクタ5の制御
線40が“1”となる。また、判定回路43および44
が不成立となるため、セレクタ6の制御線41は“0”
となる。
【0033】図6はセレクタ5の動作を説明する図であ
る。図6において、制御線40が“0”の場合は命令レ
ジスタ3のビット0〜15が選択され(図3のケー
ス)、制御線40が“1”の場合は命令レジスタ3のビ
ット32〜47が選択される(図4のケース)。これに
より、セレクタ5は並列命令実行時にはメモリをアクセ
スせず演算器を使用する命令を選択する。
る。図6において、制御線40が“0”の場合は命令レ
ジスタ3のビット0〜15が選択され(図3のケー
ス)、制御線40が“1”の場合は命令レジスタ3のビ
ット32〜47が選択される(図4のケース)。これに
より、セレクタ5は並列命令実行時にはメモリをアクセ
スせず演算器を使用する命令を選択する。
【0034】図7はセレクタ6の動作を説明する図であ
る。図7において、制御線41が“0”の場合は命令レ
ジスタ3のビット0〜31が選択され(図4のケー
ス)、制御線41が“1”の場合は命令レジスタ3のビ
ット16〜47が選択される(図3のケース)。これに
より、セレクタ6は並列命令実行時にはメモリをアクセ
スし演算器を使用しない命令を選択する。
る。図7において、制御線41が“0”の場合は命令レ
ジスタ3のビット0〜31が選択され(図4のケー
ス)、制御線41が“1”の場合は命令レジスタ3のビ
ット16〜47が選択される(図3のケース)。これに
より、セレクタ6は並列命令実行時にはメモリをアクセ
スし演算器を使用しない命令を選択する。
【0035】図10および図11に、本発明によるパイ
プライン処理の一例を示す。
プライン処理の一例を示す。
【0036】図10は、命令レジスタ3が図3に示した
ビットフォーマットの場合に対応し、命令2がメモリを
アクセスせず演算器を使用する2バイト命令、命令3が
メモリをアクセスし演算器を使用しない4バイト命令で
ある。命令2と命令3はDステージから同時に動作を開
始する。命令2は、MおよびAステージでは命令レジス
タ18,19と移動するだけで何も実行せず、Lステー
ジでGPR11からデータを読み出してレジスタ24,
25に格納し、Eステージで演算器26により演算して
結果をレジスタ27に格納し、Wステージでレジスタ2
7のデータをGPR11に格納する。一方、命令3は、
MステージでGPR11よりベースアドレスとインデッ
クスアドレスを読み出し、アドレス演算器12により論
理アドレスを求めて論理アドレスレジスタ13に格納
し、AステージでTLB14より実アドレスを得て実ア
ドレスレジスタ15に格納し、Lステージにおいて、命
令3がロード命令の場合は、実アドレスレジスタ15の
実アドレスでバッファメモリ16からデータを読み出し
てGPR11に格納し、命令3がストア命令の場合は、
GPR11からデータを読み出してバッファメモリ16
に格納し、EおよびWステージでは何も実行しない。な
お、Lステージにおいて、命令2と命令3でGPR11
を同時にアクセスするが、同一レジスタを使用しないこ
とが命令並列判定回路4で判定されているため、何ら支
障がない。
ビットフォーマットの場合に対応し、命令2がメモリを
アクセスせず演算器を使用する2バイト命令、命令3が
メモリをアクセスし演算器を使用しない4バイト命令で
ある。命令2と命令3はDステージから同時に動作を開
始する。命令2は、MおよびAステージでは命令レジス
タ18,19と移動するだけで何も実行せず、Lステー
ジでGPR11からデータを読み出してレジスタ24,
25に格納し、Eステージで演算器26により演算して
結果をレジスタ27に格納し、Wステージでレジスタ2
7のデータをGPR11に格納する。一方、命令3は、
MステージでGPR11よりベースアドレスとインデッ
クスアドレスを読み出し、アドレス演算器12により論
理アドレスを求めて論理アドレスレジスタ13に格納
し、AステージでTLB14より実アドレスを得て実ア
ドレスレジスタ15に格納し、Lステージにおいて、命
令3がロード命令の場合は、実アドレスレジスタ15の
実アドレスでバッファメモリ16からデータを読み出し
てGPR11に格納し、命令3がストア命令の場合は、
GPR11からデータを読み出してバッファメモリ16
に格納し、EおよびWステージでは何も実行しない。な
お、Lステージにおいて、命令2と命令3でGPR11
を同時にアクセスするが、同一レジスタを使用しないこ
とが命令並列判定回路4で判定されているため、何ら支
障がない。
【0037】図11は、命令レジスタ3が図4に示した
ビットフォーマットの場合に対応し、命令2がメモリを
アクセスし演算器を使用しない4バイト命令、命令3が
メモリをアクセスせず演算器を使用する2バイト命令で
ある。図11において、命令2、命令3をそれぞれ図1
0の命令3、命令2に置き換えれば、動作は図10とま
ったく同様である。
ビットフォーマットの場合に対応し、命令2がメモリを
アクセスし演算器を使用しない4バイト命令、命令3が
メモリをアクセスせず演算器を使用する2バイト命令で
ある。図11において、命令2、命令3をそれぞれ図1
0の命令3、命令2に置き換えれば、動作は図10とま
ったく同様である。
【0038】図10および図11のように、メモリをア
クセスし演算器を使用しない命令を、他のメモリをアク
セスせず演算器を使用する命令と同時に並行して実行す
ることにより、メモリをアクセスし演算器を使用しない
命令の実行サイクルを見かけ上ゼロにすることができ
る。このため、命令の処理が高速化する。
クセスし演算器を使用しない命令を、他のメモリをアク
セスせず演算器を使用する命令と同時に並行して実行す
ることにより、メモリをアクセスし演算器を使用しない
命令の実行サイクルを見かけ上ゼロにすることができ
る。このため、命令の処理が高速化する。
【0039】以上の実施例の説明では、パイプライン処
理のステージは、命令の解読ステージD、オペランド・
アドレスの計算ステージM、オペランド・アドレスの変
換ステージA、オペランド・データの読み出しステージ
L、オペランド・データの演算ステージE、演算結果の
格納ステージWの6ステージから成るとしたが、本発明
はこれに限る必要はない。
理のステージは、命令の解読ステージD、オペランド・
アドレスの計算ステージM、オペランド・アドレスの変
換ステージA、オペランド・データの読み出しステージ
L、オペランド・データの演算ステージE、演算結果の
格納ステージWの6ステージから成るとしたが、本発明
はこれに限る必要はない。
【0040】例えば、パイプラインのステージがD,
M,A,E,Wの5ステージから成る場合は、2命令の
並列実行では、Dステージで2命令の解読を行い、Mス
テージでメモリをアクセスする命令のオペランド・アド
レス計算を行い、Aステージで同じくメモリをアクセス
する命令のオペランド・アドレスを論理アドレスから実
アドレスに変換し、Eステージでメモリをアクセスする
命令のメモリ・アクセスを行うと共に演算器を使用する
命令の演算を行い(資源の競合はないとする)、Wステ
ージで演算器を使用する命令の演算結果の格納を行うよ
うにすればよい。
M,A,E,Wの5ステージから成る場合は、2命令の
並列実行では、Dステージで2命令の解読を行い、Mス
テージでメモリをアクセスする命令のオペランド・アド
レス計算を行い、Aステージで同じくメモリをアクセス
する命令のオペランド・アドレスを論理アドレスから実
アドレスに変換し、Eステージでメモリをアクセスする
命令のメモリ・アクセスを行うと共に演算器を使用する
命令の演算を行い(資源の競合はないとする)、Wステ
ージで演算器を使用する命令の演算結果の格納を行うよ
うにすればよい。
【0041】また、パイプラインのステージがD,M,
E,Wの4ステージから成る場合は、2命令の並列実行
では、Dステージで2命令の解読を行い、Mステージで
メモリをアクセスする命令のオペランド・アドレス計算
を行い、Eステージでメモリをアクセスする命令のメモ
リ・アクセスを行うと共に演算器を使用する命令の演算
を行い、Wステージで演算器を使用する命令の演算結果
の格納を行うようすればよい。
E,Wの4ステージから成る場合は、2命令の並列実行
では、Dステージで2命令の解読を行い、Mステージで
メモリをアクセスする命令のオペランド・アドレス計算
を行い、Eステージでメモリをアクセスする命令のメモ
リ・アクセスを行うと共に演算器を使用する命令の演算
を行い、Wステージで演算器を使用する命令の演算結果
の格納を行うようすればよい。
【0042】さらに、パイプラインのステージがD,
E,Wの3ステージから成る場合は、2命令の並列実行
では、Dステージで2命令の解読を行い、Eステージで
メモリをアクセスする命令のオペランド・アドレス計算
を行うと共に演算器を使用する命令の演算を行い、Wス
テージでメモリをアクセスする命令のメモリ・アクセス
を行うと共に演算器を使用する命令の演算結果の格納を
行うようにすればよい。
E,Wの3ステージから成る場合は、2命令の並列実行
では、Dステージで2命令の解読を行い、Eステージで
メモリをアクセスする命令のオペランド・アドレス計算
を行うと共に演算器を使用する命令の演算を行い、Wス
テージでメモリをアクセスする命令のメモリ・アクセス
を行うと共に演算器を使用する命令の演算結果の格納を
行うようにすればよい。
【0043】
【発明の効果】以上説明したように、本発明によれば、
メモリをアクセスし演算器を使用しない命令とメモリを
アクセスせず演算器を使用する命令など、2命令間で資
源の競合が発生しない場合、該2命令を同時に完全並列
に実行することが可能になり、パイプライン制御方式の
情報処理装置における命令の実行がさらに高速化され
る。
メモリをアクセスし演算器を使用しない命令とメモリを
アクセスせず演算器を使用する命令など、2命令間で資
源の競合が発生しない場合、該2命令を同時に完全並列
に実行することが可能になり、パイプライン制御方式の
情報処理装置における命令の実行がさらに高速化され
る。
【図面の簡単な説明】
【図1】本発明による情報処理装置の一実施例を示すブ
ロック図である。
ロック図である。
【図2】2バイト命令、4バイト命令、6バイト命令の
形式を示す図である。
形式を示す図である。
【図3】図1の命令レジスタ3に並列動作できる2命令
が格納されているビットフォーマットの一例を示す図で
ある。
が格納されているビットフォーマットの一例を示す図で
ある。
【図4】図1の命令レジスタ3に並列動作できる2命令
が格納されているビットフォーマットの他の一例を示す
図である。
が格納されているビットフォーマットの他の一例を示す
図である。
【図5】図1の命令並列判定回路4の詳細構成を示す図
である。
である。
【図6】図1のセレクタ5の詳細構成を示す図である。
【図7】図1のセレクタ6の詳細構成を示す図である。
【図8】従来のパイプライン処理の一例を示す図であ
る。
る。
【図9】従来のパイプライン処理の他の一例を示す図で
ある。
ある。
【図10】本発明によるパイプライン処理の一例を示す
図である。
図である。
【図11】本発明によるパイプライン処理の他の一例を
示す図である。
示す図である。
1 命令バッファ 2 命令セレクタ 3 命令レジスタ 4 命令並列判定回路 5 セレクタ 6 セレクタ 7 命令セレクト制御部 8 デコードストレージ 9 デコードデータレジスタ 10 ステージ制御部 11 汎用目的レジスタ 16 バッファメモリ 20 マイクロアドレスレジスタ 21 コントロールストレージ 22 マイクロデータレジスタ 23 デコーダ 26 演算器
Claims (2)
- 【請求項1】 命令の処理を複数の独立したステージに
分け、複数の命令の異なる各ステージの処理を並列に実
行するパイプライン制御方式の情報処理装置において、 メモリから先読みした命令列を格納する命令バッファ
と、 前記命令バッファから1命令あるいは2命令を切り出す
セレクタと、 前記命令バッファから切り出された1命令あるいは2命
令を格納する命令レジスタと、 前記命令レジスタのビットフォーマットを判定して、前
記命令レジスタに2命令が格納され、該2命令間で資源
の競合が発生しない場合、該2命令のパイプライン処理
を同時に起動する命令並列判定手段と、を有することを
特徴とする情報処理装置。 - 【請求項2】 前記命令並列判定手段は、前記命令レジ
スタに2命令が格納され、一方の命令がメモリをアクセ
スし演算器を使用しない命令で、他方の命令が演算器を
使用しメモリをアクセスしない命令の場合、該2命令の
パイプライン処理を同時に起動することを特徴とする請
求項1記載の情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12370693A JPH06332701A (ja) | 1993-05-26 | 1993-05-26 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12370693A JPH06332701A (ja) | 1993-05-26 | 1993-05-26 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06332701A true JPH06332701A (ja) | 1994-12-02 |
Family
ID=14867337
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12370693A Pending JPH06332701A (ja) | 1993-05-26 | 1993-05-26 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06332701A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006134693A1 (ja) * | 2005-06-15 | 2006-12-21 | Matsushita Electric Industrial Co., Ltd. | プロセッサ |
JP2010518472A (ja) * | 2007-02-06 | 2010-05-27 | インターナショナル・ビジネス・マシーンズ・コーポレーション | プロセッサ・システムにおいて命令レベルでのリソース割り当ての識別を可能にする方法および装置 |
-
1993
- 1993-05-26 JP JP12370693A patent/JPH06332701A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006134693A1 (ja) * | 2005-06-15 | 2006-12-21 | Matsushita Electric Industrial Co., Ltd. | プロセッサ |
JPWO2006134693A1 (ja) * | 2005-06-15 | 2009-01-08 | 松下電器産業株式会社 | プロセッサ |
US7953959B2 (en) | 2005-06-15 | 2011-05-31 | Panasonic Corporation | Processor |
JP2010518472A (ja) * | 2007-02-06 | 2010-05-27 | インターナショナル・ビジネス・マシーンズ・コーポレーション | プロセッサ・システムにおいて命令レベルでのリソース割り当ての識別を可能にする方法および装置 |
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