JPH06332701A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 パイプライン制御方式の情報処理装置におけ
る命令の実行の更に高速化を図る。 【構成】 命令バッファ１はメモリから先読みした命令
列を格納している。命令セレクト制御部７の制御下で、
命令バッファ１から１命令あるいは２命令がセレクタ２
を介して命令レジスタ３に切り出される。命令並列判定
回路４は、命令レジスタ３のビットフォーマットを判定
し、該命令レジスタに２命令が存在し、且つ、該２命令
間で資源の競合が発生しない場合、該２命令をセレクタ
５および６を介して同時に出力する。例えば、セレクタ
５から出力される命令は演算器２６を使用しバッファメ
モリ１６をアクセスしない命令であり、一方、セレクタ
６から出力される命令はバッファメモリ１６をアクセス
し演算器２６を使用しない命令であり、それぞれ並列に
実行される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パイプライン制御方式
の情報処理装置に係り、特に、演算器を使用する命令と
メモリをアクセスする命令とを同時に並列に実行する情
報処理装置に関するものである。

【０００２】

【従来の技術】情報処理装置の命令語は、一般に２バイ
ト、４バイト、６バイトに大別される。図２は各命令語
の形式を示したもので、数字はビット位置を表わしてい
る。

【０００３】２バイト命令は、主に汎用目的レジスタ
（以下ＧＰＲと略す）間の演算を行うものである。ＧＰ
Ｒとしては、一般に４バイトのデータを格納するレジス
タが１６個有り、これを０〜１５の番号で指定する。命
令語のビット０〜７は加算、減算等のオペレーション
（ＯＰ）を表す命令コードである。ビット８〜１１、ビ
ット１２〜１５はそれぞれ４ビットからなり、ＧＰＲの
番号を指定するフィールドである。例えば、加算命令で
は、Ｒ１フィールドで指定したＧＰＲの内容４バイト
（第１オペランドデータ）とＲ２フィールドで指定した
ＧＰＲの内容４バイト（第２オペランドデータ）とを加
算して、結果をＲ１フィールドで指定したＧＰＲに格納
することを意味する。

【０００４】４バイト命令は、主にメモリとＧＰＲとの
間のデータの演算および転送を行うものである。この場
合、命令語のビット１２〜１５のＸ２フィールドで指定
したＧＰＲの内容４バイト（インデックスアドレス）と
ビット１６〜１９のＢ２フィールドで指定したＧＰＲの
内容４バイト（ベースアドレス）とビット２０〜３１の
Ｄ２フィールドの値の３つのデータとを加算したものが
メモリ上のアドレス（オペランドアドレス）となる。ビ
ット０〜７、ビット８〜１１の意味は、２バイト命令と
同様である。例えば、ロード命令では、Ｘ２とＢ２とＤ
２で指定したメモリ上の該当アドレスのデータ（オペラ
ンドデータ）をＲ１フィールドで指定したＧＰＲに転送
し、ストア命令では、Ｒ１フィールドで指定したＧＰＲ
のデータ（オペランドデータ）をＸ２とＢ２とＤ２で指
定したメモリ上の該当アドレスに転送し、加算命令で
は、Ｒ１フィールドで指定したＧＰＲの内容４バイト
（第１オペランドデータ）とＸ２とＢ２とＤ２で指定し
たメモリ上の該当アドレスのデータ４バイト（第２オペ
ランドデータ）とを加算して、結果をＲ１フィールドで
指定したＧＰＲに格納することを意味する。

【０００５】６バイト命令は主にメモリ間のデータの演
算および転送を行うものである。この場合、ビット１６
〜１９のＢ１フィールドで指定したＧＰＲの内容４バイ
トとビット２０〜３１のＤ１フィールドの値とを加算し
たものがメモリ上の一方のアドレス（第１オペランドア
ドレス）となり、ビット３２〜３５のＢ２フィールドで
指定したＧＰＲの内容４バイトとビット３６〜４７のＤ
２フィールドの値とを加算したものがメモリ上の他方の
アドレス（第２オペランドアドレス）となる。ビット０
〜７の意味は２バイト命令や４バイト命令と同様であ
る。ビット８〜１１のＬ１フィールド、ビット１２〜１
５のＬ２フィールドは、それぞれ第１オペランドと第２
オペランドのバイト数を指定するものである。なお、こ
の６バイト命令は、本発明の命令並列実行の対象外であ
る為、詳細な説明は省略する。

【０００６】一方、情報処理装置において、命令処理の
実行を高速化する手法としてパイプライン制御方式があ
る。このパイプライン制御方式は、１命令の処理を複数
の独立したステージに分けて行い、複数の命令の異なる
各ステージの処理を重ねてパイプライン的に同時に実行
することで、実効的な１命令の実行処理時間を短縮する
制御方式である。

【０００７】従来、この種のパイプライン制御方式の情
報処理装置では、命令の種類に関係なく、すべての命令
について一義的にピッチ（サイクル）をずらして各ステ
ージを実行していた。

【０００８】図８および図９に、このようなパイプライ
ン処理の一例を示す。この例では、１つの命令の処理
は、Ｄ、Ｍ、Ａ、Ｌ、ＥおよびＷの６つのステージに分
割されている。ここに、Ｄは命令の解読ステージ、Ｍは
オペランドの論理アドレスを求める為のアドレス計算ス
テージ、Ａは計算されたオペランドの論理アドレスを実
アドレスへ変換するアドレス変換ステージ、Ｌはバッフ
ァメモリやメインメモリからオペランドデータを読み出
す読み出しステージ、Ｅは得られたオペランドデータを
用いて演算を行う演算ステージ、Ｗは演算結果をレジス
タ等へ書き込む格納ステージである。図８の例では、こ
れらのステージが１サイクルピッチで実行され、実効的
に各命令は１サイクルで処理される。但し、図９におけ
る命令３のように、演算に３サイクル要する命令ではＥ
ステージが３サイクルに伸び、その分後続の命令４のＭ
ステージ起動を遅らせている。なお、この種のパイプラ
イン処理については、例えば特開平２−４８７３３号公
報に記載されている。

【０００９】また、パイプライン制御方式の特殊なもの
としては、資源の競合が発生した場合のパイプラインの
乱れを回避する為、命令列の実行順序を変えるパイプラ
イン制御方式も用いられている。この種のパイプライン
制御方式を用いる情報処理装置は、例えば、特開昭６１
−１６３３５号公報に記載されている。

【００１０】

【発明が解決しようとする課題】従来技術では、先行命
令と後行命令のパイプライン処理を同時に起動すること
に配慮されておらず、すべての命令に一義的にピッチを
ずらして各ステージを割り当てているため、命令の種類
によっては無駄なサイクルが発生し、パイプライン制御
の利点が十二分に発揮できない問題があった。

【００１１】例えば、図８では、すべての命令が６つの
ステージで実行される為、２バイト命令においては、Ｍ
およびＡステージではなにも実行せず、ＬステージでＧ
ＰＲからオペランドデータを読み出し、また、４バイト
命令のロード命令においては、Ｌステージでバッファメ
モリから読み出したオペランドデータをＧＰＲへ格納
し、ＥおよびＷステージではなにも実行せず、４バイト
命令のストア命令においては、ＡステージでＧＰＲから
オペランドデータを読み出し、Ｌステージで読み出した
オペランドデータをバッファメモリへ格納し、Ｅおよび
Ｗステージではなにも実行せず、というようになにも実
行しない無駄なサイクルが発生する。

【００１２】本発明の目的は、パイプライン制御方式の
情報処理装置において、メモリをアクセスせず演算器を
使用する２バイト命令とメモリをアクセスし演算器を使
用しない４バイト命令のロードやストア命令のように、
命令の種類によって先行命令と後行命令の処理を同時に
起動して並列実行し、命令の処理の高速化を図ることに
ある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明は、命令の処理を複数の独立したス
テージに分け、複数の命令の異なる各ステージの処理を
並列に実行するパイプライン制御方式の情報処理装置に
おいて、メモリから先読みした命令列を格納する命令バ
ッファと、前記命令バッファから１命令あるいは２命令
を切り出すセレクタと、前記命令バッファから切り出さ
れた１命令あるいは２命令を格納する命令レジスタと、
前記命令レジスタのビットフォーマットを判定して、前
記命令レジスタに２命令が格納され、該２命令間で資源
の競合が発生しない場合、該２命令のパイプライン処理
を同時に起動する命令並列判定手段を設けたことを特徴
とするものである。

【００１４】また、請求項２の発明は、前記命令並列判
定手段は、前記命令レジスタに２命令が格納され、一方
の命令がメモリをアクセスし演算器を使用しない命令
で、他方の命令が演算器を使用しメモリをアクセスしな
い命令の場合、該２命令のパイプライン処理を同時に起
動するようにしたことである。

【００１５】

【作用】命令レジスタを６バイト長とすると、６バイト
命令は１命令しか格納できないが、あい前後する２バイ
ト命令と４バイト命令の２命令を同時に格納できる。こ
の命令レジスタに格納される２命令間で資源の競合が発
生しない場合、該２命令の並列実行を起動することによ
り、メモリをアクセスし演算器を使用しない命令、例え
ば、４バイト命令のロード命令およびストア命令と、演
算器を使用しメモリをアクセスしない命令、例えば、２
バイト命令の加算命令などとのパイプライン処理を同時
に並列に実行できる。これにより、メモリをアクセスし
演算器を使用しない命令で無駄になっているＥおよびＷ
ステージ、演算器を使用しメモリをアクセスしない命令
で無駄になっているＭ、ＡおよびＬステージを有効に利
用できる。

【００１６】

【実施例】以下、本発明の一実施例を図面を用いて具体
的に説明する。

【００１７】図１は、本発明の一実施例を示す情報処理
装置のブロック図である。本実施例では、前述と同様
に、６つのステージＤ、Ｍ、Ａ、Ｌ、ＥおよびＷからな
るパイプライン制御方式を採用した装置を例として説明
する。

【００１８】図１において、１はバッファメモリやメイ
ンメモリ（図示せず）から先読みされた命令列を格納す
る命令バッファ、２は命令バッファ１から次に実行する
命令を選択する命令セレクタである。３はセレクタ２で
選択された命令を格納する命令レジスタで、本実施例で
は６バイトの長さを持ち、６バイト命令、あるいは２バ
イト命令と４バイト命令とを同時に格納できるとする。
４は命令レジスタ３に２命令が格納された場合、それら
の命令が並列実行可能かどうかを判定する命令並列判定
回路である。セレクタ５および６は、それぞれ命令並列
判定回路４の指示に基づき命令レジスタ３から命令を選
択するものである。命令セレクト制御部７は、同様に命
令並列判定回路４の指示に基づき、命令セレクタ２の選
択動作を制御するものである。

【００１９】８はセレクタ６で選択された命令を解読す
るデコードストレージ、９は該命令解読結果を保持する
デコードデータレジスタである。１０は、レジスタ９の
内容に従ってＭ、ＡおよびＬステージの制御を行うステ
ージ制御部である。

【００２０】１１は汎用目的レジスタ（ＧＰＲ）であ
り、本実施例ではそれぞれ４バイトのデータを格納する
レジスタが１６個で構成される。１２は論理アドレスを
算出するアドレス演算器、１３は算出された論理アドレ
スを保持する論理アドレスレジスタ、１４は論理アドレ
スを実アドレスに対応付けるＴＬＢ、１５は実アドレス
を保持する実アドレスレジスタである。１６は主記憶
（メインメモリ）の一部の写しを保持するバッファメモ
リ（キャッシュメモリ）であり、実アドレスレジスタ１
５によりアクセスされるものである。

【００２１】１７はセレクタ５で選択された命令を、Ｍ
ステージに遅延させて保持する命令レジスタ、１８はＡ
ステージに遅延させた命令を保持する命令レジスタ、１
９はＬステージに遅延させた命令を保持する命令レジス
タである。２０は命令レジスタ１８の命令コードにより
起動するマイクロプログラムのアドレスを保持するマイ
クロアドレスレジスタ、２１はマイクロプログラムを格
納し、マイクロアドレスレジスタ２０によりアクセスさ
れるコントロールストレージ、２２はコントロールスト
レージ２１から読み出されたマイクロプログラムを保持
するマイクロデータレジスタ、２３はこのレジスタ２２
の内容をデコードするデコーダである。

【００２２】２４および２５はそれぞれ演算用のデータ
が入力される入力レジスタである。２６はレジスタ２
４，２５の内容を加算、減算等する演算器であり、演算
動作はデコーダ２３のデコード結果で指示される。２７
は演算器２６の出力レジスタである。

【００２３】以下に、図１の情報処理装置における命令
並列実行時のパイプライン処理動作について説明する。

【００２４】命令バッファ１に６バイト以上の命令が保
持されている場合、命令バッファ１からセレクタ２によ
り６バイト読み出され、命令レジスタ３に格納される。
命令並列判定回路４は、命令レジスタ３に格納された命
令の個数および種別等を判別し、６バイトが２つの命令
からなり、且つ、それらがメモリをアクセスせず演算器
を使用する命令（２バイト命令）とメモリをアクセスし
演算器を使用しない命令（４バイト命令）のペアであ
り、且つ、２命令間でＧＰＲ１１の競合がないと判定し
た場合には、制御線４０によりセレクタ５に対しては、
２つの命令のうちのメモリをアクセスせず演算器を使用
する命令を選択することを指示し、また、制御線４１に
よりセレクタ６に対しては、メモリをアクセスし演算器
を使用しない命令を選択することを指示する。また、命
令並列判定回路４は、命令セレクト制御部７に対して次
の命令の解読の為に６バイト先の命令切り出しを行うこ
とを指示する。

【００２５】命令並列判定回路４の指示により、セレク
タ５は命令レジスタ３からメモリをアクセスせずに演算
器を使用する２バイト命令を選択し、セレクタ６は命令
レジスタ３からメモリをアクセスし演算器を使用しない
４バイト命令を選択する。この２つの命令が、次のよう
にして同時に並行して実行される。

【００２６】セレクタ６により選択された命令（４バイ
ト命令）は、Ｄステージにおいて、該命令のＯＰフィー
ルドによりデコードストレージ８をアクセスし、デコー
ドデータをレジスタ９に読み出す。このデコードデータ
レジスタ９の内容により、ステージ制御部１０でＤサイ
クル以降のＭステージ、Ａステージ、およびＬステージ
の制御を行う。即ち、Ｍステージにおいて、セレクタ６
により選択された命令のＢ２フィールドおよびＸ２フィ
ールドの値によりＧＰＲ１１をアクセスして、ベースア
ドレスおよびインデックスアドレスを読み出し、これら
とセレクタ６により選択された命令のＤ２フィールドの
値をアドレス演算器１２で加算して論理アドレスを求
め、論理アドレスレジスタ１３に格納する。Ａステージ
において、論理アドレスレジスタ１３の論理アドレスに
よりＴＬＢ１４をアクセスして実アドレスを得、実アド
レスレジスタ１５に格納する。Ｌステージにおいて、セ
レクタ６により選択された命令がロード命令の場合は実
アドレスレジスタ１５の実アドレスによりバッファメモ
リ１６からデータを読み出し、命令のＲ１フィールドで
指定されるＧＰＲ１１に格納し、また、セレクタ６によ
り選択された命令がストア命令の場合は、命令のＲ１フ
ィールドでＧＰＲ１１からデータを読み出し、実アドレ
スレジスタ１５の実アドレスによりバッファメモリ１６
に格納する。ＥおよびＷステージでは何も実行しない。

【００２７】一方、セレクタ５により選択された命令
（２バイト命令）は、Ｄステージにおいて、命令レジス
タ１７に格納される。Ｍステージにおいて、該命令は命
令レジスタ１７から命令レジスタ１８に転送される。Ａ
ステージにおいて、該命令は命令レジスタ１８から命令
レジスタ１９に転送されると共に、命令レジスタ１８の
命令コード（ＯＰ）から求まるマイクロプログラム先頭
アドレスがマイクロアドレスレジスタ２０に格納され
る。Ｌステージにおいて、マイクロアドレスレジスタ２
０のマイクロアドレスによりコントロールストレージ２
１から読み出された内容がマイクロデータレジスタ２２
に格納される。また、命令レジスタ１９のＲ１フィール
ドおよびＲ２フィールドの値によりＧＰＲ１１をアクセ
スして、それぞれのデータを読み出し、レジスタ２４お
よび２５に格納する。Ｅステージにおいて、レジスタ２
４および２５のデータを用いて演算器２６により演算
し、演算結果をレジスタ２７に格納する。演算器２６の
制御は、マイクロデータレジスタ２２の内容をデコーダ
２３でデコードした結果により行われる。Ｗステージに
おいて、レジスタ２７のデータを命令のＲ１フィールド
で指定されるＧＰＲ１１に格納する。

【００２８】なお、命令レジスタ３に切り出された２つ
の命令が、メモリをアクセスせず演算器を使用する命令
とメモリをアクセスし演算器を使用しない命令とのペア
でない場合、あるいは、命令レジスタ３に１命令しか入
っていない場合、命令の並列実行を行わず、１命令ずつ
実行する。これは、命令並列判定回路４から制御線４
０、４１を通し、命令レジスタ３の先頭から選択するよ
うにセレクタ５や６を制御し、また、命令セレクト制御
部７により次の命令の解読の為に１命令先の命令切り出
しを行うようにセレクタ２を制御することにより実現す
る。

【００２９】次に、図３乃至図７により命令並列判定回
路４とセレクタ５，６について詳述する。

【００３０】図３は、命令レジスタ３に、メモリをアク
セスせず演算器を使用する２バイト命令とメモリをアク
セスし演算器を使用しない４バイト命令の順序で格納さ
れている場合のビットフォーマットである。図４は図３
とは逆に、命令レジスタ３に、メモリをアクセスし演算
器を使用しない４バイト命令とメモリをアクセスせず演
算器を使用する２バイト命令の順序で格納されている場
合のビットフォーマットである。

【００３１】図５は、命令並列判定回路４の詳細図であ
り、メモリをアクセスし演算器を使用しない４バイト命
令のロード命令（Ｌ）およびストア命令（ＳＴ）を識別
する判定回路４２および４４、メモリをアクセスせず演
算器を使用する２バイト命令の内、１サイクル命令（Ｒ
Ｒ）を識別する判定回路４３および４５、ＧＰＲ１１の
競合条件を識別する判定回路４６、４７および４８、イ
ンバータ４９、２入力ＮＯＲ回路５０、３入力ＡＮＤ回
路５１および５２からなる。

【００３２】図５において、命令レジスタ３が図３に示
したビットフォーマットの場合は、判定回路４３が成立
すると共に、判定回路４４が成立し、両命令でＧＰＲ１
１の競合がないとすると、一致判定回路４７および４８
が不成立となるため、セレクタ６の制御線４１が“１”
となる。また、判定回路４２および４５が不成立となる
ため、セレクタ５の制御線４０は“０”となる。一方、
命令レジスタ３が図４に示したビットフォーマットの場
合は、判定回路４２が成立すると共に、判定回路４５が
成立し、両命令でＧＰＲ１１の競合がないとすると、一
致判定回路４６が不成立となるため、セレクタ５の制御
線４０が“１”となる。また、判定回路４３および４４
が不成立となるため、セレクタ６の制御線４１は“０”
となる。

【００３３】図６はセレクタ５の動作を説明する図であ
る。図６において、制御線４０が“０”の場合は命令レ
ジスタ３のビット０〜１５が選択され（図３のケー
ス）、制御線４０が“１”の場合は命令レジスタ３のビ
ット３２〜４７が選択される（図４のケース）。これに
より、セレクタ５は並列命令実行時にはメモリをアクセ
スせず演算器を使用する命令を選択する。

【００３４】図７はセレクタ６の動作を説明する図であ
る。図７において、制御線４１が“０”の場合は命令レ
ジスタ３のビット０〜３１が選択され（図４のケー
ス）、制御線４１が“１”の場合は命令レジスタ３のビ
ット１６〜４７が選択される（図３のケース）。これに
より、セレクタ６は並列命令実行時にはメモリをアクセ
スし演算器を使用しない命令を選択する。

【００３５】図１０および図１１に、本発明によるパイ
プライン処理の一例を示す。

【００３６】図１０は、命令レジスタ３が図３に示した
ビットフォーマットの場合に対応し、命令２がメモリを
アクセスせず演算器を使用する２バイト命令、命令３が
メモリをアクセスし演算器を使用しない４バイト命令で
ある。命令２と命令３はＤステージから同時に動作を開
始する。命令２は、ＭおよびＡステージでは命令レジス
タ１８，１９と移動するだけで何も実行せず、Ｌステー
ジでＧＰＲ１１からデータを読み出してレジスタ２４，
２５に格納し、Ｅステージで演算器２６により演算して
結果をレジスタ２７に格納し、Ｗステージでレジスタ２
７のデータをＧＰＲ１１に格納する。一方、命令３は、
ＭステージでＧＰＲ１１よりベースアドレスとインデッ
クスアドレスを読み出し、アドレス演算器１２により論
理アドレスを求めて論理アドレスレジスタ１３に格納
し、ＡステージでＴＬＢ１４より実アドレスを得て実ア
ドレスレジスタ１５に格納し、Ｌステージにおいて、命
令３がロード命令の場合は、実アドレスレジスタ１５の
実アドレスでバッファメモリ１６からデータを読み出し
てＧＰＲ１１に格納し、命令３がストア命令の場合は、
ＧＰＲ１１からデータを読み出してバッファメモリ１６
に格納し、ＥおよびＷステージでは何も実行しない。な
お、Ｌステージにおいて、命令２と命令３でＧＰＲ１１
を同時にアクセスするが、同一レジスタを使用しないこ
とが命令並列判定回路４で判定されているため、何ら支
障がない。

【００３７】図１１は、命令レジスタ３が図４に示した
ビットフォーマットの場合に対応し、命令２がメモリを
アクセスし演算器を使用しない４バイト命令、命令３が
メモリをアクセスせず演算器を使用する２バイト命令で
ある。図１１において、命令２、命令３をそれぞれ図１
０の命令３、命令２に置き換えれば、動作は図１０とま
ったく同様である。

【００３８】図１０および図１１のように、メモリをア
クセスし演算器を使用しない命令を、他のメモリをアク
セスせず演算器を使用する命令と同時に並行して実行す
ることにより、メモリをアクセスし演算器を使用しない
命令の実行サイクルを見かけ上ゼロにすることができ
る。このため、命令の処理が高速化する。

【００３９】以上の実施例の説明では、パイプライン処
理のステージは、命令の解読ステージＤ、オペランド・
アドレスの計算ステージＭ、オペランド・アドレスの変
換ステージＡ、オペランド・データの読み出しステージ
Ｌ、オペランド・データの演算ステージＥ、演算結果の
格納ステージＷの６ステージから成るとしたが、本発明
はこれに限る必要はない。

【００４０】例えば、パイプラインのステージがＤ，
Ｍ，Ａ，Ｅ，Ｗの５ステージから成る場合は、２命令の
並列実行では、Ｄステージで２命令の解読を行い、Ｍス
テージでメモリをアクセスする命令のオペランド・アド
レス計算を行い、Ａステージで同じくメモリをアクセス
する命令のオペランド・アドレスを論理アドレスから実
アドレスに変換し、Ｅステージでメモリをアクセスする
命令のメモリ・アクセスを行うと共に演算器を使用する
命令の演算を行い（資源の競合はないとする）、Ｗステ
ージで演算器を使用する命令の演算結果の格納を行うよ
うにすればよい。

【００４１】また、パイプラインのステージがＤ，Ｍ，
Ｅ，Ｗの４ステージから成る場合は、２命令の並列実行
では、Ｄステージで２命令の解読を行い、Ｍステージで
メモリをアクセスする命令のオペランド・アドレス計算
を行い、Ｅステージでメモリをアクセスする命令のメモ
リ・アクセスを行うと共に演算器を使用する命令の演算
を行い、Ｗステージで演算器を使用する命令の演算結果
の格納を行うようすればよい。

【００４２】さらに、パイプラインのステージがＤ，
Ｅ，Ｗの３ステージから成る場合は、２命令の並列実行
では、Ｄステージで２命令の解読を行い、Ｅステージで
メモリをアクセスする命令のオペランド・アドレス計算
を行うと共に演算器を使用する命令の演算を行い、Ｗス
テージでメモリをアクセスする命令のメモリ・アクセス
を行うと共に演算器を使用する命令の演算結果の格納を
行うようにすればよい。

【００４３】

【発明の効果】以上説明したように、本発明によれば、
メモリをアクセスし演算器を使用しない命令とメモリを
アクセスせず演算器を使用する命令など、２命令間で資
源の競合が発生しない場合、該２命令を同時に完全並列
に実行することが可能になり、パイプライン制御方式の
情報処理装置における命令の実行がさらに高速化され
る。

【図面の簡単な説明】

【図１】本発明による情報処理装置の一実施例を示すブ
ロック図である。

【図２】２バイト命令、４バイト命令、６バイト命令の
形式を示す図である。

【図３】図１の命令レジスタ３に並列動作できる２命令
が格納されているビットフォーマットの一例を示す図で
ある。

【図４】図１の命令レジスタ３に並列動作できる２命令
が格納されているビットフォーマットの他の一例を示す
図である。

【図５】図１の命令並列判定回路４の詳細構成を示す図
である。

【図６】図１のセレクタ５の詳細構成を示す図である。

【図７】図１のセレクタ６の詳細構成を示す図である。

【図８】従来のパイプライン処理の一例を示す図であ
る。

【図９】従来のパイプライン処理の他の一例を示す図で
ある。

【図１０】本発明によるパイプライン処理の一例を示す
図である。

【図１１】本発明によるパイプライン処理の他の一例を
示す図である。

【符号の説明】

１ 命令バッファ ２ 命令セレクタ ３ 命令レジスタ ４ 命令並列判定回路 ５ セレクタ ６ セレクタ ７ 命令セレクト制御部 ８ デコードストレージ ９ デコードデータレジスタ １０ ステージ制御部 １１ 汎用目的レジスタ １６ バッファメモリ ２０ マイクロアドレスレジスタ ２１ コントロールストレージ ２２ マイクロデータレジスタ ２３ デコーダ ２６ 演算器

Claims (2)

【特許請求の範囲】
1. 【請求項１】 命令の処理を複数の独立したステージに
   分け、複数の命令の異なる各ステージの処理を並列に実
   行するパイプライン制御方式の情報処理装置において、 メモリから先読みした命令列を格納する命令バッファ
   と、 前記命令バッファから１命令あるいは２命令を切り出す
   セレクタと、 前記命令バッファから切り出された１命令あるいは２命
   令を格納する命令レジスタと、 前記命令レジスタのビットフォーマットを判定して、前
   記命令レジスタに２命令が格納され、該２命令間で資源
   の競合が発生しない場合、該２命令のパイプライン処理
   を同時に起動する命令並列判定手段と、を有することを
   特徴とする情報処理装置。
2. 【請求項２】 前記命令並列判定手段は、前記命令レジ
   スタに２命令が格納され、一方の命令がメモリをアクセ
   スし演算器を使用しない命令で、他方の命令が演算器を
   使用しメモリをアクセスしない命令の場合、該２命令の
   パイプライン処理を同時に起動することを特徴とする請
   求項１記載の情報処理装置。