JPH06326289A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPH06326289A JPH06326289A JP5131031A JP13103193A JPH06326289A JP H06326289 A JPH06326289 A JP H06326289A JP 5131031 A JP5131031 A JP 5131031A JP 13103193 A JP13103193 A JP 13103193A JP H06326289 A JPH06326289 A JP H06326289A
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Abstract
(57)【要約】
【目的】 ＣＭＤの画素寸法を縮小しても、ソース及び
ドレイン部の寄生抵抗の増大を回避できるようにした、
ＣＭＤを受光素子として用いた固体撮像装置を提供す
る。 【構成】 Ｐ- 型半導体基板１上に形成したＮ- 型チャ
ネル層２に、ソース拡散層11とドレイン拡散層12とを設
け、ソース及びドレイン拡散層11，12間のＮ- 型チャネ
ル層２上にゲート酸化膜３を介してゲート電極４ａを形
成してなるＣＭＤを受光素子として用いた固体撮像装置
において、ソース及びドレイン拡散層11，12の上部にの
みシリサイド膜10を設ける。
ドレイン部の寄生抵抗の増大を回避できるようにした、
ＣＭＤを受光素子として用いた固体撮像装置を提供す
る。 【構成】 Ｐ- 型半導体基板１上に形成したＮ- 型チャ
ネル層２に、ソース拡散層11とドレイン拡散層12とを設
け、ソース及びドレイン拡散層11，12間のＮ- 型チャネ
ル層２上にゲート酸化膜３を介してゲート電極４ａを形
成してなるＣＭＤを受光素子として用いた固体撮像装置
において、ソース及びドレイン拡散層11，12の上部にの
みシリサイド膜10を設ける。
Description
【０００１】
【産業上の利用分野】この発明は、電荷変調素子（Char
ge Modulation Device：以下ＣＭＤと略称する）を受光
素子として用いた固体撮像装置に関する。
ge Modulation Device：以下ＣＭＤと略称する）を受光
素子として用いた固体撮像装置に関する。
【０００２】
【従来の技術】従来、ＭＩＳ型受光・蓄積部を有する受
光素子からなる固体撮像装置は、種々の構成のものが提
案されている。例えば、特開昭６１−８４０５９号公報
には、ＭＩＳ型受光・蓄積部を有し且つ内部増幅機能を
有するＣＭＤを受光素子として用いた固体撮像装置が開
示されている。
光素子からなる固体撮像装置は、種々の構成のものが提
案されている。例えば、特開昭６１−８４０５９号公報
には、ＭＩＳ型受光・蓄積部を有し且つ内部増幅機能を
有するＣＭＤを受光素子として用いた固体撮像装置が開
示されている。
【０００３】次に、従来のＭＩＳ型構造のＣＭＤ受光素
子を用いた固体撮像装置について説明する。図10は、本
件出願人が先に提案した既知のＣＭＤを受光素子として
用いた固体撮像装置の一画素部分の構成を示す断面図で
ある。図10において、101 はＰ- 型半導体基板で、102
は半導体基板101 上にエピタキシャル法等により成長し
たＮ- 型エピタキシャル層からなるＮ- 型チャネル層で
ある。103 は該Ｎ- 型チャネル層102 の表面に形成した
ゲート酸化膜で、該ゲート酸化膜103 の厚さは200 〜50
0 Åである。104 はゲート酸化膜103 上に形成したゲー
ト電極で、例えばポリシリコン等で約1000Å以下の膜厚
で形成されている。105 はゲート電極104 上に形成され
たシリコン酸化膜である。106 ，107 は、それぞれＮ+
型ソース拡散層とＮ+ 型ドレイン拡散層で、上記表面全
体にシリコン酸化膜105 が形成されたゲート電極104 に
対して、自己整合的に形成される。108 はＮ+ 型ソース
拡散層106 上に形成されたソース電極である。
子を用いた固体撮像装置について説明する。図10は、本
件出願人が先に提案した既知のＣＭＤを受光素子として
用いた固体撮像装置の一画素部分の構成を示す断面図で
ある。図10において、101 はＰ- 型半導体基板で、102
は半導体基板101 上にエピタキシャル法等により成長し
たＮ- 型エピタキシャル層からなるＮ- 型チャネル層で
ある。103 は該Ｎ- 型チャネル層102 の表面に形成した
ゲート酸化膜で、該ゲート酸化膜103 の厚さは200 〜50
0 Åである。104 はゲート酸化膜103 上に形成したゲー
ト電極で、例えばポリシリコン等で約1000Å以下の膜厚
で形成されている。105 はゲート電極104 上に形成され
たシリコン酸化膜である。106 ，107 は、それぞれＮ+
型ソース拡散層とＮ+ 型ドレイン拡散層で、上記表面全
体にシリコン酸化膜105 が形成されたゲート電極104 に
対して、自己整合的に形成される。108 はＮ+ 型ソース
拡散層106 上に形成されたソース電極である。
【０００４】次に、このように構成されたＣＭＤ受光素
子の動作を簡単に説明する。図10において、ゲート電極
104 の上方から入射される入射光109 により、Ｎ- 型チ
ャネル層102 中で信号電荷を発生させ、この信号電荷
（正孔）をゲート電極104 の直下のＮ- 型チャネル層10
2 の表面に蓄積する。そしてこの信号電荷の蓄積によ
り、Ｎ- 型チャネル層102 内を流れるＮ+ 型ソース拡散
層106 とＮ+ 型ドレイン拡散層107 間の電子電流を変調
するようになっている。
子の動作を簡単に説明する。図10において、ゲート電極
104 の上方から入射される入射光109 により、Ｎ- 型チ
ャネル層102 中で信号電荷を発生させ、この信号電荷
（正孔）をゲート電極104 の直下のＮ- 型チャネル層10
2 の表面に蓄積する。そしてこの信号電荷の蓄積によ
り、Ｎ- 型チャネル層102 内を流れるＮ+ 型ソース拡散
層106 とＮ+ 型ドレイン拡散層107 間の電子電流を変調
するようになっている。
【０００５】
【発明が解決しようとする課題】ところで、上記従来の
構成のＣＭＤ受光素子を用いた固体撮像装置において
は、ＣＭＤ受光素子における受光領域は、ソース及びド
レイン拡散層の間に設けられたゲート電極領域に限定さ
れるため、画素面積に占めるゲート面積の割合を増加さ
せることによって開口率が向上する。したがってソース
及びドレイン拡散層及び各コンタクト径を減少する方向
で微細化を図れば、信号電荷量の減少を最小に抑えなが
ら、画素サイズの縮小、すなわち解像度の向上が図れる
ことになり、ＣＭＤ受光素子の特徴を生かすことが可能
となる。
構成のＣＭＤ受光素子を用いた固体撮像装置において
は、ＣＭＤ受光素子における受光領域は、ソース及びド
レイン拡散層の間に設けられたゲート電極領域に限定さ
れるため、画素面積に占めるゲート面積の割合を増加さ
せることによって開口率が向上する。したがってソース
及びドレイン拡散層及び各コンタクト径を減少する方向
で微細化を図れば、信号電荷量の減少を最小に抑えなが
ら、画素サイズの縮小、すなわち解像度の向上が図れる
ことになり、ＣＭＤ受光素子の特徴を生かすことが可能
となる。
【０００６】しかしながら、ソース及びドレイン拡散層
の接合深さを浅くし、更にそれらの拡散層幅を狭くする
と、ドレイン拡散層抵抗の増加を招くという問題点が生
じる。更に、図10に示した固体撮像装置におけるソース
電極108 が、一般的に半導体プロセスで使用されている
アルミニウムで構成されている場合、ソースコンタクト
径を減少させれば、ソースコンタクト抵抗の増大を招く
という問題点が生じる。
の接合深さを浅くし、更にそれらの拡散層幅を狭くする
と、ドレイン拡散層抵抗の増加を招くという問題点が生
じる。更に、図10に示した固体撮像装置におけるソース
電極108 が、一般的に半導体プロセスで使用されている
アルミニウムで構成されている場合、ソースコンタクト
径を減少させれば、ソースコンタクト抵抗の増大を招く
という問題点が生じる。
【０００７】以上のように、従来のＣＭＤの構造のま
ま、画素サイズを減少させると、ドレイン拡散層抵抗あ
るいはソースコンタクト抵抗等の寄生抵抗の増大を招
く。そして、この寄生抵抗の増大は、寄生抵抗のばらつ
きの増大を引き起こし、結局、ＣＭＤ固体撮像装置の特
性としては、寄生抵抗のばらつきに起因する固定パター
ン雑音（ＦＰＮ）の増加を引き起こすことになる。
ま、画素サイズを減少させると、ドレイン拡散層抵抗あ
るいはソースコンタクト抵抗等の寄生抵抗の増大を招
く。そして、この寄生抵抗の増大は、寄生抵抗のばらつ
きの増大を引き起こし、結局、ＣＭＤ固体撮像装置の特
性としては、寄生抵抗のばらつきに起因する固定パター
ン雑音（ＦＰＮ）の増加を引き起こすことになる。
【０００８】本発明は、従来のＣＭＤを受光素子として
用いた固体撮像装置における上記問題点を解消するため
になされたもので、ＣＭＤの画素寸法を縮小しても、ソ
ース及びドレイン部の寄生抵抗の増大を阻止できるよう
にしたＣＭＤを受光素子として用いた固体撮像装置を提
供することを目的とする。
用いた固体撮像装置における上記問題点を解消するため
になされたもので、ＣＭＤの画素寸法を縮小しても、ソ
ース及びドレイン部の寄生抵抗の増大を阻止できるよう
にしたＣＭＤを受光素子として用いた固体撮像装置を提
供することを目的とする。
【０００９】
【課題を解決するための手段】上記問題点を解決するた
め、本発明は、高抵抗半導体基板上に形成した半導体層
の同一表面に設けたソース拡散層及びドレイン拡散層
と、該ソース拡散層及びドレイン拡散層との間に設けた
光励起によるキャリアを蓄積するＭＯＳゲート領域とを
備え、前記半導体層の表面と平行にソース・ドレイン電
流が流れるように構成したＣＭＤを受光素子として用い
た固体撮像装置において、前記ＣＭＤのソース及びドレ
イン拡散層上部のみにシリサイド膜を設けるものであ
る。
め、本発明は、高抵抗半導体基板上に形成した半導体層
の同一表面に設けたソース拡散層及びドレイン拡散層
と、該ソース拡散層及びドレイン拡散層との間に設けた
光励起によるキャリアを蓄積するＭＯＳゲート領域とを
備え、前記半導体層の表面と平行にソース・ドレイン電
流が流れるように構成したＣＭＤを受光素子として用い
た固体撮像装置において、前記ＣＭＤのソース及びドレ
イン拡散層上部のみにシリサイド膜を設けるものであ
る。
【００１０】
【作用】最近、ＤＲＡＭ（Dynamic Random Accessable
Memory）プロセスにおいて、ＭＯＳトランジスタのソー
ス，ドレインあるいはゲート電極の低抵抗化のためのサ
リサイド（セルフアラインシリサイド）構造が提案され
ている。シリサイドは、Ｍx Siの成分により構成されて
おり、ＭはTi，Ｗ，Mo，Ni，Co，Cr等の高融点金属で、
ｘは成分比である。このシリサイドの特徴としては、多
結晶シリコンに比較して比抵抗が１桁以上低く、また10
00℃前後の高温プロセスに対しても安定であり、更に耐
薬品性に優れている点などが挙げられる。
Memory）プロセスにおいて、ＭＯＳトランジスタのソー
ス，ドレインあるいはゲート電極の低抵抗化のためのサ
リサイド（セルフアラインシリサイド）構造が提案され
ている。シリサイドは、Ｍx Siの成分により構成されて
おり、ＭはTi，Ｗ，Mo，Ni，Co，Cr等の高融点金属で、
ｘは成分比である。このシリサイドの特徴としては、多
結晶シリコンに比較して比抵抗が１桁以上低く、また10
00℃前後の高温プロセスに対しても安定であり、更に耐
薬品性に優れている点などが挙げられる。
【００１１】図11にサリサイドプロセスにより形成され
たＮチャネル型ＭＯＳＦＥＴのデバイス断面図を示す。
図11において、201 はｐ型基板、202 はｎ+ 型ソース・
ドレイン拡散層、203 は多結晶シリコンからなるゲート
電極である。そして、ｎ+ 型ソース・ドレイン拡散層20
2 の表面及びゲート電極203 の表面を露出したのち、T
i，Mo等の高融点金属をウェハー全面に、スパッタリン
グ法等により成長させ、600 ℃程度の熱処理を行って、
シリサイド反応をさせた後に、未反応金属をエッチング
して、シリサイド層204 を形成したものである。またこ
のシリサイド層はＣＶＤ（Chemical Vapor Deposition
）法により、ｎ+ 型ソース・ドレイン拡散層202 及び
ゲート電極203 の表面にのみ、選択的にタングステン等
を成長させる方法等でも形成することができる。なお、
このタングステン−ＣＶＤ法は、コンタクトホールある
いはビアホールを選択的に埋め込むプラグプロセスとし
て有望視されているものである。
たＮチャネル型ＭＯＳＦＥＴのデバイス断面図を示す。
図11において、201 はｐ型基板、202 はｎ+ 型ソース・
ドレイン拡散層、203 は多結晶シリコンからなるゲート
電極である。そして、ｎ+ 型ソース・ドレイン拡散層20
2 の表面及びゲート電極203 の表面を露出したのち、T
i，Mo等の高融点金属をウェハー全面に、スパッタリン
グ法等により成長させ、600 ℃程度の熱処理を行って、
シリサイド反応をさせた後に、未反応金属をエッチング
して、シリサイド層204 を形成したものである。またこ
のシリサイド層はＣＶＤ（Chemical Vapor Deposition
）法により、ｎ+ 型ソース・ドレイン拡散層202 及び
ゲート電極203 の表面にのみ、選択的にタングステン等
を成長させる方法等でも形成することができる。なお、
このタングステン−ＣＶＤ法は、コンタクトホールある
いはビアホールを選択的に埋め込むプラグプロセスとし
て有望視されているものである。
【００１２】更には、シリサイド構造としては、Ｗ／Ti
Ｎ／TiSi2 等の多層膜構造も提案されているが、図11に
示したこのサリサイド構造の採用により、ソース・ドレ
イン拡散層202 及び多結晶シリコンゲート電極203 のシ
ート抵抗を、約数十Ω／□に、１桁以上低減できる。こ
の低抵抗化により、容量と抵抗値の積で決まる時定数が
１桁以上小さくなり、デバイス動作の高速化が達成でき
るようになっている。
Ｎ／TiSi2 等の多層膜構造も提案されているが、図11に
示したこのサリサイド構造の採用により、ソース・ドレ
イン拡散層202 及び多結晶シリコンゲート電極203 のシ
ート抵抗を、約数十Ω／□に、１桁以上低減できる。こ
の低抵抗化により、容量と抵抗値の積で決まる時定数が
１桁以上小さくなり、デバイス動作の高速化が達成でき
るようになっている。
【００１３】本発明は、以上述べたＭＯＳＦＥＴに適用
されているサリサイド技術を、ＣＭＤのデバイス構造に
採用し、上記のようにソース・ドレイン拡散層上部のみ
にシリサイド膜を設けるものである。これにより、ＣＭ
Ｄの画素寸法を縮小しても、ドレイン拡散層及びソース
コンタクトの寄生抵抗の増大を回避することができ、Ｆ
ＰＮ等の特性を向上させた超高精細のＣＭＤ固体撮像装
置を実現することが可能となる。
されているサリサイド技術を、ＣＭＤのデバイス構造に
採用し、上記のようにソース・ドレイン拡散層上部のみ
にシリサイド膜を設けるものである。これにより、ＣＭ
Ｄの画素寸法を縮小しても、ドレイン拡散層及びソース
コンタクトの寄生抵抗の増大を回避することができ、Ｆ
ＰＮ等の特性を向上させた超高精細のＣＭＤ固体撮像装
置を実現することが可能となる。
【００１４】
【実施例】次に実施例について説明する。図１〜図８
は、本発明に係る固体撮像装置の第１実施例を説明する
ためのＣＭＤのデバイスプロセス工程を示す断面図であ
る。図１において、１はＰ- 型シリコン基板、２はＰ-
型シリコン基板１上にエピタキシャル法等により形成し
たＮ- 型チャネル層、３はＮ- 型チャネル層２の表面に
形成したSiＯ2 等からなるゲート酸化膜、４はゲート酸
化膜３上に形成したポリシリコンゲート電極膜、５はゲ
ート電極膜４上にＬＰＣＶＤ（Low Pressure Chemical
Vapor Deposition）法等で形成した酸化膜である。次
に、図２に示すように、ＣＭＤのゲート電極形成領域上
に、ホトリソグラフィー法を用いてレジスト膜６を形成
し、不必要な酸化膜５及びポリシリコンゲート電極膜４
をリアクティブイオンエッチング法（ＲＩＥ法）等によ
り、異方的に除去しゲート電極４ａを形成する。
は、本発明に係る固体撮像装置の第１実施例を説明する
ためのＣＭＤのデバイスプロセス工程を示す断面図であ
る。図１において、１はＰ- 型シリコン基板、２はＰ-
型シリコン基板１上にエピタキシャル法等により形成し
たＮ- 型チャネル層、３はＮ- 型チャネル層２の表面に
形成したSiＯ2 等からなるゲート酸化膜、４はゲート酸
化膜３上に形成したポリシリコンゲート電極膜、５はゲ
ート電極膜４上にＬＰＣＶＤ（Low Pressure Chemical
Vapor Deposition）法等で形成した酸化膜である。次
に、図２に示すように、ＣＭＤのゲート電極形成領域上
に、ホトリソグラフィー法を用いてレジスト膜６を形成
し、不必要な酸化膜５及びポリシリコンゲート電極膜４
をリアクティブイオンエッチング法（ＲＩＥ法）等によ
り、異方的に除去しゲート電極４ａを形成する。
【００１５】次いで、図３に示すように、レジスト膜６
をアッシングにより除去し、全面にSiＯ2 等よりなる絶
縁膜７を、再度ＬＰＣＶＤ法を用いて形成する。続い
て、ＲＩＥ法を用いて絶縁膜７のエッチバック工程を行
うことにより、図４に示すように、エッチバック工程の
結果形成された絶縁膜７よりなるサイドウォール８を備
えたデバイス断面構造が得られる。次いで、図５に示す
ように、ＣＶＤ法，スパッタリング法等により、Ti，Ｗ
等の高融点金属の薄膜９をウェハー表面に形成し、続い
て熱処理を行って、サイドウォール８の周辺部にシリサ
イド膜10を形成する。この際、ＭＯＳＦＥＴと異なり、
ＣＭＤのポリシリコンゲート電極４ａは入射光に対する
窓となるため、このポリシリコンゲート電極４ａ上に
は、可視光に対して不透明なシリサイド膜10は形成しな
い。
をアッシングにより除去し、全面にSiＯ2 等よりなる絶
縁膜７を、再度ＬＰＣＶＤ法を用いて形成する。続い
て、ＲＩＥ法を用いて絶縁膜７のエッチバック工程を行
うことにより、図４に示すように、エッチバック工程の
結果形成された絶縁膜７よりなるサイドウォール８を備
えたデバイス断面構造が得られる。次いで、図５に示す
ように、ＣＶＤ法，スパッタリング法等により、Ti，Ｗ
等の高融点金属の薄膜９をウェハー表面に形成し、続い
て熱処理を行って、サイドウォール８の周辺部にシリサ
イド膜10を形成する。この際、ＭＯＳＦＥＴと異なり、
ＣＭＤのポリシリコンゲート電極４ａは入射光に対する
窓となるため、このポリシリコンゲート電極４ａ上に
は、可視光に対して不透明なシリサイド膜10は形成しな
い。
【００１６】次いで、図６に示すように、未反応金属薄
膜９を除去し、イオン注入法によるAs等のｎ型不純物13
のシリサイド膜10、あるいはＮ- 型チャネル２の表面へ
のドーピングを行い、アニール処理を施すことにより、
ＣＭＤのソース拡散層11及びドレイン拡散層12が形成さ
れる。次に図７に示すように、表面全面にSiＯ2 等より
なるフローイング膜14を形成し、次いで図８に示すよう
に、該フローイング膜14にソース及びドレイン拡散層1
1，12への配線のためのコンタクト部の開口を形成し、
ソース及びドレイン電極15をアルミニウム等で形成し、
これによりサリサイド構造を有するＣＭＤを備えた固体
撮像装置が得られる。
膜９を除去し、イオン注入法によるAs等のｎ型不純物13
のシリサイド膜10、あるいはＮ- 型チャネル２の表面へ
のドーピングを行い、アニール処理を施すことにより、
ＣＭＤのソース拡散層11及びドレイン拡散層12が形成さ
れる。次に図７に示すように、表面全面にSiＯ2 等より
なるフローイング膜14を形成し、次いで図８に示すよう
に、該フローイング膜14にソース及びドレイン拡散層1
1，12への配線のためのコンタクト部の開口を形成し、
ソース及びドレイン電極15をアルミニウム等で形成し、
これによりサリサイド構造を有するＣＭＤを備えた固体
撮像装置が得られる。
【００１７】上記プロセス工程において、サリサイド構
造の形成法として、タングステンのＣＶＤ法等により、
シリコン表面への高融点金属薄膜の選択成長が可能な場
合には、図４に示した工程後、図５に示した工程を省
き、図６に示した工程へ進むことができる。また高融点
金属薄膜あるいはシリサイド膜形成時に、同時にAs等の
ｎ型不純物の添加（ドーピング）が可能な場合は、図６
に示した工程におけるイオン注入は不要となる。あるい
はまた、シリサイド膜形成前に、イオン注入法，アニー
ル法等により、予めソース及びドレイン拡散層を形成す
るようにしてもよい。
造の形成法として、タングステンのＣＶＤ法等により、
シリコン表面への高融点金属薄膜の選択成長が可能な場
合には、図４に示した工程後、図５に示した工程を省
き、図６に示した工程へ進むことができる。また高融点
金属薄膜あるいはシリサイド膜形成時に、同時にAs等の
ｎ型不純物の添加（ドーピング）が可能な場合は、図６
に示した工程におけるイオン注入は不要となる。あるい
はまた、シリサイド膜形成前に、イオン注入法，アニー
ル法等により、予めソース及びドレイン拡散層を形成す
るようにしてもよい。
【００１８】上記のプロセス工程により得られた固体撮
像装置においては、ソース及びドレイン拡散層の上部に
のみシリサイド膜が形成されているので、ソース及びド
レイン部の寄生抵抗及びそのばらつきを、従来のＣＭＤ
固体撮像装置に比べ大幅に低減することが可能となり、
したがってＣＭＤの画素寸法を縮小しても、ＦＰＮの増
加を招くことのない良好な撮像特性を有するＣＭＤ固体
撮像装置を実現することができる。
像装置においては、ソース及びドレイン拡散層の上部に
のみシリサイド膜が形成されているので、ソース及びド
レイン部の寄生抵抗及びそのばらつきを、従来のＣＭＤ
固体撮像装置に比べ大幅に低減することが可能となり、
したがってＣＭＤの画素寸法を縮小しても、ＦＰＮの増
加を招くことのない良好な撮像特性を有するＣＭＤ固体
撮像装置を実現することができる。
【００１９】次に、図９に基づいて第２実施例について
説明する。この実施例は、図８に示した第１実施例のシ
リサイド膜10を多層膜構造としたもので、他の構成は第
１実施例と同じである。図９において、16は最上部膜16
ａ，中間膜16ｂ，最下部膜16ｃからなる多層膜構造のシ
リサイド膜である。この多層シリサイド膜16の構成例と
しては、表面よりＷ／TiＮ／TiSi2 構成となっているも
の等が挙げられる。この多層膜構造のシリサイド膜16に
おいて、最上部膜16ａ及び最下部膜16ｃの膜厚ｔを、次
式（１）又は（２）で示すように設定することにより、
固体撮像装置の表面及び下面より多層シリサイド膜16に
入射する迷光の反射を最小限に抑えることが可能とな
る。
説明する。この実施例は、図８に示した第１実施例のシ
リサイド膜10を多層膜構造としたもので、他の構成は第
１実施例と同じである。図９において、16は最上部膜16
ａ，中間膜16ｂ，最下部膜16ｃからなる多層膜構造のシ
リサイド膜である。この多層シリサイド膜16の構成例と
しては、表面よりＷ／TiＮ／TiSi2 構成となっているも
の等が挙げられる。この多層膜構造のシリサイド膜16に
おいて、最上部膜16ａ及び最下部膜16ｃの膜厚ｔを、次
式（１）又は（２）で示すように設定することにより、
固体撮像装置の表面及び下面より多層シリサイド膜16に
入射する迷光の反射を最小限に抑えることが可能とな
る。
【００２０】 ｔ＝（２・ｋ・λ）／（４・ｎ） ・・・・・（１） ｔ＝［（２ｋ＋１）・λ］／（４・ｎ） ・・・・・（２） ここで、ｎは最上部膜16ａあるいは最下部膜16ｃの屈折
率であり、λは可視光の波長、ｋは自然数である。な
お、上記式（１）及び（２）の２つの式が存在するの
は、当該膜上下の屈折率の大小により条件が変わること
による。
率であり、λは可視光の波長、ｋは自然数である。な
お、上記式（１）及び（２）の２つの式が存在するの
は、当該膜上下の屈折率の大小により条件が変わること
による。
【００２１】上記第２実施例の効果としては、第１実施
例の効果に加え、従来例に比べて迷光が原因となる画素
間の信号のクロストーク、あるいはフレア等の偽信号の
発生を大幅に低減可能となること等が挙げられる。
例の効果に加え、従来例に比べて迷光が原因となる画素
間の信号のクロストーク、あるいはフレア等の偽信号の
発生を大幅に低減可能となること等が挙げられる。
【００２２】なお、上記各実施例で示したサリサイド構
造は、固体撮像装置上に受光部と同時に形成される周辺
回路を構成するＭＯＳＦＥＴにも適用可能であることは
言うまでもない。そして周辺回路を構成するＭＯＳＦＥ
Ｔに対しては、そのゲート電極上にもシリサイド膜を形
成するのが、周辺回路の高速化に対しては有効である。
造は、固体撮像装置上に受光部と同時に形成される周辺
回路を構成するＭＯＳＦＥＴにも適用可能であることは
言うまでもない。そして周辺回路を構成するＭＯＳＦＥ
Ｔに対しては、そのゲート電極上にもシリサイド膜を形
成するのが、周辺回路の高速化に対しては有効である。
【００２３】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、ＣＭＤの画素サイズを縮小しても、ド
レイン拡散層及びソースコンタクト抵抗並びにそのばら
つきの増大を回避することが可能となり、ＦＰＮの増加
を招くことのない良好な撮像特性を有する超高精細のＣ
ＭＤ固体撮像装置を実現することができる。
本発明によれば、ＣＭＤの画素サイズを縮小しても、ド
レイン拡散層及びソースコンタクト抵抗並びにそのばら
つきの増大を回避することが可能となり、ＦＰＮの増加
を招くことのない良好な撮像特性を有する超高精細のＣ
ＭＤ固体撮像装置を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る固体撮像装置の第１実施例を説明
するための製造工程を示す一画素部分の断面図である。
するための製造工程を示す一画素部分の断面図である。
【図２】図１に示した製造工程に続く製造工程を示す断
面図である。
面図である。
【図３】図２に示した製造工程に続く製造工程を示す断
面図である。
面図である。
【図４】図３に示した製造工程に続く製造工程を示す断
面図である。
面図である。
【図５】図４に示した製造工程に続く製造工程を示す断
面図である。
面図である。
【図６】図５に示した製造工程に続く製造工程を示す断
面図である。
面図である。
【図７】図６に示した製造工程に続く製造工程を示す断
面図である。
面図である。
【図８】図７に示した製造工程に続く製造工程を示す断
面図である。
面図である。
【図９】第２実施例を示す断面図である。
【図10】従来のＣＭＤ固体撮像装置の構成例を示す一画
素部分の断面図である。
素部分の断面図である。
【図11】サリサイド構造をもつＭＯＳＦＥＴの構成例を
示す断面図である。
示す断面図である。
１ Ｐ- 型シリコン基板 ２ Ｎ- 型チャネル層 ３ ゲート酸化膜 ４ ポリシリコンゲート電極膜 ４ａ ゲート電極 ５ 酸化膜 ６ レジスト膜 ７ 絶縁膜 ８ サイドウォール ９ 高融点金属薄膜 10 シリサイド膜 11 ソース拡散層 12 ドレイン拡散層 13 ｎ型不純物 14 フローイング膜 15 ソース・ドレイン電極 16 多層シリサイド膜
Claims (2)
- 【請求項１】 高抵抗半導体基板上に形成した半導体層
の同一表面に設けたソース拡散層及びドレイン拡散層
と、該ソース拡散層及びドレイン拡散層との間に設けた
光励起によるキャリアを蓄積するＭＯＳゲート領域とを
備え、前記半導体層の表面と平行にソース・ドレイン電
流が流れるように構成した電荷変調素子を受光素子とし
て用いた固体撮像装置において、前記電荷変調素子のソ
ース及びドレイン拡散層上部のみにシリサイド膜を設け
たことを特徴とする固体撮像装置。 - 【請求項２】 前記シリサイド膜は、２種類以上の多層
膜で構成されていることを特徴とする請求項１記載の固
体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5131031A JPH06326289A (ja) | 1993-05-10 | 1993-05-10 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5131031A JPH06326289A (ja) | 1993-05-10 | 1993-05-10 | 固体撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06326289A true JPH06326289A (ja) | 1994-11-25 |
Family
ID=15048404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5131031A Withdrawn JPH06326289A (ja) | 1993-05-10 | 1993-05-10 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06326289A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7342269B1 (en) | 1999-08-05 | 2008-03-11 | Canon Kabushiki Kaisha | Photoelectric conversion device, and process for its fabrication |
-
1993
- 1993-05-10 JP JP5131031A patent/JPH06326289A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7342269B1 (en) | 1999-08-05 | 2008-03-11 | Canon Kabushiki Kaisha | Photoelectric conversion device, and process for its fabrication |
| US7476560B2 (en) | 1999-08-05 | 2009-01-13 | Canon Kabushiki Kaisha | Photoelectric conversion device, and process for its fabrication |
| EP2270861A2 (en) | 1999-08-05 | 2011-01-05 | Canon Kabushiki Kaisha | Photoelectric conversion device, and process for its fabrication |
| EP2325887A2 (en) | 1999-08-05 | 2011-05-25 | Canon Kabushiki Kaisha | Photoelectric conversion device, and process for its fabrication |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000801 |