JPH06325584A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06325584A JPH06325584A JP13271193A JP13271193A JPH06325584A JP H06325584 A JPH06325584 A JP H06325584A JP 13271193 A JP13271193 A JP 13271193A JP 13271193 A JP13271193 A JP 13271193A JP H06325584 A JPH06325584 A JP H06325584A
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Abstract
(57)【要約】
【目的】 消去制御回路を備えるフラッシュメモリ等の
全消去モードにおける消去バラツキを低減する。これに
より、フラッシュメモリ等の電源電圧最小値側における
動作マージンを拡大して、そのアクセスタイムの高速化
を推進する。 【構成】 メモリアレイが分割されてなる例えば32個
のメモリブロックMB0〜MB31と、これらのメモリ
ブロックに対応して設けられ対応するメモリブロックを
構成するメモリセルMCの共通結合されたソースつまり
ソース線S0〜S31に所定の消去電圧VPPを選択的
に伝達する消去ゲートEG0〜EG31を含むソースス
イッチSSと、全メモリセルの保持情報を一括消去する
ための消去制御回路とを備えるフラッシュメモリ等にお
いて、消去電圧供給用ボンディングパッドVPPを介し
て入力される消去電圧VPPを消去ゲートEG0〜EG
31に伝達する消去電圧供給配線SVPの各分岐点と対
応する消去ゲートとの間に、抵抗値を均一化するための
平滑抵抗R1〜R31をそれぞれ設け、各消去ゲートに
供給される消去電圧VPPの電位を均一化する。
全消去モードにおける消去バラツキを低減する。これに
より、フラッシュメモリ等の電源電圧最小値側における
動作マージンを拡大して、そのアクセスタイムの高速化
を推進する。 【構成】 メモリアレイが分割されてなる例えば32個
のメモリブロックMB0〜MB31と、これらのメモリ
ブロックに対応して設けられ対応するメモリブロックを
構成するメモリセルMCの共通結合されたソースつまり
ソース線S0〜S31に所定の消去電圧VPPを選択的
に伝達する消去ゲートEG0〜EG31を含むソースス
イッチSSと、全メモリセルの保持情報を一括消去する
ための消去制御回路とを備えるフラッシュメモリ等にお
いて、消去電圧供給用ボンディングパッドVPPを介し
て入力される消去電圧VPPを消去ゲートEG0〜EG
31に伝達する消去電圧供給配線SVPの各分岐点と対
応する消去ゲートとの間に、抵抗値を均一化するための
平滑抵抗R1〜R31をそれぞれ設け、各消去ゲートに
供給される消去電圧VPPの電位を均一化する。
Description
【0001】
【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、全消去モードのための消去制御回路を内蔵
するフラッシュメモリ等に利用して特に有効な技術に関
する。
し、例えば、全消去モードのための消去制御回路を内蔵
するフラッシュメモリ等に利用して特に有効な技術に関
する。
【0002】
【従来の技術】コントロールゲート及びフローティング
ゲートを有するいわゆる2層ゲート構造型の不揮発性メ
モリセル(以下、2層ゲート構造セルと称す)が格子状
に配置されてなるメモリアレイをその基本構成要素とす
るフラッシュメモリがある。また、そのメモリアレイが
所定数のメモリセルを単位として複数のメモリブロック
にブロック分割され、これらのメモリブロックを単位と
して保持情報の一括消去が可能ないわゆるブロック消去
型のフラッシュメモリがある。
ゲートを有するいわゆる2層ゲート構造型の不揮発性メ
モリセル(以下、2層ゲート構造セルと称す)が格子状
に配置されてなるメモリアレイをその基本構成要素とす
るフラッシュメモリがある。また、そのメモリアレイが
所定数のメモリセルを単位として複数のメモリブロック
にブロック分割され、これらのメモリブロックを単位と
して保持情報の一括消去が可能ないわゆるブロック消去
型のフラッシュメモリがある。
【0003】ブロック消去型のフラッシュメモリについ
ては、例えば、米国特許第5065365号等に記載さ
れている。
ては、例えば、米国特許第5065365号等に記載さ
れている。
【0004】
【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、消去制御回路ERCを内蔵し、メモリ
セルの消去後におけるしきい値電圧のバラツキを抑制し
つつ全メモリセルの保持情報を一括消去するための全消
去モードを有するブロック消去型のフラッシュメモリを
開発した。このフラッシュメモリは、メモリアレイが分
割されてなる32個のメモリブロックMB0〜MB31
と、これらのメモリブロックに対応して設けられ対応す
るメモリブロックを構成する複数のメモリセルの共通結
合されたソースに例えば+12Vの消去電圧VPPを選
択的に伝達する32個の消去ゲートEG0〜EG31を
含むソーススイッチSSとを備える。
発明に先立って、消去制御回路ERCを内蔵し、メモリ
セルの消去後におけるしきい値電圧のバラツキを抑制し
つつ全メモリセルの保持情報を一括消去するための全消
去モードを有するブロック消去型のフラッシュメモリを
開発した。このフラッシュメモリは、メモリアレイが分
割されてなる32個のメモリブロックMB0〜MB31
と、これらのメモリブロックに対応して設けられ対応す
るメモリブロックを構成する複数のメモリセルの共通結
合されたソースに例えば+12Vの消去電圧VPPを選
択的に伝達する32個の消去ゲートEG0〜EG31を
含むソーススイッチSSとを備える。
【0005】フラッシュメモリが全消去モードとされる
とき、消去制御回路ERCは、図11に示されるよう
に、まず全メモリセルに論理“0”のデータを書き込む
いわゆるプレライトを実行した後、ブロック番号BN及
びブロック内アドレスADを0に初期設定して消去動作
を開始する。この消去動作は、指定されるアドレスのメ
モリセルの保持情報をベリファイリードして消去状態つ
まり論理“1”への変化を識別する消去判定と、すべて
のメモリブロックを構成するメモリセルの共通結合され
たソースにパルス状の消去電圧VPPつまり消去パルス
を供給する動作とを繰り返すことによって行われる。消
去判定の結果、メモリセルが消去状態となると、消去判
定の対象となるメモリセルのアドレスがカウントアップ
される。また、メモリブロックMB0を構成するすべて
のメモリセルの消去判定が終了すると、メモリブロック
MB0に対する消去パルスの供給が停止されるととも
に、ブロック番号がカウントアップされ、次のメモリブ
ロックMB1を構成するメモリセルの消去判定に移行す
る。以下、同様な消去動作が、メモリブロックMB31
を構成するすべてのメモリセルの消去判定が終了するま
で繰り返され、これによってメモリセルのしきい値電圧
を必要以上に低下させることなく、しかも外部のマイク
ロプロセッサ等の制御を必要とすることなく自律的に、
フラッシュメモリの全メモリセルを消去状態とすること
ができる。
とき、消去制御回路ERCは、図11に示されるよう
に、まず全メモリセルに論理“0”のデータを書き込む
いわゆるプレライトを実行した後、ブロック番号BN及
びブロック内アドレスADを0に初期設定して消去動作
を開始する。この消去動作は、指定されるアドレスのメ
モリセルの保持情報をベリファイリードして消去状態つ
まり論理“1”への変化を識別する消去判定と、すべて
のメモリブロックを構成するメモリセルの共通結合され
たソースにパルス状の消去電圧VPPつまり消去パルス
を供給する動作とを繰り返すことによって行われる。消
去判定の結果、メモリセルが消去状態となると、消去判
定の対象となるメモリセルのアドレスがカウントアップ
される。また、メモリブロックMB0を構成するすべて
のメモリセルの消去判定が終了すると、メモリブロック
MB0に対する消去パルスの供給が停止されるととも
に、ブロック番号がカウントアップされ、次のメモリブ
ロックMB1を構成するメモリセルの消去判定に移行す
る。以下、同様な消去動作が、メモリブロックMB31
を構成するすべてのメモリセルの消去判定が終了するま
で繰り返され、これによってメモリセルのしきい値電圧
を必要以上に低下させることなく、しかも外部のマイク
ロプロセッサ等の制御を必要とすることなく自律的に、
フラッシュメモリの全メモリセルを消去状態とすること
ができる。
【0006】ところが、フラッシュメモリの大容量化・
大規模化が進む中、上記のような全消去モードを有する
フラッシュメモリには次の問題点が残されていることが
本願発明者等によって明らかとなった。すなわち、上記
フラッシュメモリでは、図5に例示されるように、メモ
リブロックMB0〜MB31が半導体基板PSUBの縦
方向に整列して配置され、これらのメモリブロックを構
成するメモリセルの共通結合されたソースに消去電圧V
PPを選択的に供給するソーススイッチSSの消去ゲー
トEG0〜EG31も、対応するメモリブロックの右側
にそれぞれ近接して配置される。一方、フラッシュメモ
リに消去電圧VPPを入力するためのボンディングパッ
ドVPPは、例えば半導体基板PSUBの下方右端に配
置され、このボンディングパッドVPPを介して入力さ
れる消去電圧VPPは、消去電圧供給配線SVPを介し
て消去ゲートEG0〜EG31に伝達される。
大規模化が進む中、上記のような全消去モードを有する
フラッシュメモリには次の問題点が残されていることが
本願発明者等によって明らかとなった。すなわち、上記
フラッシュメモリでは、図5に例示されるように、メモ
リブロックMB0〜MB31が半導体基板PSUBの縦
方向に整列して配置され、これらのメモリブロックを構
成するメモリセルの共通結合されたソースに消去電圧V
PPを選択的に供給するソーススイッチSSの消去ゲー
トEG0〜EG31も、対応するメモリブロックの右側
にそれぞれ近接して配置される。一方、フラッシュメモ
リに消去電圧VPPを入力するためのボンディングパッ
ドVPPは、例えば半導体基板PSUBの下方右端に配
置され、このボンディングパッドVPPを介して入力さ
れる消去電圧VPPは、消去電圧供給配線SVPを介し
て消去ゲートEG0〜EG31に伝達される。
【0007】周知のように、消去動作時における2層ゲ
ート構造セルのしきい値電圧の低下は、ソースに印加さ
れる消去電圧VPPの絶対値が大きくなるにしたがって
速くなる。また、金属配線層からなる消去電圧供給配線
SVP等は、配線幅及び配線厚に応じた分布抵抗を有
し、消去電圧供給用ボンディングパッドVPPとソース
スイッチSSを構成する消去ゲートEG0〜EG31と
の間には、図10に示されるように、配線長に応じた配
線抵抗RS0〜RS31が等価的に結合される。加え
て、上記フラッシュメモリの全消去モードでは、前述の
ように、消去電圧供給用ボンディングパッドVPPから
最も離れた位置に配置されたつまり配線抵抗の総和が最
大となるメモリブロックMB0から順に消去判定が行わ
れ、消去電圧供給用ボンディングパッドVPPに最も近
接して配置されたメモリブロックMB31には、すべて
のメモリブロックに関する消去判定が終了するまでの
間、パルス状の消去電圧VPPが印加され続ける。この
ため、図9に示されるように、例えばメモリブロックM
B31を構成するメモリセルの消去後しきい値電圧の分
布の中心値Vth1bと、メモリブロックMB0を構成
するメモリセルの消去後しきい値電圧の分布の中心値V
th1cとの間に、比較的大きな消去バラツキが生じ
る。この結果、フラッシュメモリの電源電圧最小値側に
おける動作マージンが低下し、そのアクセスタイムの高
速化が制約を受けるものである。
ート構造セルのしきい値電圧の低下は、ソースに印加さ
れる消去電圧VPPの絶対値が大きくなるにしたがって
速くなる。また、金属配線層からなる消去電圧供給配線
SVP等は、配線幅及び配線厚に応じた分布抵抗を有
し、消去電圧供給用ボンディングパッドVPPとソース
スイッチSSを構成する消去ゲートEG0〜EG31と
の間には、図10に示されるように、配線長に応じた配
線抵抗RS0〜RS31が等価的に結合される。加え
て、上記フラッシュメモリの全消去モードでは、前述の
ように、消去電圧供給用ボンディングパッドVPPから
最も離れた位置に配置されたつまり配線抵抗の総和が最
大となるメモリブロックMB0から順に消去判定が行わ
れ、消去電圧供給用ボンディングパッドVPPに最も近
接して配置されたメモリブロックMB31には、すべて
のメモリブロックに関する消去判定が終了するまでの
間、パルス状の消去電圧VPPが印加され続ける。この
ため、図9に示されるように、例えばメモリブロックM
B31を構成するメモリセルの消去後しきい値電圧の分
布の中心値Vth1bと、メモリブロックMB0を構成
するメモリセルの消去後しきい値電圧の分布の中心値V
th1cとの間に、比較的大きな消去バラツキが生じ
る。この結果、フラッシュメモリの電源電圧最小値側に
おける動作マージンが低下し、そのアクセスタイムの高
速化が制約を受けるものである。
【0008】この発明の目的は、消去制御回路を備える
フラッシュメモリ等の全消去モードにおける消去バラツ
キを低減することにある。この発明の他の目的は、フラ
ッシュメモリ等の電源電圧最小値側における動作マージ
ンを拡大し、そのアクセスタイムの高速化を推進するこ
とにある。
フラッシュメモリ等の全消去モードにおける消去バラツ
キを低減することにある。この発明の他の目的は、フラ
ッシュメモリ等の電源電圧最小値側における動作マージ
ンを拡大し、そのアクセスタイムの高速化を推進するこ
とにある。
【0009】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【0010】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、メモリアレイが分割されてな
る複数のメモリブロックと、これらのメモリブロックに
対応して設けられ対応するメモリブロックを構成する複
数のメモリセルの共通結合されたソースに所定の消去電
圧を選択的に伝達する複数の消去ゲートを含むソースス
イッチと、全メモリセルの保持情報を一括消去するため
の消去制御回路とを備えるブロック消去型のフラッシュ
メモリ等において、消去電圧供給用ボンディングパッド
を介して入力される消去電圧を複数の消去ゲートに伝達
する消去電圧供給配線の各分岐点と対応する消去ゲート
との間に、抵抗値を均一化するための平滑抵抗をそれぞ
れ設けるとともに、消去制御回路による全消去モード時
の消去判定を、消去電圧供給用ボンディングパッドに近
接して配置されたメモリブロックから順に行う。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、メモリアレイが分割されてな
る複数のメモリブロックと、これらのメモリブロックに
対応して設けられ対応するメモリブロックを構成する複
数のメモリセルの共通結合されたソースに所定の消去電
圧を選択的に伝達する複数の消去ゲートを含むソースス
イッチと、全メモリセルの保持情報を一括消去するため
の消去制御回路とを備えるブロック消去型のフラッシュ
メモリ等において、消去電圧供給用ボンディングパッド
を介して入力される消去電圧を複数の消去ゲートに伝達
する消去電圧供給配線の各分岐点と対応する消去ゲート
との間に、抵抗値を均一化するための平滑抵抗をそれぞ
れ設けるとともに、消去制御回路による全消去モード時
の消去判定を、消去電圧供給用ボンディングパッドに近
接して配置されたメモリブロックから順に行う。
【0011】
【作用】上記手段によれば、フラッシュメモリの大容量
化・大規模化が進みそのチップが大型化した場合でも、
各メモリブロックを構成するメモリセルの共通結合され
たソースに供給される消去電圧の電位をほぼ均一化でき
るとともに、全消去モードにおいて供給される消去パル
スの回数を、消去電圧供給用ボンディングパッドに近接
して配置されたメモリブロックから順に少なくすること
ができる。この結果、メモリセルの消去後におけるしき
い値電圧のブロック間バラツキを低減できるため、フラ
ッシュメモリの電源電圧最小値側における動作マージン
を拡大し、そのアクセスタイムの高速化を推進すること
ができる。
化・大規模化が進みそのチップが大型化した場合でも、
各メモリブロックを構成するメモリセルの共通結合され
たソースに供給される消去電圧の電位をほぼ均一化でき
るとともに、全消去モードにおいて供給される消去パル
スの回数を、消去電圧供給用ボンディングパッドに近接
して配置されたメモリブロックから順に少なくすること
ができる。この結果、メモリセルの消去後におけるしき
い値電圧のブロック間バラツキを低減できるため、フラ
ッシュメモリの電源電圧最小値側における動作マージン
を拡大し、そのアクセスタイムの高速化を推進すること
ができる。
【0012】
【実施例】図1には、この発明が適用されたフラッシュ
メモリの一実施例のブロック図が示されている。また、
図2には、図1のフラッシュメモリに含まれるメモリア
レイMARYならびにその周辺部の一実施例の部分的な
回路図が示されている。さらに、図3には、図2のメモ
リアレイMARYを構成する2層ゲート構造セルの一実
施例の断面構造図が示され、図4には、そのドレイン電
流とゲート・ソース間電圧との関係を説明するための一
実施例の特性図が示されている。これらの図をもとに、
まずこの実施例のフラッシュメモリの構成及び動作の概
要について説明する。なお、図2の各回路素子ならびに
図1の各ブロックを構成する回路素子は、特に制限され
ないが、公知の半導体集積回路の製造技術により、単結
晶シリコンのような1個の半導体基板面上に形成され
る。
メモリの一実施例のブロック図が示されている。また、
図2には、図1のフラッシュメモリに含まれるメモリア
レイMARYならびにその周辺部の一実施例の部分的な
回路図が示されている。さらに、図3には、図2のメモ
リアレイMARYを構成する2層ゲート構造セルの一実
施例の断面構造図が示され、図4には、そのドレイン電
流とゲート・ソース間電圧との関係を説明するための一
実施例の特性図が示されている。これらの図をもとに、
まずこの実施例のフラッシュメモリの構成及び動作の概
要について説明する。なお、図2の各回路素子ならびに
図1の各ブロックを構成する回路素子は、特に制限され
ないが、公知の半導体集積回路の製造技術により、単結
晶シリコンのような1個の半導体基板面上に形成され
る。
【0013】図1において、この実施例のフラッシュメ
モリは、特に制限されないが、メモリアレイMARYが
分割されてなる32個のメモリブロックMB0〜MB3
1をその基本構成要素とする。これらのメモリブロック
のそれぞれは、図2のメモリブロックMB0に代表して
示されるように、図の垂直方向に平行して配置されるm
+1本のワード線W0〜Wmと、水平方向に平行して配
置されるn+1本のデータ線B0〜Bnとを含む。これ
らのワード線及びデータ線の交点には、(m+1)×
(n+1)個のメモリセルMCが格子状に配置される。
モリは、特に制限されないが、メモリアレイMARYが
分割されてなる32個のメモリブロックMB0〜MB3
1をその基本構成要素とする。これらのメモリブロック
のそれぞれは、図2のメモリブロックMB0に代表して
示されるように、図の垂直方向に平行して配置されるm
+1本のワード線W0〜Wmと、水平方向に平行して配
置されるn+1本のデータ線B0〜Bnとを含む。これ
らのワード線及びデータ線の交点には、(m+1)×
(n+1)個のメモリセルMCが格子状に配置される。
【0014】ここで、メモリブロックMB0〜MB31
を構成するメモリセルMCは、図3に示されるように、
いわゆる2層ゲート構造セルとされ、P型半導体基板P
SUBの表面に形成された一対の高濃度N型拡散層N+
つまりN型拡散層ND1及びND2をそのソース及びド
レインとする。このうち、ソースとなる拡散層ND1と
P型半導体基板PSUBとの間には、特に制限されない
が、低濃度のN型半導体領域N- が形成され、ドレイン
となる拡散層ND2とP型半導体基板PSUBとの間に
は、低濃度のP型半導体領域P- が形成される。
を構成するメモリセルMCは、図3に示されるように、
いわゆる2層ゲート構造セルとされ、P型半導体基板P
SUBの表面に形成された一対の高濃度N型拡散層N+
つまりN型拡散層ND1及びND2をそのソース及びド
レインとする。このうち、ソースとなる拡散層ND1と
P型半導体基板PSUBとの間には、特に制限されない
が、低濃度のN型半導体領域N- が形成され、ドレイン
となる拡散層ND2とP型半導体基板PSUBとの間に
は、低濃度のP型半導体領域P- が形成される。
【0015】拡散層ND1及びND2の中間つまりチャ
ンネル領域の上層には、比較的薄い絶縁膜IS1をはさ
んでフローティングゲートFGが形成され、このフロー
ティングゲートFGの上層には、さらに比較的厚みのあ
る絶縁膜IS2をはさんでコントロールゲートCGが形
成される。このコントロールゲートCGは、メモリセル
MCのいわゆるゲート端子に結合される。
ンネル領域の上層には、比較的薄い絶縁膜IS1をはさ
んでフローティングゲートFGが形成され、このフロー
ティングゲートFGの上層には、さらに比較的厚みのあ
る絶縁膜IS2をはさんでコントロールゲートCGが形
成される。このコントロールゲートCGは、メモリセル
MCのいわゆるゲート端子に結合される。
【0016】この実施例において、2層ゲート構造型の
メモリセルMCに対する保持情報の書き込み動作は、コ
ントロールゲートCGに例えば+12Vのような比較的
絶対値の大きな正電位を、またドレインに例えば+5V
のような中間電位の正電位をそれぞれ印加し、アバラン
シェ降伏により発生したホットエレクトロンをフローテ
ィングゲートFGに注入することによって実現される。
フローティングゲートFGに対するホットエレクトロン
の注入が行われたとき、メモリセルMCは、図4に示さ
れるように、論理“0”の情報を保持するものとされ、
そのしきい値電圧は、例えば6Vのような比較的大きな
値Vth0とされる。
メモリセルMCに対する保持情報の書き込み動作は、コ
ントロールゲートCGに例えば+12Vのような比較的
絶対値の大きな正電位を、またドレインに例えば+5V
のような中間電位の正電位をそれぞれ印加し、アバラン
シェ降伏により発生したホットエレクトロンをフローテ
ィングゲートFGに注入することによって実現される。
フローティングゲートFGに対するホットエレクトロン
の注入が行われたとき、メモリセルMCは、図4に示さ
れるように、論理“0”の情報を保持するものとされ、
そのしきい値電圧は、例えば6Vのような比較的大きな
値Vth0とされる。
【0017】次に、メモリセルMCの保持情報の消去動
作は、ソースに例えば+12Vのような比較的絶対値の
大きな正電位を印加し、トンネル現象によりフローティ
ングゲートFGに蓄積された電子をソース側に引き抜く
ことによって実現される。トンネル現象による電子の引
き抜きが行われたとき、メモリセルMCは、図4に示さ
れるように、論理“1”の情報を保持するものとされ、
そのしきい値電圧は、例えば0.5Vのような比較的小
さな値Vth1とされる。
作は、ソースに例えば+12Vのような比較的絶対値の
大きな正電位を印加し、トンネル現象によりフローティ
ングゲートFGに蓄積された電子をソース側に引き抜く
ことによって実現される。トンネル現象による電子の引
き抜きが行われたとき、メモリセルMCは、図4に示さ
れるように、論理“1”の情報を保持するものとされ、
そのしきい値電圧は、例えば0.5Vのような比較的小
さな値Vth1とされる。
【0018】一方、メモリセルMCの保持情報の読み出
し動作は、弱い書き込みつまりフローティングゲートF
Gに対する不本意なキャリアの注入を避けるため、例え
ばドレインに+1V程度の比較的絶対値の小さな正電位
を印加し、コントロールゲートCGに+5V程度の中間
電位の正電位を印加することによって実現される。メモ
リセルMCが論理“1”の情報を保持しそのしきい値電
圧が比較的小さな値Vth1とされるとき、そのドレイ
ン・ソース間には、比較的大きな読み出し電流が流され
る。また、メモリセルが論理“0”の情報を保持しその
しきい値電圧が比較的大きな値Vth0とされる場合、
そのドレイン・ソース間には、比較的小さな読み出し電
流が流される。これらの読み出し電流は、後述するよう
に、対応するデータ線B0〜Bnから共通データ線C0
〜C7を介してセンスアンプSAの対応する単位回路に
伝達され、この読み出し電流の大きさによってメモリセ
ルMCの保持情報の論理レベルを判定することができ
る。
し動作は、弱い書き込みつまりフローティングゲートF
Gに対する不本意なキャリアの注入を避けるため、例え
ばドレインに+1V程度の比較的絶対値の小さな正電位
を印加し、コントロールゲートCGに+5V程度の中間
電位の正電位を印加することによって実現される。メモ
リセルMCが論理“1”の情報を保持しそのしきい値電
圧が比較的小さな値Vth1とされるとき、そのドレイ
ン・ソース間には、比較的大きな読み出し電流が流され
る。また、メモリセルが論理“0”の情報を保持しその
しきい値電圧が比較的大きな値Vth0とされる場合、
そのドレイン・ソース間には、比較的小さな読み出し電
流が流される。これらの読み出し電流は、後述するよう
に、対応するデータ線B0〜Bnから共通データ線C0
〜C7を介してセンスアンプSAの対応する単位回路に
伝達され、この読み出し電流の大きさによってメモリセ
ルMCの保持情報の論理レベルを判定することができ
る。
【0019】図2に戻り、メモリブロックMB0を例に
メモリブロックMB0〜MB31ならびにその周辺部に
関する説明を進める。メモリブロックMB0の同一の行
に配置されたn+1個のメモリセルMCのゲートつまり
コントロールゲートCGは、対応するワード線W0〜W
mにそれぞれ共通結合され、同一の列に配置されたm+
1個のメモリセルMCのドレインは、対応するデータ線
B0〜Bnにそれぞれ共通結合される。メモリブロック
MB0を構成するすべてのメモリセルMCのソースは、
対応するソース線S0に共通結合される。言うまでもな
く、ワード線W0〜Wmは、メモリブロックMB1〜M
B31によっても共有され、メモリブロックMB1〜M
B31は、それぞれn+1本のデータ線B0〜Bnを備
える。また、メモリブロックMB1〜MB31を構成す
るすべてのメモリセルMCのソースは、対応するソース
線S1〜S31にそれぞれ共通結合される。
メモリブロックMB0〜MB31ならびにその周辺部に
関する説明を進める。メモリブロックMB0の同一の行
に配置されたn+1個のメモリセルMCのゲートつまり
コントロールゲートCGは、対応するワード線W0〜W
mにそれぞれ共通結合され、同一の列に配置されたm+
1個のメモリセルMCのドレインは、対応するデータ線
B0〜Bnにそれぞれ共通結合される。メモリブロック
MB0を構成するすべてのメモリセルMCのソースは、
対応するソース線S0に共通結合される。言うまでもな
く、ワード線W0〜Wmは、メモリブロックMB1〜M
B31によっても共有され、メモリブロックMB1〜M
B31は、それぞれn+1本のデータ線B0〜Bnを備
える。また、メモリブロックMB1〜MB31を構成す
るすべてのメモリセルMCのソースは、対応するソース
線S1〜S31にそれぞれ共通結合される。
【0020】メモリブロックMB0〜MB31を構成す
るワード線W0〜Wmは、図1に示されるように、Xア
ドレスデコーダXDに結合される。Xアドレスデコーダ
XDには、XアドレスバッファXBからi+1ビットの
内部アドレス信号X0〜Xiが供給される。また、Xア
ドレスバッファXBには、アドレス入力端子AX0〜A
Xiを介してXアドレス信号AX0〜AXiが供給さ
れ、後述する消去制御回路ERCから消去Xアドレス信
号EX0〜EXiが供給される。
るワード線W0〜Wmは、図1に示されるように、Xア
ドレスデコーダXDに結合される。Xアドレスデコーダ
XDには、XアドレスバッファXBからi+1ビットの
内部アドレス信号X0〜Xiが供給される。また、Xア
ドレスバッファXBには、アドレス入力端子AX0〜A
Xiを介してXアドレス信号AX0〜AXiが供給さ
れ、後述する消去制御回路ERCから消去Xアドレス信
号EX0〜EXiが供給される。
【0021】XアドレスバッファXBは、フラッシュメ
モリが通常の読み出しモード又は書き込みモードで選択
状態とされるとき、アドレス入力端子AX0〜AXiを
介して供給されるXアドレス信号AX0〜AXiを取り
込み、保持する。また、フラッシュメモリが全消去モー
ドとされるとき、消去制御回路ERCから供給される消
去Xアドレス信号EX0〜EXiを取り込み、保持す
る。そして、これらのXアドレス信号又は消去Xアドレ
ス信号をもとに内部アドレス信号X0〜Xiを形成し、
XアドレスデコーダXDに供給する。
モリが通常の読み出しモード又は書き込みモードで選択
状態とされるとき、アドレス入力端子AX0〜AXiを
介して供給されるXアドレス信号AX0〜AXiを取り
込み、保持する。また、フラッシュメモリが全消去モー
ドとされるとき、消去制御回路ERCから供給される消
去Xアドレス信号EX0〜EXiを取り込み、保持す
る。そして、これらのXアドレス信号又は消去Xアドレ
ス信号をもとに内部アドレス信号X0〜Xiを形成し、
XアドレスデコーダXDに供給する。
【0022】XアドレスデコーダXDは、Xアドレスバ
ッファXBから供給される内部アドレス信号X0〜Xi
をデコードして、メモリアレイMARYの対応するワー
ド線W0〜Wmを所定の選択又は非選択レベルとする。
この実施例において、書き込みモードにおけるワード線
W0〜Wmの選択レベルは、前述のように、+12Vの
ような正電位VPPとされ、その非選択レベルは接地電
位VSSとされる。また、読み出しモードにおけるワー
ド線W0〜Wmの選択レベルは、+5Vのような電源電
圧VCCとされ、その非選択レベルは接地電位VSSと
される。なお、フラッシュメモリがベリファイモードと
されるとき、ワード線W0〜Wmの選択レベルは+3.
5Vのような比較的絶対値の小さな正電位とされ、対応
するメモリブロックMB0〜MB31に関する消去動作
が行われるとき、ワード線W0〜Wmは接地電位VSS
のような非選択レベルとされる。
ッファXBから供給される内部アドレス信号X0〜Xi
をデコードして、メモリアレイMARYの対応するワー
ド線W0〜Wmを所定の選択又は非選択レベルとする。
この実施例において、書き込みモードにおけるワード線
W0〜Wmの選択レベルは、前述のように、+12Vの
ような正電位VPPとされ、その非選択レベルは接地電
位VSSとされる。また、読み出しモードにおけるワー
ド線W0〜Wmの選択レベルは、+5Vのような電源電
圧VCCとされ、その非選択レベルは接地電位VSSと
される。なお、フラッシュメモリがベリファイモードと
されるとき、ワード線W0〜Wmの選択レベルは+3.
5Vのような比較的絶対値の小さな正電位とされ、対応
するメモリブロックMB0〜MB31に関する消去動作
が行われるとき、ワード線W0〜Wmは接地電位VSS
のような非選択レベルとされる。
【0023】次に、メモリブロックMB0〜MB31を
構成するデータ線B0〜Bnは、図2のメモリブロック
MB0に代表して示されるように、YスイッチYSの対
応するNチャンネル型のスイッチMOSFET(金属酸
化物半導体型電界効果トランジスタ。この明細書では、
MOSFETをして絶縁ゲート型電界効果トランジスタ
の総称とする)N2に結合される。YスイッチYSは、
特に制限されないが、メモリブロックMB0〜MB31
のデータ線B0〜Bnと8本の共通データ線C0〜C7
との間に設けられる32×(n+1)個のスイッチMO
SFETN2を含む。これらのスイッチMOSFETN
2のゲートは、順次8個ずつ共通結合され、Yアドレス
デコーダYDから対応するデータ線選択信号YS0〜Y
Spがそれぞれ共通に供給される。なお、データ線選択
信号のビット数p+1が、 p+1=32×(n+1)/8 なる関係にあることは言うまでもない。
構成するデータ線B0〜Bnは、図2のメモリブロック
MB0に代表して示されるように、YスイッチYSの対
応するNチャンネル型のスイッチMOSFET(金属酸
化物半導体型電界効果トランジスタ。この明細書では、
MOSFETをして絶縁ゲート型電界効果トランジスタ
の総称とする)N2に結合される。YスイッチYSは、
特に制限されないが、メモリブロックMB0〜MB31
のデータ線B0〜Bnと8本の共通データ線C0〜C7
との間に設けられる32×(n+1)個のスイッチMO
SFETN2を含む。これらのスイッチMOSFETN
2のゲートは、順次8個ずつ共通結合され、Yアドレス
デコーダYDから対応するデータ線選択信号YS0〜Y
Spがそれぞれ共通に供給される。なお、データ線選択
信号のビット数p+1が、 p+1=32×(n+1)/8 なる関係にあることは言うまでもない。
【0024】YスイッチYSを構成するスイッチMOS
FETN2は、対応するデータ線選択信号YS0〜YS
pがハイレベルとされることで8個ずつ選択的にオン状
態とされ、メモリブロックMB0〜MB31を構成する
データ線B0〜Bnの対応する8本と共通データ線C0
〜C7とを選択的に接続状態とする。
FETN2は、対応するデータ線選択信号YS0〜YS
pがハイレベルとされることで8個ずつ選択的にオン状
態とされ、メモリブロックMB0〜MB31を構成する
データ線B0〜Bnの対応する8本と共通データ線C0
〜C7とを選択的に接続状態とする。
【0025】YアドレスデコーダYDには、Yアドレス
バッファYBからj+1ビットの内部アドレス信号Y0
〜Yjが供給される。YアドレスバッファYBには、ア
ドレス入力端子AY0〜AYjを介してYアドレス信号
AY0〜AYjが供給され、消去制御回路ERCから消
去Yアドレス信号EY0〜EYjが供給される。
バッファYBからj+1ビットの内部アドレス信号Y0
〜Yjが供給される。YアドレスバッファYBには、ア
ドレス入力端子AY0〜AYjを介してYアドレス信号
AY0〜AYjが供給され、消去制御回路ERCから消
去Yアドレス信号EY0〜EYjが供給される。
【0026】YアドレスバッファYBは、フラッシュメ
モリが通常の読み出し又は書き込みモードで選択状態と
されるとき、アドレス入力端子AY0〜AYjを介して
供給されるYアドレス信号AY0〜AYjを取り込み、
保持する。また、フラッシュメモリが全消去モードとさ
れるとき、消去制御回路ERCから供給される消去Yア
ドレス信号EY0〜EYjを取り込み、保持する。そし
て、これらのYアドレス信号又は消去Yアドレス信号を
もとに内部アドレス信号Y0〜Yjを形成し、Yアドレ
スデコーダYDに供給する。YアドレスデコーダYD
は、YアドレスバッファYBから供給される内部アドレ
ス信号Y0〜Yjをデコードして、対応するデータ線選
択信号YS0〜YSpを択一的にハイレベルとする。
モリが通常の読み出し又は書き込みモードで選択状態と
されるとき、アドレス入力端子AY0〜AYjを介して
供給されるYアドレス信号AY0〜AYjを取り込み、
保持する。また、フラッシュメモリが全消去モードとさ
れるとき、消去制御回路ERCから供給される消去Yア
ドレス信号EY0〜EYjを取り込み、保持する。そし
て、これらのYアドレス信号又は消去Yアドレス信号を
もとに内部アドレス信号Y0〜Yjを形成し、Yアドレ
スデコーダYDに供給する。YアドレスデコーダYD
は、YアドレスバッファYBから供給される内部アドレ
ス信号Y0〜Yjをデコードして、対応するデータ線選
択信号YS0〜YSpを択一的にハイレベルとする。
【0027】一方、メモリアレイMARYのメモリブロ
ックMB0〜MB31のソース線S0〜S31は、図2
のソース線S0に代表して示されるように、ソーススイ
ッチSSの対応する消去ゲートEG0〜EG31の出力
端子に結合される。ソーススイッチSSは、メモリブロ
ックMB0〜MB31つまりはソース線S0〜S31に
対応して設けられる32個の消去ゲートEG0〜EG3
1を含み、これらの消去ゲートのそれぞれは、図2の消
去ゲートEG0に代表して示されるように、消去電圧V
PPと接地電位VSSとの間に直列形態に設けられるP
チャンネルMOSFETP1及びNチャンネルMOSF
ETN1を含む。これらのMOSFETP1及びN1の
ゲートはそれぞれ共通結合され、ソーススイッチSSの
図示されないデコーダから対応する反転内部制御信号E
0B〜E31B(ここで、それが有効とされるとき選択
的にロウレベルとされるいわゆる反転信号等について
は、その名称の末尾にBを付して表す。以下同様)が供
給される。なお、反転内部制御信号E0B〜E31B
は、通常+12Vのようなハイレベルとされ、フラッシ
ュメモリが全消去モード又はブロック消去モードとされ
るとき、所定のパルス幅をもって択一的に接地電位VS
Sのようなロウレベルとされる。
ックMB0〜MB31のソース線S0〜S31は、図2
のソース線S0に代表して示されるように、ソーススイ
ッチSSの対応する消去ゲートEG0〜EG31の出力
端子に結合される。ソーススイッチSSは、メモリブロ
ックMB0〜MB31つまりはソース線S0〜S31に
対応して設けられる32個の消去ゲートEG0〜EG3
1を含み、これらの消去ゲートのそれぞれは、図2の消
去ゲートEG0に代表して示されるように、消去電圧V
PPと接地電位VSSとの間に直列形態に設けられるP
チャンネルMOSFETP1及びNチャンネルMOSF
ETN1を含む。これらのMOSFETP1及びN1の
ゲートはそれぞれ共通結合され、ソーススイッチSSの
図示されないデコーダから対応する反転内部制御信号E
0B〜E31B(ここで、それが有効とされるとき選択
的にロウレベルとされるいわゆる反転信号等について
は、その名称の末尾にBを付して表す。以下同様)が供
給される。なお、反転内部制御信号E0B〜E31B
は、通常+12Vのようなハイレベルとされ、フラッシ
ュメモリが全消去モード又はブロック消去モードとされ
るとき、所定のパルス幅をもって択一的に接地電位VS
Sのようなロウレベルとされる。
【0028】対応する反転内部制御信号E0B〜E31
Bが+12Vのようなハイレベルとされるとき、ソース
スイッチSSの消去ゲートEG0〜EG31では、MO
SFETN1がオン状態とされ、MOSFETP1はオ
フ状態とされる。このため、ソース線S0〜S31は、
接地電位VSSのようなロウレベルとされる。
Bが+12Vのようなハイレベルとされるとき、ソース
スイッチSSの消去ゲートEG0〜EG31では、MO
SFETN1がオン状態とされ、MOSFETP1はオ
フ状態とされる。このため、ソース線S0〜S31は、
接地電位VSSのようなロウレベルとされる。
【0029】一方、対応する反転内部制御信号E0B〜
E31Bが接地電位VSSのようなロウレベルとされる
とき、ソーススイッチSSの消去ゲートEG0〜EG3
1では、MOSFETN1がオフ状態なり、代わってM
OSFETP1がオン状態とされる。このため、ソース
線S0〜S31には、+12Vの消去電圧VPPが供給
され、これによって対応するメモリブロックMB0〜M
B31を構成するすべてのメモリセルが一斉に消去状態
とされる。前述のように、反転内部制御信号E0B〜E
31Bは、所定のパルス幅をもって接地電位VSSとさ
れ、ソース線S0〜S31に供給される消去電圧VPP
も同様なパルス信号とされる。この実施例において、反
転内部制御信号E0B〜E31Bのパルス幅は、最も速
いメモリセルでも消去状態に反転することのない比較的
短いものとされ、このようなパルス幅の消去電圧VPP
が繰り返し供給されることによって対応するメモリブロ
ックを構成するメモリセルが徐々に消去状態に変化され
る。
E31Bが接地電位VSSのようなロウレベルとされる
とき、ソーススイッチSSの消去ゲートEG0〜EG3
1では、MOSFETN1がオフ状態なり、代わってM
OSFETP1がオン状態とされる。このため、ソース
線S0〜S31には、+12Vの消去電圧VPPが供給
され、これによって対応するメモリブロックMB0〜M
B31を構成するすべてのメモリセルが一斉に消去状態
とされる。前述のように、反転内部制御信号E0B〜E
31Bは、所定のパルス幅をもって接地電位VSSとさ
れ、ソース線S0〜S31に供給される消去電圧VPP
も同様なパルス信号とされる。この実施例において、反
転内部制御信号E0B〜E31Bのパルス幅は、最も速
いメモリセルでも消去状態に反転することのない比較的
短いものとされ、このようなパルス幅の消去電圧VPP
が繰り返し供給されることによって対応するメモリブロ
ックを構成するメモリセルが徐々に消去状態に変化され
る。
【0030】ソーススイッチSSには、特に制限されな
いが、図1に示されるように、YアドレスバッファYB
から上位5ビットの内部アドレス信号Yj−4〜Yjが
供給される。ソーススイッチSSは、フラッシュメモリ
が全消去モード又はブロック消去モードとされるとき、
YアドレスバッファYBから供給される内部アドレス信
号Yj−4〜Yjをデコードして、対応する上記反転内
部制御信号E0B〜E31Bを選択的に接地電位VSS
のようなロウレベルとする。
いが、図1に示されるように、YアドレスバッファYB
から上位5ビットの内部アドレス信号Yj−4〜Yjが
供給される。ソーススイッチSSは、フラッシュメモリ
が全消去モード又はブロック消去モードとされるとき、
YアドレスバッファYBから供給される内部アドレス信
号Yj−4〜Yjをデコードして、対応する上記反転内
部制御信号E0B〜E31Bを選択的に接地電位VSS
のようなロウレベルとする。
【0031】メモリブロックMB0〜MB31を構成す
るデータ線B0〜BnがYスイッチYSを介して8本ず
つ選択的に接続状態とされる共通データ線C0〜C7
は、ライトアンプWAの対応する単位回路の出力端子に
結合されるとともに、センスアンプSAの対応する単位
回路の入力端子に結合される。
るデータ線B0〜BnがYスイッチYSを介して8本ず
つ選択的に接続状態とされる共通データ線C0〜C7
は、ライトアンプWAの対応する単位回路の出力端子に
結合されるとともに、センスアンプSAの対応する単位
回路の入力端子に結合される。
【0032】ライトアンプWA及びセンスアンプSA
は、共通データ線C0〜C7に対応して設けられる8個
の単位回路をそれぞれ含む。このうち、ライトアンプW
Aの各単位回路の出力端子は、対応する共通データ線C
0〜C7に結合され、その入力端子は、データ入力バッ
ファIBの対応する単位回路の出力端子に結合される。
データ入力バッファIBの各単位回路の入力端子は、対
応するデータ入出力端子IO0〜IO7に結合される。
一方、センスアンプSAの各単位回路の入力端子は、対
応する共通データ線C0〜C7に結合され、その出力端
子は、データ出力バッファOBの対応する単位回路の入
力端子に結合される。データ出力バッファOBの各単位
回路の出力端子は、対応するデータ入出力端子IO0〜
IO7に共通結合される。
は、共通データ線C0〜C7に対応して設けられる8個
の単位回路をそれぞれ含む。このうち、ライトアンプW
Aの各単位回路の出力端子は、対応する共通データ線C
0〜C7に結合され、その入力端子は、データ入力バッ
ファIBの対応する単位回路の出力端子に結合される。
データ入力バッファIBの各単位回路の入力端子は、対
応するデータ入出力端子IO0〜IO7に結合される。
一方、センスアンプSAの各単位回路の入力端子は、対
応する共通データ線C0〜C7に結合され、その出力端
子は、データ出力バッファOBの対応する単位回路の入
力端子に結合される。データ出力バッファOBの各単位
回路の出力端子は、対応するデータ入出力端子IO0〜
IO7に共通結合される。
【0033】データ入力バッファIBの各単位回路は、
フラッシュメモリが書き込みモードで選択状態とされる
とき、対応するデータ入出力端子IO0〜IO7を介し
て入力される書き込みデータを取り込み、ライトアンプ
WAの対応する単位回路に伝達する。これらの書き込み
データは、ライトアンプWAの各単位回路によって所定
の書き込み信号とされ、共通データ線C0〜C7を介し
てメモリブロックMB0〜MB31の選択された8個の
メモリセルに書き込まれる。なお、ライトアンプWAの
各単位回路から出力される書き込み信号のレベルは、対
応する書き込みデータが論理“0”とされるとき+5V
のようなハイレベルとされ、対応する書き込みデータが
論理“1”とされるとき接地電位VSSとされる。
フラッシュメモリが書き込みモードで選択状態とされる
とき、対応するデータ入出力端子IO0〜IO7を介し
て入力される書き込みデータを取り込み、ライトアンプ
WAの対応する単位回路に伝達する。これらの書き込み
データは、ライトアンプWAの各単位回路によって所定
の書き込み信号とされ、共通データ線C0〜C7を介し
てメモリブロックMB0〜MB31の選択された8個の
メモリセルに書き込まれる。なお、ライトアンプWAの
各単位回路から出力される書き込み信号のレベルは、対
応する書き込みデータが論理“0”とされるとき+5V
のようなハイレベルとされ、対応する書き込みデータが
論理“1”とされるとき接地電位VSSとされる。
【0034】一方、センスアンプSAの各単位回路は、
フラッシュメモリが読み出しモード又はベリファイモー
ドで選択状態とされるとき、メモリブロックMB0〜M
B31の選択された8個のメモリセルから対応する共通
データ線C0〜C7を介して出力される読み出し信号を
増幅する。これらの読み出し信号は、フラッシュメモリ
が読み出しモードとされるとき、データ出力バッファO
Bの対応する単位回路から対応するデータ入出力端子I
O0〜IO7を介してフラッシュメモリの外部に送出さ
れる。また、フラッシュメモリがベリファイモードとさ
れるとき、後述する消去制御回路ERCに伝達され、選
択された8個のメモリセルの消去状態の判定に供され
る。この実施例において、メモリブロックMB0〜MB
31の選択された8個のメモリセルから出力される読み
出し信号は、前述のように、対応するメモリセルのしき
い値電圧に応じた値の電流信号とされる。このため、セ
ンスアンプSAの各単位回路は、電流信号として得られ
る読み出し信号を電圧信号に変換するための電流電圧変
換回路をそれぞれ含む。
フラッシュメモリが読み出しモード又はベリファイモー
ドで選択状態とされるとき、メモリブロックMB0〜M
B31の選択された8個のメモリセルから対応する共通
データ線C0〜C7を介して出力される読み出し信号を
増幅する。これらの読み出し信号は、フラッシュメモリ
が読み出しモードとされるとき、データ出力バッファO
Bの対応する単位回路から対応するデータ入出力端子I
O0〜IO7を介してフラッシュメモリの外部に送出さ
れる。また、フラッシュメモリがベリファイモードとさ
れるとき、後述する消去制御回路ERCに伝達され、選
択された8個のメモリセルの消去状態の判定に供され
る。この実施例において、メモリブロックMB0〜MB
31の選択された8個のメモリセルから出力される読み
出し信号は、前述のように、対応するメモリセルのしき
い値電圧に応じた値の電流信号とされる。このため、セ
ンスアンプSAの各単位回路は、電流信号として得られ
る読み出し信号を電圧信号に変換するための電流電圧変
換回路をそれぞれ含む。
【0035】この実施例のフラッシュメモリは、さら
に、フラッシュメモリが全消去モードとされるときメモ
リアレイMARYを構成するすべてのメモリセルを一括
して消去状態とするための消去制御回路ERCを備え
る。消去制御回路ERCには、タイミング制御回路TC
から図示されない全消去モード起動信号が供給されると
ともに、センスアンプSAからベリファイリードモード
による8ビットの読み出し信号が供給される。消去制御
回路ERCは、図示されない消去判定回路やアドレスカ
ウンタ及びブロックカウンタを含み、後述するアルゴリ
ズムに従って全メモリセルに対するプレライト及び消去
動作を選択的に実行する。この際、消去制御回路ERC
は、消去Xアドレス信号EX0〜EXiならびに消去Y
アドレス信号EY0〜EYjを形成し、Xアドレスバッ
ファXB及びYアドレスバッファYBに供給するととも
に、プレライトのための所定の書き込み信号を形成し、
ライトアンプWAに伝達する。これにより、メモリセル
のしきい値電圧を必要以上に低下させることなく、メモ
リブロックMB0〜MB31を構成するすべてのメモリ
セルを消去状態とすることができる。なお、消去制御回
路ERCの全消去モードのアルゴリズムについては、後
で詳細に説明する。
に、フラッシュメモリが全消去モードとされるときメモ
リアレイMARYを構成するすべてのメモリセルを一括
して消去状態とするための消去制御回路ERCを備え
る。消去制御回路ERCには、タイミング制御回路TC
から図示されない全消去モード起動信号が供給されると
ともに、センスアンプSAからベリファイリードモード
による8ビットの読み出し信号が供給される。消去制御
回路ERCは、図示されない消去判定回路やアドレスカ
ウンタ及びブロックカウンタを含み、後述するアルゴリ
ズムに従って全メモリセルに対するプレライト及び消去
動作を選択的に実行する。この際、消去制御回路ERC
は、消去Xアドレス信号EX0〜EXiならびに消去Y
アドレス信号EY0〜EYjを形成し、Xアドレスバッ
ファXB及びYアドレスバッファYBに供給するととも
に、プレライトのための所定の書き込み信号を形成し、
ライトアンプWAに伝達する。これにより、メモリセル
のしきい値電圧を必要以上に低下させることなく、メモ
リブロックMB0〜MB31を構成するすべてのメモリ
セルを消去状態とすることができる。なお、消去制御回
路ERCの全消去モードのアルゴリズムについては、後
で詳細に説明する。
【0036】タイミング制御回路TCは、外部から起動
制御信号として供給されるチップイネーブル信号CE
B,ライトイネーブル信号WEB,出力イネーブル信号
OEBならびに消去イネーブル信号EEBをもとに各種
の内部制御信号を選択的に形成し、フラッシュメモリの
各部に供給する。タイミング制御回路TCは、消去イネ
ーブル信号EEBが所定期間ロウレベルとされたことを
受けて全消去モードを識別し、消去制御回路ERCを起
動する機能をあわせ持つ。
制御信号として供給されるチップイネーブル信号CE
B,ライトイネーブル信号WEB,出力イネーブル信号
OEBならびに消去イネーブル信号EEBをもとに各種
の内部制御信号を選択的に形成し、フラッシュメモリの
各部に供給する。タイミング制御回路TCは、消去イネ
ーブル信号EEBが所定期間ロウレベルとされたことを
受けて全消去モードを識別し、消去制御回路ERCを起
動する機能をあわせ持つ。
【0037】図5には、図1のフラッシュメモリの一実
施例の基板配置図が示され、図6には、その消去電圧供
給経路の等価回路図が示されている。また、図7には、
図1のフラッシュメモリの全消去モードの一実施例の処
理フロー図が示され、図8には、図1のフラッシュメモ
リのメモリアレイを構成する2層ゲート構造セルの消去
後におけるしきい値電圧の一実施例を示す分布特性図が
示されている。これらの図をもとに、この実施例のフラ
ッシュメモリの基板配置及び消去電圧供給経路ならびに
全消去モードの概要とその特徴について説明する。
施例の基板配置図が示され、図6には、その消去電圧供
給経路の等価回路図が示されている。また、図7には、
図1のフラッシュメモリの全消去モードの一実施例の処
理フロー図が示され、図8には、図1のフラッシュメモ
リのメモリアレイを構成する2層ゲート構造セルの消去
後におけるしきい値電圧の一実施例を示す分布特性図が
示されている。これらの図をもとに、この実施例のフラ
ッシュメモリの基板配置及び消去電圧供給経路ならびに
全消去モードの概要とその特徴について説明する。
【0038】図5において、この実施例のフラッシュメ
モリの基本構成要素となる32個のメモリブロックMB
0〜MB31は、P型半導体基板PSUBの中央部の大
半の面積を占めて整列配置される。メモリブロックMB
0〜MB31を構成するワード線W0〜Wmの上端つま
りメモリブロックMB0の上部には、Xアドレスデコー
ダXDが配置され、その下端つまりメモリブロックMB
31の下部には、消去制御回路ERCが配置される。ま
た、メモリブロックMB0〜MB31を構成するデータ
線B0〜Bnの左端側には、YスイッチYS及びYアド
レスデコーダYDが配置され、その右端側には、消去ゲ
ートEG0〜EG31を含むソーススイッチSSが配置
される。消去ゲートEG0〜EG31は、対応するメモ
リブロックMB0〜MB31にそれぞれ近接して配置さ
れる。
モリの基本構成要素となる32個のメモリブロックMB
0〜MB31は、P型半導体基板PSUBの中央部の大
半の面積を占めて整列配置される。メモリブロックMB
0〜MB31を構成するワード線W0〜Wmの上端つま
りメモリブロックMB0の上部には、Xアドレスデコー
ダXDが配置され、その下端つまりメモリブロックMB
31の下部には、消去制御回路ERCが配置される。ま
た、メモリブロックMB0〜MB31を構成するデータ
線B0〜Bnの左端側には、YスイッチYS及びYアド
レスデコーダYDが配置され、その右端側には、消去ゲ
ートEG0〜EG31を含むソーススイッチSSが配置
される。消去ゲートEG0〜EG31は、対応するメモ
リブロックMB0〜MB31にそれぞれ近接して配置さ
れる。
【0039】XアドレスデコーダXDのさらに上部に
は、半導体基板PSUBの上辺に沿って、所定数のボン
ディングパッドPADが列状に配置される。また、消去
制御回路ERCのさらに下部には、半導体基板PSUB
の下辺に沿って、他の所定数のボンディングパッドPA
Dが列状に配置され、その右端には、フラッシュメモリ
に消去電圧VPPを入力するための消去電圧供給用ボン
ディングパッドVPPが配置される。ソーススイッチS
Sのさらに右側には、半導体基板PSUBの右辺に沿っ
て、所定の金属配線層からなり消去電圧供給用ボンディ
ングパッドVPPを介して入力される消去電圧VPPを
ソーススイッチSSの消去ゲートEG0〜EG31に伝
達する消去電圧供給配線SVPが配置される。
は、半導体基板PSUBの上辺に沿って、所定数のボン
ディングパッドPADが列状に配置される。また、消去
制御回路ERCのさらに下部には、半導体基板PSUB
の下辺に沿って、他の所定数のボンディングパッドPA
Dが列状に配置され、その右端には、フラッシュメモリ
に消去電圧VPPを入力するための消去電圧供給用ボン
ディングパッドVPPが配置される。ソーススイッチS
Sのさらに右側には、半導体基板PSUBの右辺に沿っ
て、所定の金属配線層からなり消去電圧供給用ボンディ
ングパッドVPPを介して入力される消去電圧VPPを
ソーススイッチSSの消去ゲートEG0〜EG31に伝
達する消去電圧供給配線SVPが配置される。
【0040】周知のように、金属配線層からなる消去電
圧供給配線SVPは、その配線幅及び配線厚に応じた所
定の分布抵抗を有する。このため、消去電圧供給用ボン
ディングパッドVPPとソーススイッチSSの消去ゲー
トEG0〜EG31との間には、図6に示されるよう
に、その配線長に応じた配線抵抗RS0〜RS31が結
合され、これらの配線抵抗の電圧降下によって消去ゲー
トEG0〜EG31に供給される消去電圧VPPの電位
が異なるものとなる。
圧供給配線SVPは、その配線幅及び配線厚に応じた所
定の分布抵抗を有する。このため、消去電圧供給用ボン
ディングパッドVPPとソーススイッチSSの消去ゲー
トEG0〜EG31との間には、図6に示されるよう
に、その配線長に応じた配線抵抗RS0〜RS31が結
合され、これらの配線抵抗の電圧降下によって消去ゲー
トEG0〜EG31に供給される消去電圧VPPの電位
が異なるものとなる。
【0041】これに対処するため、この実施例のフラッ
シュメモリでは、消去電圧供給配線SVPの各分岐点と
対応する消去ゲートEG1〜EG31との間に、消去電
圧供給用ボンディングパッドVPPと各消去ゲートとの
間の抵抗値を均一化するための平滑抵抗R1〜R31が
それぞれ設けられる。すなわち、消去電圧供給用ボンデ
ィングパッドVPPと消去ゲートEG0〜EG31との
間の配線抵抗RS0〜RS31の総和をそれぞれΣRS
0〜ΣRS31とするとき、消去ゲートEG1と消去電
圧供給配線SVPの対応する分岐点との間には、 R1≒ΣRS0−ΣRS1 なる平滑抵抗R1が設けられる。同様に、消去ゲートE
G2と消去電圧供給配線SVPの対応する分岐点との間
には、 R2≒ΣRS0−ΣRS2 なる平滑抵抗R2が設けられ、第q番目の消去ゲートE
Gqと消去電圧供給配線SVPの対応する分岐点との間
には、 Rq≒ΣRS0−ΣRSq なる平滑抵抗Rqが設けられる。
シュメモリでは、消去電圧供給配線SVPの各分岐点と
対応する消去ゲートEG1〜EG31との間に、消去電
圧供給用ボンディングパッドVPPと各消去ゲートとの
間の抵抗値を均一化するための平滑抵抗R1〜R31が
それぞれ設けられる。すなわち、消去電圧供給用ボンデ
ィングパッドVPPと消去ゲートEG0〜EG31との
間の配線抵抗RS0〜RS31の総和をそれぞれΣRS
0〜ΣRS31とするとき、消去ゲートEG1と消去電
圧供給配線SVPの対応する分岐点との間には、 R1≒ΣRS0−ΣRS1 なる平滑抵抗R1が設けられる。同様に、消去ゲートE
G2と消去電圧供給配線SVPの対応する分岐点との間
には、 R2≒ΣRS0−ΣRS2 なる平滑抵抗R2が設けられ、第q番目の消去ゲートE
Gqと消去電圧供給配線SVPの対応する分岐点との間
には、 Rq≒ΣRS0−ΣRSq なる平滑抵抗Rqが設けられる。
【0042】この結果、消去ゲートEG0〜EG31と
消去電圧供給用ボンディングパッドVPPとの間の抵抗
値はほぼ均一化され、各消去ゲートに供給される消去電
圧VPPの電位がほぼ均一化される。なお、この実施例
のフラッシュメモリでは、特に制限されないが、後述す
る全消去モードのアルゴリズムに対応させるため、消去
電圧供給用ボンディングパッドVPPとこれに最も近接
して配置される消去ゲートEG31との間の抵抗値がわ
ずかの差ながら最小となるように設定され、消去電圧供
給用ボンディングパッドVPPとその他の消去ゲートE
G30〜EG0との間の抵抗値は、順次少しずつ大きく
なるように設定される。
消去電圧供給用ボンディングパッドVPPとの間の抵抗
値はほぼ均一化され、各消去ゲートに供給される消去電
圧VPPの電位がほぼ均一化される。なお、この実施例
のフラッシュメモリでは、特に制限されないが、後述す
る全消去モードのアルゴリズムに対応させるため、消去
電圧供給用ボンディングパッドVPPとこれに最も近接
して配置される消去ゲートEG31との間の抵抗値がわ
ずかの差ながら最小となるように設定され、消去電圧供
給用ボンディングパッドVPPとその他の消去ゲートE
G30〜EG0との間の抵抗値は、順次少しずつ大きく
なるように設定される。
【0043】一方、この実施例のフラッシュメモリの消
去制御回路ERCによる全消去モードは、図7に示され
るように、まずステップST1において、メモリブロッ
クMB0〜MB31を構成するすべてのメモリセルに論
理“0”のデータを書き込むプレライトから開始され
る。このプレライトは、全メモリセルの消去前のしきい
値電圧を統一することで、消去パルスが供給されること
による各メモリセルのしきい値電圧の変化傾向を均一化
するために行われるものである。
去制御回路ERCによる全消去モードは、図7に示され
るように、まずステップST1において、メモリブロッ
クMB0〜MB31を構成するすべてのメモリセルに論
理“0”のデータを書き込むプレライトから開始され
る。このプレライトは、全メモリセルの消去前のしきい
値電圧を統一することで、消去パルスが供給されること
による各メモリセルのしきい値電圧の変化傾向を均一化
するために行われるものである。
【0044】次に、ステップST2において、ブロック
番号つまりブロックカウンタの初期値BNが消去電圧供
給用ボンディングパッドVPPに最も近接するメモリブ
ロックMB31を指定する31に設定され、ステップS
T3において、ブロック内アドレスつまりアドレスカウ
ンタの初期値ADが先頭アドレスを指定する0に設定さ
れる。これにより、ステップST4において、メモリブ
ロックMB31のアドレス0つまりXアドレス信号EX
0〜EXiならびにYアドレス信号EY0〜EYjが全
ビット論理“0”となるアドレスに対応するメモリセル
のベリファイリードが実行され、ステップST5におい
て、そのリードデータによる消去判定が行われる。そし
て、リードデータが論理“0”のままである場合には、
選択されたメモリセルがまだ消去状態にないものと判定
され、ステップST6による消去パルスの供給が行われ
る。なお、ステップST6による消去パルスの供給は、
消去動作が終了しないすべてのメモリブロックMB0〜
MB31つまり消去ゲートEG0〜EG31について一
斉に行われる。
番号つまりブロックカウンタの初期値BNが消去電圧供
給用ボンディングパッドVPPに最も近接するメモリブ
ロックMB31を指定する31に設定され、ステップS
T3において、ブロック内アドレスつまりアドレスカウ
ンタの初期値ADが先頭アドレスを指定する0に設定さ
れる。これにより、ステップST4において、メモリブ
ロックMB31のアドレス0つまりXアドレス信号EX
0〜EXiならびにYアドレス信号EY0〜EYjが全
ビット論理“0”となるアドレスに対応するメモリセル
のベリファイリードが実行され、ステップST5におい
て、そのリードデータによる消去判定が行われる。そし
て、リードデータが論理“0”のままである場合には、
選択されたメモリセルがまだ消去状態にないものと判定
され、ステップST6による消去パルスの供給が行われ
る。なお、ステップST6による消去パルスの供給は、
消去動作が終了しないすべてのメモリブロックMB0〜
MB31つまり消去ゲートEG0〜EG31について一
斉に行われる。
【0045】所定の消去パルスが繰り返し供給されるこ
とによってベリファイリードされたデータが論理“1”
に変化すると、選択されたメモリセルは消去状態になっ
たものと判定される。このため、ステップST7におい
て最終アドレスであるかどうかの判定が行われ、最終ア
ドレスでない場合には、ステップST8においてアドレ
スカウンタADがカウントアップされ、メモリブロック
MB31の次のアドレスのメモリセルに対する同様な消
去動作が行われる。
とによってベリファイリードされたデータが論理“1”
に変化すると、選択されたメモリセルは消去状態になっ
たものと判定される。このため、ステップST7におい
て最終アドレスであるかどうかの判定が行われ、最終ア
ドレスでない場合には、ステップST8においてアドレ
スカウンタADがカウントアップされ、メモリブロック
MB31の次のアドレスのメモリセルに対する同様な消
去動作が行われる。
【0046】ステップST7において、メモリブロック
MB31の最終アドレスであることが判定されると、ス
テップST9において、ブロック番号BNが最後のメモ
リブロックMB0に対応する最終ブロック番号0である
かどうかの判定が行われ、最終ブロック番号0でない場
合には、ステップST10においてブロックカウンタB
Nがカウントダウンされ、次のメモリブロックMB30
に対する同様な消去動作が開始される。また、ステップ
ST11において、すでに消去動作が終了したメモリブ
ロックMB31に対するステップST6による消去パル
スの供給が選択的に停止され、これによってメモリブロ
ックMB31を構成するメモリセルのしきい値電圧が必
要以上に低くなるのを防止することができる。
MB31の最終アドレスであることが判定されると、ス
テップST9において、ブロック番号BNが最後のメモ
リブロックMB0に対応する最終ブロック番号0である
かどうかの判定が行われ、最終ブロック番号0でない場
合には、ステップST10においてブロックカウンタB
Nがカウントダウンされ、次のメモリブロックMB30
に対する同様な消去動作が開始される。また、ステップ
ST11において、すでに消去動作が終了したメモリブ
ロックMB31に対するステップST6による消去パル
スの供給が選択的に停止され、これによってメモリブロ
ックMB31を構成するメモリセルのしきい値電圧が必
要以上に低くなるのを防止することができる。
【0047】以下、ステップST9においてブロック番
号BNが最終ブロック番号0となるまでステップST3
ないしステップST11の消去動作が繰り返され、メモ
リブロックMB0を構成するすべてのメモリセルの消去
動作が終了した時点で、一連の全消去モードが終了す
る。
号BNが最終ブロック番号0となるまでステップST3
ないしステップST11の消去動作が繰り返され、メモ
リブロックMB0を構成するすべてのメモリセルの消去
動作が終了した時点で、一連の全消去モードが終了す
る。
【0048】前述のように、この実施例のフラッシュメ
モリでは、消去電圧供給用ボンディングパッドVPPと
これに最も近接して配置される消去ゲートEG31との
間の抵抗値がわずかの差ながら最小となるように設定さ
れ、消去電圧供給用ボンディングパッドVPPとその他
の消去ゲートEG30〜EG0との間の抵抗値は、順次
少しずつ大きくなるように設定される。また、図7のア
ルゴリズムでは、消去電圧供給用ボンディングパッドV
PPに最も近接して配置される、言い換えるならば消去
電圧供給用ボンディングパッドVPPとの間の抵抗値が
最も小さく設定されメモリセルの消去動作が最も速く進
行するメモリブロックMB31から順に消去判定が行わ
れる。このため、メモリセルの消去後におけるしきい値
電圧の分布は、図8に示されるように、消去電圧供給用
ボンディングパッドVPPに最も近接して配置されるメ
モリブロックMB31と最も離れて配置されるメモリブ
ロックMB0との間ですら差が小さくされ、これによっ
て消去バラツキが低減される。この結果、フラッシュメ
モリの電源電圧最小値側における動作マージンが拡大さ
れ、そのアクセスタイムの高速化が推進されるものとな
る。
モリでは、消去電圧供給用ボンディングパッドVPPと
これに最も近接して配置される消去ゲートEG31との
間の抵抗値がわずかの差ながら最小となるように設定さ
れ、消去電圧供給用ボンディングパッドVPPとその他
の消去ゲートEG30〜EG0との間の抵抗値は、順次
少しずつ大きくなるように設定される。また、図7のア
ルゴリズムでは、消去電圧供給用ボンディングパッドV
PPに最も近接して配置される、言い換えるならば消去
電圧供給用ボンディングパッドVPPとの間の抵抗値が
最も小さく設定されメモリセルの消去動作が最も速く進
行するメモリブロックMB31から順に消去判定が行わ
れる。このため、メモリセルの消去後におけるしきい値
電圧の分布は、図8に示されるように、消去電圧供給用
ボンディングパッドVPPに最も近接して配置されるメ
モリブロックMB31と最も離れて配置されるメモリブ
ロックMB0との間ですら差が小さくされ、これによっ
て消去バラツキが低減される。この結果、フラッシュメ
モリの電源電圧最小値側における動作マージンが拡大さ
れ、そのアクセスタイムの高速化が推進されるものとな
る。
【0049】以上の本実施例に示されるように、この発
明を全消去モードのための消去制御回路を内蔵するフラ
ッシュメモリ等の半導体記憶装置に適用することで、次
のような作用効果が得られる。すなわち、 (1)メモリアレイが分割されてなる複数のメモリブロ
ックと、これらのメモリブロックに対応して設けられ対
応するメモリブロックを構成する複数のメモリセルの共
通結合されたソースに所定の消去電圧を選択的に伝達す
る複数の消去ゲートを含むソーススイッチと、全メモリ
セルの保持情報を一括消去するための消去制御回路とを
備えるブロック消去型のフラッシュメモリ等において、
消去電圧供給用ボンディングパッドを介して入力される
消去電圧を複数の消去ゲートに伝達する消去電圧供給配
線の各分岐点と対応する消去ゲートとの間に、所定の平
滑抵抗をそれぞれ設けることで、消去電圧供給用ボンデ
ィングパッドと各消去ゲートとの間の抵抗値をほぼ均一
化し、各消去ゲートに供給される消去電圧の電位をほぼ
均一化することができるという効果が得られる。
明を全消去モードのための消去制御回路を内蔵するフラ
ッシュメモリ等の半導体記憶装置に適用することで、次
のような作用効果が得られる。すなわち、 (1)メモリアレイが分割されてなる複数のメモリブロ
ックと、これらのメモリブロックに対応して設けられ対
応するメモリブロックを構成する複数のメモリセルの共
通結合されたソースに所定の消去電圧を選択的に伝達す
る複数の消去ゲートを含むソーススイッチと、全メモリ
セルの保持情報を一括消去するための消去制御回路とを
備えるブロック消去型のフラッシュメモリ等において、
消去電圧供給用ボンディングパッドを介して入力される
消去電圧を複数の消去ゲートに伝達する消去電圧供給配
線の各分岐点と対応する消去ゲートとの間に、所定の平
滑抵抗をそれぞれ設けることで、消去電圧供給用ボンデ
ィングパッドと各消去ゲートとの間の抵抗値をほぼ均一
化し、各消去ゲートに供給される消去電圧の電位をほぼ
均一化することができるという効果が得られる。
【0050】(2)上記(1)項において、全消去モー
ドにおける消去判定を、消去電圧供給用ボンディングパ
ッドに最も近接して配置されたメモリブロックから順に
行うことで、全消去モードにおいて供給される消去パル
スの回数を、消去電圧供給用ボンディングパッドに最も
近接して配置されたメモリブロックから順に、言い換え
るならば消去電圧供給用ボンディングパッドとの間の抵
抗値が最も小さいメモリブロックから順に少なくするこ
とができるという効果が得られる。 (3)上記(1)項及び(2)項により、フラッシュメ
モリの大容量化・大規模化が進みそのチップが大型化し
た場合でも、メモリセルの消去後におけるしきい値電圧
のブロック間バラツキを低減できるという効果が得られ
る。 (4)上記(1)項〜(3)項により、フラッシュメモ
リの電源電圧最小値側における動作マージンを拡大し、
そのアクセスタイムの高速化を推進することができると
いう効果が得られる。
ドにおける消去判定を、消去電圧供給用ボンディングパ
ッドに最も近接して配置されたメモリブロックから順に
行うことで、全消去モードにおいて供給される消去パル
スの回数を、消去電圧供給用ボンディングパッドに最も
近接して配置されたメモリブロックから順に、言い換え
るならば消去電圧供給用ボンディングパッドとの間の抵
抗値が最も小さいメモリブロックから順に少なくするこ
とができるという効果が得られる。 (3)上記(1)項及び(2)項により、フラッシュメ
モリの大容量化・大規模化が進みそのチップが大型化し
た場合でも、メモリセルの消去後におけるしきい値電圧
のブロック間バラツキを低減できるという効果が得られ
る。 (4)上記(1)項〜(3)項により、フラッシュメモ
リの電源電圧最小値側における動作マージンを拡大し、
そのアクセスタイムの高速化を推進することができると
いう効果が得られる。
【0051】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図1において、メモリアレイMARYの分割数つま
りメモリブロックの設置数は、任意に設定できるし、X
アドレスデコーダXD及びYアドレスデコーダYD等の
周辺部は、所定数のメモリブロックつまりメモリマット
に対応して複数個設けることができる。データ入出力端
子IO0〜IO7は、データ入力端子又はデータ出力端
子として専用化することができるし、フラッシュメモリ
に入力又は出力しうる記憶データのビット数は、特に8
ビット単位であることを必須条件とはしない。さらに、
フラッシュメモリのブロック構成や起動制御信号及びア
ドレス信号の組み合わせならびに各電源電圧の極性及び
絶対値等は、種々の実施形態を採りうる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図1において、メモリアレイMARYの分割数つま
りメモリブロックの設置数は、任意に設定できるし、X
アドレスデコーダXD及びYアドレスデコーダYD等の
周辺部は、所定数のメモリブロックつまりメモリマット
に対応して複数個設けることができる。データ入出力端
子IO0〜IO7は、データ入力端子又はデータ出力端
子として専用化することができるし、フラッシュメモリ
に入力又は出力しうる記憶データのビット数は、特に8
ビット単位であることを必須条件とはしない。さらに、
フラッシュメモリのブロック構成や起動制御信号及びア
ドレス信号の組み合わせならびに各電源電圧の極性及び
絶対値等は、種々の実施形態を採りうる。
【0052】図2において、メモリアレイMARYは、
所定数の冗長ワード線及び冗長データ線を含むことがで
きる。また、YスイッチYSを構成するスイッチMOS
FETは、PチャンネルMOSFETによって構成して
もよいし、Pチャンネル及びNチャンネルMOSFET
が組み合わされてなる相補スイッチとしてもよい。ワー
ド線W0〜Wm及びデータ線B0〜Bnならびにソース
線S0〜S31の選択及び非選択レベルは、この実施例
による制約を受けないし、消去ゲートEG0〜EG31
の具体的な回路構成も、種々の実施形態を採りうる。図
3において、2層ゲート構造セルの具体的なデバイス構
造はこの実施例による制約を受けない。また、図4にお
いて、消去後及び書き込み後におけるメモリセルの保持
情報の論理レベルは、互いに入れ換えて設定できるし、
メモリセルのしきい値電圧は、その一方又は両方を負電
位に設定することもできる。
所定数の冗長ワード線及び冗長データ線を含むことがで
きる。また、YスイッチYSを構成するスイッチMOS
FETは、PチャンネルMOSFETによって構成して
もよいし、Pチャンネル及びNチャンネルMOSFET
が組み合わされてなる相補スイッチとしてもよい。ワー
ド線W0〜Wm及びデータ線B0〜Bnならびにソース
線S0〜S31の選択及び非選択レベルは、この実施例
による制約を受けないし、消去ゲートEG0〜EG31
の具体的な回路構成も、種々の実施形態を採りうる。図
3において、2層ゲート構造セルの具体的なデバイス構
造はこの実施例による制約を受けない。また、図4にお
いて、消去後及び書き込み後におけるメモリセルの保持
情報の論理レベルは、互いに入れ換えて設定できるし、
メモリセルのしきい値電圧は、その一方又は両方を負電
位に設定することもできる。
【0053】図5において、メモリブロックMB0〜M
B31は、消去電圧供給用ボンディングパッドVPPに
対して逆順で配置することができる。消去電圧供給用ボ
ンディングパッドVPPの配置位置は、任意に設定でき
るし、フラッシュメモリの具体的な基板配置は、この実
施例による制約を受けない。図6において、消去ゲート
EG1〜EG31に対応して設けられる平滑抵抗R1〜
R31の値は、消去電圧供給用ボンディングパッドVP
Pと各消去ゲートとの間の抵抗値を完全に一致させるべ
く設定してもよいし、消去電圧供給時の電流を考慮した
上で各消去ゲートに供給される消去電圧の電位を完全に
一致させるべく設定してもよい。一方、消去電圧供給用
ボンディングパッドVPPと消去ゲートEG0〜EG3
1との間の抵抗値を逆順で小さくする場合には、図7に
おける消去判定の順序を入れ換える必要がある。さら
に、図6の平滑抵抗による対策は、図7のアルゴリズム
による対策を伴うことなく独立に実施できるし、その逆
も同様である。
B31は、消去電圧供給用ボンディングパッドVPPに
対して逆順で配置することができる。消去電圧供給用ボ
ンディングパッドVPPの配置位置は、任意に設定でき
るし、フラッシュメモリの具体的な基板配置は、この実
施例による制約を受けない。図6において、消去ゲート
EG1〜EG31に対応して設けられる平滑抵抗R1〜
R31の値は、消去電圧供給用ボンディングパッドVP
Pと各消去ゲートとの間の抵抗値を完全に一致させるべ
く設定してもよいし、消去電圧供給時の電流を考慮した
上で各消去ゲートに供給される消去電圧の電位を完全に
一致させるべく設定してもよい。一方、消去電圧供給用
ボンディングパッドVPPと消去ゲートEG0〜EG3
1との間の抵抗値を逆順で小さくする場合には、図7に
おける消去判定の順序を入れ換える必要がある。さら
に、図6の平滑抵抗による対策は、図7のアルゴリズム
による対策を伴うことなく独立に実施できるし、その逆
も同様である。
【0054】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である消去
制御回路を備えるフラッシュメモリに適用した場合につ
いて説明したが、それに限定されるものではなく、例え
ば、シングルチップマイクロコンピュータ等に内蔵され
る同様なフラッシュメモリやフラッシュメモリを内蔵す
るゲートアレイ集積回路等にも適用できる。この発明
は、少なくとも全消去モードのための消去制御回路を備
える半導体記憶装置ならびにこのような半導体記憶装置
を含む装置及びシステムに広く適用できる。
てなされた発明をその背景となった利用分野である消去
制御回路を備えるフラッシュメモリに適用した場合につ
いて説明したが、それに限定されるものではなく、例え
ば、シングルチップマイクロコンピュータ等に内蔵され
る同様なフラッシュメモリやフラッシュメモリを内蔵す
るゲートアレイ集積回路等にも適用できる。この発明
は、少なくとも全消去モードのための消去制御回路を備
える半導体記憶装置ならびにこのような半導体記憶装置
を含む装置及びシステムに広く適用できる。
【0055】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、メモリアレイが分割されて
なる複数のメモリブロックと、これらのメモリブロック
に対応して設けられ対応するメモリブロックを構成する
複数のメモリセルの共通結合されたソースに所定の消去
電圧を選択的に伝達する複数の消去ゲートを含むソース
スイッチと、全メモリセルの保持情報を一括消去するた
めの消去制御回路とを備えるブロック消去型のフラッシ
ュメモリ等において、消去電圧供給用ボンディングパッ
ドを介して入力される消去電圧を複数の消去ゲートに伝
達する消去電圧供給配線の各分岐点と対応する消去ゲー
トとの間に、抵抗値を均一化するための平滑抵抗をそれ
ぞれ設けるとともに、消去制御回路による全消去モード
時の消去判定を、消去電圧供給用ボンディングパッドに
近接して配置されたメモリブロックから順に行うこと
で、フラッシュメモリの大容量化・大規模化が進みその
チップが大型化した場合でも、各メモリブロックを構成
するメモリセルの共通結合されたソースに供給される消
去電圧の電位をほぼ均一化できるとともに、全消去モー
ドにおいて供給される消去パルスの回数を、消去電圧供
給用ボンディングパッドに近接して配置されたメモリブ
ロックから順に少なくすることができる。これにより、
メモリセルの全消去モード時の消去後におけるしきい値
電圧のブロック間バラツキを低減できるため、フラッシ
ュメモリの電源電圧最小値側における動作マージンを拡
大し、そのアクセスタイムの高速化を推進することがで
きる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、メモリアレイが分割されて
なる複数のメモリブロックと、これらのメモリブロック
に対応して設けられ対応するメモリブロックを構成する
複数のメモリセルの共通結合されたソースに所定の消去
電圧を選択的に伝達する複数の消去ゲートを含むソース
スイッチと、全メモリセルの保持情報を一括消去するた
めの消去制御回路とを備えるブロック消去型のフラッシ
ュメモリ等において、消去電圧供給用ボンディングパッ
ドを介して入力される消去電圧を複数の消去ゲートに伝
達する消去電圧供給配線の各分岐点と対応する消去ゲー
トとの間に、抵抗値を均一化するための平滑抵抗をそれ
ぞれ設けるとともに、消去制御回路による全消去モード
時の消去判定を、消去電圧供給用ボンディングパッドに
近接して配置されたメモリブロックから順に行うこと
で、フラッシュメモリの大容量化・大規模化が進みその
チップが大型化した場合でも、各メモリブロックを構成
するメモリセルの共通結合されたソースに供給される消
去電圧の電位をほぼ均一化できるとともに、全消去モー
ドにおいて供給される消去パルスの回数を、消去電圧供
給用ボンディングパッドに近接して配置されたメモリブ
ロックから順に少なくすることができる。これにより、
メモリセルの全消去モード時の消去後におけるしきい値
電圧のブロック間バラツキを低減できるため、フラッシ
ュメモリの電源電圧最小値側における動作マージンを拡
大し、そのアクセスタイムの高速化を推進することがで
きる。
【図1】この発明が適用されたフラッシュメモリの一実
施例を示すブロック図である。
施例を示すブロック図である。
【図2】図1のフラッシュメモリに含まれるメモリアレ
イ及びその周辺部の一実施例を示す部分的な回路図であ
る。
イ及びその周辺部の一実施例を示す部分的な回路図であ
る。
【図3】図2のメモリアレイを構成する2層ゲート構造
セルの一実施例を示す断面構造図である。
セルの一実施例を示す断面構造図である。
【図4】図3の2層ゲート構造セルのゲート・ソース間
電圧とドレイン電流の関係を説明するための一実施例を
示す特性図である。
電圧とドレイン電流の関係を説明するための一実施例を
示す特性図である。
【図5】図1のフラッシュメモリの一実施例を示す基板
配置図である。
配置図である。
【図6】図1のフラッシュメモリの消去電圧供給経路の
等価回路図である。
等価回路図である。
【図7】図1のフラッシュメモリの消去制御回路による
全消去モードの一実施例を示す処理フロー図である。
全消去モードの一実施例を示す処理フロー図である。
【図8】図1のフラッシュメモリのメモリアレイを構成
する2層ゲート構造セルの消去後におけるしきい値電圧
の一実施例を示す分布特性図である。
する2層ゲート構造セルの消去後におけるしきい値電圧
の一実施例を示す分布特性図である。
【図9】この発明に先立って本願発明者等が開発したフ
ラッシュメモリのメモリアレイを構成する2層ゲート構
造セルの消去後におけるしきい値電圧の一例を示す分布
特性図である。
ラッシュメモリのメモリアレイを構成する2層ゲート構
造セルの消去後におけるしきい値電圧の一例を示す分布
特性図である。
【図10】図9のフラッシュメモリの消去電圧供給経路
の一例を示す等価回路図である。
の一例を示す等価回路図である。
【図11】図9のフラッシュメモリの消去制御回路によ
る全消去モードの一例を示す処理フロー図である。
る全消去モードの一例を示す処理フロー図である。
MARY・・・メモリアレイ、MB0〜MB31・・・
メモリブロック、XD・・・Xアドレスデコーダ、XB
・・・Xアドレスバッファ、YS・・・Yスイッチ、Y
D・・・Yアドレスデコーダ、SS・・・ソーススイッ
チ、YB・・・Yアドレスバッファ、WA・・・ライト
アンプ、SA・・・センスアンプ、IB・・・データ入
力バッファ、OB・・・データ出力バッファ、ERC・
・・消去制御回路、TC・・・タイミング制御回路。M
C・・・メモリセル(2層ゲート構造セル)、W0〜W
m・・・ワード線、B0〜Bn・・・データ線、S0〜
S31・・・ソース線、YS0〜YSp・・・ビット線
選択信号、C0〜C7・・・共通データ線、EG0〜E
G31・・・消去ゲート、P1・・・PチャンネルMO
SFET、N1〜N2・・・NチャンネルMOSFE
T。PSUB・・・P型半導体基板、FG・・・フロー
ティングゲート、CG・・・コントロールゲート、IS
1〜IS2・・・絶縁膜、N+ (ND1〜ND2)・・
・N型高濃度拡散層、N- ・・・N型低濃度拡散層、P
- ・・・P型低濃度拡散層。VPP・・・消去電圧供給
用ボンディングパッド(消去電圧)、PAD・・・その
他のボンディングパッド、SVP・・・消去電圧供給配
線。RS0〜RS31・・・配線抵抗、R1〜R31・
・・平滑抵抗。
メモリブロック、XD・・・Xアドレスデコーダ、XB
・・・Xアドレスバッファ、YS・・・Yスイッチ、Y
D・・・Yアドレスデコーダ、SS・・・ソーススイッ
チ、YB・・・Yアドレスバッファ、WA・・・ライト
アンプ、SA・・・センスアンプ、IB・・・データ入
力バッファ、OB・・・データ出力バッファ、ERC・
・・消去制御回路、TC・・・タイミング制御回路。M
C・・・メモリセル(2層ゲート構造セル)、W0〜W
m・・・ワード線、B0〜Bn・・・データ線、S0〜
S31・・・ソース線、YS0〜YSp・・・ビット線
選択信号、C0〜C7・・・共通データ線、EG0〜E
G31・・・消去ゲート、P1・・・PチャンネルMO
SFET、N1〜N2・・・NチャンネルMOSFE
T。PSUB・・・P型半導体基板、FG・・・フロー
ティングゲート、CG・・・コントロールゲート、IS
1〜IS2・・・絶縁膜、N+ (ND1〜ND2)・・
・N型高濃度拡散層、N- ・・・N型低濃度拡散層、P
- ・・・P型低濃度拡散層。VPP・・・消去電圧供給
用ボンディングパッド(消去電圧)、PAD・・・その
他のボンディングパッド、SVP・・・消去電圧供給配
線。RS0〜RS31・・・配線抵抗、R1〜R31・
・・平滑抵抗。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊澤 和人 東京都小平市上水本町5丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 森 泰樹 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内 (72)発明者 和田 武史 東京都小平市上水本町5丁目20番1号 株 式会社日立製作所半導体事業部内
Claims (3)
- 【請求項1】 2層ゲート構造型の不揮発性メモリセル
が格子状に配置されてなるメモリアレイと、上記メモリ
アレイが分割されてなる複数のメモリブロックと、上記
メモリブロックに対応して設けられ対応するメモリブロ
ックを構成する所定数のメモリセルの共通結合されたソ
ースに所定の消去電圧を選択的に伝達する複数の消去ゲ
ートを含むソーススイッチと、上記消去電圧が入力され
る消去電圧供給用ボンディングパッドと、上記消去電圧
供給用ボンディングパッドから入力される消去電圧を上
記複数の消去ゲートに伝達する消去電圧供給配線と、上
記消去電圧供給配線の各分岐点と対応する上記消去ゲー
トとの間にそれぞれ設けられる平滑抵抗とを具備するこ
とを特徴とする半導体記憶装置。 - 【請求項2】 上記半導体記憶装置は、上記複数のメモ
リブロックを構成するメモリセルの共通結合されたソー
スにパルス状の上記消去電圧を選択的に供給しながら各
メモリブロックの消去状態を順次判定し消去状態となっ
たメモリブロックから順に消去電圧の供給を停止するこ
とですべてのメモリセルの消去を行う消去制御回路を具
備するものであって、上記消去制御回路による消去状態
の判定は、上記消去電圧供給用ボンディングパッドに近
接するメモリブロックから順に行われるものであること
を特徴とする請求項1の半導体記憶装置。 - 【請求項3】 2層ゲート構造型の不揮発性メモリセル
が格子状に配置されてなるメモリアレイと、上記メモリ
アレイが分割されてなる複数のメモリブロックと、上記
メモリブロックに対応して設けられ対応するメモリブロ
ックを構成する所定数のメモリセルの共通結合されたソ
ースに所定の消去電圧を選択的に伝達する複数の消去ゲ
ートを含むソーススイッチと、上記消去電圧が入力され
る消去電圧供給用ボンディングパッドと、上記複数のメ
モリブロックを構成するメモリセルの共通結合されたソ
ースにパルス状の上記消去電圧を選択的に供給しながら
各メモリブロックの消去状態を順次判定し消去状態とな
ったメモリブロックから順に消去電圧の供給を停止する
ことですべてのメモリセルの消去を行う消去制御回路と
を具備し、かつ上記消去制御回路による消去状態の判定
が、上記消去電圧供給用ボンディングパッドに近接する
メモリブロックから順に行われることを特徴とする半導
体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13271193A JPH06325584A (ja) | 1993-05-11 | 1993-05-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13271193A JPH06325584A (ja) | 1993-05-11 | 1993-05-11 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06325584A true JPH06325584A (ja) | 1994-11-25 |
Family
ID=15087788
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13271193A Pending JPH06325584A (ja) | 1993-05-11 | 1993-05-11 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06325584A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5936886A (en) * | 1996-10-21 | 1999-08-10 | Nec Corporation | Semiconductor memory device having reduced variation of erasing and writing voltages supplied to each memory array |
KR20030030824A (ko) * | 2001-10-12 | 2003-04-18 | 후지쯔 가부시끼가이샤 | 소스 전위를 제어하여 프로그램 동작을 최적화한 불휘발성메모리 |
-
1993
- 1993-05-11 JP JP13271193A patent/JPH06325584A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5936886A (en) * | 1996-10-21 | 1999-08-10 | Nec Corporation | Semiconductor memory device having reduced variation of erasing and writing voltages supplied to each memory array |
KR20030030824A (ko) * | 2001-10-12 | 2003-04-18 | 후지쯔 가부시끼가이샤 | 소스 전위를 제어하여 프로그램 동작을 최적화한 불휘발성메모리 |
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