JPH06325584A

JPH06325584A - 半導体記憶装置

Info

Publication number: JPH06325584A
Application number: JP13271193A
Authority: JP
Inventors: Masatoshi Saito; 政俊斎藤; Yasuhiro Nakamura; 靖宏中村; Kazuto Izawa; 和人伊澤; Yasuki Mori; 泰樹森; Takeshi Wada; 武史和田
Original assignee: Hitachi Ltd; Hitachi Tohbu Semiconductor Ltd
Current assignee: Hitachi Ltd; Renesas Eastern Japan Semiconductor Inc
Priority date: 1993-05-11
Filing date: 1993-05-11
Publication date: 1994-11-25

Abstract

(57)【要約】【目的】消去制御回路を備えるフラッシュメモリ等の
全消去モードにおける消去バラツキを低減する。これに
より、フラッシュメモリ等の電源電圧最小値側における
動作マージンを拡大して、そのアクセスタイムの高速化
を推進する。【構成】メモリアレイが分割されてなる例えば３２個
のメモリブロックＭＢ０〜ＭＢ３１と、これらのメモリ
ブロックに対応して設けられ対応するメモリブロックを
構成するメモリセルＭＣの共通結合されたソースつまり
ソース線Ｓ０〜Ｓ３１に所定の消去電圧ＶＰＰを選択的
に伝達する消去ゲートＥＧ０〜ＥＧ３１を含むソースス
イッチＳＳと、全メモリセルの保持情報を一括消去する
ための消去制御回路とを備えるフラッシュメモリ等にお
いて、消去電圧供給用ボンディングパッドＶＰＰを介し
て入力される消去電圧ＶＰＰを消去ゲートＥＧ０〜ＥＧ
３１に伝達する消去電圧供給配線ＳＶＰの各分岐点と対
応する消去ゲートとの間に、抵抗値を均一化するための
平滑抵抗Ｒ１〜Ｒ３１をそれぞれ設け、各消去ゲートに
供給される消去電圧ＶＰＰの電位を均一化する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、全消去モードのための消去制御回路を内蔵
するフラッシュメモリ等に利用して特に有効な技術に関
する。

【０００２】

【従来の技術】コントロールゲート及びフローティング
ゲートを有するいわゆる２層ゲート構造型の不揮発性メ
モリセル（以下、２層ゲート構造セルと称す）が格子状
に配置されてなるメモリアレイをその基本構成要素とす
るフラッシュメモリがある。また、そのメモリアレイが
所定数のメモリセルを単位として複数のメモリブロック
にブロック分割され、これらのメモリブロックを単位と
して保持情報の一括消去が可能ないわゆるブロック消去
型のフラッシュメモリがある。

【０００３】ブロック消去型のフラッシュメモリについ
ては、例えば、米国特許第５０６５３６５号等に記載さ
れている。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、消去制御回路ＥＲＣを内蔵し、メモリ
セルの消去後におけるしきい値電圧のバラツキを抑制し
つつ全メモリセルの保持情報を一括消去するための全消
去モードを有するブロック消去型のフラッシュメモリを
開発した。このフラッシュメモリは、メモリアレイが分
割されてなる３２個のメモリブロックＭＢ０〜ＭＢ３１
と、これらのメモリブロックに対応して設けられ対応す
るメモリブロックを構成する複数のメモリセルの共通結
合されたソースに例えば＋１２Ｖの消去電圧ＶＰＰを選
択的に伝達する３２個の消去ゲートＥＧ０〜ＥＧ３１を
含むソーススイッチＳＳとを備える。

【０００５】フラッシュメモリが全消去モードとされる
とき、消去制御回路ＥＲＣは、図１１に示されるよう
に、まず全メモリセルに論理“０”のデータを書き込む
いわゆるプレライトを実行した後、ブロック番号ＢＮ及
びブロック内アドレスＡＤを０に初期設定して消去動作
を開始する。この消去動作は、指定されるアドレスのメ
モリセルの保持情報をベリファイリードして消去状態つ
まり論理“１”への変化を識別する消去判定と、すべて
のメモリブロックを構成するメモリセルの共通結合され
たソースにパルス状の消去電圧ＶＰＰつまり消去パルス
を供給する動作とを繰り返すことによって行われる。消
去判定の結果、メモリセルが消去状態となると、消去判
定の対象となるメモリセルのアドレスがカウントアップ
される。また、メモリブロックＭＢ０を構成するすべて
のメモリセルの消去判定が終了すると、メモリブロック
ＭＢ０に対する消去パルスの供給が停止されるととも
に、ブロック番号がカウントアップされ、次のメモリブ
ロックＭＢ１を構成するメモリセルの消去判定に移行す
る。以下、同様な消去動作が、メモリブロックＭＢ３１
を構成するすべてのメモリセルの消去判定が終了するま
で繰り返され、これによってメモリセルのしきい値電圧
を必要以上に低下させることなく、しかも外部のマイク
ロプロセッサ等の制御を必要とすることなく自律的に、
フラッシュメモリの全メモリセルを消去状態とすること
ができる。

【０００６】ところが、フラッシュメモリの大容量化・
大規模化が進む中、上記のような全消去モードを有する
フラッシュメモリには次の問題点が残されていることが
本願発明者等によって明らかとなった。すなわち、上記
フラッシュメモリでは、図５に例示されるように、メモ
リブロックＭＢ０〜ＭＢ３１が半導体基板ＰＳＵＢの縦
方向に整列して配置され、これらのメモリブロックを構
成するメモリセルの共通結合されたソースに消去電圧Ｖ
ＰＰを選択的に供給するソーススイッチＳＳの消去ゲー
トＥＧ０〜ＥＧ３１も、対応するメモリブロックの右側
にそれぞれ近接して配置される。一方、フラッシュメモ
リに消去電圧ＶＰＰを入力するためのボンディングパッ
ドＶＰＰは、例えば半導体基板ＰＳＵＢの下方右端に配
置され、このボンディングパッドＶＰＰを介して入力さ
れる消去電圧ＶＰＰは、消去電圧供給配線ＳＶＰを介し
て消去ゲートＥＧ０〜ＥＧ３１に伝達される。

【０００７】周知のように、消去動作時における２層ゲ
ート構造セルのしきい値電圧の低下は、ソースに印加さ
れる消去電圧ＶＰＰの絶対値が大きくなるにしたがって
速くなる。また、金属配線層からなる消去電圧供給配線
ＳＶＰ等は、配線幅及び配線厚に応じた分布抵抗を有
し、消去電圧供給用ボンディングパッドＶＰＰとソース
スイッチＳＳを構成する消去ゲートＥＧ０〜ＥＧ３１と
の間には、図１０に示されるように、配線長に応じた配
線抵抗ＲＳ０〜ＲＳ３１が等価的に結合される。加え
て、上記フラッシュメモリの全消去モードでは、前述の
ように、消去電圧供給用ボンディングパッドＶＰＰから
最も離れた位置に配置されたつまり配線抵抗の総和が最
大となるメモリブロックＭＢ０から順に消去判定が行わ
れ、消去電圧供給用ボンディングパッドＶＰＰに最も近
接して配置されたメモリブロックＭＢ３１には、すべて
のメモリブロックに関する消去判定が終了するまでの
間、パルス状の消去電圧ＶＰＰが印加され続ける。この
ため、図９に示されるように、例えばメモリブロックＭ
Ｂ３１を構成するメモリセルの消去後しきい値電圧の分
布の中心値Ｖｔｈ１ｂと、メモリブロックＭＢ０を構成
するメモリセルの消去後しきい値電圧の分布の中心値Ｖ
ｔｈ１ｃとの間に、比較的大きな消去バラツキが生じ
る。この結果、フラッシュメモリの電源電圧最小値側に
おける動作マージンが低下し、そのアクセスタイムの高
速化が制約を受けるものである。

【０００８】この発明の目的は、消去制御回路を備える
フラッシュメモリ等の全消去モードにおける消去バラツ
キを低減することにある。この発明の他の目的は、フラ
ッシュメモリ等の電源電圧最小値側における動作マージ
ンを拡大し、そのアクセスタイムの高速化を推進するこ
とにある。

【０００９】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、メモリアレイが分割されてな
る複数のメモリブロックと、これらのメモリブロックに
対応して設けられ対応するメモリブロックを構成する複
数のメモリセルの共通結合されたソースに所定の消去電
圧を選択的に伝達する複数の消去ゲートを含むソースス
イッチと、全メモリセルの保持情報を一括消去するため
の消去制御回路とを備えるブロック消去型のフラッシュ
メモリ等において、消去電圧供給用ボンディングパッド
を介して入力される消去電圧を複数の消去ゲートに伝達
する消去電圧供給配線の各分岐点と対応する消去ゲート
との間に、抵抗値を均一化するための平滑抵抗をそれぞ
れ設けるとともに、消去制御回路による全消去モード時
の消去判定を、消去電圧供給用ボンディングパッドに近
接して配置されたメモリブロックから順に行う。

【００１１】

【作用】上記手段によれば、フラッシュメモリの大容量
化・大規模化が進みそのチップが大型化した場合でも、
各メモリブロックを構成するメモリセルの共通結合され
たソースに供給される消去電圧の電位をほぼ均一化でき
るとともに、全消去モードにおいて供給される消去パル
スの回数を、消去電圧供給用ボンディングパッドに近接
して配置されたメモリブロックから順に少なくすること
ができる。この結果、メモリセルの消去後におけるしき
い値電圧のブロック間バラツキを低減できるため、フラ
ッシュメモリの電源電圧最小値側における動作マージン
を拡大し、そのアクセスタイムの高速化を推進すること
ができる。

【００１２】

【実施例】図１には、この発明が適用されたフラッシュ
メモリの一実施例のブロック図が示されている。また、
図２には、図１のフラッシュメモリに含まれるメモリア
レイＭＡＲＹならびにその周辺部の一実施例の部分的な
回路図が示されている。さらに、図３には、図２のメモ
リアレイＭＡＲＹを構成する２層ゲート構造セルの一実
施例の断面構造図が示され、図４には、そのドレイン電
流とゲート・ソース間電圧との関係を説明するための一
実施例の特性図が示されている。これらの図をもとに、
まずこの実施例のフラッシュメモリの構成及び動作の概
要について説明する。なお、図２の各回路素子ならびに
図１の各ブロックを構成する回路素子は、特に制限され
ないが、公知の半導体集積回路の製造技術により、単結
晶シリコンのような１個の半導体基板面上に形成され
る。

【００１３】図１において、この実施例のフラッシュメ
モリは、特に制限されないが、メモリアレイＭＡＲＹが
分割されてなる３２個のメモリブロックＭＢ０〜ＭＢ３
１をその基本構成要素とする。これらのメモリブロック
のそれぞれは、図２のメモリブロックＭＢ０に代表して
示されるように、図の垂直方向に平行して配置されるｍ
＋１本のワード線Ｗ０〜Ｗｍと、水平方向に平行して配
置されるｎ＋１本のデータ線Ｂ０〜Ｂｎとを含む。これ
らのワード線及びデータ線の交点には、（ｍ＋１）×
（ｎ＋１）個のメモリセルＭＣが格子状に配置される。

【００１４】ここで、メモリブロックＭＢ０〜ＭＢ３１
を構成するメモリセルＭＣは、図３に示されるように、
いわゆる２層ゲート構造セルとされ、Ｐ型半導体基板Ｐ
ＳＵＢの表面に形成された一対の高濃度Ｎ型拡散層Ｎ⁺
つまりＮ型拡散層ＮＤ１及びＮＤ２をそのソース及びド
レインとする。このうち、ソースとなる拡散層ＮＤ１と
Ｐ型半導体基板ＰＳＵＢとの間には、特に制限されない
が、低濃度のＮ型半導体領域Ｎ^-が形成され、ドレイン
となる拡散層ＮＤ２とＰ型半導体基板ＰＳＵＢとの間に
は、低濃度のＰ型半導体領域Ｐ^-が形成される。

【００１５】拡散層ＮＤ１及びＮＤ２の中間つまりチャ
ンネル領域の上層には、比較的薄い絶縁膜ＩＳ１をはさ
んでフローティングゲートＦＧが形成され、このフロー
ティングゲートＦＧの上層には、さらに比較的厚みのあ
る絶縁膜ＩＳ２をはさんでコントロールゲートＣＧが形
成される。このコントロールゲートＣＧは、メモリセル
ＭＣのいわゆるゲート端子に結合される。

【００１６】この実施例において、２層ゲート構造型の
メモリセルＭＣに対する保持情報の書き込み動作は、コ
ントロールゲートＣＧに例えば＋１２Ｖのような比較的
絶対値の大きな正電位を、またドレインに例えば＋５Ｖ
のような中間電位の正電位をそれぞれ印加し、アバラン
シェ降伏により発生したホットエレクトロンをフローテ
ィングゲートＦＧに注入することによって実現される。
フローティングゲートＦＧに対するホットエレクトロン
の注入が行われたとき、メモリセルＭＣは、図４に示さ
れるように、論理“０”の情報を保持するものとされ、
そのしきい値電圧は、例えば６Ｖのような比較的大きな
値Ｖｔｈ０とされる。

【００１７】次に、メモリセルＭＣの保持情報の消去動
作は、ソースに例えば＋１２Ｖのような比較的絶対値の
大きな正電位を印加し、トンネル現象によりフローティ
ングゲートＦＧに蓄積された電子をソース側に引き抜く
ことによって実現される。トンネル現象による電子の引
き抜きが行われたとき、メモリセルＭＣは、図４に示さ
れるように、論理“１”の情報を保持するものとされ、
そのしきい値電圧は、例えば０．５Ｖのような比較的小
さな値Ｖｔｈ１とされる。

【００１８】一方、メモリセルＭＣの保持情報の読み出
し動作は、弱い書き込みつまりフローティングゲートＦ
Ｇに対する不本意なキャリアの注入を避けるため、例え
ばドレインに＋１Ｖ程度の比較的絶対値の小さな正電位
を印加し、コントロールゲートＣＧに＋５Ｖ程度の中間
電位の正電位を印加することによって実現される。メモ
リセルＭＣが論理“１”の情報を保持しそのしきい値電
圧が比較的小さな値Ｖｔｈ１とされるとき、そのドレイ
ン・ソース間には、比較的大きな読み出し電流が流され
る。また、メモリセルが論理“０”の情報を保持しその
しきい値電圧が比較的大きな値Ｖｔｈ０とされる場合、
そのドレイン・ソース間には、比較的小さな読み出し電
流が流される。これらの読み出し電流は、後述するよう
に、対応するデータ線Ｂ０〜Ｂｎから共通データ線Ｃ０
〜Ｃ７を介してセンスアンプＳＡの対応する単位回路に
伝達され、この読み出し電流の大きさによってメモリセ
ルＭＣの保持情報の論理レベルを判定することができ
る。

【００１９】図２に戻り、メモリブロックＭＢ０を例に
メモリブロックＭＢ０〜ＭＢ３１ならびにその周辺部に
関する説明を進める。メモリブロックＭＢ０の同一の行
に配置されたｎ＋１個のメモリセルＭＣのゲートつまり
コントロールゲートＣＧは、対応するワード線Ｗ０〜Ｗ
ｍにそれぞれ共通結合され、同一の列に配置されたｍ＋
１個のメモリセルＭＣのドレインは、対応するデータ線
Ｂ０〜Ｂｎにそれぞれ共通結合される。メモリブロック
ＭＢ０を構成するすべてのメモリセルＭＣのソースは、
対応するソース線Ｓ０に共通結合される。言うまでもな
く、ワード線Ｗ０〜Ｗｍは、メモリブロックＭＢ１〜Ｍ
Ｂ３１によっても共有され、メモリブロックＭＢ１〜Ｍ
Ｂ３１は、それぞれｎ＋１本のデータ線Ｂ０〜Ｂｎを備
える。また、メモリブロックＭＢ１〜ＭＢ３１を構成す
るすべてのメモリセルＭＣのソースは、対応するソース
線Ｓ１〜Ｓ３１にそれぞれ共通結合される。

【００２０】メモリブロックＭＢ０〜ＭＢ３１を構成す
るワード線Ｗ０〜Ｗｍは、図１に示されるように、Ｘア
ドレスデコーダＸＤに結合される。Ｘアドレスデコーダ
ＸＤには、ＸアドレスバッファＸＢからｉ＋１ビットの
内部アドレス信号Ｘ０〜Ｘｉが供給される。また、Ｘア
ドレスバッファＸＢには、アドレス入力端子ＡＸ０〜Ａ
Ｘｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが供給さ
れ、後述する消去制御回路ＥＲＣから消去Ｘアドレス信
号ＥＸ０〜ＥＸｉが供給される。

【００２１】ＸアドレスバッファＸＢは、フラッシュメ
モリが通常の読み出しモード又は書き込みモードで選択
状態とされるとき、アドレス入力端子ＡＸ０〜ＡＸｉを
介して供給されるＸアドレス信号ＡＸ０〜ＡＸｉを取り
込み、保持する。また、フラッシュメモリが全消去モー
ドとされるとき、消去制御回路ＥＲＣから供給される消
去Ｘアドレス信号ＥＸ０〜ＥＸｉを取り込み、保持す
る。そして、これらのＸアドレス信号又は消去Ｘアドレ
ス信号をもとに内部アドレス信号Ｘ０〜Ｘｉを形成し、
ＸアドレスデコーダＸＤに供給する。

【００２２】ＸアドレスデコーダＸＤは、Ｘアドレスバ
ッファＸＢから供給される内部アドレス信号Ｘ０〜Ｘｉ
をデコードして、メモリアレイＭＡＲＹの対応するワー
ド線Ｗ０〜Ｗｍを所定の選択又は非選択レベルとする。
この実施例において、書き込みモードにおけるワード線
Ｗ０〜Ｗｍの選択レベルは、前述のように、＋１２Ｖの
ような正電位ＶＰＰとされ、その非選択レベルは接地電
位ＶＳＳとされる。また、読み出しモードにおけるワー
ド線Ｗ０〜Ｗｍの選択レベルは、＋５Ｖのような電源電
圧ＶＣＣとされ、その非選択レベルは接地電位ＶＳＳと
される。なお、フラッシュメモリがベリファイモードと
されるとき、ワード線Ｗ０〜Ｗｍの選択レベルは＋３．
５Ｖのような比較的絶対値の小さな正電位とされ、対応
するメモリブロックＭＢ０〜ＭＢ３１に関する消去動作
が行われるとき、ワード線Ｗ０〜Ｗｍは接地電位ＶＳＳ
のような非選択レベルとされる。

【００２３】次に、メモリブロックＭＢ０〜ＭＢ３１を
構成するデータ線Ｂ０〜Ｂｎは、図２のメモリブロック
ＭＢ０に代表して示されるように、ＹスイッチＹＳの対
応するＮチャンネル型のスイッチＭＯＳＦＥＴ（金属酸
化物半導体型電界効果トランジスタ。この明細書では、
ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタ
の総称とする）Ｎ２に結合される。ＹスイッチＹＳは、
特に制限されないが、メモリブロックＭＢ０〜ＭＢ３１
のデータ線Ｂ０〜Ｂｎと８本の共通データ線Ｃ０〜Ｃ７
との間に設けられる３２×（ｎ＋１）個のスイッチＭＯ
ＳＦＥＴＮ２を含む。これらのスイッチＭＯＳＦＥＴＮ
２のゲートは、順次８個ずつ共通結合され、Ｙアドレス
デコーダＹＤから対応するデータ線選択信号ＹＳ０〜Ｙ
Ｓｐがそれぞれ共通に供給される。なお、データ線選択
信号のビット数ｐ＋１が、ｐ＋１＝３２×（ｎ＋１）／８なる関係にあることは言うまでもない。

【００２４】ＹスイッチＹＳを構成するスイッチＭＯＳ
ＦＥＴＮ２は、対応するデータ線選択信号ＹＳ０〜ＹＳ
ｐがハイレベルとされることで８個ずつ選択的にオン状
態とされ、メモリブロックＭＢ０〜ＭＢ３１を構成する
データ線Ｂ０〜Ｂｎの対応する８本と共通データ線Ｃ０
〜Ｃ７とを選択的に接続状態とする。

【００２５】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｊ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｊが供給される。ＹアドレスバッファＹＢには、ア
ドレス入力端子ＡＹ０〜ＡＹｊを介してＹアドレス信号
ＡＹ０〜ＡＹｊが供給され、消去制御回路ＥＲＣから消
去Ｙアドレス信号ＥＹ０〜ＥＹｊが供給される。

【００２６】ＹアドレスバッファＹＢは、フラッシュメ
モリが通常の読み出し又は書き込みモードで選択状態と
されるとき、アドレス入力端子ＡＹ０〜ＡＹｊを介して
供給されるＹアドレス信号ＡＹ０〜ＡＹｊを取り込み、
保持する。また、フラッシュメモリが全消去モードとさ
れるとき、消去制御回路ＥＲＣから供給される消去Ｙア
ドレス信号ＥＹ０〜ＥＹｊを取り込み、保持する。そし
て、これらのＹアドレス信号又は消去Ｙアドレス信号を
もとに内部アドレス信号Ｙ０〜Ｙｊを形成し、Ｙアドレ
スデコーダＹＤに供給する。ＹアドレスデコーダＹＤ
は、ＹアドレスバッファＹＢから供給される内部アドレ
ス信号Ｙ０〜Ｙｊをデコードして、対応するデータ線選
択信号ＹＳ０〜ＹＳｐを択一的にハイレベルとする。

【００２７】一方、メモリアレイＭＡＲＹのメモリブロ
ックＭＢ０〜ＭＢ３１のソース線Ｓ０〜Ｓ３１は、図２
のソース線Ｓ０に代表して示されるように、ソーススイ
ッチＳＳの対応する消去ゲートＥＧ０〜ＥＧ３１の出力
端子に結合される。ソーススイッチＳＳは、メモリブロ
ックＭＢ０〜ＭＢ３１つまりはソース線Ｓ０〜Ｓ３１に
対応して設けられる３２個の消去ゲートＥＧ０〜ＥＧ３
１を含み、これらの消去ゲートのそれぞれは、図２の消
去ゲートＥＧ０に代表して示されるように、消去電圧Ｖ
ＰＰと接地電位ＶＳＳとの間に直列形態に設けられるＰ
チャンネルＭＯＳＦＥＴＰ１及びＮチャンネルＭＯＳＦ
ＥＴＮ１を含む。これらのＭＯＳＦＥＴＰ１及びＮ１の
ゲートはそれぞれ共通結合され、ソーススイッチＳＳの
図示されないデコーダから対応する反転内部制御信号Ｅ
０Ｂ〜Ｅ３１Ｂ（ここで、それが有効とされるとき選択
的にロウレベルとされるいわゆる反転信号等について
は、その名称の末尾にＢを付して表す。以下同様）が供
給される。なお、反転内部制御信号Ｅ０Ｂ〜Ｅ３１Ｂ
は、通常＋１２Ｖのようなハイレベルとされ、フラッシ
ュメモリが全消去モード又はブロック消去モードとされ
るとき、所定のパルス幅をもって択一的に接地電位ＶＳ
Ｓのようなロウレベルとされる。

【００２８】対応する反転内部制御信号Ｅ０Ｂ〜Ｅ３１
Ｂが＋１２Ｖのようなハイレベルとされるとき、ソース
スイッチＳＳの消去ゲートＥＧ０〜ＥＧ３１では、ＭＯ
ＳＦＥＴＮ１がオン状態とされ、ＭＯＳＦＥＴＰ１はオ
フ状態とされる。このため、ソース線Ｓ０〜Ｓ３１は、
接地電位ＶＳＳのようなロウレベルとされる。

【００２９】一方、対応する反転内部制御信号Ｅ０Ｂ〜
Ｅ３１Ｂが接地電位ＶＳＳのようなロウレベルとされる
とき、ソーススイッチＳＳの消去ゲートＥＧ０〜ＥＧ３
１では、ＭＯＳＦＥＴＮ１がオフ状態なり、代わってＭ
ＯＳＦＥＴＰ１がオン状態とされる。このため、ソース
線Ｓ０〜Ｓ３１には、＋１２Ｖの消去電圧ＶＰＰが供給
され、これによって対応するメモリブロックＭＢ０〜Ｍ
Ｂ３１を構成するすべてのメモリセルが一斉に消去状態
とされる。前述のように、反転内部制御信号Ｅ０Ｂ〜Ｅ
３１Ｂは、所定のパルス幅をもって接地電位ＶＳＳとさ
れ、ソース線Ｓ０〜Ｓ３１に供給される消去電圧ＶＰＰ
も同様なパルス信号とされる。この実施例において、反
転内部制御信号Ｅ０Ｂ〜Ｅ３１Ｂのパルス幅は、最も速
いメモリセルでも消去状態に反転することのない比較的
短いものとされ、このようなパルス幅の消去電圧ＶＰＰ
が繰り返し供給されることによって対応するメモリブロ
ックを構成するメモリセルが徐々に消去状態に変化され
る。

【００３０】ソーススイッチＳＳには、特に制限されな
いが、図１に示されるように、ＹアドレスバッファＹＢ
から上位５ビットの内部アドレス信号Ｙｊ−４〜Ｙｊが
供給される。ソーススイッチＳＳは、フラッシュメモリ
が全消去モード又はブロック消去モードとされるとき、
ＹアドレスバッファＹＢから供給される内部アドレス信
号Ｙｊ−４〜Ｙｊをデコードして、対応する上記反転内
部制御信号Ｅ０Ｂ〜Ｅ３１Ｂを選択的に接地電位ＶＳＳ
のようなロウレベルとする。

【００３１】メモリブロックＭＢ０〜ＭＢ３１を構成す
るデータ線Ｂ０〜ＢｎがＹスイッチＹＳを介して８本ず
つ選択的に接続状態とされる共通データ線Ｃ０〜Ｃ７
は、ライトアンプＷＡの対応する単位回路の出力端子に
結合されるとともに、センスアンプＳＡの対応する単位
回路の入力端子に結合される。

【００３２】ライトアンプＷＡ及びセンスアンプＳＡ
は、共通データ線Ｃ０〜Ｃ７に対応して設けられる８個
の単位回路をそれぞれ含む。このうち、ライトアンプＷ
Ａの各単位回路の出力端子は、対応する共通データ線Ｃ
０〜Ｃ７に結合され、その入力端子は、データ入力バッ
ファＩＢの対応する単位回路の出力端子に結合される。
データ入力バッファＩＢの各単位回路の入力端子は、対
応するデータ入出力端子ＩＯ０〜ＩＯ７に結合される。
一方、センスアンプＳＡの各単位回路の入力端子は、対
応する共通データ線Ｃ０〜Ｃ７に結合され、その出力端
子は、データ出力バッファＯＢの対応する単位回路の入
力端子に結合される。データ出力バッファＯＢの各単位
回路の出力端子は、対応するデータ入出力端子ＩＯ０〜
ＩＯ７に共通結合される。

【００３３】データ入力バッファＩＢの各単位回路は、
フラッシュメモリが書き込みモードで選択状態とされる
とき、対応するデータ入出力端子ＩＯ０〜ＩＯ７を介し
て入力される書き込みデータを取り込み、ライトアンプ
ＷＡの対応する単位回路に伝達する。これらの書き込み
データは、ライトアンプＷＡの各単位回路によって所定
の書き込み信号とされ、共通データ線Ｃ０〜Ｃ７を介し
てメモリブロックＭＢ０〜ＭＢ３１の選択された８個の
メモリセルに書き込まれる。なお、ライトアンプＷＡの
各単位回路から出力される書き込み信号のレベルは、対
応する書き込みデータが論理“０”とされるとき＋５Ｖ
のようなハイレベルとされ、対応する書き込みデータが
論理“１”とされるとき接地電位ＶＳＳとされる。

【００３４】一方、センスアンプＳＡの各単位回路は、
フラッシュメモリが読み出しモード又はベリファイモー
ドで選択状態とされるとき、メモリブロックＭＢ０〜Ｍ
Ｂ３１の選択された８個のメモリセルから対応する共通
データ線Ｃ０〜Ｃ７を介して出力される読み出し信号を
増幅する。これらの読み出し信号は、フラッシュメモリ
が読み出しモードとされるとき、データ出力バッファＯ
Ｂの対応する単位回路から対応するデータ入出力端子Ｉ
Ｏ０〜ＩＯ７を介してフラッシュメモリの外部に送出さ
れる。また、フラッシュメモリがベリファイモードとさ
れるとき、後述する消去制御回路ＥＲＣに伝達され、選
択された８個のメモリセルの消去状態の判定に供され
る。この実施例において、メモリブロックＭＢ０〜ＭＢ
３１の選択された８個のメモリセルから出力される読み
出し信号は、前述のように、対応するメモリセルのしき
い値電圧に応じた値の電流信号とされる。このため、セ
ンスアンプＳＡの各単位回路は、電流信号として得られ
る読み出し信号を電圧信号に変換するための電流電圧変
換回路をそれぞれ含む。

【００３５】この実施例のフラッシュメモリは、さら
に、フラッシュメモリが全消去モードとされるときメモ
リアレイＭＡＲＹを構成するすべてのメモリセルを一括
して消去状態とするための消去制御回路ＥＲＣを備え
る。消去制御回路ＥＲＣには、タイミング制御回路ＴＣ
から図示されない全消去モード起動信号が供給されると
ともに、センスアンプＳＡからベリファイリードモード
による８ビットの読み出し信号が供給される。消去制御
回路ＥＲＣは、図示されない消去判定回路やアドレスカ
ウンタ及びブロックカウンタを含み、後述するアルゴリ
ズムに従って全メモリセルに対するプレライト及び消去
動作を選択的に実行する。この際、消去制御回路ＥＲＣ
は、消去Ｘアドレス信号ＥＸ０〜ＥＸｉならびに消去Ｙ
アドレス信号ＥＹ０〜ＥＹｊを形成し、Ｘアドレスバッ
ファＸＢ及びＹアドレスバッファＹＢに供給するととも
に、プレライトのための所定の書き込み信号を形成し、
ライトアンプＷＡに伝達する。これにより、メモリセル
のしきい値電圧を必要以上に低下させることなく、メモ
リブロックＭＢ０〜ＭＢ３１を構成するすべてのメモリ
セルを消去状態とすることができる。なお、消去制御回
路ＥＲＣの全消去モードのアルゴリズムについては、後
で詳細に説明する。

【００３６】タイミング制御回路ＴＣは、外部から起動
制御信号として供給されるチップイネーブル信号ＣＥ
Ｂ，ライトイネーブル信号ＷＥＢ，出力イネーブル信号
ＯＥＢならびに消去イネーブル信号ＥＥＢをもとに各種
の内部制御信号を選択的に形成し、フラッシュメモリの
各部に供給する。タイミング制御回路ＴＣは、消去イネ
ーブル信号ＥＥＢが所定期間ロウレベルとされたことを
受けて全消去モードを識別し、消去制御回路ＥＲＣを起
動する機能をあわせ持つ。

【００３７】図５には、図１のフラッシュメモリの一実
施例の基板配置図が示され、図６には、その消去電圧供
給経路の等価回路図が示されている。また、図７には、
図１のフラッシュメモリの全消去モードの一実施例の処
理フロー図が示され、図８には、図１のフラッシュメモ
リのメモリアレイを構成する２層ゲート構造セルの消去
後におけるしきい値電圧の一実施例を示す分布特性図が
示されている。これらの図をもとに、この実施例のフラ
ッシュメモリの基板配置及び消去電圧供給経路ならびに
全消去モードの概要とその特徴について説明する。

【００３８】図５において、この実施例のフラッシュメ
モリの基本構成要素となる３２個のメモリブロックＭＢ
０〜ＭＢ３１は、Ｐ型半導体基板ＰＳＵＢの中央部の大
半の面積を占めて整列配置される。メモリブロックＭＢ
０〜ＭＢ３１を構成するワード線Ｗ０〜Ｗｍの上端つま
りメモリブロックＭＢ０の上部には、Ｘアドレスデコー
ダＸＤが配置され、その下端つまりメモリブロックＭＢ
３１の下部には、消去制御回路ＥＲＣが配置される。ま
た、メモリブロックＭＢ０〜ＭＢ３１を構成するデータ
線Ｂ０〜Ｂｎの左端側には、ＹスイッチＹＳ及びＹアド
レスデコーダＹＤが配置され、その右端側には、消去ゲ
ートＥＧ０〜ＥＧ３１を含むソーススイッチＳＳが配置
される。消去ゲートＥＧ０〜ＥＧ３１は、対応するメモ
リブロックＭＢ０〜ＭＢ３１にそれぞれ近接して配置さ
れる。

【００３９】ＸアドレスデコーダＸＤのさらに上部に
は、半導体基板ＰＳＵＢの上辺に沿って、所定数のボン
ディングパッドＰＡＤが列状に配置される。また、消去
制御回路ＥＲＣのさらに下部には、半導体基板ＰＳＵＢ
の下辺に沿って、他の所定数のボンディングパッドＰＡ
Ｄが列状に配置され、その右端には、フラッシュメモリ
に消去電圧ＶＰＰを入力するための消去電圧供給用ボン
ディングパッドＶＰＰが配置される。ソーススイッチＳ
Ｓのさらに右側には、半導体基板ＰＳＵＢの右辺に沿っ
て、所定の金属配線層からなり消去電圧供給用ボンディ
ングパッドＶＰＰを介して入力される消去電圧ＶＰＰを
ソーススイッチＳＳの消去ゲートＥＧ０〜ＥＧ３１に伝
達する消去電圧供給配線ＳＶＰが配置される。

【００４０】周知のように、金属配線層からなる消去電
圧供給配線ＳＶＰは、その配線幅及び配線厚に応じた所
定の分布抵抗を有する。このため、消去電圧供給用ボン
ディングパッドＶＰＰとソーススイッチＳＳの消去ゲー
トＥＧ０〜ＥＧ３１との間には、図６に示されるよう
に、その配線長に応じた配線抵抗ＲＳ０〜ＲＳ３１が結
合され、これらの配線抵抗の電圧降下によって消去ゲー
トＥＧ０〜ＥＧ３１に供給される消去電圧ＶＰＰの電位
が異なるものとなる。

【００４１】これに対処するため、この実施例のフラッ
シュメモリでは、消去電圧供給配線ＳＶＰの各分岐点と
対応する消去ゲートＥＧ１〜ＥＧ３１との間に、消去電
圧供給用ボンディングパッドＶＰＰと各消去ゲートとの
間の抵抗値を均一化するための平滑抵抗Ｒ１〜Ｒ３１が
それぞれ設けられる。すなわち、消去電圧供給用ボンデ
ィングパッドＶＰＰと消去ゲートＥＧ０〜ＥＧ３１との
間の配線抵抗ＲＳ０〜ＲＳ３１の総和をそれぞれΣＲＳ
０〜ΣＲＳ３１とするとき、消去ゲートＥＧ１と消去電
圧供給配線ＳＶＰの対応する分岐点との間には、Ｒ１≒ΣＲＳ０−ΣＲＳ１なる平滑抵抗Ｒ１が設けられる。同様に、消去ゲートＥ
Ｇ２と消去電圧供給配線ＳＶＰの対応する分岐点との間
には、Ｒ２≒ΣＲＳ０−ΣＲＳ２なる平滑抵抗Ｒ２が設けられ、第ｑ番目の消去ゲートＥ
Ｇｑと消去電圧供給配線ＳＶＰの対応する分岐点との間
には、Ｒｑ≒ΣＲＳ０−ΣＲＳｑなる平滑抵抗Ｒｑが設けられる。

【００４２】この結果、消去ゲートＥＧ０〜ＥＧ３１と
消去電圧供給用ボンディングパッドＶＰＰとの間の抵抗
値はほぼ均一化され、各消去ゲートに供給される消去電
圧ＶＰＰの電位がほぼ均一化される。なお、この実施例
のフラッシュメモリでは、特に制限されないが、後述す
る全消去モードのアルゴリズムに対応させるため、消去
電圧供給用ボンディングパッドＶＰＰとこれに最も近接
して配置される消去ゲートＥＧ３１との間の抵抗値がわ
ずかの差ながら最小となるように設定され、消去電圧供
給用ボンディングパッドＶＰＰとその他の消去ゲートＥ
Ｇ３０〜ＥＧ０との間の抵抗値は、順次少しずつ大きく
なるように設定される。

【００４３】一方、この実施例のフラッシュメモリの消
去制御回路ＥＲＣによる全消去モードは、図７に示され
るように、まずステップＳＴ１において、メモリブロッ
クＭＢ０〜ＭＢ３１を構成するすべてのメモリセルに論
理“０”のデータを書き込むプレライトから開始され
る。このプレライトは、全メモリセルの消去前のしきい
値電圧を統一することで、消去パルスが供給されること
による各メモリセルのしきい値電圧の変化傾向を均一化
するために行われるものである。

【００４４】次に、ステップＳＴ２において、ブロック
番号つまりブロックカウンタの初期値ＢＮが消去電圧供
給用ボンディングパッドＶＰＰに最も近接するメモリブ
ロックＭＢ３１を指定する３１に設定され、ステップＳ
Ｔ３において、ブロック内アドレスつまりアドレスカウ
ンタの初期値ＡＤが先頭アドレスを指定する０に設定さ
れる。これにより、ステップＳＴ４において、メモリブ
ロックＭＢ３１のアドレス０つまりＸアドレス信号ＥＸ
０〜ＥＸｉならびにＹアドレス信号ＥＹ０〜ＥＹｊが全
ビット論理“０”となるアドレスに対応するメモリセル
のベリファイリードが実行され、ステップＳＴ５におい
て、そのリードデータによる消去判定が行われる。そし
て、リードデータが論理“０”のままである場合には、
選択されたメモリセルがまだ消去状態にないものと判定
され、ステップＳＴ６による消去パルスの供給が行われ
る。なお、ステップＳＴ６による消去パルスの供給は、
消去動作が終了しないすべてのメモリブロックＭＢ０〜
ＭＢ３１つまり消去ゲートＥＧ０〜ＥＧ３１について一
斉に行われる。

【００４５】所定の消去パルスが繰り返し供給されるこ
とによってベリファイリードされたデータが論理“１”
に変化すると、選択されたメモリセルは消去状態になっ
たものと判定される。このため、ステップＳＴ７におい
て最終アドレスであるかどうかの判定が行われ、最終ア
ドレスでない場合には、ステップＳＴ８においてアドレ
スカウンタＡＤがカウントアップされ、メモリブロック
ＭＢ３１の次のアドレスのメモリセルに対する同様な消
去動作が行われる。

【００４６】ステップＳＴ７において、メモリブロック
ＭＢ３１の最終アドレスであることが判定されると、ス
テップＳＴ９において、ブロック番号ＢＮが最後のメモ
リブロックＭＢ０に対応する最終ブロック番号０である
かどうかの判定が行われ、最終ブロック番号０でない場
合には、ステップＳＴ１０においてブロックカウンタＢ
Ｎがカウントダウンされ、次のメモリブロックＭＢ３０
に対する同様な消去動作が開始される。また、ステップ
ＳＴ１１において、すでに消去動作が終了したメモリブ
ロックＭＢ３１に対するステップＳＴ６による消去パル
スの供給が選択的に停止され、これによってメモリブロ
ックＭＢ３１を構成するメモリセルのしきい値電圧が必
要以上に低くなるのを防止することができる。

【００４７】以下、ステップＳＴ９においてブロック番
号ＢＮが最終ブロック番号０となるまでステップＳＴ３
ないしステップＳＴ１１の消去動作が繰り返され、メモ
リブロックＭＢ０を構成するすべてのメモリセルの消去
動作が終了した時点で、一連の全消去モードが終了す
る。

【００４８】前述のように、この実施例のフラッシュメ
モリでは、消去電圧供給用ボンディングパッドＶＰＰと
これに最も近接して配置される消去ゲートＥＧ３１との
間の抵抗値がわずかの差ながら最小となるように設定さ
れ、消去電圧供給用ボンディングパッドＶＰＰとその他
の消去ゲートＥＧ３０〜ＥＧ０との間の抵抗値は、順次
少しずつ大きくなるように設定される。また、図７のア
ルゴリズムでは、消去電圧供給用ボンディングパッドＶ
ＰＰに最も近接して配置される、言い換えるならば消去
電圧供給用ボンディングパッドＶＰＰとの間の抵抗値が
最も小さく設定されメモリセルの消去動作が最も速く進
行するメモリブロックＭＢ３１から順に消去判定が行わ
れる。このため、メモリセルの消去後におけるしきい値
電圧の分布は、図８に示されるように、消去電圧供給用
ボンディングパッドＶＰＰに最も近接して配置されるメ
モリブロックＭＢ３１と最も離れて配置されるメモリブ
ロックＭＢ０との間ですら差が小さくされ、これによっ
て消去バラツキが低減される。この結果、フラッシュメ
モリの電源電圧最小値側における動作マージンが拡大さ
れ、そのアクセスタイムの高速化が推進されるものとな
る。

【００４９】以上の本実施例に示されるように、この発
明を全消去モードのための消去制御回路を内蔵するフラ
ッシュメモリ等の半導体記憶装置に適用することで、次
のような作用効果が得られる。すなわち、（１）メモリアレイが分割されてなる複数のメモリブロ
ックと、これらのメモリブロックに対応して設けられ対
応するメモリブロックを構成する複数のメモリセルの共
通結合されたソースに所定の消去電圧を選択的に伝達す
る複数の消去ゲートを含むソーススイッチと、全メモリ
セルの保持情報を一括消去するための消去制御回路とを
備えるブロック消去型のフラッシュメモリ等において、
消去電圧供給用ボンディングパッドを介して入力される
消去電圧を複数の消去ゲートに伝達する消去電圧供給配
線の各分岐点と対応する消去ゲートとの間に、所定の平
滑抵抗をそれぞれ設けることで、消去電圧供給用ボンデ
ィングパッドと各消去ゲートとの間の抵抗値をほぼ均一
化し、各消去ゲートに供給される消去電圧の電位をほぼ
均一化することができるという効果が得られる。

【００５０】（２）上記（１）項において、全消去モー
ドにおける消去判定を、消去電圧供給用ボンディングパ
ッドに最も近接して配置されたメモリブロックから順に
行うことで、全消去モードにおいて供給される消去パル
スの回数を、消去電圧供給用ボンディングパッドに最も
近接して配置されたメモリブロックから順に、言い換え
るならば消去電圧供給用ボンディングパッドとの間の抵
抗値が最も小さいメモリブロックから順に少なくするこ
とができるという効果が得られる。（３）上記（１）項及び（２）項により、フラッシュメ
モリの大容量化・大規模化が進みそのチップが大型化し
た場合でも、メモリセルの消去後におけるしきい値電圧
のブロック間バラツキを低減できるという効果が得られ
る。（４）上記（１）項〜（３）項により、フラッシュメモ
リの電源電圧最小値側における動作マージンを拡大し、
そのアクセスタイムの高速化を推進することができると
いう効果が得られる。

【００５１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、メモリアレイＭＡＲＹの分割数つま
りメモリブロックの設置数は、任意に設定できるし、Ｘ
アドレスデコーダＸＤ及びＹアドレスデコーダＹＤ等の
周辺部は、所定数のメモリブロックつまりメモリマット
に対応して複数個設けることができる。データ入出力端
子ＩＯ０〜ＩＯ７は、データ入力端子又はデータ出力端
子として専用化することができるし、フラッシュメモリ
に入力又は出力しうる記憶データのビット数は、特に８
ビット単位であることを必須条件とはしない。さらに、
フラッシュメモリのブロック構成や起動制御信号及びア
ドレス信号の組み合わせならびに各電源電圧の極性及び
絶対値等は、種々の実施形態を採りうる。

【００５２】図２において、メモリアレイＭＡＲＹは、
所定数の冗長ワード線及び冗長データ線を含むことがで
きる。また、ＹスイッチＹＳを構成するスイッチＭＯＳ
ＦＥＴは、ＰチャンネルＭＯＳＦＥＴによって構成して
もよいし、Ｐチャンネル及びＮチャンネルＭＯＳＦＥＴ
が組み合わされてなる相補スイッチとしてもよい。ワー
ド線Ｗ０〜Ｗｍ及びデータ線Ｂ０〜Ｂｎならびにソース
線Ｓ０〜Ｓ３１の選択及び非選択レベルは、この実施例
による制約を受けないし、消去ゲートＥＧ０〜ＥＧ３１
の具体的な回路構成も、種々の実施形態を採りうる。図
３において、２層ゲート構造セルの具体的なデバイス構
造はこの実施例による制約を受けない。また、図４にお
いて、消去後及び書き込み後におけるメモリセルの保持
情報の論理レベルは、互いに入れ換えて設定できるし、
メモリセルのしきい値電圧は、その一方又は両方を負電
位に設定することもできる。

【００５３】図５において、メモリブロックＭＢ０〜Ｍ
Ｂ３１は、消去電圧供給用ボンディングパッドＶＰＰに
対して逆順で配置することができる。消去電圧供給用ボ
ンディングパッドＶＰＰの配置位置は、任意に設定でき
るし、フラッシュメモリの具体的な基板配置は、この実
施例による制約を受けない。図６において、消去ゲート
ＥＧ１〜ＥＧ３１に対応して設けられる平滑抵抗Ｒ１〜
Ｒ３１の値は、消去電圧供給用ボンディングパッドＶＰ
Ｐと各消去ゲートとの間の抵抗値を完全に一致させるべ
く設定してもよいし、消去電圧供給時の電流を考慮した
上で各消去ゲートに供給される消去電圧の電位を完全に
一致させるべく設定してもよい。一方、消去電圧供給用
ボンディングパッドＶＰＰと消去ゲートＥＧ０〜ＥＧ３
１との間の抵抗値を逆順で小さくする場合には、図７に
おける消去判定の順序を入れ換える必要がある。さら
に、図６の平滑抵抗による対策は、図７のアルゴリズム
による対策を伴うことなく独立に実施できるし、その逆
も同様である。

【００５４】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である消去
制御回路を備えるフラッシュメモリに適用した場合につ
いて説明したが、それに限定されるものではなく、例え
ば、シングルチップマイクロコンピュータ等に内蔵され
る同様なフラッシュメモリやフラッシュメモリを内蔵す
るゲートアレイ集積回路等にも適用できる。この発明
は、少なくとも全消去モードのための消去制御回路を備
える半導体記憶装置ならびにこのような半導体記憶装置
を含む装置及びシステムに広く適用できる。

【００５５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、メモリアレイが分割されて
なる複数のメモリブロックと、これらのメモリブロック
に対応して設けられ対応するメモリブロックを構成する
複数のメモリセルの共通結合されたソースに所定の消去
電圧を選択的に伝達する複数の消去ゲートを含むソース
スイッチと、全メモリセルの保持情報を一括消去するた
めの消去制御回路とを備えるブロック消去型のフラッシ
ュメモリ等において、消去電圧供給用ボンディングパッ
ドを介して入力される消去電圧を複数の消去ゲートに伝
達する消去電圧供給配線の各分岐点と対応する消去ゲー
トとの間に、抵抗値を均一化するための平滑抵抗をそれ
ぞれ設けるとともに、消去制御回路による全消去モード
時の消去判定を、消去電圧供給用ボンディングパッドに
近接して配置されたメモリブロックから順に行うこと
で、フラッシュメモリの大容量化・大規模化が進みその
チップが大型化した場合でも、各メモリブロックを構成
するメモリセルの共通結合されたソースに供給される消
去電圧の電位をほぼ均一化できるとともに、全消去モー
ドにおいて供給される消去パルスの回数を、消去電圧供
給用ボンディングパッドに近接して配置されたメモリブ
ロックから順に少なくすることができる。これにより、
メモリセルの全消去モード時の消去後におけるしきい値
電圧のブロック間バラツキを低減できるため、フラッシ
ュメモリの電源電圧最小値側における動作マージンを拡
大し、そのアクセスタイムの高速化を推進することがで
きる。

【図面の簡単な説明】

【図１】この発明が適用されたフラッシュメモリの一実
施例を示すブロック図である。

【図２】図１のフラッシュメモリに含まれるメモリアレ
イ及びその周辺部の一実施例を示す部分的な回路図であ
る。

【図３】図２のメモリアレイを構成する２層ゲート構造
セルの一実施例を示す断面構造図である。

【図４】図３の２層ゲート構造セルのゲート・ソース間
電圧とドレイン電流の関係を説明するための一実施例を
示す特性図である。

【図５】図１のフラッシュメモリの一実施例を示す基板
配置図である。

【図６】図１のフラッシュメモリの消去電圧供給経路の
等価回路図である。

【図７】図１のフラッシュメモリの消去制御回路による
全消去モードの一実施例を示す処理フロー図である。

【図８】図１のフラッシュメモリのメモリアレイを構成
する２層ゲート構造セルの消去後におけるしきい値電圧
の一実施例を示す分布特性図である。

【図９】この発明に先立って本願発明者等が開発したフ
ラッシュメモリのメモリアレイを構成する２層ゲート構
造セルの消去後におけるしきい値電圧の一例を示す分布
特性図である。

【図１０】図９のフラッシュメモリの消去電圧供給経路
の一例を示す等価回路図である。

【図１１】図９のフラッシュメモリの消去制御回路によ
る全消去モードの一例を示す処理フロー図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＭＢ０〜ＭＢ３１・・・
メモリブロック、ＸＤ・・・Ｘアドレスデコーダ、ＸＢ
・・・Ｘアドレスバッファ、ＹＳ・・・Ｙスイッチ、Ｙ
Ｄ・・・Ｙアドレスデコーダ、ＳＳ・・・ソーススイッ
チ、ＹＢ・・・Ｙアドレスバッファ、ＷＡ・・・ライト
アンプ、ＳＡ・・・センスアンプ、ＩＢ・・・データ入
力バッファ、ＯＢ・・・データ出力バッファ、ＥＲＣ・
・・消去制御回路、ＴＣ・・・タイミング制御回路。Ｍ
Ｃ・・・メモリセル（２層ゲート構造セル）、Ｗ０〜Ｗ
ｍ・・・ワード線、Ｂ０〜Ｂｎ・・・データ線、Ｓ０〜
Ｓ３１・・・ソース線、ＹＳ０〜ＹＳｐ・・・ビット線
選択信号、Ｃ０〜Ｃ７・・・共通データ線、ＥＧ０〜Ｅ
Ｇ３１・・・消去ゲート、Ｐ１・・・ＰチャンネルＭＯ
ＳＦＥＴ、Ｎ１〜Ｎ２・・・ＮチャンネルＭＯＳＦＥ
Ｔ。ＰＳＵＢ・・・Ｐ型半導体基板、ＦＧ・・・フロー
ティングゲート、ＣＧ・・・コントロールゲート、ＩＳ
１〜ＩＳ２・・・絶縁膜、Ｎ⁺（ＮＤ１〜ＮＤ２）・・
・Ｎ型高濃度拡散層、Ｎ^-・・・Ｎ型低濃度拡散層、Ｐ
^-・・・Ｐ型低濃度拡散層。ＶＰＰ・・・消去電圧供給
用ボンディングパッド（消去電圧）、ＰＡＤ・・・その
他のボンディングパッド、ＳＶＰ・・・消去電圧供給配
線。ＲＳ０〜ＲＳ３１・・・配線抵抗、Ｒ１〜Ｒ３１・
・・平滑抵抗。

───────────────────────────────────────────────────── フロントページの続き (72)発明者伊澤和人東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者森泰樹埼玉県入間郡毛呂山町大字旭台15番地日立東部セミコンダクタ株式会社内 (72)発明者和田武史東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】２層ゲート構造型の不揮発性メモリセル
が格子状に配置されてなるメモリアレイと、上記メモリ
アレイが分割されてなる複数のメモリブロックと、上記
メモリブロックに対応して設けられ対応するメモリブロ
ックを構成する所定数のメモリセルの共通結合されたソ
ースに所定の消去電圧を選択的に伝達する複数の消去ゲ
ートを含むソーススイッチと、上記消去電圧が入力され
る消去電圧供給用ボンディングパッドと、上記消去電圧
供給用ボンディングパッドから入力される消去電圧を上
記複数の消去ゲートに伝達する消去電圧供給配線と、上
記消去電圧供給配線の各分岐点と対応する上記消去ゲー
トとの間にそれぞれ設けられる平滑抵抗とを具備するこ
とを特徴とする半導体記憶装置。
【請求項２】上記半導体記憶装置は、上記複数のメモ
リブロックを構成するメモリセルの共通結合されたソー
スにパルス状の上記消去電圧を選択的に供給しながら各
メモリブロックの消去状態を順次判定し消去状態となっ
たメモリブロックから順に消去電圧の供給を停止するこ
とですべてのメモリセルの消去を行う消去制御回路を具
備するものであって、上記消去制御回路による消去状態
の判定は、上記消去電圧供給用ボンディングパッドに近
接するメモリブロックから順に行われるものであること
を特徴とする請求項１の半導体記憶装置。
【請求項３】２層ゲート構造型の不揮発性メモリセル
が格子状に配置されてなるメモリアレイと、上記メモリ
アレイが分割されてなる複数のメモリブロックと、上記
メモリブロックに対応して設けられ対応するメモリブロ
ックを構成する所定数のメモリセルの共通結合されたソ
ースに所定の消去電圧を選択的に伝達する複数の消去ゲ
ートを含むソーススイッチと、上記消去電圧が入力され
る消去電圧供給用ボンディングパッドと、上記複数のメ
モリブロックを構成するメモリセルの共通結合されたソ
ースにパルス状の上記消去電圧を選択的に供給しながら
各メモリブロックの消去状態を順次判定し消去状態とな
ったメモリブロックから順に消去電圧の供給を停止する
ことですべてのメモリセルの消去を行う消去制御回路と
を具備し、かつ上記消去制御回路による消去状態の判定
が、上記消去電圧供給用ボンディングパッドに近接する
メモリブロックから順に行われることを特徴とする半導
体記憶装置。