JPH06318649A - 半導体モジュール基板，及びそれを用いた半導体装置 - Google Patents
半導体モジュール基板，及びそれを用いた半導体装置Info
- Publication number
- JPH06318649A JPH06318649A JP12838193A JP12838193A JPH06318649A JP H06318649 A JPH06318649 A JP H06318649A JP 12838193 A JP12838193 A JP 12838193A JP 12838193 A JP12838193 A JP 12838193A JP H06318649 A JPH06318649 A JP H06318649A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- module substrate
- semiconductor module
- conductor
- wiring layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Wire Bonding (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 本発明は、放熱性を損ねずに小型軽量化が図
れ、且つ、微細な配線パターンが得られるようにするこ
とを目的とする。 【構成】 本発明の半導体モジュール基板，及びそれを
用いた半導体装置は、ベースフィルム上においてバイア
ホールを介して相互に接続された多層導体配線層１５
と、ベースフィルムの他面に貼付され、表面に多数の放
熱フィンを有する放熱基板２０と、多層導体配線層１５
の表面に搭載され、多層導体配線層１５の所定のリード
に接続された半導体素子１より構成されている。
れ、且つ、微細な配線パターンが得られるようにするこ
とを目的とする。 【構成】 本発明の半導体モジュール基板，及びそれを
用いた半導体装置は、ベースフィルム上においてバイア
ホールを介して相互に接続された多層導体配線層１５
と、ベースフィルムの他面に貼付され、表面に多数の放
熱フィンを有する放熱基板２０と、多層導体配線層１５
の表面に搭載され、多層導体配線層１５の所定のリード
に接続された半導体素子１より構成されている。
Description
【０００１】
【産業上の利用分野】本発明は複数のＬＳＩ素子が搭載
される半導体モジュール基板，及びそれを用いた半導体
装置に関し、特に、放熱性が高く、且つ、微細配線を有
した半導体モジュール基板，及びそれを用いた半導体装
置に関する。
される半導体モジュール基板，及びそれを用いた半導体
装置に関し、特に、放熱性が高く、且つ、微細配線を有
した半導体モジュール基板，及びそれを用いた半導体装
置に関する。
【０００２】
【従来の技術】従来、ＬＳＩチップを複数個搭載する半
導体（マルチチップ）モジュール基板として、例えば、
図５から図８に示されるものがある。
導体（マルチチップ）モジュール基板として、例えば、
図５から図８に示されるものがある。
【０００３】図５の半導体モジュール基板４は、表面に
配線層１０を有するガラスエポキシ等の樹脂ベース２
と、放熱性を高める為に樹脂ベース２に埋め込まれた金
属板３を有し、表面の所定の位置に複数のＬＳＩチップ
１が銀ペースト等の導電性ペースト１６を介して搭載さ
れると共に、配線層１０と各ＬＳＩチップ１の端子がボ
ンディングワイヤ７で接続されるようになっている。
配線層１０を有するガラスエポキシ等の樹脂ベース２
と、放熱性を高める為に樹脂ベース２に埋め込まれた金
属板３を有し、表面の所定の位置に複数のＬＳＩチップ
１が銀ペースト等の導電性ペースト１６を介して搭載さ
れると共に、配線層１０と各ＬＳＩチップ１の端子がボ
ンディングワイヤ７で接続されるようになっている。
【０００４】樹脂ベース２は、例えば、ガラス繊維の入
った未硬化エポキシ基板（プリプレーグ）で金属板３を
挟んで重ね合わせて構成される。このとき、配線層１０
を形成させるための銅箔（通常、１８〜３５μｍｔ）を
最上層に重ねて熱プレスで成形する。
った未硬化エポキシ基板（プリプレーグ）で金属板３を
挟んで重ね合わせて構成される。このとき、配線層１０
を形成させるための銅箔（通常、１８〜３５μｍｔ）を
最上層に重ねて熱プレスで成形する。
【０００５】配線層１０は、上記銅箔をホトエッチング
プロセスに通して形成され、樹脂ベース２の端部にコネ
クター５と嵌合して配線端末の引出端子となるコネクタ
ー端子６を有している。
プロセスに通して形成され、樹脂ベース２の端部にコネ
クター５と嵌合して配線端末の引出端子となるコネクタ
ー端子６を有している。
【０００６】図６の半導体モジュール基板４は、図５と
同様に作られているが、ＬＳＩチップ１がＣＣＢ（Cont
roled Collaps Bonding)で搭載され、ＬＳＩチップ１の
端子と配線層１０がＰｂ９０ｗｔ％−Ｓｎ１０ｗｔ％等
の半田バンプ８によって接続されている。バンプ形成は
チップ側への蒸着法によるバンプ加工や、半導体モジュ
ール基板４の配線層１０のＬＳＩチップ１を搭載するパ
ッド部への印刷法等により行われる。
同様に作られているが、ＬＳＩチップ１がＣＣＢ（Cont
roled Collaps Bonding)で搭載され、ＬＳＩチップ１の
端子と配線層１０がＰｂ９０ｗｔ％−Ｓｎ１０ｗｔ％等
の半田バンプ８によって接続されている。バンプ形成は
チップ側への蒸着法によるバンプ加工や、半導体モジュ
ール基板４の配線層１０のＬＳＩチップ１を搭載するパ
ッド部への印刷法等により行われる。
【０００７】図７の半導体モジュール基板４は、ＴＡＢ
方式によってＬＳＩチップ１が搭載されるようになって
おり、微細線化した銅箔を材料とするＴＡＢインナーリ
ード９を有し、これとＡｕ２０μｍｔ程度のめっきバン
プを用いてＬＳＩチップ１の端子と配線層１０が接続さ
れている。
方式によってＬＳＩチップ１が搭載されるようになって
おり、微細線化した銅箔を材料とするＴＡＢインナーリ
ード９を有し、これとＡｕ２０μｍｔ程度のめっきバン
プを用いてＬＳＩチップ１の端子と配線層１０が接続さ
れている。
【０００８】図８の半導体モジュール基板４は、スルー
ホール１１を有する両面基板であって、両面にＬＳＩチ
ップ１が搭載できるようになっている。この半導体モジ
ュール基板４は、金属板３にホール１１ａを形成した
後、モールド成形によってスルーホール１１が有する樹
脂ベース２を設け、樹脂ベース２を形成後、スルーホー
ル１１の壁面に銅めっきを施し、更に、樹脂ベース２の
表裏に接着剤を用いて銅箔を貼付して、上記したように
ホトエッチング法によって配線層１０，１２を形成する
ことによって構成されている。ここで重要なことは、モ
ールド成形時に金属板３のホール１１ａの側面がスルー
ホール１１から露出しないように精密に位置合せを行っ
て、スルーホール１１内での配線の短絡を防ぐ必要があ
る。
ホール１１を有する両面基板であって、両面にＬＳＩチ
ップ１が搭載できるようになっている。この半導体モジ
ュール基板４は、金属板３にホール１１ａを形成した
後、モールド成形によってスルーホール１１が有する樹
脂ベース２を設け、樹脂ベース２を形成後、スルーホー
ル１１の壁面に銅めっきを施し、更に、樹脂ベース２の
表裏に接着剤を用いて銅箔を貼付して、上記したように
ホトエッチング法によって配線層１０，１２を形成する
ことによって構成されている。ここで重要なことは、モ
ールド成形時に金属板３のホール１１ａの側面がスルー
ホール１１から露出しないように精密に位置合せを行っ
て、スルーホール１１内での配線の短絡を防ぐ必要があ
る。
【０００９】
【発明が解決しようとする課題】しかし、従来の半導体
モジュール基板，及びそれを用いた半導体装置では、以
下のような問題がある。 (1) 放熱性を高めるために、樹脂ベースに金属体を埋め
込んでいるため、基板全体の厚さや重量が増加する。 (2) 銅箔を表面に貼り合わせ、密着露光方式により露
光，現像し、更にエッチングして配線層を形成するた
め、解像度の点から微細な配線パターンを得ることがで
きない。 (3) スルーホール付の基板では、埋め込んだ金属板との
短絡を防ぐように特別の工夫をしなければならないた
め、生産性が悪い。
モジュール基板，及びそれを用いた半導体装置では、以
下のような問題がある。 (1) 放熱性を高めるために、樹脂ベースに金属体を埋め
込んでいるため、基板全体の厚さや重量が増加する。 (2) 銅箔を表面に貼り合わせ、密着露光方式により露
光，現像し、更にエッチングして配線層を形成するた
め、解像度の点から微細な配線パターンを得ることがで
きない。 (3) スルーホール付の基板では、埋め込んだ金属板との
短絡を防ぐように特別の工夫をしなければならないた
め、生産性が悪い。
【００１０】従って、本発明の目的は厚さや重量を増加
させずに放熱性を高めることができる半導体モジュール
基板，及びそれを用いた半導体装置を提供することであ
る。
させずに放熱性を高めることができる半導体モジュール
基板，及びそれを用いた半導体装置を提供することであ
る。
【００１１】本発明の他の目的は微細な配線パターンが
得られる半導体モジュール基板，及びそれを用いた半導
体装置を提供することである。
得られる半導体モジュール基板，及びそれを用いた半導
体装置を提供することである。
【００１２】本発明の更に他の目的は生産性が高い半導
体モジュール基板，及びそれを用いた半導体装置を提供
することである。
体モジュール基板，及びそれを用いた半導体装置を提供
することである。
【００１３】
【課題を解決するための手段】本発明は上記問題点に鑑
み、放熱性を損ねずに小型軽量化が図れ、且つ、微細な
配線パターンを得られるようにするため、ベースフィル
ム上においてバイアホールを介して相互に接続された多
層導体配線層と、ベースフィルムの他面に貼付され、表
面に多数の放熱フィンを有する放熱基板を備え、多層導
体配線層の表面を半導体素子の搭載面として構成した半
導体モジュール基板を提供するものである。
み、放熱性を損ねずに小型軽量化が図れ、且つ、微細な
配線パターンを得られるようにするため、ベースフィル
ム上においてバイアホールを介して相互に接続された多
層導体配線層と、ベースフィルムの他面に貼付され、表
面に多数の放熱フィンを有する放熱基板を備え、多層導
体配線層の表面を半導体素子の搭載面として構成した半
導体モジュール基板を提供するものである。
【００１４】上記多層導体配線層は、導体箔，蒸着導体
層，或いはめっき導体層をエッチングして形成した所定
のパターンの多層導体層と、感光性絶縁材料をエッチン
グして形成したバイアホールを有する多層絶縁層を有し
ている。バイアホールは、表面に向って開口面積が大に
なる傾斜した側壁を有し、この側壁上に蒸着導電層を有
している。
層，或いはめっき導体層をエッチングして形成した所定
のパターンの多層導体層と、感光性絶縁材料をエッチン
グして形成したバイアホールを有する多層絶縁層を有し
ている。バイアホールは、表面に向って開口面積が大に
なる傾斜した側壁を有し、この側壁上に蒸着導電層を有
している。
【００１５】上記放熱基板は、モールド成形された本体
と、その表面に施された良熱伝導性金属層より構成され
ている。また、表面よりベースフィルムに達する開口に
よって形成されたヒートパイプを有しており、このヒー
トパイプの内壁面に良熱伝導性金属層が形成されてい
る。
と、その表面に施された良熱伝導性金属層より構成され
ている。また、表面よりベースフィルムに達する開口に
よって形成されたヒートパイプを有しており、このヒー
トパイプの内壁面に良熱伝導性金属層が形成されてい
る。
【００１６】また、上記目的を達成する本発明の半導体
モジュール基板を用いた半導体装置は、ベースフィルム
上においてバイアホールを介して相互に接続された多層
導体配線層と、ベースフィルムの他面に貼付され、表面
に多数の放熱フィンを有する放熱基板と、多層導体配線
層の表面に搭載され、多層導体配線層の所定のリードに
接続された半導体素子を備えて構成されている。
モジュール基板を用いた半導体装置は、ベースフィルム
上においてバイアホールを介して相互に接続された多層
導体配線層と、ベースフィルムの他面に貼付され、表面
に多数の放熱フィンを有する放熱基板と、多層導体配線
層の表面に搭載され、多層導体配線層の所定のリードに
接続された半導体素子を備えて構成されている。
【００１７】
【実施例】以下に、本発明の実施例を詳細に説明する。
【００１８】図１には、本発明の実施例に係る半導体モ
ジュール基板４の斜視構造が示されている。この半導体
モジュール基板４は、溝１４を有する放熱基板２０と、
放熱基板２０の片面（フィンが形成されていない面）に
接着剤を介して貼付された多層導体配線層１５と、多層
導体配線層１５の周縁より突出した複数のリード端子１
３より構成されている。
ジュール基板４の斜視構造が示されている。この半導体
モジュール基板４は、溝１４を有する放熱基板２０と、
放熱基板２０の片面（フィンが形成されていない面）に
接着剤を介して貼付された多層導体配線層１５と、多層
導体配線層１５の周縁より突出した複数のリード端子１
３より構成されている。
【００１９】図２には、上記半導体モジュール基板４に
ＬＳＩチップ１を搭載させた状態、すなわち、半導体装
置としての断面構造が示されている。半導体モジュール
基板４は、前述したように、放熱性を高めるための放熱
基板２０と、周縁に複数のリード端子１３を有する多層
導体配線層１５を貼り合わせて構成され、溝１４から多
層導体配線層１５にかけて放熱性を更に高めるためのヒ
ートパイプ１９が形成されている。
ＬＳＩチップ１を搭載させた状態、すなわち、半導体装
置としての断面構造が示されている。半導体モジュール
基板４は、前述したように、放熱性を高めるための放熱
基板２０と、周縁に複数のリード端子１３を有する多層
導体配線層１５を貼り合わせて構成され、溝１４から多
層導体配線層１５にかけて放熱性を更に高めるためのヒ
ートパイプ１９が形成されている。
【００２０】放熱基板２０は、旋盤等の機械によって溝
１４を個々に加工して形成されるものではなく、モール
ド金型により一括してモールド成形される。このため、
モールド金型の形状により種々の異なった異形加工が可
能となる。また、図３の部分拡大断面図に示されている
ように、放熱基板２０の全面（ヒートパイプ１９の内面
も含む）に、熱伝導性に優れた金属被覆１８が施されて
いる。この熱伝導性に優れた金属としては、無電解銅め
っき，電気銅めっき，或いは銅蒸着膜等が好ましいが、
防錆の考慮して電気クロムめっき，或いは電気金めっき
等を施すことが最も好ましい。このような放熱基板２０
の下面には、前述した通り、接着剤１７を介して多層導
体配線層１５が貼付されている。
１４を個々に加工して形成されるものではなく、モール
ド金型により一括してモールド成形される。このため、
モールド金型の形状により種々の異なった異形加工が可
能となる。また、図３の部分拡大断面図に示されている
ように、放熱基板２０の全面（ヒートパイプ１９の内面
も含む）に、熱伝導性に優れた金属被覆１８が施されて
いる。この熱伝導性に優れた金属としては、無電解銅め
っき，電気銅めっき，或いは銅蒸着膜等が好ましいが、
防錆の考慮して電気クロムめっき，或いは電気金めっき
等を施すことが最も好ましい。このような放熱基板２０
の下面には、前述した通り、接着剤１７を介して多層導
体配線層１５が貼付されている。
【００２１】多層導体配線層１５は、図４に示されてい
るように、接着剤１７を介して上記う放熱基板２０に貼
付されるポリイミド等のベースフィルム２１と、４層に
わたって配置された導体層２３Ａ〜２３Ｄと、各導体層
２３を電気的に導通連結するバイアホール２４Ａ〜２４
Ｃと、各導体層２３の間の電気絶縁を保つ絶縁層２２Ａ
〜２２Ｃより構成され、これらは上記ベースフィルム２
１にＴＡＢテープキャリアのホトエッチングプロセスを
用いて逐次形成される。
るように、接着剤１７を介して上記う放熱基板２０に貼
付されるポリイミド等のベースフィルム２１と、４層に
わたって配置された導体層２３Ａ〜２３Ｄと、各導体層
２３を電気的に導通連結するバイアホール２４Ａ〜２４
Ｃと、各導体層２３の間の電気絶縁を保つ絶縁層２２Ａ
〜２２Ｃより構成され、これらは上記ベースフィルム２
１にＴＡＢテープキャリアのホトエッチングプロセスを
用いて逐次形成される。
【００２２】また、多層導体配層１５の貼り合わせ後、
又は貼り合わせ前において、多層導体配線１５の最上層
の導体配線２３Ｄの表面に、Ｎｉ下地／Ａｕめっき等が
施される。これを施す理由はワイヤボンディング等によ
るＬＳＩチップ１の接続を容易にするためであり、これ
らのめっき完了後、ＬＳＩチップ１が、例えば、銀ペー
スト等によって搭載され、ワイヤボンディングによりＬ
ＳＩチップ１の電気的接続がなされる。
又は貼り合わせ前において、多層導体配線１５の最上層
の導体配線２３Ｄの表面に、Ｎｉ下地／Ａｕめっき等が
施される。これを施す理由はワイヤボンディング等によ
るＬＳＩチップ１の接続を容易にするためであり、これ
らのめっき完了後、ＬＳＩチップ１が、例えば、銀ペー
スト等によって搭載され、ワイヤボンディングによりＬ
ＳＩチップ１の電気的接続がなされる。
【００２３】〔実施例１〕ＡＢＳ樹脂によるモールド成
形によって放熱基板２０を製作した。この放熱基板２０
の大きさは５０×５０ｍｍの外形で、厚さは２．０ｍｍ
とした。また、表面に深さ１．０ｍｍ，幅０．８ｍｍの
溝１４をピッチ１．６ｍｍで３０本形成した。更に、Ｌ
ＳＩチップ１の搭載部分には直径０．５ｍｍのヒートパ
イプ１９を１ｃｍ角の部分に対して３６個形成した。
尚、この部分に搭載するＬＳＩチップ１の角寸法は１４
×１４ｍｍである。
形によって放熱基板２０を製作した。この放熱基板２０
の大きさは５０×５０ｍｍの外形で、厚さは２．０ｍｍ
とした。また、表面に深さ１．０ｍｍ，幅０．８ｍｍの
溝１４をピッチ１．６ｍｍで３０本形成した。更に、Ｌ
ＳＩチップ１の搭載部分には直径０．５ｍｍのヒートパ
イプ１９を１ｃｍ角の部分に対して３６個形成した。
尚、この部分に搭載するＬＳＩチップ１の角寸法は１４
×１４ｍｍである。
【００２４】次に、放熱基板２０の全面に無電解銅めっ
きで１．０μｍの銅を施した。無電解銅めっきの方法
は、通常のプラスチック上へのめっきと同様の方法であ
る。すなわち、ＡＢＳ樹脂の表面をアクチベーション処
理した後、パラジウム−錫の触媒付与剤に浸漬して、パ
ラジウムをＡＢＳ樹脂の全面に触媒付与する。次いで、
無電解銅めっき液に１時間浸漬して厚さ１．０μｍの銅
層を形成した。次に、更に銅層を厚くするために電気め
っき法によって厚付銅めっきを施した。これにより全体
の銅めっきの厚さは１０μｍとした。すなわち、電気銅
めっきの厚さを９μｍとした。電気銅めっきの利点は、
短時間で厚付めっきが可能なことにあり、９μｍの厚さ
の銅めっきをわずか５分間で行うことができ、無電解銅
めっきに比べて１０８倍のスピードで処理することがで
きた。次に、表面銅層の錆の発生を防ぐために全面に電
気めっき法で厚さ３μｍのクロームめっきを施した。ク
ロームめっきは白色金属であり、装飾的価値もある。
きで１．０μｍの銅を施した。無電解銅めっきの方法
は、通常のプラスチック上へのめっきと同様の方法であ
る。すなわち、ＡＢＳ樹脂の表面をアクチベーション処
理した後、パラジウム−錫の触媒付与剤に浸漬して、パ
ラジウムをＡＢＳ樹脂の全面に触媒付与する。次いで、
無電解銅めっき液に１時間浸漬して厚さ１．０μｍの銅
層を形成した。次に、更に銅層を厚くするために電気め
っき法によって厚付銅めっきを施した。これにより全体
の銅めっきの厚さは１０μｍとした。すなわち、電気銅
めっきの厚さを９μｍとした。電気銅めっきの利点は、
短時間で厚付めっきが可能なことにあり、９μｍの厚さ
の銅めっきをわずか５分間で行うことができ、無電解銅
めっきに比べて１０８倍のスピードで処理することがで
きた。次に、表面銅層の錆の発生を防ぐために全面に電
気めっき法で厚さ３μｍのクロームめっきを施した。ク
ロームめっきは白色金属であり、装飾的価値もある。
【００２５】この放熱基板２０は、実質チップ搭載可能
エリア４０×４０ｍｍであり、１４ｍｍ角のチップの場
合に４個、７ｍｍ角〜１４ｍｍ角チップの混載型では最
大で７個までのマルチ搭載が可能である。本実施例では
１４ｍｍ角のＬＳＩチップ１を３個，１０ｍｍ角のＬＳ
Ｉチップ１を１個搭載できるモジュールを試作した。１
４ｍｍ角のチップは出力３Ｗの高出力チップであるた
め、前述したように、チップ取付部にヒートパイプ１９
を３６個設けてある。
エリア４０×４０ｍｍであり、１４ｍｍ角のチップの場
合に４個、７ｍｍ角〜１４ｍｍ角チップの混載型では最
大で７個までのマルチ搭載が可能である。本実施例では
１４ｍｍ角のＬＳＩチップ１を３個，１０ｍｍ角のＬＳ
Ｉチップ１を１個搭載できるモジュールを試作した。１
４ｍｍ角のチップは出力３Ｗの高出力チップであるた
め、前述したように、チップ取付部にヒートパイプ１９
を３６個設けてある。
【００２６】次に、ＴＡＢラインを用いて多層導体配線
層１５を連続的に製造した。この製造プロセスを説明す
ると、まず、ベースフィルム２１の表面に銅箔を接着剤
で貼り合わせ、エッチングにより配線加工を行って第１
の導体層２３ａを形成する。また、全面に銅を蒸着し、
この銅蒸着層を同様にエッチングして配線加工しても良
い。更に、ベースフィルム２１として銅箔の表面にポリ
イミドのワニスをコーティングした２層ＣＣＬ（２層 C
opper Clad Laminates）を使用しても良い。次に、第１
の導体層２３ａの全面に感光性のポリイミドのワニスを
コートし、コート後、ホトマスクを使用して露光を行
い、現像してバイアホール２４Ａを開口させた。これに
より第１の導体層２３Ａの絶縁層、すなわち、第１の絶
縁層２２Ａを形成した。続いて、この第１の絶縁層２２
Ａの上層に蒸着により銅膜を３μｍ施し、その後、同様
にホトレジストをコートしてエッチングすることにより
第２の導体層２３Ｂを形成した。以後、上記の工程と同
様に第２の絶縁層２２Ｂ，第３の導体層２３Ｃ，第３の
絶縁層２２Ｃ，及び第４の導体層２３Ｄを逐次形成して
いき多層導体配線層１５とした。
層１５を連続的に製造した。この製造プロセスを説明す
ると、まず、ベースフィルム２１の表面に銅箔を接着剤
で貼り合わせ、エッチングにより配線加工を行って第１
の導体層２３ａを形成する。また、全面に銅を蒸着し、
この銅蒸着層を同様にエッチングして配線加工しても良
い。更に、ベースフィルム２１として銅箔の表面にポリ
イミドのワニスをコーティングした２層ＣＣＬ（２層 C
opper Clad Laminates）を使用しても良い。次に、第１
の導体層２３ａの全面に感光性のポリイミドのワニスを
コートし、コート後、ホトマスクを使用して露光を行
い、現像してバイアホール２４Ａを開口させた。これに
より第１の導体層２３Ａの絶縁層、すなわち、第１の絶
縁層２２Ａを形成した。続いて、この第１の絶縁層２２
Ａの上層に蒸着により銅膜を３μｍ施し、その後、同様
にホトレジストをコートしてエッチングすることにより
第２の導体層２３Ｂを形成した。以後、上記の工程と同
様に第２の絶縁層２２Ｂ，第３の導体層２３Ｃ，第３の
絶縁層２２Ｃ，及び第４の導体層２３Ｄを逐次形成して
いき多層導体配線層１５とした。
【００２７】上記した多層導体配線層１５の製造を更に
詳しく説明すると、長さ１００ｍ，幅７０ｍｍ，厚さ５
０μｍのＴＡＢテープ用のポリイミドテープをベースフ
ィルム２１として用意した。この長尺のポリイミドテー
プの両側に送り穴を開けて、ギヤ送り方式のＴＡＢフィ
ルムキャリアラインに通せるようにした。本実施例では
厚さ１８μｍの銅箔に厚さ５０μｍのポリイミドワニス
を塗布（キャスティング）した２層ＣＣＬを用いた。こ
れに第１の導体層２３Ａを形成した後に、感光性ポリイ
ミドをロールコート法を用いて１０μｍ塗布した。この
感光性ポリイミドの表面にプロジェクター法によりホト
スマクを投影して露光する。このホトマスクはバイアホ
ール２４Ａを開口したい場所に露光されるように高精度
に作られている。バイアホール２４Ａは、直径３０μｍ
であり、露光の光の浸透の関係ですりばち状に開口され
る。次に、この上部に対して、まず、全面に銅を蒸着し
て蒸着導体層を形成後、エッチングによって配線を形成
して第２の導体層２３Ｂを形成するが、すりばち状のバ
イアホール２４Ａの底部にも蒸着導体層が形成されるの
で下層の導体層２３Ａと電気的に接続されることにな
る。このようにＴＡＢフィルムキャリアラインにおいて
連続的に導体層と絶縁層を形成し、最終的に第４の導体
層２３Ｄの表面にＮｉ１．０μｍ，Ａｕ０．５μｍ厚さ
の電気めっきを施してフィルムキャリアを完成させた。
そして、この幅７０ｍｍのフィルムキャリアから５０ｍ
ｍ角の多層導体配線層１５を順送り金型により製造し
た。
詳しく説明すると、長さ１００ｍ，幅７０ｍｍ，厚さ５
０μｍのＴＡＢテープ用のポリイミドテープをベースフ
ィルム２１として用意した。この長尺のポリイミドテー
プの両側に送り穴を開けて、ギヤ送り方式のＴＡＢフィ
ルムキャリアラインに通せるようにした。本実施例では
厚さ１８μｍの銅箔に厚さ５０μｍのポリイミドワニス
を塗布（キャスティング）した２層ＣＣＬを用いた。こ
れに第１の導体層２３Ａを形成した後に、感光性ポリイ
ミドをロールコート法を用いて１０μｍ塗布した。この
感光性ポリイミドの表面にプロジェクター法によりホト
スマクを投影して露光する。このホトマスクはバイアホ
ール２４Ａを開口したい場所に露光されるように高精度
に作られている。バイアホール２４Ａは、直径３０μｍ
であり、露光の光の浸透の関係ですりばち状に開口され
る。次に、この上部に対して、まず、全面に銅を蒸着し
て蒸着導体層を形成後、エッチングによって配線を形成
して第２の導体層２３Ｂを形成するが、すりばち状のバ
イアホール２４Ａの底部にも蒸着導体層が形成されるの
で下層の導体層２３Ａと電気的に接続されることにな
る。このようにＴＡＢフィルムキャリアラインにおいて
連続的に導体層と絶縁層を形成し、最終的に第４の導体
層２３Ｄの表面にＮｉ１．０μｍ，Ａｕ０．５μｍ厚さ
の電気めっきを施してフィルムキャリアを完成させた。
そして、この幅７０ｍｍのフィルムキャリアから５０ｍ
ｍ角の多層導体配線層１５を順送り金型により製造し
た。
【００２８】次に、前述した放熱基板２０に厚さ１５μ
ｍのポリイミド系の接着剤１７を使用して多層導体配線
層１５を貼付した。この接着剤１７はプレス法により２
００℃で加熱圧着することによって多層導体配線層１５
と放熱基板２０とを一体化することができる。
ｍのポリイミド系の接着剤１７を使用して多層導体配線
層１５を貼付した。この接着剤１７はプレス法により２
００℃で加熱圧着することによって多層導体配線層１５
と放熱基板２０とを一体化することができる。
【００２９】更に、ＬＳＩチップ１を搭載する前に、リ
ード端子１３を接続した。リード端子１３は数は、０．
３ｍｍピッチ×４辺で５３６本である。リードの材質は
４２％Ｎｉ−Ｆｅ合金であって、リードフレーム材料と
して一般的に用いられている厚さ０．１５ｍｍの帯状を
エッチング加工により端子状としたリードフレームを用
いた。このリード端子１３の接続法は、Ａｕ−Ｓｎ共晶
接合によって行った。すなわち、リード端子１３の先端
に予め７〜１０μｍのスポット錫めっきを施しておき、
これを多層導体配線層１５の端末と位置合わせを行った
後、ヒートツールを用いて接続した。この端子接続にＡ
ｕ−Ｓｎ共晶接合を用いる理由は、完成したモジュール
基板をＰＣＢに搭載するときの共晶組成のＰｂ−Ｓｎ半
田ペーストの融点１８３℃よりも高くしておく必要性が
あるからであり、ＰＣＢへの搭載時、リード端子１３が
はずれるのを防止するのが主目的である。また、本実施
例ではリード端子１３を接合する方式を採用したが、コ
ネクター端子を接続するための導体パッドを有する基板
構造でも良い。
ード端子１３を接続した。リード端子１３は数は、０．
３ｍｍピッチ×４辺で５３６本である。リードの材質は
４２％Ｎｉ−Ｆｅ合金であって、リードフレーム材料と
して一般的に用いられている厚さ０．１５ｍｍの帯状を
エッチング加工により端子状としたリードフレームを用
いた。このリード端子１３の接続法は、Ａｕ−Ｓｎ共晶
接合によって行った。すなわち、リード端子１３の先端
に予め７〜１０μｍのスポット錫めっきを施しておき、
これを多層導体配線層１５の端末と位置合わせを行った
後、ヒートツールを用いて接続した。この端子接続にＡ
ｕ−Ｓｎ共晶接合を用いる理由は、完成したモジュール
基板をＰＣＢに搭載するときの共晶組成のＰｂ−Ｓｎ半
田ペーストの融点１８３℃よりも高くしておく必要性が
あるからであり、ＰＣＢへの搭載時、リード端子１３が
はずれるのを防止するのが主目的である。また、本実施
例ではリード端子１３を接合する方式を採用したが、コ
ネクター端子を接続するための導体パッドを有する基板
構造でも良い。
【００３０】最後に、最終的にＬＳＩチップ１をＴＡＢ
方式で搭載して半導体モジュール基板を完成させた。Ｔ
ＡＢテープキャリアに、まず、ＬＳＩチップ１をインナ
ーリードボンディングした。すなわち、Ａｕめっきを施
したＴＡＢテープのインナーリードとＬＳＩチップ１の
金バンプの位置合わせを行った後、シングルポイントボ
ンディング法によりＬＳＩチップ１をＴＡＢテープのイ
ンナーリードに接続した。その後、ＬＳＩチップ１をＴ
ＡＢテープキャリアに連結したままの状態でバーイン
（熱エージング）を行い、保証試験後、最終的に電気的
にＬＳＩチップ１が稼働することを確認して（最終検
査）、ＴＡＢテープキャリアからＬＳＩチップ１とＴＡ
Ｂのインナーリードを打抜き金型によって切り離した。
この切り離した形（チップにＴＡＢのインナーリードの
みが短く付いた形）をフリップＴＡＢという。
方式で搭載して半導体モジュール基板を完成させた。Ｔ
ＡＢテープキャリアに、まず、ＬＳＩチップ１をインナ
ーリードボンディングした。すなわち、Ａｕめっきを施
したＴＡＢテープのインナーリードとＬＳＩチップ１の
金バンプの位置合わせを行った後、シングルポイントボ
ンディング法によりＬＳＩチップ１をＴＡＢテープのイ
ンナーリードに接続した。その後、ＬＳＩチップ１をＴ
ＡＢテープキャリアに連結したままの状態でバーイン
（熱エージング）を行い、保証試験後、最終的に電気的
にＬＳＩチップ１が稼働することを確認して（最終検
査）、ＴＡＢテープキャリアからＬＳＩチップ１とＴＡ
Ｂのインナーリードを打抜き金型によって切り離した。
この切り離した形（チップにＴＡＢのインナーリードの
みが短く付いた形）をフリップＴＡＢという。
【００３１】次に、このフリップＴＡＢを半導体モジュ
ール基板４の最上層の第４の導体層２３Ｄの上に取り付
けた。取付方法はリード端子と接合法と同様にＡｕ−Ｓ
ｎ共晶接合法によって行った。すなわち、モジュール基
板４の最上層（第４の導体層２３Ｄ）のフリップＴＡＢ
搭載パッドに対して、厚さ４〜５μｍのスポット錫めっ
きを施して、その上部にフリップＴＡＢのインナーリー
ド端子を位置合わせした後、ヒートツールにより一括ボ
ンディングした。１４ｍｍ角の出力３Ｗのゲートアレイ
ロジックＬＳＩチップは端子数が５２０ピンであり、こ
の全ピンをギャングボンディング法によりヒートツール
で一括接続した。また、１０ｍｍ角のＬＳＩチップは端
子数が３６８ピンである。更に、１４ｍｍ角と１０ｍｍ
角のＬＳＩチップのピッチは共に１００μｍである。こ
のＬＳＩチップ１の電極と対向するＴＡＢリードは、幅
３５μｍ，間隔６５μｍ，リードの厚さ３５μｍで、Ｎ
ｉ０．５μｍｔ，Ａｕ０．５μｍｔ厚さのめっきが施さ
れている。従って、モジュール基板４側の錫スポットめ
っき部との接合完了後はＡｕ−Ｓｎ共晶相を有する接合
が行われる。すなわち、まず、Ｓｎ９０％−Ａｕの２１
７℃の第１共晶点，及びＳｎ８０％−Ａｕの２５２℃の
第２共晶点、次にＳｎ６０％−Ａｕの３０９℃融点の第
３共晶点の組成とその他の混合組成のろう材からなる接
合層の形成によって接合が完了する。接合層のＡｕの比
率が全体として常に１０〜４０ｗｔ％になるようにお互
いのめっき目付量を調整する。接合の組成においてＡｕ
が１０〜４０ｗｔ％の範囲となるように調整する理由
は、Ａｕ６０ｗｔ％における脆弱なＡｕ−Ｓｎの金属間
化合物の生成を避けることにある。また、Ａｕを７０〜
９０ｗｔ％と高くしない理由は、Ａｕの目付量を少なく
して安価にすることと、接合温度の開始温度を２１７℃
と低くして短時間で接合を完了させるためである。Ａｕ
が７０〜９０ｗｔ％の領域ではＡｕが８０ｗｔ％のとこ
ろに２８０℃の共晶点があるが、反応が一段であり、且
つ、温度が高いために接合時間が長くなると共に、接合
ツールの温度を高くしなければならない。
ール基板４の最上層の第４の導体層２３Ｄの上に取り付
けた。取付方法はリード端子と接合法と同様にＡｕ−Ｓ
ｎ共晶接合法によって行った。すなわち、モジュール基
板４の最上層（第４の導体層２３Ｄ）のフリップＴＡＢ
搭載パッドに対して、厚さ４〜５μｍのスポット錫めっ
きを施して、その上部にフリップＴＡＢのインナーリー
ド端子を位置合わせした後、ヒートツールにより一括ボ
ンディングした。１４ｍｍ角の出力３Ｗのゲートアレイ
ロジックＬＳＩチップは端子数が５２０ピンであり、こ
の全ピンをギャングボンディング法によりヒートツール
で一括接続した。また、１０ｍｍ角のＬＳＩチップは端
子数が３６８ピンである。更に、１４ｍｍ角と１０ｍｍ
角のＬＳＩチップのピッチは共に１００μｍである。こ
のＬＳＩチップ１の電極と対向するＴＡＢリードは、幅
３５μｍ，間隔６５μｍ，リードの厚さ３５μｍで、Ｎ
ｉ０．５μｍｔ，Ａｕ０．５μｍｔ厚さのめっきが施さ
れている。従って、モジュール基板４側の錫スポットめ
っき部との接合完了後はＡｕ−Ｓｎ共晶相を有する接合
が行われる。すなわち、まず、Ｓｎ９０％−Ａｕの２１
７℃の第１共晶点，及びＳｎ８０％−Ａｕの２５２℃の
第２共晶点、次にＳｎ６０％−Ａｕの３０９℃融点の第
３共晶点の組成とその他の混合組成のろう材からなる接
合層の形成によって接合が完了する。接合層のＡｕの比
率が全体として常に１０〜４０ｗｔ％になるようにお互
いのめっき目付量を調整する。接合の組成においてＡｕ
が１０〜４０ｗｔ％の範囲となるように調整する理由
は、Ａｕ６０ｗｔ％における脆弱なＡｕ−Ｓｎの金属間
化合物の生成を避けることにある。また、Ａｕを７０〜
９０ｗｔ％と高くしない理由は、Ａｕの目付量を少なく
して安価にすることと、接合温度の開始温度を２１７℃
と低くして短時間で接合を完了させるためである。Ａｕ
が７０〜９０ｗｔ％の領域ではＡｕが８０ｗｔ％のとこ
ろに２８０℃の共晶点があるが、反応が一段であり、且
つ、温度が高いために接合時間が長くなると共に、接合
ツールの温度を高くしなければならない。
【００３２】〔実施例２〕実施例１において、リード端
子１３の代わりに４方向コネクターの取付方式とした。
この場合、雌型のコネクターが差し込めるようにモジュ
ール基板側には雌型のコネクター端子に接触できる電極
パッドのみを設けて、リード端子の接続は省略した。出
力ピンの数は実施例１と同じであり、出力端子の数も同
じく５３６本である。
子１３の代わりに４方向コネクターの取付方式とした。
この場合、雌型のコネクターが差し込めるようにモジュ
ール基板側には雌型のコネクター端子に接触できる電極
パッドのみを設けて、リード端子の接続は省略した。出
力ピンの数は実施例１と同じであり、出力端子の数も同
じく５３６本である。
【００３３】〔実施例３〕実施例１において、ＬＳＩチ
ップ１の搭載方法にワイヤボンディング法を用いた。１
００μｍピッチのＬＳＩチップ１の接続はワイヤボンデ
ィング法においては、通常のBall and Wedge法では不可
能なので、Wedge and Wedge Bonding 法を用いた。Ａｕ
ボンディングワイヤーの直径は２５μｍである。
ップ１の搭載方法にワイヤボンディング法を用いた。１
００μｍピッチのＬＳＩチップ１の接続はワイヤボンデ
ィング法においては、通常のBall and Wedge法では不可
能なので、Wedge and Wedge Bonding 法を用いた。Ａｕ
ボンディングワイヤーの直径は２５μｍである。
【００３４】以上の実施例の半導体モジュール基板，及
びそれを用いた半導体装置には、次のような特徴があ
る。 (1) 放熱用の金属板を樹脂ベースに埋め込む必要がない
ため、軽量小型化が図れる。配線層を多層化しているた
め、配線層の微細化が図れ、高密度実装化が可能とな
る。 (2) 放熱基板の表面に熱伝導性が優れた金属層が形成さ
れ、且つ、ヒートパイプが設けられているため、放熱性
を著しく向上させることができる。 (3) 放熱基板をモールド成形によって製造するため、放
熱フィンの取り付けや、ヒートパイプの取り付けが容易
にできる。 (4) ＴＡＢテープキャリアラインを用いて多層配線層を
形成するため、超多ピンのＬＳＩチップが搭載できる。 (5) 微細配線加工により、導体配線長を短くでき、イン
ダクタンスＬ，配線抵抗Ｒを小さくすることができ、伝
送の遅延時間を短縮できる。また、多層配線化によるグ
ランド層の取り付け、電源層の分離等によって伝送のノ
イズ発生による伝送エラーを防ぐことができる。 (6) 高密度で安価なモジュール基板が量産マシンにより
製造することができる。
びそれを用いた半導体装置には、次のような特徴があ
る。 (1) 放熱用の金属板を樹脂ベースに埋め込む必要がない
ため、軽量小型化が図れる。配線層を多層化しているた
め、配線層の微細化が図れ、高密度実装化が可能とな
る。 (2) 放熱基板の表面に熱伝導性が優れた金属層が形成さ
れ、且つ、ヒートパイプが設けられているため、放熱性
を著しく向上させることができる。 (3) 放熱基板をモールド成形によって製造するため、放
熱フィンの取り付けや、ヒートパイプの取り付けが容易
にできる。 (4) ＴＡＢテープキャリアラインを用いて多層配線層を
形成するため、超多ピンのＬＳＩチップが搭載できる。 (5) 微細配線加工により、導体配線長を短くでき、イン
ダクタンスＬ，配線抵抗Ｒを小さくすることができ、伝
送の遅延時間を短縮できる。また、多層配線化によるグ
ランド層の取り付け、電源層の分離等によって伝送のノ
イズ発生による伝送エラーを防ぐことができる。 (6) 高密度で安価なモジュール基板が量産マシンにより
製造することができる。
【００３５】
【発明の効果】以上説明した通り、本発明の半導体モジ
ュール基板，及びそれを用いた半導体装置によると、ベ
ースフィルム上においてバイアホールを介して相互に接
続された多層導体配線層と、ベースフィルムの他面に貼
付され、表面に多数の放熱フィンを有する放熱基板を備
え、多層導体配線層の表面を半導体素子の搭載面として
構成したため、放熱性を損ねずに小型軽量化が図れ、且
つ、微細な配線パターンを得ることができる。
ュール基板，及びそれを用いた半導体装置によると、ベ
ースフィルム上においてバイアホールを介して相互に接
続された多層導体配線層と、ベースフィルムの他面に貼
付され、表面に多数の放熱フィンを有する放熱基板を備
え、多層導体配線層の表面を半導体素子の搭載面として
構成したため、放熱性を損ねずに小型軽量化が図れ、且
つ、微細な配線パターンを得ることができる。
【図１】本発明の半導体モジュール素子を示す斜視図。
【図２】本発明の半導体モジュール素子を用いた半導体
装置を示す断面図。
装置を示す断面図。
【図３】放熱基板を示す断面図。
【図４】多層導体配線層を示す断面図。
【図５】従来のモジュール基板，及びそれを用いた半導
体装置を示す断面図。
体装置を示す断面図。
【図６】従来のモジュール基板，及びそれを用いた半導
体装置を示す断面図。
体装置を示す断面図。
【図７】従来のモジュール基板，及びそれを用いた半導
体装置を示す断面図。
体装置を示す断面図。
【図８】従来のモジュール基板，及びそれを用いた半導
体装置を示す断面図。
体装置を示す断面図。
１ ＬＳＩチップ ２ 樹脂ベ
ース ３ 金属板 ４ 半導体
モジュール素子 ５ コネクター ６ コネク
ター端子 ７ ボンディングワイヤ ８ バンプ ９ ＴＡＢ用インナーリード １０ 配線層 １１ スルーホール １１ａ ホール １２ 配線層 １３ リード
端子 １４ 溝 １５ 多層導
体配線層 １６ 銀ペースト １７ 接着剤 １８ 金属被覆 １９ ヒート
パイプ ２０ 放熱基板 ２１ ベース
フィルム ２２Ａ〜２２Ｃ 絶縁層 ２３Ａ〜２３Ｄ
導体層 ２４Ａ〜２４Ｃ バイアホール
ース ３ 金属板 ４ 半導体
モジュール素子 ５ コネクター ６ コネク
ター端子 ７ ボンディングワイヤ ８ バンプ ９ ＴＡＢ用インナーリード １０ 配線層 １１ スルーホール １１ａ ホール １２ 配線層 １３ リード
端子 １４ 溝 １５ 多層導
体配線層 １６ 銀ペースト １７ 接着剤 １８ 金属被覆 １９ ヒート
パイプ ２０ 放熱基板 ２１ ベース
フィルム ２２Ａ〜２２Ｃ 絶縁層 ２３Ａ〜２３Ｄ
導体層 ２４Ａ〜２４Ｃ バイアホール
Claims (9)
- 【請求項１】 ベースフィルム上においてバイアホール
を介して相互に接続された多層導体配線層と、 前記ベースフィルムの他面に貼付され、表面に多数の放
熱フィンを有する放熱基板を備え、 前記多層導体配線層の表面が半導体素子の搭載面として
構成されることを特徴とする半導体モジュール基板。 - 【請求項２】 前記多層導体配線層が、導体箔，蒸着導
体層，或いはめっき導体層をエッチングして形成した所
定のパターンの多層導体層を有する請求項１の半導体モ
ジュール基板。 - 【請求項３】 前記多層導体配線層が、感光性絶縁材料
をエッチングして形成した前記バイアホールを有する多
層絶縁層を有する請求項１の半導体モジュール基板。 - 【請求項４】 前記多層導体配線層が、周辺表面上に配
置されたリード端子群を有し、このリード端子群が前記
多層導体層の所定のリードとＡｕ−Ｓｎ共晶接合によっ
て接続されている構成の請求項１の半導体モジュール基
板。 - 【請求項５】 前記多層絶縁層が、前記表面に向って開
口面積が大になる傾斜した側壁を有し、この側壁上に蒸
着導電層を有する請求項３の半導体モジュール基板。 - 【請求項６】 前記放熱基板が、モールド成形された本
体と、その表面に施された良熱伝導性金属層より構成さ
れる請求項１の半導体モジュール基板。 - 【請求項７】 前記放熱基板は、表面より前記ベースフ
ィルムに達する開口によって形成されたヒートパイプを
有し、このヒートパイプの内壁面に良熱伝導性金属層が
形成されている構成の請求項１の半導体モジュール基
板。 - 【請求項８】 ベースフィルム上においてバイアホール
を介して相互に接続された多層導体配線層と、 前記ベースフィルムの他面に貼付され、表面に多数の放
熱フィンを有する放熱基板と、 前記多層導体配線層の表面に搭載され、前記多層導体配
線層の所定のリードに接続された半導体素子を備えたこ
とを特徴とする半導体モジュール基板を用いた半導体装
置。 - 【請求項９】 前記半導体素子が、前記所定のリードと
ワヤボンディング，或いはＡｕ−Ｓｎ共晶接合によって
接続された構成の請求項８の半導体モジュール基板を用
いた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5128381A JP2872531B2 (ja) | 1993-04-30 | 1993-04-30 | 半導体モジュール基板，及びそれを用いた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5128381A JP2872531B2 (ja) | 1993-04-30 | 1993-04-30 | 半導体モジュール基板，及びそれを用いた半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06318649A true JPH06318649A (ja) | 1994-11-15 |
| JP2872531B2 JP2872531B2 (ja) | 1999-03-17 |
Family
ID=14983415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5128381A Expired - Fee Related JP2872531B2 (ja) | 1993-04-30 | 1993-04-30 | 半導体モジュール基板，及びそれを用いた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2872531B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294899A (ja) * | 2006-03-31 | 2007-11-08 | Dowa Electronics Materials Co Ltd | 半田層及びそれを用いた電子デバイス接合用基板並びに電子デバイス接合用サブマウント |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49121966A (ja) * | 1973-03-30 | 1974-11-21 | ||
| JPS55140238A (en) * | 1979-04-20 | 1980-11-01 | Hitachi Ltd | Tape carrier type semiconductor device |
| JPS55165646A (en) * | 1979-06-13 | 1980-12-24 | Citizen Watch Co Ltd | Mounting method for ic |
| JPS5946416A (ja) * | 1982-09-10 | 1984-03-15 | Matsushita Electric Ind Co Ltd | 燃焼制御装置 |
| JPS5952854A (ja) * | 1982-09-20 | 1984-03-27 | Hitachi Ltd | 絶縁型半導体装置の製法 |
| JPH04180660A (ja) * | 1990-11-15 | 1992-06-26 | Matsushita Electric Works Ltd | パワーデバイス実装板 |
| JPH0499843U (ja) * | 1991-02-06 | 1992-08-28 |
-
1993
- 1993-04-30 JP JP5128381A patent/JP2872531B2/ja not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49121966A (ja) * | 1973-03-30 | 1974-11-21 | ||
| JPS55140238A (en) * | 1979-04-20 | 1980-11-01 | Hitachi Ltd | Tape carrier type semiconductor device |
| JPS55165646A (en) * | 1979-06-13 | 1980-12-24 | Citizen Watch Co Ltd | Mounting method for ic |
| JPS5946416A (ja) * | 1982-09-10 | 1984-03-15 | Matsushita Electric Ind Co Ltd | 燃焼制御装置 |
| JPS5952854A (ja) * | 1982-09-20 | 1984-03-27 | Hitachi Ltd | 絶縁型半導体装置の製法 |
| JPH04180660A (ja) * | 1990-11-15 | 1992-06-26 | Matsushita Electric Works Ltd | パワーデバイス実装板 |
| JPH0499843U (ja) * | 1991-02-06 | 1992-08-28 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294899A (ja) * | 2006-03-31 | 2007-11-08 | Dowa Electronics Materials Co Ltd | 半田層及びそれを用いた電子デバイス接合用基板並びに電子デバイス接合用サブマウント |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2872531B2 (ja) | 1999-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6025640A (en) | Resin-sealed semiconductor device, circuit member for use therein and method of manufacturing resin-sealed semiconductor device | |
| US4993148A (en) | Method of manufacturing a circuit board | |
| TWI316749B (en) | Semiconductor package and fabrication method thereof | |
| JPWO2002084733A1 (ja) | 放熱型ｂｇａパッケージ及びその製造方法 | |
| KR100335454B1 (ko) | 반도체칩 모듈용 다층 회로기판 및 그의 제조방법 | |
| JPH07283538A (ja) | 多層プリント配線板の製造方法 | |
| US6596620B2 (en) | BGA substrate via structure | |
| US6207354B1 (en) | Method of making an organic chip carrier package | |
| US6538310B2 (en) | LSI package with internal wire patterns to connect and mount bare chip to substrate | |
| JP2872531B2 (ja) | 半導体モジュール基板，及びそれを用いた半導体装置 | |
| JPH07297320A (ja) | Ｂｇａ型半導体装置 | |
| JP3938017B2 (ja) | 電子装置 | |
| JP2784248B2 (ja) | 半導体装置の製造方法 | |
| JP2623980B2 (ja) | 半導体搭載用リード付き基板の製造法 | |
| WO1994025984A1 (en) | Ic package and method of its manufacture | |
| JPH11163197A (ja) | 半導体実装用基板 | |
| JP2005235982A (ja) | 配線基板の製造方法と配線基板、および半導体パッケージ | |
| JPH0823151A (ja) | チップオンボード及びその製造方法 | |
| JPH0358455A (ja) | 半導体パッケージ | |
| JP2002246510A (ja) | 配線基板及びテープキャリア並びにこれを用いた半導体装置 | |
| JP3196758B2 (ja) | リードフレームとリードフレームの製造方法と半導体装置と半導体装置の製造方法 | |
| JP3877358B2 (ja) | Ｉｃ搭載用多層プリント配線板 | |
| JP3506788B2 (ja) | 半導体パッケージ | |
| KR100708041B1 (ko) | 반도체패키지 및 그 제조 방법 | |
| CN117438321A (zh) | 双面封装方法以及双面封装结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |