JPH06318262A - System using plural electronic device - Google Patents

Abstract

PURPOSE:To make it possible to correct firmware built in a mass-produced custom LSI and to share an EEPROM for storing correction information with plural electronic devices. CONSTITUTION:The correction information of a ROM 3A built in an electronic device A which is stored in an EEPROM 13 is stored in a RAM 4A and a patch controlling register 14A based upon IPL stored in the ROM 3A. Similarly the correction information of a ROM 3B built in an electronic device B which is stored in the EEPROM 13 is transferred from the device A to the device B through a communication circuit 15 and communication lines 22B, 21B and stored in a RAM 4B and a patch controlling register 14B. Consequently the correction contents stored in the RAMs 4A, 4B are executed instead of correction parts stored in the ROMs 3A, 3B.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、専用のマイクロコント
ローラ等の電子装置、セントラルプロセッシングユニッ
ト（以下、ＣＰＵという）と、プログラムやデータを固
定的に格納したリードオンリメモリ（以下、ＲＯＭとい
う）と、ランダムアクセスメモリ（以下、ＲＡＭとい
う）等を１チップに集積した電子装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electronic device such as a dedicated microcontroller, a central processing unit (hereinafter referred to as CPU), and a read only memory (hereinafter referred to as ROM) fixedly storing programs and data. , An electronic device in which a random access memory (hereinafter referred to as RAM) and the like are integrated on one chip.

【０００２】[0002]

【従来の技術】従来、カメラ一体型ビデオテープレコー
ダ（以下、カムコーダという）等の電子機器にはその全
体または一部を制御する制御手段としてワンチップ化さ
れたカスタムＬＳＩの電子装置、いわゆるマイクロコン
トローラが搭載されている。このようなマイクロコント
ローラは一般に、ＣＰＵと、ＲＯＭやＲＡＭ等のメモリ
と、入出力ポート等の周辺回路等から構成される専用マ
イクロコンピュータである。ここで、ＣＰＵはアドレス
コントローラとしてメモリ等へのアクセスを制御し、あ
るいはプロセッサとしてプログラムを実行する。また、
ＲＯＭにはプログラムやデータ等、搭載される電子機器
を制御するための情報がファームウェアの形で固定的に
格納され、ＲＡＭはＣＰＵにプログラム実行時にワーキ
ングエリア等を提供し、周辺回路は外部との通信に用い
られる。2. Description of the Related Art Conventionally, an electronic device such as a camera integrated video tape recorder (hereinafter referred to as a camcorder) is a single-chip electronic device, a so-called microcontroller, which is a single chip as a control means for controlling the whole or a part of the electronic device. Is installed. Such a microcontroller is generally a dedicated microcomputer including a CPU, memories such as ROM and RAM, and peripheral circuits such as input / output ports. Here, the CPU controls access to a memory or the like as an address controller or executes a program as a processor. Also,
Information such as programs and data for controlling the mounted electronic devices is fixedly stored in the ROM in the form of firmware, the RAM provides the CPU with a working area when executing the program, and the peripheral circuits are connected to the outside. Used for communication.

【０００３】このＲＯＭを例えばマスクＲＯＭで形成す
ることにより、このような電子装置は、量産化により価
格を低廉にすることができる。By forming this ROM by, for example, a mask ROM, such an electronic device can be mass-produced at a low cost.

【０００４】[0004]

【発明が解決しようとする課題】近年における電子機器
の高性能化や差別化のため、マイクロコントローラのＲ
ＯＭに格納されるファームウェアの容量は年々増加して
いる。ファームウェアの品質については、プログラムの
構造や種々の検査により、マイクロコントローラの量産
後にバグが発生しないように最大限の努力が払われてい
る。万一、量産バグが発見された場合、従来、外付け回
路の追加等による修正や、バグを訂正したマイクロコン
トローラを再度量産して交換する等の費用と時間と人材
とを必要とする対策を採っていた。しかしながら、カム
コーダのような部品の実装密度の高い電子機器の場合、
外付け回路の追加による修正はほとんど不可能になって
きている。In order to improve the performance and differentiation of electronic equipment in recent years, R of the microcontroller has been improved.
The capacity of the firmware stored in the OM is increasing year by year. With regard to the quality of the firmware, due to the structure of the program and various tests, maximum efforts are made to prevent bugs from occurring after mass production of the microcontroller. If a mass production bug is found, it is necessary to take measures that require the cost, time, and human resources, such as correction by adding an external circuit, mass production of a bug-corrected microcontroller again, and replacement. I was collecting. However, in the case of electronic devices with high packing density of components such as camcorders,
Modification by adding external circuits is becoming almost impossible.

【０００５】本発明はこのような問題点を解決するため
になされたもので、マイクロコントローラ等の電子装置
を複数用いたシステムにおいて、電子装置のアーキテク
チャをあらかじめ量産バグに対応できるものとすること
により、万一、量産バグが発見された場合でも、外部か
ら修正情報を一度与えるだけでバグの回避が可能となる
ようにし、かつ外部から修正情報を与える手段を複数の
電子装置に対して共通に用いることを可能にしたシステ
ムを提供することを目的とする。The present invention has been made in order to solve such a problem, and in a system using a plurality of electronic devices such as a microcontroller, the architecture of the electronic device can cope with mass production bugs in advance. Even if a mass production bug is discovered, it is possible to avoid the bug by giving the correction information only once from the outside, and the means to give the correction information from the outside is common to multiple electronic devices. The purpose is to provide a system that can be used.

【０００６】[0006]

【課題を解決するための手段】前記問題点を解決するた
めに、本発明は、情報を固定的に記憶する固定記憶手段
と、この固定記憶手段に記憶された情報に基づいて処理
を行う処理手段と、外部に対して情報を入出力する入出
力手段とを一体に集積した電子装置を複数用いたシステ
ムにおいて、各電子装置に、固定記憶手段に記憶された
情報の修正アドレスを記憶する修正アドレス記憶手段
と、固定記憶手段に記憶された情報の修正内容を記憶す
る修正内容記憶手段と、処理手段の実行アドレスと修正
アドレスとを比較し、一致信号を出力する比較手段と、
比較手段が一致信号を出力した時に、処理手段によるア
クセスを固定記憶手段から修正内容記憶手段へ切り換え
るアクセス切換手段と、他の電子装置と通信を行う手段
とを設け、複数の電子装置の内、所定の１個の電子装置
にはさらに、外部記憶手段に記憶されている修正アドレ
スと修正内容と修正対象となる電子装置のコードを入力
する手段を設け、この電子装置は外部記憶手段から入力
した修正データと修正アドレスを前記コードが示す電子
装置に送信するように構成した。In order to solve the above problems, the present invention provides a fixed storage means for fixedly storing information, and a processing for performing processing based on the information stored in the fixed storage means. In a system using a plurality of electronic devices in which a device and an input / output device for inputting / outputting information to / from the outside are integrated, a correction for storing a correction address of the information stored in the fixed storage device in each electronic device Address storage means, correction content storage means for storing the correction content of the information stored in the fixed storage means, comparison means for comparing the execution address and the correction address of the processing means, and outputting a coincidence signal,
An access switching means for switching the access by the processing means from the fixed storage means to the correction content storage means when the comparison means outputs the coincidence signal, and means for communicating with other electronic devices are provided, and among the plurality of electronic devices, The predetermined one electronic device is further provided with means for inputting the correction address, the correction content, and the code of the electronic device to be corrected stored in the external storage means, and this electronic device is input from the external storage means. The modification data and the modification address are transmitted to the electronic device indicated by the code.

【０００７】所定の１個の電子装置から修正対象となる
他の１個の電子装置に対するデータの送信は、外部記憶
手段から修正対象となる他の１個の電子装置に送信する
データを所定の１個の電子装置に全て入力した後に行
う。また、所定の１個の電子装置により外部記憶手段か
ら電子装置間の通信単位に相当するデータを入力し、こ
のデータを修正対象となる他の１個の電子装置に送信し
た後、次の通信単位のデータを入力し、送信する動作を
繰り返すことにより、修正対象となる他の１個の電子装
置に対するデータを送信するように構成してもよい。The transmission of data from one predetermined electronic device to another one electronic device to be corrected is performed by using a predetermined data transmitted from the external storage means to another one electronic device to be corrected. This is done after all the information is input to one electronic device. Further, data corresponding to a communication unit between the electronic devices is input from the external storage means by a predetermined one electronic device, the data is transmitted to another one electronic device to be corrected, and then the next communication is performed. By repeating the operation of inputting the unit data and transmitting the data, the data may be transmitted to another one electronic device to be corrected.

【０００８】さらに、所定の１個の電子装置が修正対象
となる他の電子装置の修正データと修正アドレスを、こ
の他の電子装置に直接送信するように構成すると他の電
子装置の動作が簡単になる。Furthermore, if one predetermined electronic device is configured to directly send the correction data and the correction address of another electronic device to be corrected to the other electronic device, the operation of the other electronic device is simplified. become.

【０００９】[0009]

【作用】本発明によれば、電子装置の固定記憶手段にバ
グが発見された場合に、外部記憶手段から修正情報を入
力するだけでバグの回避が可能となる。また、システム
を構成する複数の電子装置に対して外部記憶手段を共通
に用いることができる。According to the present invention, when a bug is found in the fixed storage means of the electronic device, it is possible to avoid the bug simply by inputting the correction information from the external storage means. Further, the external storage means can be commonly used for a plurality of electronic devices that constitute the system.

【００１０】[0010]

【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明を適用する電子装
置の構成を示すブロック図である。まず、この電子装置
の構成を説明する。この電子装置１はＣＰＵ２、ＲＯＭ
３、ＲＡＭ４、データバス５、アドレスバス６、修正デ
ータレジスタ７、修正アドレスレジスタ８、コンパレー
タ９、スイッチ１０及び通信回路１１，１６を備えてい
る。通信回路１１は通信回線１２によりＥＥＰＲＯＭ１
３に接続され、通信回路１６は通信回線１７によりコマ
ンダ１８に接続されている。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 is a block diagram showing the configuration of an electronic device to which the present invention is applied. First, the configuration of this electronic device will be described. The electronic device 1 includes a CPU 2 and a ROM
3, a RAM 4, a data bus 5, an address bus 6, a modified data register 7, a modified address register 8, a comparator 9, a switch 10, and communication circuits 11 and 16. The communication circuit 11 is connected to the EEPROM 1 via the communication line 12.
3, the communication circuit 16 is connected to the commander 18 by a communication line 17.

【００１１】ＥＥＰＲＯＭ１３はＲＯＭ３における修正
アドレス、すなわち修正部分のアドレス又はスタートア
ドレスと、修正内容、すなわち修正部分にパッチしたい
内容やパッチ後に復帰するＲＯＭ３上のアドレス等を格
納している外部記憶手段である。以下、修正アドレスと
修正内容をまとめて修正情報という。ＥＥＰＲＯＭ１３
に格納された修正アドレスは、通信回線１２、通信回路
１１及び８ビットのデータバス５を介して１６ビットの
修正アドレスレジスタ８に書込まれる。同様にして、Ｅ
ＥＰＲＯＭ１３に格納された１ワードの修正データを修
正データレジスタ７に書き込まれる。さらに、ＥＥＰＲ
ＯＭ１３に格納された修正内容はＲＡＭ４に書き込まれ
る。この書込みはＲＯＭ３に格納されているＩＰＬ（Ｉ
ｎｉｔｉａｌ Ｐａｔｃｈ Ｌｏａｄｅｒ）により実行
される。The EEPROM 13 is an external storage means for storing the correction address in the ROM 3, that is, the address or start address of the correction portion, the correction content, that is, the content to be patched to the correction portion, the address on the ROM 3 to be restored after the patch, and the like. . Hereinafter, the correction address and the correction content are collectively referred to as correction information. EEPROM 13
The corrected address stored in is written in the 16-bit corrected address register 8 via the communication line 12, the communication circuit 11, and the 8-bit data bus 5. Similarly, E
The one-word correction data stored in the EPROM 13 is written in the correction data register 7. Furthermore, EEPR
The correction content stored in the OM 13 is written in the RAM 4. This writing is performed by the IPL (I
initial Patch Loader).

【００１２】１６ビットのコンパレータ９はアドレスバ
ス６の実行アドレスをモニタし、修正アドレスに一致す
ると一致信号Ｅを出力する。このコンパレータ９はハー
ドウェアで構成してもソフトウェアで構成してもよい。
スイッチ１０はデータバス５にＲＯＭ３からのデータを
出力するか又は修正データレジスタ７からの修正データ
を出力するかを選択するもので、コンパレータ９が一致
信号Ｅを出力した時のみ、修正データレジスタ７からの
修正データを選択する。コマンダ１８は修正情報の書込
みや書換えを行うための操作手段であり、各種操作キー
やディスプレイが設けられている。コマンダ１８により
修正情報の書込み又は書換えのコマンドを入力すると、
通信回線１７、通信回路１６及び８ビットのデータバス
５を介してＣＰＵ２に入力される。ＣＰＵ２はこのコマ
ンドを受信すると、ＥＥＰＲＯＭ１３に格納されている
修正アドレスを修正アドレスレジスタ８に書込むこと及
び修正データを修正データレジスタ７に書込むことを禁
止する。この処理を行う理由は以下の通りである。すな
わち、ＥＥＰＲＯＭ１３に格納されている修正情報に誤
りがあった場合、パッチ処理に入った後にプログラムが
暴走し、アドレス制御がＲＯＭに復帰しなくなる可能性
がある。この場合、ＥＥＰＲＯＭ１３に記憶されている
修正情報を書換えれば、正しい処理を行うようにするこ
とは可能であるが、修正情報の書込みや書換えを電子装
置１のＲＯＭ３に格納されたＩＰＬを用いて行っている
ので、前述したようにプログラムが暴走した場合には、
このＩＰＬに制御が移らなくなってしまうため、修正情
報の書換えができなくなってしまう。これに対して、前
記処理を行えば、パッチ処理に入らなくなるため、ＩＰ
Ｌによる制御が可能になる。The 16-bit comparator 9 monitors the execution address of the address bus 6 and outputs a coincidence signal E when it coincides with the corrected address. The comparator 9 may be configured by hardware or software.
The switch 10 selects whether to output the data from the ROM 3 or the correction data from the correction data register 7 to the data bus 5, and only when the comparator 9 outputs the coincidence signal E, the correction data register 7 is selected. Select the correction data from. The commander 18 is an operation means for writing and rewriting correction information, and is provided with various operation keys and a display. When a command for writing or rewriting correction information is input by the commander 18,
It is input to the CPU 2 via the communication line 17, the communication circuit 16 and the 8-bit data bus 5. Upon receiving this command, the CPU 2 prohibits writing the correction address stored in the EEPROM 13 into the correction address register 8 and writing the correction data into the correction data register 7. The reason for performing this processing is as follows. That is, if there is an error in the correction information stored in the EEPROM 13, there is a possibility that the program will run away after the patch processing starts and the address control will not return to the ROM. In this case, it is possible to perform correct processing by rewriting the correction information stored in the EEPROM 13, but the writing or rewriting of the correction information is performed using the IPL stored in the ROM 3 of the electronic device 1. Since it is done, if the program goes out of control as described above,
Since the control cannot be transferred to this IPL, the correction information cannot be rewritten. On the other hand, if the above process is performed, it will not be possible to enter the patch process.
Control by L becomes possible.

【００１３】図２は本発明に用いる電子装置の動作を示
すフローチャートである。以下、図１及び図２を参照し
ながら、この電子装置の動作を説明する。まず、電源投
入後の初期化時、ＲＯＭ３に格納されたＩＰＬによりコ
マンダ１８、通信回線１７及び通信回路１６間の状態が
安定になるのを待つ（図２のＳ１）。この処理はタイマ
により時間を測定するようにしてもよいし、コマンダ１
８と通信回路１６との間で信号の送受を行って安定状態
を検知するようにしてもよい。FIG. 2 is a flowchart showing the operation of the electronic device used in the present invention. The operation of the electronic device will be described below with reference to FIGS. 1 and 2. First, at the time of initialization after the power is turned on, it waits until the state between the commander 18, the communication line 17 and the communication circuit 16 becomes stable by the IPL stored in the ROM 3 (S1 in FIG. 2). In this process, a timer may be used to measure the time.
8 may be transmitted and received between the communication circuit 16 and the communication circuit 16 to detect the stable state.

【００１４】次に、通信回線１７が所定の状態かどうか
を判断する（Ｓ２）。ここで、通信手段が所定の状態と
は、例えばコマンダ１８から修正情報の書込又は書換の
コマンドが入力されていない状態、電子装置１にコマン
ダ１８が接続されていない状態等がある。通信手段が所
定の状態でない時は、ＩＰＬによる処理を終了する（Ｓ
６）。そして、例えばコマンダ１８から修正情報の書込
み又は書換えのコマンドが入力されていれば、ＲＯＭ３
内のパッチデータ変更用プログラムに処理が移る。ま
た、電子装置１にコマンダ１８が接続されていない時
は、電子装置１を内蔵している電子機器の制御対象（カ
ムコーダのサーボ系等）を制御するプログラム等に制御
が移る。Next, it is determined whether the communication line 17 is in a predetermined state (S2). Here, the predetermined state of the communication means includes, for example, a state in which a command for writing or rewriting correction information is not input from the commander 18, a state in which the commander 18 is not connected to the electronic device 1, and the like. When the communication means is not in the predetermined state, the processing by IPL is completed (S
6). If, for example, a command for writing or rewriting correction information is input from the commander 18, the ROM 3
The processing shifts to the patch data changing program inside. Further, when the commander 18 is not connected to the electronic device 1, control is transferred to a program or the like for controlling a control target (a servo system of a camcorder, etc.) of an electronic device that incorporates the electronic device 1.

【００１５】通信手段が所定の状態である時は、ＩＰＬ
によりＥＥＰＲＯＭ１３に格納された修正情報のうち修
正アドレスを修正アドレスレジスタ８にラッチし（Ｓ
３）、修正データを修正データレジスタ７にラッチする
（Ｓ４）。さらに、修正内容をＲＡＭ３に読込む（Ｓ
５）。これでＩＰＬによる処理が終了する。次に、コン
パレータ９はアドレスバス６に出される実行アドレスを
修正アドレスレジスタ８に記憶された修正アドレスと比
較する（Ｓ７）。そして、実行アドレスと修正アドレス
が不一致の場合、スイッチ１０はＲＯＭ３側に切換えら
れ（Ｓ１４）、ＣＰＵ２のＲＯＭ３へのアクセス結果と
してＲＯＭ３中に格納されているデータがデータバス５
に出力される（Ｓ１５）。When the communication means is in a predetermined state, the IPL
The correction address of the correction information stored in the EEPROM 13 is latched in the correction address register 8 (S
3) The corrected data is latched in the corrected data register 7 (S4). Further, the correction content is read into the RAM 3 (S
5). This completes the processing by the IPL. Next, the comparator 9 compares the execution address output to the address bus 6 with the correction address stored in the correction address register 8 (S7). When the execution address and the correction address do not match, the switch 10 is switched to the ROM 3 side (S14), and the data stored in the ROM 3 is the data stored in the ROM 3 as a result of the CPU 2 accessing the ROM 3.
Is output to (S15).

【００１６】一方、実行アドレスと修正アドレスが一致
した場合、スイッチ１０は修正データレジスタ７側に切
換えられるので（Ｓ８）、修正データレジスタ７にラッ
チされた修正データがデータバス５に出力される（Ｓ
９）。ここで、修正データはＲＯＭ３上のテーブルを参
照する１バイトのテーブルコール命令である。このテー
ブルを参照してＲＯＭ３上の所定のアドレスに格納され
ている修正プログラム起動処理プログラムを実行し、Ｒ
ＡＭ４上の修正プログラムのアドレスの算出等を行う
（Ｓ１０）。そして、ＲＡＭ４上の修正プログラムを実
行する（Ｓ１１）。テーブルコールからの復帰をジャン
プ命令で行うので、修正内容の後尾にはスタック等に待
避したリターンアドレス等を廃棄する命令が置かれてお
り、これを実行する（Ｓ１２）。最後に修正プログラム
に書かれたジャンプ命令を実行してＲＯＭ３の修正部分
をスキップしたアドレスに戻る（Ｓ１３）。この修正部
分への再度のアクセスに備えるため、コンパレータ９に
よるアドレス比較は継続して行われる（Ｓ７）。On the other hand, when the execution address and the modified address match, the switch 10 is switched to the modified data register 7 side (S8), and the modified data latched in the modified data register 7 is output to the data bus 5 ( S
9). Here, the correction data is a 1-byte table call instruction that refers to the table on the ROM 3. By referring to this table, the correction program start processing program stored in a predetermined address on the ROM 3 is executed, and R
The address of the correction program on AM4 is calculated (S10). Then, the correction program on the RAM 4 is executed (S11). Since the return from the table call is performed by the jump instruction, an instruction for discarding the return address saved in the stack or the like is placed at the end of the correction content and is executed (S12). Finally, the jump instruction written in the correction program is executed to return to the address where the correction portion of the ROM 3 is skipped (S13). The address comparison by the comparator 9 is continuously performed in preparation for access to the modified portion again (S7).

【００１７】なお、ＲＯＭ３に複数箇所の修正部分があ
る場合には、上述のフローチャート中、ステップＳ１１
に引き続いて修正アドレスレジスタ８と修正データレジ
スタ７をそれぞれ次の修正アドレスと次の修正データに
更新すればよい。また、コンパレータ９、修正アドレス
レジスタ８及び修正データレジスタ７を複数備えること
により、複数の修正箇所に対応するようにしてもよい。When the ROM 3 has a plurality of modified portions, step S11 in the above-mentioned flowchart.
Then, the correction address register 8 and the correction data register 7 may be updated to the next correction address and the next correction data, respectively. Further, a plurality of comparators 9, correction address registers 8 and correction data registers 7 may be provided so as to correspond to a plurality of correction points.

【００１８】また、図１において外部のスイッチ等（図
示せず）を操作することにより修正アドレスレジスタ８
に無効アドレスをラッチするように構成してもよい。ま
た、コンパレータ９や修正データレジスタ７の出力をオ
ン・オフ制御するゲート回路やスイッチング回路を設
け、外部からオン・オフ制御が行えるように構成しても
よい。このように構成すれば、図２のＳ１，Ｓ2 及びＳ
６の処理が不要になる。Further, in FIG. 1, the modified address register 8 is operated by operating an external switch or the like (not shown).
Alternatively, the invalid address may be latched. Further, a gate circuit or a switching circuit for controlling the on / off control of the outputs of the comparator 9 and the correction data register 7 may be provided so that the on / off control can be performed from the outside. With this configuration, S1, S2 and S in FIG.
The process of 6 becomes unnecessary.

【００１９】さらに、図１においてＥＥＰＲＯＭ１３を
電子装置１の内部に設け通信回線１２にＥＥＰＲＯＭ書
込み器を接続して、修正情報をＥＥＰＲＯＭ１３に書込
むことにより、修正情報が電子装置１の内部に書換え可
能な状態で常駐するようにしてもよい。また、図１にお
いてステップＳ１の前にＥＥＰＲＯＭ１３に格納されて
いる修正情報をＲＡＭ４に書き込み、ステップＳ２で通
信手段が所定の状態である時に、ＲＡＭ４に書き込んだ
修正アドレスを修正アドレスレジスタ８にラッチし、修
正データを修正データレジスタ７にラッチするように構
成してもよい。図３は本発明の実施例による複数の電子
装置を用いたシステムの構成を示す概略ブロック図であ
る。ここで、図１と対応する部分には対応する番号を付
して、その説明を省略する。電子装置Ａは図１に示した
電子装置１に電子装置Ｂ，Ｃ等と通信するための通信回
路１５を付加したものである。また、パッチ制御用レジ
スタ１４Ａは、図１の修正アドレスレジスタ８と修正デ
ータレジスタ７をまとめたものである。電子装置Ｂは図
１に示した電子装置１から通信回路１１と１６を削除
し、電子装置Ａと通信するための通信回路２１Ｂを付加
したものである。また、パッチ制御用レジスタ１４Ｂ
も、図１の修正アドレスレジスタ８と修正データレジス
タ７をまとめたものである。電子装置Ｃ等も電子装置Ｂ
と同じ構成である。電子装置Ａと電子装置Ｂ，Ｃ等通信
回線２２Ｂ，２２Ｃ等により接続され、双方向通信を行
うように構成されている。また、各電子装置は、それぞ
れのＲＯＭにそれぞれの電子装置コードを記憶してい
る。図４は図３のＥＥＰＲＯＭ１３に格納されているデ
ータの説明図である。このデータはパッチ処理の対象と
なる電子装置ごとに１つのデータブロックを形成してい
る。各データブロックは、そのデータブロックのデータ
数、パッチ処理の対象となる電子装置のコード、パッチ
データ及びエラーチェックデータから構成されている。
ここで、エラーチェックデータとしては、例えばデータ
ブロック中の総データ数からパッチデータまでの総和の
下位１バイトと上位１バイトをデータブロックの末尾に
配置する。Further, in FIG. 1, the EEPROM 13 is provided inside the electronic device 1, the EEPROM writer is connected to the communication line 12, and the correction information is written in the EEPROM 13, so that the correction information can be rewritten in the electronic device 1. You may make it resident in such a state. Further, in FIG. 1, the correction information stored in the EEPROM 13 is written in the RAM 4 before step S1, and the correction address written in the RAM 4 is latched in the correction address register 8 when the communication means is in a predetermined state in step S2. The correction data may be latched in the correction data register 7. FIG. 3 is a schematic block diagram showing the configuration of a system using a plurality of electronic devices according to an embodiment of the present invention. Here, the parts corresponding to those in FIG. 1 are designated by the corresponding numbers, and the description thereof will be omitted. The electronic device A is obtained by adding a communication circuit 15 for communicating with the electronic devices B and C to the electronic device 1 shown in FIG. The patch control register 14A is a combination of the correction address register 8 and the correction data register 7 shown in FIG. The electronic device B is obtained by removing the communication circuits 11 and 16 from the electronic device 1 shown in FIG. 1 and adding a communication circuit 21B for communicating with the electronic device A. In addition, the patch control register 14B
Also, the modified address register 8 and the modified data register 7 shown in FIG. The electronic device C and the like are also electronic devices B
It has the same structure as. The electronic device A and the electronic devices B and C are connected by communication lines 22B and 22C and the like, and are configured to perform bidirectional communication. Further, each electronic device stores each electronic device code in each ROM. FIG. 4 is an explanatory diagram of data stored in the EEPROM 13 of FIG. This data forms one data block for each electronic device to be patched. Each data block is composed of the number of data in the data block, the code of the electronic device to be patched, patch data, and error check data.
Here, as the error check data, for example, the lower 1 byte and the upper 1 byte of the total from the total number of data in the data block to the patch data are arranged at the end of the data block.

【００２０】図５は図４の電子装置ＡのＩＰＬのフロー
チャートであり、図６は図４の電子装置ＢのＩＰＬのフ
ローチャートである。以下、図３〜図６を参照しなが
ら、図３に示されているシステムのＩＰＬの動作を説明
する。まず、電子装置Ａは通信回線１２及び通信回路１
１を介してＥＥＰＲＯＭ１３からデータブロックの総デ
ータ数を読込む（Ｓ２１）。次に、読込んだ総データ数
を基に、対象電子装置コードからエラーチェックデータ
までの１データブロックのデータを読み込む（Ｓ２
２）。これらのデータはＲＡＭ４のバッファエリアに格
納される。FIG. 5 is a flow chart of the IPL of the electronic device A of FIG. 4, and FIG. 6 is a flow chart of the IPL of the electronic device B of FIG. The operation of the IPL of the system shown in FIG. 3 will be described below with reference to FIGS. First, the electronic device A includes the communication line 12 and the communication circuit 1.
The total data number of the data block is read from the EEPROM 13 via 1 (S21). Next, the data of one data block from the target electronic device code to the error check data is read based on the total number of read data (S2
2). These data are stored in the buffer area of the RAM 4.

【００２１】次に、Ｓ２２で読込んだ対象電子装置コー
ドが自装置すなわちＲＯＭ３Ａに格納してある電子装置
Ａのコードなのかどうかを判断し（Ｓ２３）、自装置の
コードであれば次のデータブロックの総データ数を読込
む（Ｓ２１）。一方、自装置のコードでない、すなわち
電子装置Ｂ，Ｃ等のコードであれば、ＲＡＭ４Ａのバッ
ファエリアに格納した１データブロックのデータを通信
回路１５及び通信回線２２を介して電子装置Ｂ，Ｃ等の
通信回路２１Ｂ，２１Ｃ等に送信する（Ｓ２４）。Next, it is judged whether or not the target electronic device code read in S22 is the code of the own device, that is, the electronic device A stored in the ROM 3A (S23). The total number of data blocks is read (S21). On the other hand, if it is not the code of the own device, that is, the code of the electronic devices B, C, etc., the data of one data block stored in the buffer area of the RAM 4A is transferred to the electronic devices B, C, etc. via the communication circuit 15 and the communication line 22. To the communication circuits 21B, 21C and so on (S24).

【００２２】次に、ＥＥＰＲＯＭ１３から全データブロ
ックのデータを読込んだかどうかを判断する（Ｓ２
５）。この処理は、例えば最後のデータブロックの末尾
に特定のコードを挿入しておき、それを検出することで
行う。一方、全データブロックのデータを読み込んでな
ければ、次のデータブロックの総データ数を読み込む
（Ｓ２１）。Next, it is judged whether or not the data of all data blocks have been read from the EEPROM 13 (S2).
5). This process is performed, for example, by inserting a specific code at the end of the last data block and detecting it. On the other hand, if the data of all data blocks is not read, the total number of data of the next data block is read (S21).

【００２３】また、全データブロックのデータを読込ん
でいれば、パッチ修正が許可されているかどうかを判断
する（Ｓ２６）。この判断は図２におけるステップＳ２
に相当する。そして、パッチ修正が許可されていなけれ
ば、電子装置Ｂ，Ｃ等にパッチ修正の禁止を通知し（Ｓ
２９）、処理を終了する。一方、パッチ修正が許可され
ていれば、電子装置Ｂ，Ｃ等にパッチ修正の許可を通知
（Ｓ２７）した後、ＲＡＭ４Ａのバッファエリアに読込
んだ自装置のパッチデータをＲＡＭ４Ａのパッチデータ
記憶エリアに移すと共に、修正アドレスと修正データを
パッチ制御用レジスタ１４Ａにラッチして処理を終了す
る（Ｓ２８）。If all the data blocks have been read, it is determined whether patch modification is permitted (S26). This determination is made in step S2 in FIG.
Equivalent to. If the patch correction is not permitted, the electronic device B, C or the like is notified that the patch correction is prohibited (S
29), the process ends. On the other hand, if the patch correction is permitted, the electronic device B, C or the like is notified of the patch correction permission (S27), and then the patch data of the own device read in the buffer area of the RAM 4A is stored in the patch data storage area of the RAM 4A. At the same time, the correction address and the correction data are latched in the patch control register 14A and the process is terminated (S28).

【００２４】次に、電子装置Ａからデータを受信した電
子装置の動作を電子装置Ｂを例にして説明する。まず、
電子装置Ａから通信回線２２及び通信回路２１Ｂを介し
て受信したデータをＲＡＭ４Ｂのバッファエリアに読込
む（Ｓ３１）。次に、バッファエリアに読込んだデータ
数とデータブロックの先頭にある総データ数が等しいか
どうかを判断し（Ｓ３２）、等しければ次にエラーチェ
ックコードを見てエラーがあるかどうかを判断し（Ｓ３
３）、エラーがなければ電子装置Ａからパッチ修正の許
可が通知されているかどうかを判断する（Ｓ３４）。そ
して、パッチ修正が許可されていれば、ＲＡＭ４Ｂのバ
ッファエリアに読込んだ自装置のパッチデータをＲＡＭ
４Ｂのパッチデータ記憶エリアに移すと共に、修正アド
レスと修正データをパッチ制御用レジスタ１４Ｂにラッ
チして処理を終了する（Ｓ３５）。これに対して、受信
したデータ数が総データ数と不一致であったり、エラー
があったり、パッチ修正が禁止されている場合には処理
を終了する。Next, the operation of the electronic device that has received the data from the electronic device A will be described by taking the electronic device B as an example. First,
The data received from the electronic device A via the communication line 22 and the communication circuit 21B is read into the buffer area of the RAM 4B (S31). Next, it is determined whether or not the number of data read in the buffer area is equal to the total number of data at the beginning of the data block (S32). If they are equal, the error check code is then checked to determine whether or not there is an error. (S3
3) If there is no error, it is determined whether the patch correction permission is notified from the electronic device A (S34). If the patch correction is permitted, the patch data of the own device read in the buffer area of the RAM 4B is stored in the RAM.
While moving to the patch data storage area of 4B, the correction address and the correction data are latched in the patch control register 14B and the processing is ended (S35). On the other hand, if the number of received data does not match the total number of data, there is an error, or the patch correction is prohibited, the process ends.

【００２５】なお、本発明は前記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。例えば、ＲＡＭ４Ａのバッファエリアへのデータの
読込みを１データブロック全部行わずに、通信回路１５
と通信回路２１Ｂへの通信単位に応じたバイト数のデー
タを読込み、電子装置Ａから電子装置Ｂに通信単位のデ
ータを送信するごとにＥＥＰＲＯＭ１３からＲＡＭ４Ａ
のバッファエリアに次に送信するデータを読込むように
構成してもよい。このようにすれば、ＲＡＭ４Ａに設け
るバッファエリアの容量を節約することができる。The present invention is not limited to the above-mentioned embodiments, and various modifications can be made based on the spirit of the present invention, and they are not excluded from the scope of the present invention. For example, the communication circuit 15 does not need to read data into the buffer area of the RAM 4A for one data block.
To the communication circuit 21B, the data of the number of bytes corresponding to the communication unit is read, and every time the data of the communication unit is transmitted from the electronic device A to the electronic device B, the EEPROM 13 to the RAM 4A.
The data to be transmitted next may be read into the buffer area of the. By doing so, the capacity of the buffer area provided in the RAM 4A can be saved.

【００２６】また、ＥＥＰＲＯＭ１３に格納されている
各データブロックの先頭のアドレスがあらかじめ定めら
れていれば、データブロックの先頭にあるデータ総数を
参照せずに１データブロックのデータをＲＡＭ４Ａのバ
ッファエリアに読込むことができる。さらに、電子装置
Ｂにおいて受信した対象電子装置コードとＲＯＭ３Ｂに
記憶されている電子装置コードを比較して一致を判断す
る処理を加えてもよい。また、電子装置Ｃに対するデー
タを電子装置Ａ→電子装置Ｂ→電子装置Ｃのように電子
装置Ｂにより中継して伝送するように構成してもよい。
この場合、電子装置Ｂにおいて対象電子装置コードを判
断する処理等が必要になる。さらに、電子装置Ａにおい
て、自装置のデータのエラーチェックを行ってもよい。If the head address of each data block stored in the EEPROM 13 is predetermined, the data of one data block is stored in the buffer area of the RAM 4A without referring to the total number of data at the head of the data block. Can be read. Furthermore, a process of comparing the target electronic device code received by the electronic device B with the electronic device code stored in the ROM 3B and determining a match may be added. Further, the data for the electronic device C may be relayed and transmitted by the electronic device B in the order of electronic device A → electronic device B → electronic device C.
In this case, the electronic device B needs a process of determining the target electronic device code. Furthermore, the electronic device A may check the data of its own device for errors.

【００２７】[0027]

【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下に記載した効果を奏する。 （１）電子装置の固定記憶手段にバグが発見された場合
に、外部記憶手段から修正情報を入力するだけでバグの
回避が可能となる。 （２）外部記憶手段を複数の電子装置に対して共通に用
いるので、記憶装置の個数を減らすことができる。その
結果、電子装置の基板面積を縮小できるので、電子装置
のコストダウンと小型化が実現できる。また、外部記憶
手段の記憶容量が同じ場合、電子装置に対するデータの
大きさに自由度が高くなる。As described in detail above, according to the present invention, the following effects can be obtained. (1) When a bug is found in the fixed storage means of the electronic device, it is possible to avoid the bug simply by inputting the correction information from the external storage means. (2) Since the external storage means is commonly used for a plurality of electronic devices, the number of storage devices can be reduced. As a result, the substrate area of the electronic device can be reduced, and the cost and size of the electronic device can be reduced. Further, when the storage capacity of the external storage means is the same, the degree of freedom in the size of data for the electronic device is high.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明を適用する電子装置の構成を示すブロッ
ク図である。FIG. 1 is a block diagram showing a configuration of an electronic device to which the present invention is applied.

【図２】本発明を適用する電子装置の動作を示すフロー
チャートである。FIG. 2 is a flowchart showing an operation of an electronic device to which the present invention is applied.

【図３】本発明の実施例による複数の電子装置を用いた
システムの構成を示す概略ブロック図である。FIG. 3 is a schematic block diagram showing a configuration of a system using a plurality of electronic devices according to an embodiment of the present invention.

【図４】図３のＥＥＰＲＯＭに格納されているデータの
説明図である。4 is an explanatory diagram of data stored in the EEPROM of FIG.

【図５】図４の電子装置ＡのＩＰＬのフローチャートで
ある。5 is a flowchart of an IPL of the electronic device A of FIG.

【図６】図４の電子装置ＢのＩＰＬのフローチャートで
ある。6 is a flowchart of an IPL of the electronic device B of FIG.

【符号の説明】[Explanation of symbols]

１，Ａ，Ｂ，Ｃ 電子装置 ２ ＣＰＵ ３ ＲＯＭ ４ ＲＡＭ ７ 修正データレジスタ ８ 修正アドレスレジスタ ９ コンパレータ １０ スイッチ １１ 通信回線 １２ 通信回路 １３ ＥＥＰＲＯＭ 1, A, B, C Electronic device 2 CPU 3 ROM 4 RAM 7 Correction data register 8 Correction address register 9 Comparator 10 Switch 11 Communication line 12 Communication circuit 13 EEPROM

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 11/28 ３３０ Ｂ 9290−5Ｂ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. ⁵ Identification code Office reference number FI technical display location G06F 11/28 330 B 9290-5B

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 情報を固定的に記憶する固定記憶手段
と、この固定記憶手段に記憶された情報に基づいて処理
を行う処理手段と、外部に対して情報を入出力する入出
力手段とを一体に集積した電子装置を複数用いたシステ
ムにおいて、 前記各電子装置に、前記固定記憶手段に記憶された情報
の修正アドレスを記憶する修正アドレス記憶手段と、前
記固定記憶手段に記憶された情報の修正内容を記憶する
修正内容記憶手段と、前記処理手段の実行アドレスと前
記修正アドレスとを比較し、一致信号を出力する比較手
段と、該比較手段が一致信号を出力した時に、前記処理
手段によるアクセスを前記固定記憶手段から前記修正内
容記憶手段へ切り換えるアクセス切換手段と、他の前記
電子装置と通信を行う手段とを設け、 前記複数の電子装置の内、所定の１個の電子装置にはさ
らに、外部記憶手段に記憶されている前記修正アドレス
と修正内容と修正対象となる電子装置のコードを入力す
る手段を設け、 該電子装置は外部記憶手段から入力した前記修正データ
と修正アドレスを前記コードが示す電子装置に送信する
ように構成したことを特徴とする複数の電子装置を用い
たシステム。1. Fixed storage means for fixedly storing information, processing means for performing processing based on the information stored in the fixed storage means, and input / output means for inputting / outputting information to / from the outside. In a system using a plurality of electronic devices integrated together, in each of the electronic devices, a correction address storage unit that stores a correction address of information stored in the fixed storage unit, and information stored in the fixed storage unit The correction content storage means for storing the correction content, the comparison means for comparing the execution address of the processing means with the correction address, and outputting a coincidence signal, and the processing means by the processing means when the comparison means outputs the coincidence signal. An access switching unit that switches access from the fixed storage unit to the correction content storage unit and a unit that communicates with another electronic device are provided. The predetermined one electronic device is further provided with means for inputting the correction address, the content of the correction, and the code of the electronic device to be corrected stored in the external storage means, and the electronic device is input from the external storage means. A system using a plurality of electronic devices, characterized in that the correction data and the correction address are transmitted to the electronic device indicated by the code. 【請求項２】 所定の１個の電子装置において外部記憶
手段から修正対象となる他の１個の電子装置に送信する
データを全て入力した後に、該データを該他の１個の電
子装置に送信することを特徴とする請求項１記載の複数
の電子装置を用いたシステム。2. After inputting all the data to be transmitted from the external storage means to another electronic device to be corrected in one predetermined electronic device, the data is transferred to the other electronic device. A system using a plurality of electronic devices according to claim 1, wherein the system transmits. 【請求項３】 所定の１個の電子装置において外部記憶
手段から電子装置間の通信単位に相当するデータを入力
し、該データを修正対象となる他の１個の電子装置に送
信した後、次の通信単位のデータを入力し、送信する動
作を繰り返すことにより、該他の１個の電子装置に対す
るデータを送信することを特徴とする請求項１記載の複
数の電子装置を用いたシステム。3. After inputting data corresponding to a communication unit between electronic devices from an external storage means in a predetermined one electronic device and transmitting the data to another electronic device to be corrected, 2. The system using a plurality of electronic devices according to claim 1, wherein the data for the next communication unit is input and the operation of transmitting the data is repeated to transmit the data to the other one electronic device. 【請求項４】 所定の１個の電子装置が外部記憶手段か
ら入力した修正対象となる他の電子装置の修正データと
修正アドレスを、該他の電子装置に直接送信することを
特徴とする請求項１記載の複数の電子装置を用いたシス
テム。4. The correction data and the correction address of another electronic device to be corrected, which is input from a predetermined one electronic device from an external storage means, are directly transmitted to the other electronic device. A system using a plurality of electronic devices according to Item 1.