JPH06314232A - メモリ切替制御回路 - Google Patents
メモリ切替制御回路Info
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- JPH06314232A JPH06314232A JP10551793A JP10551793A JPH06314232A JP H06314232 A JPH06314232 A JP H06314232A JP 10551793 A JP10551793 A JP 10551793A JP 10551793 A JP10551793 A JP 10551793A JP H06314232 A JPH06314232 A JP H06314232A
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- Japan
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- cpu
- signal
- lock
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- memory
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Abstract
(57)【要約】
【目的】 １つのメモリを２つのＣＰＵからアクセスす
るシステムにおいてメモリの排他制御を行うことができ
るメモリ切替制御回路を提供する。 【構成】 ＣＰＵ２からリクエスト信号Ｒ２及びロック
信号ＬＯが出力されるとロック制御回路９は、Ｆ／Ｆ回
路１０へ排他リクエスト信号Ｒ３を出力する。ロック信
号ＬＯが出力されている間中この排他リクエスト信号Ｒ
３の出力は継続される。ＣＰＵ１がメモリ８にアクセス
していない、すなわちＦ／Ｆ回路１０の端子Ｓにアクセ
ス許可信号Ｅ１の入力がなければ、アクセス許可信号Ｅ
２が出力される。アクセス許可信号Ｅ２の出力中は、Ｃ
ＰＵ１のアクセスが禁止されてＦ／Ｆ回路３からアクセ
ス許可信号Ｅ１の出力は行われず、ロック信号の出力中
はこの排他制御が行われる。
るシステムにおいてメモリの排他制御を行うことができ
るメモリ切替制御回路を提供する。 【構成】 ＣＰＵ２からリクエスト信号Ｒ２及びロック
信号ＬＯが出力されるとロック制御回路９は、Ｆ／Ｆ回
路１０へ排他リクエスト信号Ｒ３を出力する。ロック信
号ＬＯが出力されている間中この排他リクエスト信号Ｒ
３の出力は継続される。ＣＰＵ１がメモリ８にアクセス
していない、すなわちＦ／Ｆ回路１０の端子Ｓにアクセ
ス許可信号Ｅ１の入力がなければ、アクセス許可信号Ｅ
２が出力される。アクセス許可信号Ｅ２の出力中は、Ｃ
ＰＵ１のアクセスが禁止されてＦ／Ｆ回路３からアクセ
ス許可信号Ｅ１の出力は行われず、ロック信号の出力中
はこの排他制御が行われる。
Description
【０００１】
【産業上の利用分野】本発明はメモリ切替制御回路に関
し、特に１つのメモリを複数のＣＰＵからアクセスする
システムにおいてアクセス中のＣＰＵ以外のアクセスを
禁止する排他制御を行うことができるメモリ切替制御回
路に関する。
し、特に１つのメモリを複数のＣＰＵからアクセスする
システムにおいてアクセス中のＣＰＵ以外のアクセスを
禁止する排他制御を行うことができるメモリ切替制御回
路に関する。
【０００２】
【従来の技術】従来より２つのＣＰＵから１つのメモリ
をアクセスするためのメモリ制御を行うメモリ切替制御
回路が提案されている（特開昭５８―８６６５３）。図
５はこのような従来のメモリ切替制御回路のブロック図
である。２１、２２はＣＰＵ、２３はメモリ制御部であ
り、ＣＰＵ２１、ＣＰＵ２２から出力されたアクセス要
求を示すリクエスト信号に基づいてＣＰＵ２１、ＣＰＵ
２２のどちらがメモリにアクセスするかを決定し、後述
するゲート回路に制御信号を出力する。
をアクセスするためのメモリ制御を行うメモリ切替制御
回路が提案されている（特開昭５８―８６６５３）。図
５はこのような従来のメモリ切替制御回路のブロック図
である。２１、２２はＣＰＵ、２３はメモリ制御部であ
り、ＣＰＵ２１、ＣＰＵ２２から出力されたアクセス要
求を示すリクエスト信号に基づいてＣＰＵ２１、ＣＰＵ
２２のどちらがメモリにアクセスするかを決定し、後述
するゲート回路に制御信号を出力する。
【０００３】また、２５、２６はメモリ制御部２３から
それぞれ制御信号が出力されるとＣＰＵ２１から出力さ
れたコントロール信号、アドレスをメモリに出力するゲ
ート回路、２６はメモリ制御部２３から制御信号が出力
されると双方向のバッファとしてＣＰＵ２１とメモリ間
のデータの入出力を行うゲート回路、２８はメモリ、３
２、３３はメモリ制御部２３からそれぞれ制御信号が出
力されるとＣＰＵ２２から出力されたコントロール信
号、アドレスをメモリ２８に出力するゲート回路、３４
はメモリ制御部２３から制御信号が出力されると双方向
のバッファとしてＣＰＵ２２とメモリ２８間のデータの
入出力を行うゲート回路である。
それぞれ制御信号が出力されるとＣＰＵ２１から出力さ
れたコントロール信号、アドレスをメモリに出力するゲ
ート回路、２６はメモリ制御部２３から制御信号が出力
されると双方向のバッファとしてＣＰＵ２１とメモリ間
のデータの入出力を行うゲート回路、２８はメモリ、３
２、３３はメモリ制御部２３からそれぞれ制御信号が出
力されるとＣＰＵ２２から出力されたコントロール信
号、アドレスをメモリ２８に出力するゲート回路、３４
はメモリ制御部２３から制御信号が出力されると双方向
のバッファとしてＣＰＵ２２とメモリ２８間のデータの
入出力を行うゲート回路である。
【０００４】また、Ａ１、Ｃ１、Ｒ１はＣＰＵ２１から
出力されるアドレス、コントロール信号、リクエスト信
号、Ｄ１はＣＰＵ２１とメモリ２８間でやり取りされる
データ、Ａ２、Ｃ２、Ｒ２はＣＰＵ２２から出力される
アドレス、コントロール信号、リクエスト信号、Ｄ２は
ＣＰＵ２２とメモリ２８間でやり取りされるデータ、Ｃ
ＬＫはクロック信号である。
出力されるアドレス、コントロール信号、リクエスト信
号、Ｄ１はＣＰＵ２１とメモリ２８間でやり取りされる
データ、Ａ２、Ｃ２、Ｒ２はＣＰＵ２２から出力される
アドレス、コントロール信号、リクエスト信号、Ｄ２は
ＣＰＵ２２とメモリ２８間でやり取りされるデータ、Ｃ
ＬＫはクロック信号である。
【０００５】次に、このようなメモリ切替制御回路の動
作として、まずＣＰＵ２１がメモリアクセスを行った場
合の動作を説明する。ＣＰＵ２１がアクセスを行う場合
は、ＣＰＵ２１からアクセス要求を示すリクエスト信号
Ｒ１が出力される。そして、メモリ制御部２３は、現在
ＣＰＵ２２がメモリ２８をアクセス中かどうかを判断
し、ＣＰＵ２２がアクセス中でなければＣＰＵ２１のア
クセスを許可し、ＣＰＵ２２のアクセスを禁止する。ま
た、ＣＰＵ２２がアクセス中であればそのアクセスが終
了するのを待ってＣＰＵ２１のアクセスを許可する。
作として、まずＣＰＵ２１がメモリアクセスを行った場
合の動作を説明する。ＣＰＵ２１がアクセスを行う場合
は、ＣＰＵ２１からアクセス要求を示すリクエスト信号
Ｒ１が出力される。そして、メモリ制御部２３は、現在
ＣＰＵ２２がメモリ２８をアクセス中かどうかを判断
し、ＣＰＵ２２がアクセス中でなければＣＰＵ２１のア
クセスを許可し、ＣＰＵ２２のアクセスを禁止する。ま
た、ＣＰＵ２２がアクセス中であればそのアクセスが終
了するのを待ってＣＰＵ２１のアクセスを許可する。
【０００６】ＣＰＵ２１のアクセスを許可する場合は、
メモリ制御部２３は、ゲート回路２５、２６、２７にそ
れぞれ所定のタイミングで制御信号を出力する。よっ
て、ゲート回路２５、２６、２７がイネーブル状態とな
るので、ＣＰＵ２１から出力されたコントロール信号Ｃ
１、アドレスＡ１がゲート回路２５、２６を介してメモ
リ２８に出力される。続いて、ゲート回路２７を介して
ＣＰＵ２１とメモリ２８の間でデータＤ１のやり取りが
行われる。
メモリ制御部２３は、ゲート回路２５、２６、２７にそ
れぞれ所定のタイミングで制御信号を出力する。よっ
て、ゲート回路２５、２６、２７がイネーブル状態とな
るので、ＣＰＵ２１から出力されたコントロール信号Ｃ
１、アドレスＡ１がゲート回路２５、２６を介してメモ
リ２８に出力される。続いて、ゲート回路２７を介して
ＣＰＵ２１とメモリ２８の間でデータＤ１のやり取りが
行われる。
【０００７】また、ＣＰＵ２２からメモリ２８のアクセ
スを行う場合も同様で、ＣＰＵ２２からリクエスト信号
Ｒ２が出力されてメモリ制御部２３にてアクセスが許可
されると、ゲート回路３２、３３、３４に制御信号が出
力される。そして、ＣＰＵ２２から出力されたコントロ
ール信号Ｃ２、アドレスＡ２がゲート回路３２、３３を
介してメモリ２８に出力され、ゲート回路３３を介して
ＣＰＵ２２とメモリ２８の間でデータＤ２のやり取りが
行われる。
スを行う場合も同様で、ＣＰＵ２２からリクエスト信号
Ｒ２が出力されてメモリ制御部２３にてアクセスが許可
されると、ゲート回路３２、３３、３４に制御信号が出
力される。そして、ＣＰＵ２２から出力されたコントロ
ール信号Ｃ２、アドレスＡ２がゲート回路３２、３３を
介してメモリ２８に出力され、ゲート回路３３を介して
ＣＰＵ２２とメモリ２８の間でデータＤ２のやり取りが
行われる。
【０００８】このようなメモリ切替制御回路にてリクエ
スト信号Ｒ１、Ｒ２は、それぞれＣＰＵ２１、２２の１
サイクル（例えば、この例ではクロック信号ＣＬＫの４
クロック分）の間出力される。したがって、例えばＣＰ
Ｕ２２のアクセス中にＣＰＵ２１からリクエスト信号Ｒ
１が出力されると、１サイクルの間はＣＰＵ２１のアク
セスが禁止されていてＣＰＵ２２のサイクルが終了した
後にＣＰＵ２１のアクセスに切り替わる。また、通常は
数サイクルで１命令が構成されているので、ＣＰＵ２２
の１命令が終了するまでにＣＰＵ２１のアクセスが何回
か行われていることになる。
スト信号Ｒ１、Ｒ２は、それぞれＣＰＵ２１、２２の１
サイクル（例えば、この例ではクロック信号ＣＬＫの４
クロック分）の間出力される。したがって、例えばＣＰ
Ｕ２２のアクセス中にＣＰＵ２１からリクエスト信号Ｒ
１が出力されると、１サイクルの間はＣＰＵ２１のアク
セスが禁止されていてＣＰＵ２２のサイクルが終了した
後にＣＰＵ２１のアクセスに切り替わる。また、通常は
数サイクルで１命令が構成されているので、ＣＰＵ２２
の１命令が終了するまでにＣＰＵ２１のアクセスが何回
か行われていることになる。
【０００９】
【発明が解決しようとする課題】従来のメモリ切替制御
回路は以上のように構成されているので、ＣＰＵの１命
令のアクセス中に別のＣＰＵからアクセスが行われると
メモリに記憶されたデータが破壊されることがあり、１
命令のアクセス中に別のＣＰＵのアクセスを禁止してこ
のようなデータの破壊を防ぐ排他制御ができないという
問題点があった。本発明は、上記課題を解決するため
に、１つのメモリを２つのＣＰＵからアクセスするシス
テムにおいてメモリの排他制御を行うことができるメモ
リ切替制御回路を提供することを目的とする。
回路は以上のように構成されているので、ＣＰＵの１命
令のアクセス中に別のＣＰＵからアクセスが行われると
メモリに記憶されたデータが破壊されることがあり、１
命令のアクセス中に別のＣＰＵのアクセスを禁止してこ
のようなデータの破壊を防ぐ排他制御ができないという
問題点があった。本発明は、上記課題を解決するため
に、１つのメモリを２つのＣＰＵからアクセスするシス
テムにおいてメモリの排他制御を行うことができるメモ
リ切替制御回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、アクセス要求
を示すリクエスト信号及び命令期間を示すロック信号を
出力するＣＰＵと、ＣＰＵからリクエスト信号及びロッ
ク信号が入力されるとロック信号の入力期間中は排他リ
クエスト信号を出力するロック制御回路と、ロック制御
回路から出力された排他リクエスト信号と別のＣＰＵか
ら出力されたリクエスト信号に基づいてどのＣＰＵがア
クセスするかを決定してメモリを制御し、ＣＰＵのアク
セス中で排他リクエスト信号が出力されている間は別の
ＣＰＵのアクセスを禁止するメモリ制御部とを有するも
のである。
を示すリクエスト信号及び命令期間を示すロック信号を
出力するＣＰＵと、ＣＰＵからリクエスト信号及びロッ
ク信号が入力されるとロック信号の入力期間中は排他リ
クエスト信号を出力するロック制御回路と、ロック制御
回路から出力された排他リクエスト信号と別のＣＰＵか
ら出力されたリクエスト信号に基づいてどのＣＰＵがア
クセスするかを決定してメモリを制御し、ＣＰＵのアク
セス中で排他リクエスト信号が出力されている間は別の
ＣＰＵのアクセスを禁止するメモリ制御部とを有するも
のである。
【００１１】また、アクセス要求を示すリクエスト信号
及び命令期間を示すロック信号を出力し、ロック制御異
常信号が入力されたときはロック信号の出力を停止する
ＣＰＵと、ＣＰＵからロック信号が入力されたときはそ
の入力経過時間を計測して所定時間以上になるとロック
制御異常信号を出力するロック時間検出回路と、ＣＰＵ
からリクエスト信号及びロック信号が入力されるとロッ
ク信号の入力期間中は排他リクエスト信号を出力するロ
ック制御回路と、ロック制御回路から出力された排他リ
クエスト信号と別のＣＰＵから出力されたリクエスト信
号に基づいてどのＣＰＵがアクセスするかを決定してメ
モリを制御し、ＣＰＵのアクセス中で排他リクエスト信
号が出力されている間は別のＣＰＵのアクセスを禁止す
るメモリ制御部とを有するものである。
及び命令期間を示すロック信号を出力し、ロック制御異
常信号が入力されたときはロック信号の出力を停止する
ＣＰＵと、ＣＰＵからロック信号が入力されたときはそ
の入力経過時間を計測して所定時間以上になるとロック
制御異常信号を出力するロック時間検出回路と、ＣＰＵ
からリクエスト信号及びロック信号が入力されるとロッ
ク信号の入力期間中は排他リクエスト信号を出力するロ
ック制御回路と、ロック制御回路から出力された排他リ
クエスト信号と別のＣＰＵから出力されたリクエスト信
号に基づいてどのＣＰＵがアクセスするかを決定してメ
モリを制御し、ＣＰＵのアクセス中で排他リクエスト信
号が出力されている間は別のＣＰＵのアクセスを禁止す
るメモリ制御部とを有するものである。
【００１２】また、ロック時間検出回路の代わりにＣＰ
Ｕからロック信号が入力されたときはＣＰＵからのリク
エスト信号の出力回数を検出して所定の回数以上になる
とロック制御異常信号を出力するアクセス回数検出回路
を有するものである。
Ｕからロック信号が入力されたときはＣＰＵからのリク
エスト信号の出力回数を検出して所定の回数以上になる
とロック制御異常信号を出力するアクセス回数検出回路
を有するものである。
【００１３】また、ロック時間検出回路の代わりに別の
ＣＰＵからリセット要求信号が出力されたときはロック
信号を出力しているＣＰＵにロック制御異常信号を出力
するリセット回路を有するものである。
ＣＰＵからリセット要求信号が出力されたときはロック
信号を出力しているＣＰＵにロック制御異常信号を出力
するリセット回路を有するものである。
【００１４】
【作用】本発明によれば、ＣＰＵからリクエスト信号及
びロック信号が出力されると、ロック制御回路からロッ
ク信号の入力期間中排他リクエスト信号が出力される。
そして、メモリ制御部によってＣＰＵのアクセスが許可
されると、排他リクエスト信号が出力されている間は別
のＣＰＵのアクセスが禁止される。また、ＣＰＵからロ
ック信号が出力されるとロック時間検出回路によってそ
の経過時間が計測され、所定時間以上になるとロック制
御異常信号が出力される。そして、ロック制御異常信号
が入力されたＣＰＵではロック信号の出力を停止して排
他制御が解除される。また、ＣＰＵからロック信号が出
力されるとアクセス回数検出回路によってＣＰＵからの
リクエスト信号の出力回数が検出され、所定の回数以上
になるとロック制御異常信号が出力されて排他制御が解
除される。また、別のＣＰＵからリセット要求信号が出
力されるとリセット回路からロック制御異常信号が出力
されて排他制御が解除される。
びロック信号が出力されると、ロック制御回路からロッ
ク信号の入力期間中排他リクエスト信号が出力される。
そして、メモリ制御部によってＣＰＵのアクセスが許可
されると、排他リクエスト信号が出力されている間は別
のＣＰＵのアクセスが禁止される。また、ＣＰＵからロ
ック信号が出力されるとロック時間検出回路によってそ
の経過時間が計測され、所定時間以上になるとロック制
御異常信号が出力される。そして、ロック制御異常信号
が入力されたＣＰＵではロック信号の出力を停止して排
他制御が解除される。また、ＣＰＵからロック信号が出
力されるとアクセス回数検出回路によってＣＰＵからの
リクエスト信号の出力回数が検出され、所定の回数以上
になるとロック制御異常信号が出力されて排他制御が解
除される。また、別のＣＰＵからリセット要求信号が出
力されるとリセット回路からロック制御異常信号が出力
されて排他制御が解除される。
【００１５】
【実施例】図１は本発明の１実施例を示すメモリ切替制
御回路のブロック図である。１、２はＣＰＵ、３はＣＰ
Ｕ１からのリクエスト信号Ｒ１及び後述するＣＰＵ２用
のフリップフロップ回路（以下、Ｆ／Ｆ回路と略する）
の出力に基づいてＣＰＵ１のアクセスを許可するかどう
かを決定し、アクセス許可信号を出力するＦ／Ｆ回路、
４はこのアクセス許可信号を遅延する遅延回路、５、６
はＦ／Ｆ回路３からアクセス許可信号が出力されるとＣ
ＰＵ１から出力されたコントロール信号Ｃ１、アドレス
Ａ１をメモリに出力するゲート回路、７は遅延回路４か
ら信号が出力されるとＣＰＵ１とメモリ間のデータＤ１
の入出力を行うゲート回路、８はメモリである。
御回路のブロック図である。１、２はＣＰＵ、３はＣＰ
Ｕ１からのリクエスト信号Ｒ１及び後述するＣＰＵ２用
のフリップフロップ回路（以下、Ｆ／Ｆ回路と略する）
の出力に基づいてＣＰＵ１のアクセスを許可するかどう
かを決定し、アクセス許可信号を出力するＦ／Ｆ回路、
４はこのアクセス許可信号を遅延する遅延回路、５、６
はＦ／Ｆ回路３からアクセス許可信号が出力されるとＣ
ＰＵ１から出力されたコントロール信号Ｃ１、アドレス
Ａ１をメモリに出力するゲート回路、７は遅延回路４か
ら信号が出力されるとＣＰＵ１とメモリ間のデータＤ１
の入出力を行うゲート回路、８はメモリである。
【００１６】また、９はＣＰＵ２からのリクエスト信号
Ｒ２及びＣＰＵ２の１命令中出力されるロック信号に基
づいてＣＰＵ２のアクセスを要求するための排他リクエ
スト信号を出力するロック制御回路、１０はこのロック
制御回路９から出力された排他リクエスト信号及びＦ／
Ｆ回路３からのアクセス許可信号に基づいてＣＰＵ２の
アクセスを許可するかどうかを決定し、アクセス許可信
号を出力するＦ／Ｆ回路、１１はこのアクセス許可信号
を遅延する遅延回路、１２、１３はＦ／Ｆ回路１０から
アクセス許可信号が出力されるとＣＰＵ２から出力され
たコントロール信号Ｃ２、アドレスＡ２をメモリ８に出
力するゲート回路、１４は遅延回路１１から信号が出力
されるとＣＰＵ２とメモリ８間のデータＤ２の入出力を
行うゲート回路、１５はインバータである。
Ｒ２及びＣＰＵ２の１命令中出力されるロック信号に基
づいてＣＰＵ２のアクセスを要求するための排他リクエ
スト信号を出力するロック制御回路、１０はこのロック
制御回路９から出力された排他リクエスト信号及びＦ／
Ｆ回路３からのアクセス許可信号に基づいてＣＰＵ２の
アクセスを許可するかどうかを決定し、アクセス許可信
号を出力するＦ／Ｆ回路、１１はこのアクセス許可信号
を遅延する遅延回路、１２、１３はＦ／Ｆ回路１０から
アクセス許可信号が出力されるとＣＰＵ２から出力され
たコントロール信号Ｃ２、アドレスＡ２をメモリ８に出
力するゲート回路、１４は遅延回路１１から信号が出力
されるとＣＰＵ２とメモリ８間のデータＤ２の入出力を
行うゲート回路、１５はインバータである。
【００１７】また、Ｅ１はＣＰＵ１のアクセスを許可し
てＣＰＵ２のアクセスを禁止するためにＦ／Ｆ回路３か
ら出力されるアクセス許可信号、Ｅ２はＣＰＵ２のアク
セスを許可してＣＰＵ１のアクセスを禁止するためにＦ
／Ｆ回路１０から出力されるアクセス許可信号、ＬＯは
ロック信号、Ｒ３はロック制御回路９から出力される排
他リクエスト信号である。そして、Ｆ／Ｆ回路３、１０
と遅延回路４、１１とインバータ１５とが図５の例と同
様の動作をするメモリ制御部を構成している。
てＣＰＵ２のアクセスを禁止するためにＦ／Ｆ回路３か
ら出力されるアクセス許可信号、Ｅ２はＣＰＵ２のアク
セスを許可してＣＰＵ１のアクセスを禁止するためにＦ
／Ｆ回路１０から出力されるアクセス許可信号、ＬＯは
ロック信号、Ｒ３はロック制御回路９から出力される排
他リクエスト信号である。そして、Ｆ／Ｆ回路３、１０
と遅延回路４、１１とインバータ１５とが図５の例と同
様の動作をするメモリ制御部を構成している。
【００１８】次に、このようなメモリ切替制御回路の動
作を説明するが、ロック制御回路９による排他制御が行
われないときの動作は以下のように図５の例と同様にな
る。まずＣＰＵ１がアクセスを行う場合は、ＣＰＵ１か
らリクエスト信号Ｒ１が出力される。そして、ＣＰＵ２
がメモリ８にアクセスしていない、すなわちＦ／Ｆ回路
３の端子Ｓにアクセス許可信号Ｅ２の入力がなければ、
クロック信号ＣＬＫの立ち下がりでＦ／Ｆ回路３の端子
１からアクセス許可信号Ｅ１が出力され、端子０からア
クセスが完了したことを示すリプライ信号が出力され
る。
作を説明するが、ロック制御回路９による排他制御が行
われないときの動作は以下のように図５の例と同様にな
る。まずＣＰＵ１がアクセスを行う場合は、ＣＰＵ１か
らリクエスト信号Ｒ１が出力される。そして、ＣＰＵ２
がメモリ８にアクセスしていない、すなわちＦ／Ｆ回路
３の端子Ｓにアクセス許可信号Ｅ２の入力がなければ、
クロック信号ＣＬＫの立ち下がりでＦ／Ｆ回路３の端子
１からアクセス許可信号Ｅ１が出力され、端子０からア
クセスが完了したことを示すリプライ信号が出力され
る。
【００１９】また、ＣＰＵ２がアクセス中であれば、そ
のアクセスが終了するのを待って次のクロック信号ＣＬ
Ｋの立ち下がりで同様な出力が行われる。アクセス許可
信号Ｅ１の出力中は、ＣＰＵ２からリクエスト信号Ｒ２
が出力されてロック制御回路９から排他リクエスト信号
Ｒ３が出力されても、アクセスが競合しないようにＣＰ
Ｕ２のアクセスが禁止されてＦ／Ｆ回路１０からアクセ
ス許可信号Ｅ２が出力されないようになっている。
のアクセスが終了するのを待って次のクロック信号ＣＬ
Ｋの立ち下がりで同様な出力が行われる。アクセス許可
信号Ｅ１の出力中は、ＣＰＵ２からリクエスト信号Ｒ２
が出力されてロック制御回路９から排他リクエスト信号
Ｒ３が出力されても、アクセスが競合しないようにＣＰ
Ｕ２のアクセスが禁止されてＦ／Ｆ回路１０からアクセ
ス許可信号Ｅ２が出力されないようになっている。
【００２０】一方、アクセス許可信号Ｅ１が入力された
ゲート回路５、６はイネーブル状態となり、それぞれＣ
ＰＵ１から出力されたコントロール信号Ｃ１、アドレス
Ａ１をメモリ８へ出力する。また、遅延回路４は、アク
セス許可信号Ｅ１が入力されるとこれを一定時間遅延し
てゲート回路７へ出力する。よって、ゲート回路７を介
してＣＰＵ１とメモリ８の間でデータＤ１のやり取りが
行われる。
ゲート回路５、６はイネーブル状態となり、それぞれＣ
ＰＵ１から出力されたコントロール信号Ｃ１、アドレス
Ａ１をメモリ８へ出力する。また、遅延回路４は、アク
セス許可信号Ｅ１が入力されるとこれを一定時間遅延し
てゲート回路７へ出力する。よって、ゲート回路７を介
してＣＰＵ１とメモリ８の間でデータＤ１のやり取りが
行われる。
【００２１】ＣＰＵ１は、リプライ信号がＦ／Ｆ回路３
から出力されてから１ウェイト（１クロック）後にサイ
クルを終了する。ＣＰＵ２がアクセス中でなければ最小
サイクルの１ウェイトでサイクルを終了する。
から出力されてから１ウェイト（１クロック）後にサイ
クルを終了する。ＣＰＵ２がアクセス中でなければ最小
サイクルの１ウェイトでサイクルを終了する。
【００２２】次に、ＣＰＵ２がメモリアクセスを行う場
合もＣＰＵ１の場合と基本的に同様であって、ＣＰＵ２
からロック信号ＬＯが出力されないときのロック制御回
路９は、ＣＰＵ２から出力されたリクエスト信号Ｒ２を
Ｆ／Ｆ回路１０にそのまま排他リクエスト信号Ｒ３とし
て出力する。
合もＣＰＵ１の場合と基本的に同様であって、ＣＰＵ２
からロック信号ＬＯが出力されないときのロック制御回
路９は、ＣＰＵ２から出力されたリクエスト信号Ｒ２を
Ｆ／Ｆ回路１０にそのまま排他リクエスト信号Ｒ３とし
て出力する。
【００２３】そして、ＣＰＵ１がメモリ８にアクセスし
ていない、すなわちＦ／Ｆ回路１０の端子Ｓにアクセス
許可信号Ｅ１の入力がなければ、クロック信号ＣＬＫの
立ち上がりでＦ／Ｆ回路１０の端子１からアクセス許可
信号Ｅ２が出力され、端子０からリプライ信号が出力さ
れる。また、ＣＰＵ１がアクセス中であれば、そのアク
セスが終了するのを待って次のクロック信号ＣＬＫの立
ち上がりで同様な出力が行われる。Ｆ／Ｆ回路３と同様
にアクセス許可信号Ｅ２の出力中は、ＣＰＵ１のアクセ
スが禁止されてＦ／Ｆ回路３からアクセス許可信号Ｅ１
の出力は行われない。
ていない、すなわちＦ／Ｆ回路１０の端子Ｓにアクセス
許可信号Ｅ１の入力がなければ、クロック信号ＣＬＫの
立ち上がりでＦ／Ｆ回路１０の端子１からアクセス許可
信号Ｅ２が出力され、端子０からリプライ信号が出力さ
れる。また、ＣＰＵ１がアクセス中であれば、そのアク
セスが終了するのを待って次のクロック信号ＣＬＫの立
ち上がりで同様な出力が行われる。Ｆ／Ｆ回路３と同様
にアクセス許可信号Ｅ２の出力中は、ＣＰＵ１のアクセ
スが禁止されてＦ／Ｆ回路３からアクセス許可信号Ｅ１
の出力は行われない。
【００２４】また、アクセス許可信号Ｅ２が入力された
ゲート回路１２、１３はイネーブル状態となり、それぞ
れＣＰＵ２から出力されたコントロール信号Ｃ２、アド
レスＡ２をメモリ８へ出力する。また、遅延回路１１
は、アクセス許可信号Ｅ２が入力されるとこれを一定時
間遅延してゲート回路１４へ出力する。よって、ゲート
回路１４を介してＣＰＵ２とメモリ８の間でデータＤ２
のやり取りが行われる。ＣＰＵ２は、リプライ信号がＦ
／Ｆ回路１０から出力されてから１ウェイト後にサイク
ルを終了する。
ゲート回路１２、１３はイネーブル状態となり、それぞ
れＣＰＵ２から出力されたコントロール信号Ｃ２、アド
レスＡ２をメモリ８へ出力する。また、遅延回路１１
は、アクセス許可信号Ｅ２が入力されるとこれを一定時
間遅延してゲート回路１４へ出力する。よって、ゲート
回路１４を介してＣＰＵ２とメモリ８の間でデータＤ２
のやり取りが行われる。ＣＰＵ２は、リプライ信号がＦ
／Ｆ回路１０から出力されてから１ウェイト後にサイク
ルを終了する。
【００２５】よって、ＣＰＵ２からロック信号ＬＯが出
力されないときは図５の例と同様の動作となる。次に、
ＣＰＵ２からリクエスト信号Ｒ２及びロック信号ＬＯが
出力されるとロック制御回路９は、Ｆ／Ｆ回路３からの
リプライ信号の出力終了後にＦ／Ｆ回路１０へ排他リク
エスト信号Ｒ３を出力し、ロック信号ＬＯが出力されて
いる間中この排他リクエスト信号Ｒ３の出力を継続す
る。排他リクエスト信号Ｒ３が出力されてから以後の動
作は上記と同様である。
力されないときは図５の例と同様の動作となる。次に、
ＣＰＵ２からリクエスト信号Ｒ２及びロック信号ＬＯが
出力されるとロック制御回路９は、Ｆ／Ｆ回路３からの
リプライ信号の出力終了後にＦ／Ｆ回路１０へ排他リク
エスト信号Ｒ３を出力し、ロック信号ＬＯが出力されて
いる間中この排他リクエスト信号Ｒ３の出力を継続す
る。排他リクエスト信号Ｒ３が出力されてから以後の動
作は上記と同様である。
【００２６】したがって、リクエスト信号Ｒ２の出力が
１サイクルだけであっても、ロック信号ＬＯは数サイク
ル続く１命令中出力されているので、その結果アクセス
許可信号Ｅ２も１命令中出力されることになり、ＣＰＵ
２の１命令期間中ＣＰＵ１のアクセスが禁止される排他
制御を行うことができる。
１サイクルだけであっても、ロック信号ＬＯは数サイク
ル続く１命令中出力されているので、その結果アクセス
許可信号Ｅ２も１命令中出力されることになり、ＣＰＵ
２の１命令期間中ＣＰＵ１のアクセスが禁止される排他
制御を行うことができる。
【００２７】なお、本実施例では、ＣＰＵ２側からのみ
排他制御ができるようにしているが、ＣＰＵ１側にも同
様のロック制御回路を用いることにより、ＣＰＵ１側か
らも排他制御を行うことができる。また、２つのＣＰＵ
でなく３つ以上のＣＰＵでもこのような排他制御を行う
ことができる。
排他制御ができるようにしているが、ＣＰＵ１側にも同
様のロック制御回路を用いることにより、ＣＰＵ１側か
らも排他制御を行うことができる。また、２つのＣＰＵ
でなく３つ以上のＣＰＵでもこのような排他制御を行う
ことができる。
【００２８】図２は本発明の他の実施例を示すメモリ切
替制御回路のブロック図であり、図１と同様の部分には
同一の符号を付してある。１６はロック信号ＬＯの出力
経過時間を計測して所定時間以上になるとＣＰＵ２にロ
ック制御異常信号を出力するロック時間検出回路であ
る。
替制御回路のブロック図であり、図１と同様の部分には
同一の符号を付してある。１６はロック信号ＬＯの出力
経過時間を計測して所定時間以上になるとＣＰＵ２にロ
ック制御異常信号を出力するロック時間検出回路であ
る。
【００２９】その基本的な動作は図１の例と同様である
が、ロック時間検出回路１６は、ＣＰＵ２からロック信
号ＬＯが出力されてからの経過時間を計測しており、あ
る所定時間以上になるとＣＰＵ２にロック制御異常信号
を出力する。そして、ロック制御異常信号が出力される
と、ＣＰＵ２はロック信号ＬＯの出力を停止する。よっ
て、排他制御が解除されてＣＰＵ２がメモリ８へのアク
セスを占有することによるシステムの処理効率の低下を
防ぐことができる。
が、ロック時間検出回路１６は、ＣＰＵ２からロック信
号ＬＯが出力されてからの経過時間を計測しており、あ
る所定時間以上になるとＣＰＵ２にロック制御異常信号
を出力する。そして、ロック制御異常信号が出力される
と、ＣＰＵ２はロック信号ＬＯの出力を停止する。よっ
て、排他制御が解除されてＣＰＵ２がメモリ８へのアク
セスを占有することによるシステムの処理効率の低下を
防ぐことができる。
【００３０】図３は本発明の他の実施例を示すメモリ切
替制御回路のブロック図であり、図１と同様の部分には
同一の符号を付してある。１７はロック信号ＬＯの出力
中のリクエスト信号Ｒ２の出力回数を検出して所定の回
数以上になるとロック制御異常信号を出力するアクセス
回数検出回路である。
替制御回路のブロック図であり、図１と同様の部分には
同一の符号を付してある。１７はロック信号ＬＯの出力
中のリクエスト信号Ｒ２の出力回数を検出して所定の回
数以上になるとロック制御異常信号を出力するアクセス
回数検出回路である。
【００３１】その基本的な動作は図１の例と同様である
が、アクセス回数検出回路１７は、ＣＰＵ２からロック
信号ＬＯが出力されてからのＣＰＵ２のアクセス回数を
リクエスト信号Ｒ２に基づいて検出し、このような排他
制御を伴ったアクセスが所定の回数以上続くとロック制
御異常信号を出力する。よって、図２の例と同様に排他
制御が解除されてシステムの処理効率の低下を防ぐこと
ができる。
が、アクセス回数検出回路１７は、ＣＰＵ２からロック
信号ＬＯが出力されてからのＣＰＵ２のアクセス回数を
リクエスト信号Ｒ２に基づいて検出し、このような排他
制御を伴ったアクセスが所定の回数以上続くとロック制
御異常信号を出力する。よって、図２の例と同様に排他
制御が解除されてシステムの処理効率の低下を防ぐこと
ができる。
【００３２】図４は本発明の他の実施例を示すメモリ切
替制御回路のブロック図であり、図１と同様の部分には
同一の符号を付してある。１８はＣＰＵ１からリセット
要求信号が出力されるとＣＰＵ２にロック制御異常信号
を出力するリセット回路である。
替制御回路のブロック図であり、図１と同様の部分には
同一の符号を付してある。１８はＣＰＵ１からリセット
要求信号が出力されるとＣＰＵ２にロック制御異常信号
を出力するリセット回路である。
【００３３】その基本的な動作は図１の例と同様である
が、リセット回路１８は、ＣＰＵ１から緊急のアクセス
要求であるリセット要求信号が出力されるとＣＰＵ２に
ロック制御異常信号を出力する。よって、ＣＰＵ１から
緊急にアクセスを行う場合は排他制御を解除してＣＰＵ
１からメモリアクセスを行うことができる。
が、リセット回路１８は、ＣＰＵ１から緊急のアクセス
要求であるリセット要求信号が出力されるとＣＰＵ２に
ロック制御異常信号を出力する。よって、ＣＰＵ１から
緊急にアクセスを行う場合は排他制御を解除してＣＰＵ
１からメモリアクセスを行うことができる。
【００３４】なお、図１〜４の例では１命令中出力され
るロック信号ＬＯに基づいて排他制御を行うために最大
１命令分しか排他制御を行うことができない。そこで、
図２、３、４のロック時間検出回路１６、アクセス回数
検出回路１７、リセット回路１８において、一度ロック
信号ＬＯが入力されたらロック制御回路９に出力するロ
ック信号ＬＯの出力を保持し、その出力の解除はそれぞ
れロック信号ＬＯの出力継続時間、ＣＰＵ２のアクセス
回数、ＣＰＵ１からのリセット要求信号に基づいて解除
するようにすれば１命令以上の排他制御を行うこともで
きる。
るロック信号ＬＯに基づいて排他制御を行うために最大
１命令分しか排他制御を行うことができない。そこで、
図２、３、４のロック時間検出回路１６、アクセス回数
検出回路１７、リセット回路１８において、一度ロック
信号ＬＯが入力されたらロック制御回路９に出力するロ
ック信号ＬＯの出力を保持し、その出力の解除はそれぞ
れロック信号ＬＯの出力継続時間、ＣＰＵ２のアクセス
回数、ＣＰＵ１からのリセット要求信号に基づいて解除
するようにすれば１命令以上の排他制御を行うこともで
きる。
【００３５】
【発明の効果】本発明によれば、ロック制御回路を用い
ることによってＣＰＵの命令期間中は別のＣＰＵのアク
セスを禁止する排他制御を行うことができる。
ることによってＣＰＵの命令期間中は別のＣＰＵのアク
セスを禁止する排他制御を行うことができる。
【００３６】また、ロック時間検出回路又はアクセス回
数検出回路を用いることによってメモリアクセスの占有
によるシステムの処理効率の低下を防ぐことができ、メ
モリに対する排他制御を円滑に行うことができる。
数検出回路を用いることによってメモリアクセスの占有
によるシステムの処理効率の低下を防ぐことができ、メ
モリに対する排他制御を円滑に行うことができる。
【００３７】また、リセット回路を用いることによって
別のＣＰＵから緊急にアクセスを行う場合は排他制御を
解除して別のＣＰＵからアクセスを行うことができる。
別のＣＰＵから緊急にアクセスを行う場合は排他制御を
解除して別のＣＰＵからアクセスを行うことができる。
【図１】本発明の１実施例を示すメモリ切替制御回路の
ブロック図である。
ブロック図である。
【図２】本発明の他の実施例を示すメモリ切替制御回路
のブロック図である。
のブロック図である。
【図３】本発明の他の実施例を示すメモリ切替制御回路
のブロック図である。
のブロック図である。
【図４】本発明の他の実施例を示すメモリ切替制御回路
のブロック図である。
のブロック図である。
【図５】従来のメモリ切替制御回路のブロック図であ
る。
る。
１、２ ＣＰＵ ３、１０ Ｆ／Ｆ回路 ４、１１ 遅延回路 ５〜７ ゲート回路 ８ メモリ ９ ロック制御回路 １２〜１４ ゲート回路 １６ ロック時間検出回路 １７ アクセス回数検出回路 １８ リセット回路
Claims (4)
- 【請求項１】 １つのメモリを複数のＣＰＵからアクセ
スするためのメモリ切替制御回路において、 アクセス要求を示すリクエスト信号及び命令期間を示す
ロック信号を出力するＣＰＵと、 前記ＣＰＵからリクエスト信号及びロック信号が入力さ
れると前記ロック信号の入力期間中は排他リクエスト信
号を出力するロック制御回路と、 前記ロック制御回路から出力された排他リクエスト信号
と別のＣＰＵから出力されたリクエスト信号に基づいて
どのＣＰＵがアクセスするかを決定してメモリを制御
し、前記ＣＰＵのアクセス中で排他リクエスト信号が出
力されている間は別のＣＰＵのアクセスを禁止するメモ
リ制御部とを有することを特徴とするメモリ切替制御回
路。 - 【請求項２】 １つのメモリを複数のＣＰＵからアクセ
スするためのメモリ切替制御回路において、 アクセス要求を示すリクエスト信号及び命令期間を示す
ロック信号を出力し、ロック制御異常信号が入力された
ときは前記ロック信号の出力を停止するＣＰＵと、 前記ＣＰＵからロック信号が入力されたときはその入力
経過時間を計測して所定時間以上になると前記ロック制
御異常信号を出力するロック時間検出回路と、 前記ＣＰＵからリクエスト信号及びロック信号が入力さ
れると前記ロック信号の入力期間中は排他リクエスト信
号を出力するロック制御回路と、 前記ロック制御回路から出力された排他リクエスト信号
と別のＣＰＵから出力されたリクエスト信号に基づいて
どのＣＰＵがアクセスするかを決定してメモリを制御
し、前記ＣＰＵのアクセス中で排他リクエスト信号が出
力されている間は別のＣＰＵのアクセスを禁止するメモ
リ制御部とを有することを特徴とするメモリ切替制御回
路。 - 【請求項３】 請求項２記載のメモリ切替制御回路にお
いて、 ロック時間検出回路の代わりにＣＰＵからロック信号が
入力されたときは前記ＣＰＵからのリクエスト信号の出
力回数を検出して所定の回数以上になるとロック制御異
常信号を出力するアクセス回数検出回路を有することを
特徴とするメモリ切替制御回路。 - 【請求項４】 請求項２記載のメモリ切替制御回路にお
いて、 ロック時間検出回路の代わりに別のＣＰＵからリセット
要求信号が出力されたときはロック信号を出力している
ＣＰＵにロック制御異常信号を出力するリセット回路を
有することを特徴とするメモリ切替制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10551793A JPH06314232A (ja) | 1993-05-06 | 1993-05-06 | メモリ切替制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10551793A JPH06314232A (ja) | 1993-05-06 | 1993-05-06 | メモリ切替制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06314232A true JPH06314232A (ja) | 1994-11-08 |
Family
ID=14409800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10551793A Pending JPH06314232A (ja) | 1993-05-06 | 1993-05-06 | メモリ切替制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06314232A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5844552A (ja) * | 1981-09-09 | 1983-03-15 | Hitachi Ltd | 対等分散型情報処理システム |
| JPS59195728A (ja) * | 1983-04-22 | 1984-11-06 | Nec Corp | デ−タ処理装置 |
| JPS59223873A (ja) * | 1983-06-01 | 1984-12-15 | Toshiba Corp | マルチプロセツサの制御方法 |
| JPS63128457A (ja) * | 1986-11-12 | 1988-06-01 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 制御装置および入出力装置へのアクセスを制御する方法 |
| JPS63174158A (ja) * | 1987-01-14 | 1988-07-18 | Nissin Electric Co Ltd | マルチプロセツサシステム |
-
1993
- 1993-05-06 JP JP10551793A patent/JPH06314232A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5844552A (ja) * | 1981-09-09 | 1983-03-15 | Hitachi Ltd | 対等分散型情報処理システム |
| JPS59195728A (ja) * | 1983-04-22 | 1984-11-06 | Nec Corp | デ−タ処理装置 |
| JPS59223873A (ja) * | 1983-06-01 | 1984-12-15 | Toshiba Corp | マルチプロセツサの制御方法 |
| JPS63128457A (ja) * | 1986-11-12 | 1988-06-01 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 制御装置および入出力装置へのアクセスを制御する方法 |
| JPS63174158A (ja) * | 1987-01-14 | 1988-07-18 | Nissin Electric Co Ltd | マルチプロセツサシステム |
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