JPH0630441B2 - Ring counter - Google Patents
Ring counterInfo
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- JPH0630441B2 JPH0630441B2 JP62177506A JP17750687A JPH0630441B2 JP H0630441 B2 JPH0630441 B2 JP H0630441B2 JP 62177506 A JP62177506 A JP 62177506A JP 17750687 A JP17750687 A JP 17750687A JP H0630441 B2 JPH0630441 B2 JP H0630441B2
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- JP
- Japan
- Prior art keywords
- circuit
- flip
- flop
- output
- ring counter
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- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔概要〕 リングカウンタであって、入力パルスの分周数に応じて
２値状態を記憶するフリップフロップの段数が増大する
ことを解決するために、出力するパルスの分周段数の半
分のフリップフロップ段数からなるパルス作成手段と、
１段目のフリップフロップの入力状態を設定する状態設
定手段とでリングカウンタを構成することにより、小型
でしかも安定した動作をするリングカウンタを実現する
ことが可能となる。DETAILED DESCRIPTION OF THE INVENTION [Outline] In a ring counter, in order to solve the problem that the number of stages of flip-flops that store binary states increases in accordance with the frequency division number of an input pulse, the number of output pulse Pulse creating means consisting of half the number of stages of flip-flops,
By configuring the ring counter with the state setting means that sets the input state of the first-stage flip-flop, it is possible to realize a small-sized ring counter that operates stably.
本発明は、入力パルスをカウントすることにより、２Ｎ
分周されたパルスを出力するカウンタに関する。The present invention counts the number of input pulses to obtain 2N
The present invention relates to a counter that outputs a divided pulse.
例えば、ディジタルデータ伝送系にあって、伝送するデ
ータの同期方式の１つにバッファメモリを介して同期を
取る方式が実用化されている。For example, in a digital data transmission system, a method of synchronizing data to be transmitted via a buffer memory has been put into practical use as one of the methods of synchronizing data to be transmitted.
このバッファメモリは、所定容量を有する複数メモリ素
子から構成され、これら複数メモリ素子に対応して複数
のデータが書込まれ、これを所定速度の読出しクロック
で読出すことにより、同期が取られる。This buffer memory is composed of a plurality of memory elements having a predetermined capacity, a plurality of data are written corresponding to the plurality of memory elements, and the data is read by a read clock at a predetermined speed to achieve synchronization.
従って、各メモリ素子をアクセスするタイミングを有す
る書込みクロック及び読出しクロックが必要であり、こ
のような複数位相のクロックを所定状態のパルスを巡回
させることにより２Ｎ（偶数）相のパルスを発生するリ
ングカウンタにて作成している。Therefore, a write clock and a read clock having a timing for accessing each memory element are required, and a ring counter that generates a 2N (even) phase pulse by circulating a pulse in a predetermined state through such a plurality of phase clocks. It is created by.
一方、ディジタルデータ伝送系を構成する各装置は集積
回路技術の発展に伴い、小型化される傾向にあり、かか
る状況に鑑みリングカウンタも簡易な構成でしかも安定
した動作を行うものが要求される。On the other hand, each device constituting the digital data transmission system tends to be miniaturized with the development of integrated circuit technology, and in view of such a situation, a ring counter is required to have a simple structure and perform stable operation. .
第４図は従来例を説明するブロック図、第５図は従来例
におけるタイムチャートを説明する図、第６図は他の従
来例を説明するブロック図をそれぞれ示す。FIG. 4 is a block diagram illustrating a conventional example, FIG. 5 is a diagram illustrating a time chart in the conventional example, and FIG. 6 is a block diagram illustrating another conventional example.
第４図及び第６図は６相のパルスを発生するリングカウ
ンタの構成例を示し、第４図は２値状態を記憶するＤ型
のフリップフロップ回路（以下Ｄ−Ｆ．Ｆ回路と称す
る）１〜６を６段縦続接続することにより、パルスの立
ち上がり時点の位相が６相のパルスを発生する場合であ
る。4 and 6 show an example of the structure of a ring counter that generates 6-phase pulses, and FIG. 4 shows a D-type flip-flop circuit (hereinafter referred to as a D-F.F circuit) that stores a binary state. This is a case in which 6-phase pulses are generated at the rising edge of the pulse by cascade-connecting 1 to 6 in 6 stages.
尚、第４図に示す回路構成の場合、６相のパルスは各段
のＤ−Ｆ．Ｆ回路１〜６の第１の出力から取出し、その
出力波形は第５図に示す符号Ｑ１〜Ｑ６に示す状態とな
る。In the case of the circuit configuration shown in FIG. 4, the 6-phase pulses are DF. It is taken out from the first outputs of the F circuits 1 to 6, and the output waveforms thereof are in the states shown by the symbols Q1 to Q6 shown in FIG.
又、出力Ｑ１〜Ｑ６の否定論理理積を取り、その出力
を１段目のＤ−Ｆ．Ｆ回路１の入力端子Ｄに送出する否
定論理和回路（以下ＮＮＤ回路と称する）３０が付加さ
れ、その出力をリングカウンタの１段目のＤ−Ｆ．Ｆ回
路１の入力端子Ｄに送出することにより、１段目のＤ−
Ｆ．Ｆ回路１の入力状態を決めている。Also, the logical AND of the outputs Q1 to Q6 is taken, and the output is the DF. A NOR circuit 30 (hereinafter referred to as NND circuit) 30 for sending to the input terminal D of the F circuit 1 is added, and its output is the DF. By sending to the input terminal D of the F circuit 1, the first stage D-
F. The input state of the F circuit 1 is determined.
尚、この１段目のＤ−Ｆ．Ｆ回路１の入力状態を各段の
Ｄ−Ｆ．Ｆ回路２〜６に巡回させるタイミングは、所定
速度を有するクロックＣＬＫのタイミングで行ってい
る。Incidentally, this first stage DF. The input state of the F circuit 1 is the DF. The timing for circulating the F circuits 2 to 6 is the timing of the clock CLK having a predetermined speed.
次に、第６図に示す例は６相のパルスを３段のＤ−Ｆ．
Ｆ回路７〜９で作成し、６相のパルスは３段のＤ−Ｆ．
Ｆ回路７〜９の第１，第２の出力から取出している。Next, in the example shown in FIG. 6, a 6-phase pulse is applied to three stages of DF.
F circuits 7 to 9 are used to generate 6-phase pulses in three stages of DF.
It is taken out from the first and second outputs of the F circuits 7 to 9.
第６図に示すリングカウンタも１段目のＤ−Ｆ．Ｆ回路
７の入力状態をＤ−Ｆ．Ｆ回路８，９に巡回させるタイ
ミングは、所定速度を有するクロックＣＬＫのタイミン
グで行っている。The ring counter shown in FIG. 6 is also the first stage DF. The input state of the F circuit 7 is changed to DF. The timing of circulating the F circuits 8 and 9 is the timing of the clock CLK having a predetermined speed.
尚、巡回動作はリセット信号がかかってから開始され
るため、セット信号を入力するリードを必要とする。Since the cyclic operation is started after the reset signal is applied, a read for inputting the set signal is required.
又、第４図及び第６図を１／６の分周回路として使用す
る場合も上述と同様な動作でカウント処理し、最終段の
出力を取出すことにより目的を達することが可能とな
る。Further, even when FIGS. 4 and 6 are used as the 1/6 frequency divider circuit, it is possible to achieve the purpose by performing the count processing in the same operation as described above and taking out the output of the final stage.
上述のように、例えば６相のパルスを発生するリングカ
ウンタの第６図に示す例の場合は、出力するパルス数の
半分の段数のＤ−Ｆ．Ｆ回路で実現出来るが、クロック
ＣＬＫのリードの他にセット信号のードを必要とし、
電源投入時又はノイズによる誤動作が生じた時には、一
旦リセット信号を送出してＤ．Ｆ回路を正常な動作状態
に戻すようにしなければならない。As described above, in the case of the example of the ring counter that generates 6-phase pulses as shown in FIG. 6, for example, the DF. Although it can be realized by the F circuit, it requires a set signal in addition to the clock CLK read.
When the power is turned on or a malfunction occurs due to noise, a reset signal is temporarily sent to the D.C. The F circuit must be returned to the normal operating state.
一方、第４図に示す例の場合はリセット信号には無関
係に正常な動作を開始出来るが、出力するパルス数に応
じた段数のＤ−Ｆ．Ｆ回路が必要となり、その回路規模
が出力するパルス数が大きくなればなる程大きくなり、
しかも電源投入時又はノイズで誤動作した状態のとき、
Ｄ．Ｆ回路の反転の組合わせ如何により、ＮＡＮＤ回路
出力からスパイクノイズが生ずることがあって、又誤動
作し易い等の問題点がある。On the other hand, in the case of the example shown in FIG. 4, the normal operation can be started regardless of the reset signal, but the DF. The F circuit is required, and the larger the number of pulses to be output becomes, the larger the circuit scale becomes.
Moreover, when the power is turned on or when malfunctioning due to noise,
D. There is a problem that spike noise may be generated from the output of the NAND circuit depending on the combination of the inversion of the F circuit, and malfunction may easily occur.
第１図は本発明の原理を説明するブロック図を示す。 FIG. 1 shows a block diagram illustrating the principle of the present invention.
第１図に示す本発明の原理ブロック図は、第４図及び第
６図で説明したリングカウンタと同様な機能を有するカ
ウンタ１００の構成概要を示し、その構成は、 １段目のフリップフロップの正出力を、２段目のフリッ
プフロップの入力に接続する構成の該フリップフロップ
をＮ段縦続接続するパルス作成手段(10)に、前記パルス
作成手段(10)を構成する各フリップフロップからの正出
力とクロックとの否定論理和回路と、該フリップフロッ
プからの反転出力とクロックとの否定論理和回路と、該
各否定論理和回路の出力をそれぞれ入力とするＲＳフリ
ップフロップとからなる状態設定手段(20)を付加し、該
ＲＳフリップフロップの反転出力を前記パルス作成手段
(10)の第１段目のフリップフロップの入力とすることで
構成されている。The block diagram of the principle of the present invention shown in FIG. 1 shows an outline of the configuration of a counter 100 having the same function as the ring counter described in FIGS. 4 and 6, and the configuration is the same as that of the first-stage flip-flop. A positive output from each flip-flop that constitutes the pulse creating means (10) is added to the pulse creating means (10) that cascade-connects the positive output to the input of the second-stage flip-flop. State setting means including a NOR circuit of an output and a clock, a NOR circuit of an inverted output from the flip-flop and a clock, and an RS flip-flop that receives the outputs of the NOR circuits as inputs. (20) is added, and the inverted output of the RS flip-flop is added to the pulse generating means.
It is configured by being input to the first stage flip-flop of (10).
出力するパルスの分周数の半分の２値状態を記憶するフ
リップフロップの段数を縦続接続し、これら各フリップ
フロップの２つの出力状態を出力パルスとする。The number of stages of flip-flops that store a binary state, which is half the frequency division number of the pulse to be output, is cascaded, and the two output states of each of these flip-flops are output pulses.
一方、これらの出力状態から論理を構成して、１段目の
フリップフロップの入力条件とすることにより、小型で
しかも電源投入直後やノイズによる誤動作の発生時に
は、自動的に正常な動作に復するリングカウンタを実現
することが可能となる。On the other hand, by constructing a logic from these output states and setting it as the input condition of the first-stage flip-flop, it is compact and automatically returns to normal operation immediately after power-on or when a malfunction occurs due to noise. It becomes possible to realize a ring counter.
以下本発明の要旨を第２図，第３図に示す実施例により
具体的に説明する。The gist of the present invention will be specifically described below with reference to the embodiments shown in FIGS. 2 and 3.
第２図は本発明の実施例を説明するブロック図、第３図
は本発明の実施例におけるタイムチャートを説明する図
をそれぞれ示す。尚、全図を通じて同一符号は同一対象
物を示す。FIG. 2 is a block diagram illustrating an embodiment of the present invention, and FIG. 3 is a diagram illustrating a time chart in the embodiment of the present invention. The same reference numerals denote the same objects throughout the drawings.
第２図に示す本実施例は、第４図及び第６図で説明した
のと同様に、立ち上がり時点の位相が６相のパルスを発
生するリングカウンタ100aの構成概要を示す。The present embodiment shown in FIG. 2 shows an outline of the configuration of the ring counter 100a which generates a pulse having a phase of 6 phases at the rising time, as described in FIGS. 4 and 6.
又、第２図に示す本実施例は、第１図で説明したパルス
作成手段10として３段に縦続接続されたＤ−Ｆ．Ｆ回路
11〜13からなるパルス作成部10a、 状態設定手段20として４入力の否定論理和回路（以下Ｎ
ＯＲ回路と称する）21，22と、それ等を入力にもつＲＳ
フリップフロップ回路（以下ＲＳ・ＦＦと称する）23，
24とからなる状態設定部20aとした例である。Further, the present embodiment shown in FIG. 2 is the same as the pulse generating means 10 described in FIG. F circuit
A pulse creating section 10a composed of 11 to 13 and a 4-input NOR circuit as the state setting means 20 (hereinafter referred to as N
(Referred to as OR circuit) 21 and 22, and RS having them as inputs
Flip-flop circuit (hereinafter referred to as RS / FF) 23,
In this example, the state setting unit 20a is composed of 24.
立ち上がり時点の位相が６相のパルスは、各Ｄ−Ｆ．Ｆ
回路11〜13の第１の出力端子Ｑと、第２の出力端子＊Ｑ
とから取出され、その波形は第３図の符号Ｑ１〜Ｑ６に
示す。A pulse having a phase of 6 phases at the time of rising is generated in each DF. F
The first output terminal Q of the circuits 11 to 13 and the second output terminal * Q
, And the waveforms thereof are shown by reference numerals Q1 to Q6 in FIG.
尚、パルス作成部10aを構成するＤ−Ｆ．Ｆ回路11〜13
の第２の出力端子＊Ｑの状態は、第１の出力端子Ｑの逆
極性を示す。The D.F. F circuit 11 to 13
The state of the second output terminal * Q of indicates the reverse polarity of the first output terminal Q.
状態設定部20aを構成するＮＯＲ回路21は出力Ｑ１〜Ｑ
３のＮＯＲ条件を取る。即ち、第３図に示すように出力
Ｑ１〜Ｑ３が全て“Ｌ”になり、しかもクロックＣＬＫ
の立下がりで“Ｈ”をＲＳ・ＦＦのセット側に入力端子
に出力する。The NOR circuit 21 constituting the state setting unit 20a has outputs Q1 to Q
Take the NOR condition of 3. That is, as shown in FIG. 3, the outputs Q1 to Q3 all become "L", and the clock CLK
At the falling edge of, "H" is output to the input terminal on the set side of RS / FF.
又、ＮＯＲ回路22は出力Ｑ４〜Ｑ６とクロックＣＬＫと
のＮＯＲ条件を上記出力Ｑ１〜Ｑ３と同様に取り、その
時の“Ｈ”をＲＳ・ＦＦのリセット側の入力とする。Further, the NOR circuit 22 takes the NOR condition of the outputs Q4 to Q6 and the clock CLK in the same manner as the outputs Q1 to Q3, and makes "H" at that time the input on the reset side of the RS / FF.
又、ＲＳ・ＦＦの反転出力24の“Ｈ”状態がＤ−Ｆ．Ｆ
回路11へフィードバックされると、第３図に示す(a)，
(a)′，(a)″のクロックＣＬＫの立上げでＤ−Ｆ．Ｆ回
路11は出力端子Ｑへ“Ｈ”を出力する。Further, the "H" state of the inverted output 24 of RS / FF is DF. F
When it is fed back to the circuit 11, (a) shown in FIG.
The DFF circuit 11 outputs "H" to the output terminal Q at the rise of the clock CLK of (a) 'and (a) ".
尚、リングカウンタ100aへ電源を投入した時点が、例え
ばＤ−Ｆ．Ｆ回路11〜13の出力が第３図に示す(b)及び
(c)の状態の場合は、(a)′の状態でリングカウンタ100a
は正常なカウントを開始する。The time when the ring counter 100a is turned on is, for example, DF. The outputs of the F circuits 11 to 13 are shown in FIG. 3 (b) and
In the case of the state of (c), the ring counter 100a in the state of (a) '
Starts a normal count.
従って、リングカウンタ100aに電源投入した時、又はノ
イズで、各段のＤ−Ｆ．Ｆ回路11〜13の動作が乱れるこ
とがあっても、自動的に正常なカウントサイクルに復す
ることが出来る。Therefore, when power is applied to the ring counter 100a or due to noise, the DF. Even if the operation of the F circuits 11 to 13 is disturbed, the normal count cycle can be automatically restored.
以上のような本発明によれば、構成段数が少なくてしか
も自動的に正常なカウントサイクルに復するリングカウ
ンタを提供することが出来る。According to the present invention as described above, it is possible to provide a ring counter having a small number of stages and automatically returning to a normal count cycle.
第１図は本発明の原理を説明するブロック図、 第２図は本発明の実施例を説明するブロック図、 第３図は本発明の実施例におけるタイムチャートを説明
する図、 第４図は従来例を説明するブロック図、 第５図は従来例におけるタイムチャートを説明する図、 第６図は他の従来例を説明するブロック図、 をそれぞれ示す。 図において、 １〜９，11〜13はＤ−Ｆ．Ｆ回路、 10はパルス作成手段、10aはパルス作成部、 20は状態設定手段、20aは状態設定部、 21〜24はＮＯＲ回路、30はＮＡＮＤ回路、 100，100aはリングカウンタ、 をそれぞれ示す。FIG. 1 is a block diagram illustrating the principle of the present invention, FIG. 2 is a block diagram illustrating an embodiment of the present invention, FIG. 3 is a diagram illustrating a time chart in the embodiment of the present invention, and FIG. FIG. 5 is a block diagram illustrating a conventional example, FIG. 5 is a diagram illustrating a time chart in the conventional example, and FIG. 6 is a block diagram illustrating another conventional example. In the figure, 1-9 and 11-13 are DF. F circuit, 10 is a pulse creating means, 10a is a pulse creating unit, 20 is a state setting unit, 20a is a state setting unit, 21 to 24 are NOR circuits, 30 is a NAND circuit, and 100 and 100a are ring counters.
Claims (1)
Ｎ分周されたパルスを出力するリングカウンタ(100)で
あって、 １段目のフリップフロップの正出力を、２段目のフリッ
プフロップの入力に接続する構成の該フリップフロップ
をＮ段縦続接続するパルス作成手段(10)と、 前記パルス作成手段(10)を構成する各フリップフロップ
からの正出力とクロックとの否定論理和回路と、該フリ
ップフロップからの反転出力とクロックとの否定論理和
回路と、該各否定論理和回路の出力をそれぞれ入力とす
るＲＳフリップフロップとからなる状態設定手段(20)を
設け、 該ＲＳフリップフロップの反転出力を前記パルス作成手
段(10)の第１段目のフリップフロップの入力として構成
することを特徴とするリングカウンタ。1. The number of input pulses is counted to be 2
A ring counter (100) that outputs a pulse divided by N, in which the positive output of the first-stage flip-flop is connected to the input of the second-stage flip-flop in cascade connection of N stages. Pulse generating means (10), a NOR circuit of the positive output from each flip-flop and the clock constituting the pulse generating means (10), and a NOR operation of the inverted output of the flip-flop and the clock. A state setting means (20) comprising a circuit and an RS flip-flop for receiving the output of each NOR circuit, and the inverted output of the RS flip-flop is the first stage of the pulse generating means (10). A ring counter configured as an input of an eye flip-flop.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62177506A JPH0630441B2 (en) | 1987-07-16 | 1987-07-16 | Ring counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62177506A JPH0630441B2 (en) | 1987-07-16 | 1987-07-16 | Ring counter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6420726A JPS6420726A (en) | 1989-01-24 |
| JPH0630441B2 true JPH0630441B2 (en) | 1994-04-20 |
Family
ID=16032097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62177506A Expired - Lifetime JPH0630441B2 (en) | 1987-07-16 | 1987-07-16 | Ring counter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630441B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007128611A (en) * | 2005-11-04 | 2007-05-24 | Nec Electronics Corp | Semiconductor integrated circuit device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5756256A (en) * | 1980-09-18 | 1982-04-03 | Daikou Sangyo Kk | Method and apparatus for manufacturing plywood with square groove |
-
1987
- 1987-07-16 JP JP62177506A patent/JPH0630441B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6420726A (en) | 1989-01-24 |
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