JPH0630438B2 - パルス発生回路 - Google Patents
パルス発生回路Info
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- JPH0630438B2 JPH0630438B2 JP62168099A JP16809987A JPH0630438B2 JP H0630438 B2 JPH0630438 B2 JP H0630438B2 JP 62168099 A JP62168099 A JP 62168099A JP 16809987 A JP16809987 A JP 16809987A JP H0630438 B2 JPH0630438 B2 JP H0630438B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は所定のパルス数のシリアルパルス信号を出力す
るパルス発生回路の改善に関するものである。
るパルス発生回路の改善に関するものである。
［従来の技術］ 従来のパルス発生器としては、マイクロプロセツサで出
力パルス数を設定すると、一定周波数で設定パルス数の
シリアルパルス信号を出力するものがあった。
力パルス数を設定すると、一定周波数で設定パルス数の
シリアルパルス信号を出力するものがあった。
［発明が解決しようとする問題点］ しかし、このようなパルス発生器では、出力パルス信号
の周波数が一定であるため、出力信号は第７図に示すよ
うに、バースト状のパルス信号になる。このため、出力
パルスの受側が例えばパルスモータの駆動回路であった
りすると、パルスモータの回転が円滑でなくなるという
問題点が生じる。
の周波数が一定であるため、出力信号は第７図に示すよ
うに、バースト状のパルス信号になる。このため、出力
パルスの受側が例えばパルスモータの駆動回路であった
りすると、パルスモータの回転が円滑でなくなるという
問題点が生じる。
また、パルス発生が終了する時間は、発生するパルス数
により決まってしまう。このため、パルスの発生が終了
する時間を変えられない。これにより、パルスの発生周
期の変化に対応できいないという問題点があった。
により決まってしまう。このため、パルスの発生が終了
する時間を変えられない。これにより、パルスの発生周
期の変化に対応できいないという問題点があった。
本発明はこのような問題点を解決するためになされたも
のであり、周期全体にわたってパルスが均等に配列され
た滑らかなシリアルパルス信号を出力でき、しかもパル
ス発生の終了時間を容易に変えられるパルス発生回路を
実現することを目的とする。
のであり、周期全体にわたってパルスが均等に配列され
た滑らかなシリアルパルス信号を出力でき、しかもパル
ス発生の終了時間を容易に変えられるパルス発生回路を
実現することを目的とする。
［問題点を解決するための手段］ 本発明は、 １周期中に発生するパルス数がセットされ、入力パルス
信号が与えられる毎にカウントを行い、セット値だけカ
ウントしたところでカウントアップ信号を出力するカウ
ンタと、 １周期中に発生するパルス数と、パルス数に応じたパル
ス周期とが対応して格納されていて、パルス数がＲＯＭ
のアドレスになっていて、カウンタにセット値が与えら
れると、与えられたセット値で定められるアドレスが与
えられ、このアドレスに格納されたパルス周期のデータ
が読み出される外付けのＲＯＭと、 このＲＯＭから読出されたデータをラッチし出力する第
１のフリップ・フロップと、この第１のフリップ・フロ
ップの出力を導入する全加算器と、この全加算器の加算
値を所定のブロック信号によりラッチする第２のフリッ
プ・フロップを備え、この第２のフリップ・フロップの
出力を前記全加算器に帰還し、全加算器で前記第１のフ
リップ・フロップと第２のフリップ・フロップの出力を
加算し、加算値を第２のフリップ・フロップでラッチ
し、ラッチした加算値が所定の値を越えたときに第２の
フリップ・フロップが桁上がり信号を発生するＤＤＡ回
路と、 前記カウンタがカウントアップ信号を発生する前は桁上
がり信号を通過させ、通過させた桁上がり信号によりシ
リアルパルス信号の出力を行うとともに前記カウンタに
入力パルス信号を与え、前記カウンタがカウントアップ
信号を発生したときは、桁上がり信号の通過を禁止して
シリアルパルス信号の出力を終了させるパルス禁止回路
と、 を具備したことを特徴とするパルス発生回路である。
信号が与えられる毎にカウントを行い、セット値だけカ
ウントしたところでカウントアップ信号を出力するカウ
ンタと、 １周期中に発生するパルス数と、パルス数に応じたパル
ス周期とが対応して格納されていて、パルス数がＲＯＭ
のアドレスになっていて、カウンタにセット値が与えら
れると、与えられたセット値で定められるアドレスが与
えられ、このアドレスに格納されたパルス周期のデータ
が読み出される外付けのＲＯＭと、 このＲＯＭから読出されたデータをラッチし出力する第
１のフリップ・フロップと、この第１のフリップ・フロ
ップの出力を導入する全加算器と、この全加算器の加算
値を所定のブロック信号によりラッチする第２のフリッ
プ・フロップを備え、この第２のフリップ・フロップの
出力を前記全加算器に帰還し、全加算器で前記第１のフ
リップ・フロップと第２のフリップ・フロップの出力を
加算し、加算値を第２のフリップ・フロップでラッチ
し、ラッチした加算値が所定の値を越えたときに第２の
フリップ・フロップが桁上がり信号を発生するＤＤＡ回
路と、 前記カウンタがカウントアップ信号を発生する前は桁上
がり信号を通過させ、通過させた桁上がり信号によりシ
リアルパルス信号の出力を行うとともに前記カウンタに
入力パルス信号を与え、前記カウンタがカウントアップ
信号を発生したときは、桁上がり信号の通過を禁止して
シリアルパルス信号の出力を終了させるパルス禁止回路
と、 を具備したことを特徴とするパルス発生回路である。
［実施例］ 以下、図面を用いて本発明を説明する。
第１図は本発明にかかるパルス発生回路の一実施例の構
成ブロック図である。
成ブロック図である。
第１図で、１はカウンタ例えばダウンカウンタであり、
１周期中に発生するパルス数がセットされ、入力パルス
信号が与えられる毎にダウンカウントし、カウントが０
になったところでカウントアップ信号ＣＵを発生する。
このカウンタは例えば１１ビットカウンタである。セッ
ト値は出力パルス数設定用データバスＤ０〜Ｄ７により
与えらえる。このバスは８ビットデータを伝送するもの
である。
１周期中に発生するパルス数がセットされ、入力パルス
信号が与えられる毎にダウンカウントし、カウントが０
になったところでカウントアップ信号ＣＵを発生する。
このカウンタは例えば１１ビットカウンタである。セッ
ト値は出力パルス数設定用データバスＤ０〜Ｄ７により
与えらえる。このバスは８ビットデータを伝送するもの
である。
ＰＬＯＡＤＬとＰＬＯＡＤＨは下位バイトロード信号と
上位バイトロード信号であり、データバスＤ０〜Ｄ７の
伝送データが８ビットデータでカウンタ１が１１ビット
カウンタであるため、セット値の下位バイトと上位バイ
トのデータを時分割でダウンカウンタ１に読み込ませる
ために用いる信号である。セット値とＰＬＯＡＤＬ信号
及びＰＬＯＡＤＨ信号はマイクロプロセッサ（図示せ
ず）から与えられる。
上位バイトロード信号であり、データバスＤ０〜Ｄ７の
伝送データが８ビットデータでカウンタ１が１１ビット
カウンタであるため、セット値の下位バイトと上位バイ
トのデータを時分割でダウンカウンタ１に読み込ませる
ために用いる信号である。セット値とＰＬＯＡＤＬ信号
及びＰＬＯＡＤＨ信号はマイクロプロセッサ（図示せ
ず）から与えられる。
２は１ビットデータがセットされるフリップフロップを
用いたセレクタであり、ＰＬＯＡＤＨ信号の最上位ビッ
トがバスＤ７によりセットされる。セレクタ２は、セッ
トされたビットの内容によりアップパルスまたはダウン
パルスを発生する。パルスの受側がパルスモータ駆動回
路である場合は、アップパルスとダウンパルスに応じて
パルスモータの回転方向が決まる。
用いたセレクタであり、ＰＬＯＡＤＨ信号の最上位ビッ
トがバスＤ７によりセットされる。セレクタ２は、セッ
トされたビットの内容によりアップパルスまたはダウン
パルスを発生する。パルスの受側がパルスモータ駆動回
路である場合は、アップパルスとダウンパルスに応じて
パルスモータの回転方向が決まる。
３はメモリであり、ダウンカウンタのセット値で定めら
れるアドレスにセット値に対応したデータが格納されて
いる。メモリ３としては外付けのＲＯＭ等が用いられ
る。
れるアドレスにセット値に対応したデータが格納されて
いる。メモリ３としては外付けのＲＯＭ等が用いられ
る。
４はシーケンサであり、クロック入力ＣＬＯＣＫ１で与
えられるタイミングで動作し、ＰＬＯＡＤＨ信号のレベ
ルをもとに、セット値がダウンカウンタ１にセットされ
たことろで、イネーブル信号ＲＯＭＯＥによりメモリ３
をアクセス可能にし、アドレスバスＲＡ０〜ＲＡ１２を
用いてセット値で定められるアドレスをメモリ３に送
る。
えられるタイミングで動作し、ＰＬＯＡＤＨ信号のレベ
ルをもとに、セット値がダウンカウンタ１にセットされ
たことろで、イネーブル信号ＲＯＭＯＥによりメモリ３
をアクセス可能にし、アドレスバスＲＡ０〜ＲＡ１２を
用いてセット値で定められるアドレスをメモリ３に送
る。
５は第１のフリップ・フロップ、６は全加算器７は第２
のフリップ・フロップで、これらによりＤＤＡ（Ｄｉｇ
ｉｔａｌ Ｄｉｆｆｅｒｅｎｔｉａｌ Ａｄｄｅｒ）回
路を構成している。
のフリップ・フロップで、これらによりＤＤＡ（Ｄｉｇ
ｉｔａｌ Ｄｉｆｆｅｒｅｎｔｉａｌ Ａｄｄｅｒ）回
路を構成している。
第１のフリップ・フロップ５は、メモリ３から読み出さ
れたデータをラッチし出力する。このフリップ・フロッ
プは１２ビットデータをラッチするものである。
れたデータをラッチし出力する。このフリップ・フロッ
プは１２ビットデータをラッチするものである。
メモリ３から読み出されたデータの伝送にはデータバス
ＲＤ０〜ＲＤ７を用いる。このバスは８ビットデータを
伝送するものである。
ＲＤ０〜ＲＤ７を用いる。このバスは８ビットデータを
伝送するものである。
メモリ３に接続されたアドレスバスのうち、ＲＡ１〜Ｒ
Ａ１１の伝送信号でダウンカウンタ１のセット値が伝送
される。バスＲＡ０の伝送信号で、読み出すデータが、
第１のフリップ・フロップ５にラッチするデータの上位
バイトであるか下位バイトであるかが指定される。バス
ＲＡ１２の伝送信号で、読み出すデータが、アップパル
スに相当するものであるかダウンパルスに相当するもの
であるかが指定される。
Ａ１１の伝送信号でダウンカウンタ１のセット値が伝送
される。バスＲＡ０の伝送信号で、読み出すデータが、
第１のフリップ・フロップ５にラッチするデータの上位
バイトであるか下位バイトであるかが指定される。バス
ＲＡ１２の伝送信号で、読み出すデータが、アップパル
スに相当するものであるかダウンパルスに相当するもの
であるかが指定される。
ＤＬＡＴＣＨとＵＬＡＴＣＨは加算器初期値下位バイト
ロード信号と加算器初期値上位バイトロード信号であ
り、第１のフリップ・フロップ５は１２ビットデータを
ラッチするもので、データバスＲＤ０〜ＲＤ７は８ビッ
トデータを伝送するものであることから、初期値の下位
バイトと上位バイトを時分割で第１のフリップ・フロッ
プ５にラッチするために用いるものである。ＵＬＡＴＣ
Ｈ信号とＤＬＡＴＣＨ信号はシーケンサ４が発生する。
ロード信号と加算器初期値上位バイトロード信号であ
り、第１のフリップ・フロップ５は１２ビットデータを
ラッチするもので、データバスＲＤ０〜ＲＤ７は８ビッ
トデータを伝送するものであることから、初期値の下位
バイトと上位バイトを時分割で第１のフリップ・フロッ
プ５にラッチするために用いるものである。ＵＬＡＴＣ
Ｈ信号とＤＬＡＴＣＨ信号はシーケンサ４が発生する。
全加算器６は、第１のフリップ・フロップ５の出力を受
けとるとともに、加算値を第２のフリップ・フロップ７
に与える。
けとるとともに、加算値を第２のフリップ・フロップ７
に与える。
第２のフリップ・フロップ７には、全加算器６の加算値
と後述するパルス禁止回路を通過したクロック信号ＣＬ
ＯＣＫ１が入力されている。第２のフリップ・フロップ
７は、ＣＬＯＣＫ１のタイミングで全加算器６の加算値
をラッチしこの加算値を全加算器６の入力部に帰還す
る。第２のフリップ・フロップは１２ビットデータをラ
ッチするものである。
と後述するパルス禁止回路を通過したクロック信号ＣＬ
ＯＣＫ１が入力されている。第２のフリップ・フロップ
７は、ＣＬＯＣＫ１のタイミングで全加算器６の加算値
をラッチしこの加算値を全加算器６の入力部に帰還す
る。第２のフリップ・フロップは１２ビットデータをラ
ッチするものである。
全加算器６は第１のフリップ・フロップ５と第２のフリ
ップ・フロップ７の出力を加算し、加算値を第２のフリ
ップ・フロップ７に与える。第２のフリップ・フロップ
７は、ラッチしたデータの最上位ビットが変わる毎に桁
上がり信号（パルス信号）Ｆを発生する。この桁上がり
信号ＦがＤＤＡ回路の出力信号になる。
ップ・フロップ７の出力を加算し、加算値を第２のフリ
ップ・フロップ７に与える。第２のフリップ・フロップ
７は、ラッチしたデータの最上位ビットが変わる毎に桁
上がり信号（パルス信号）Ｆを発生する。この桁上がり
信号ＦがＤＤＡ回路の出力信号になる。
ＣＬＯＣＫ１のパルス周波数は、第１のフリップ・フロ
ップ５にデータがラッチされる周波数よりも大きく設定
されている。
ップ５にデータがラッチされる周波数よりも大きく設定
されている。
８はパルス禁止回路であり、ダウンカウンタ１がカウン
タアップ信号を発生する前は桁上がり信号Ｆを通過させ
てダウンカウンタ１とセレクタ２に与え、カウントアッ
プ信号が発生すると桁上がり信号Ｆの通過を禁止してシ
リアルパルス信号の出力を終了させる。
タアップ信号を発生する前は桁上がり信号Ｆを通過させ
てダウンカウンタ１とセレクタ２に与え、カウントアッ
プ信号が発生すると桁上がり信号Ｆの通過を禁止してシ
リアルパルス信号の出力を終了させる。
９はエラー検出回路であり、ＰＬＯＡＤＬ信号とパルス
禁止回路８から状態応対の有無に応じた信号Ｓが与えら
れ、これらの信号をもとにシリアルパルスの発生中にダ
ウンカウンタ１に新たなパルス数がセットされるとエラ
ー信号ＥＲＲＯＲを発生する。
禁止回路８から状態応対の有無に応じた信号Ｓが与えら
れ、これらの信号をもとにシリアルパルスの発生中にダ
ウンカウンタ１に新たなパルス数がセットされるとエラ
ー信号ＥＲＲＯＲを発生する。
次に、このようなパルス発生回路の動作を説明する。
第２図は第１図の回路の各信号のタイムチャートであ
る。
る。
図で、ＰＬＯＡＤＨ，ＰＬＯＡＤＬ，ＲＯＭＯＥ，ＵＬ
ＡＴＣＨ，ＤＬＡＴＣＨの信号はロー・アクティブ信号
である。
ＡＴＣＨ，ＤＬＡＴＣＨの信号はロー・アクティブ信号
である。
すなわち、ＰＬＯＡＤＨ，ＰＬＯＡＤＬ，ＵＬＡＴＣ
Ｈ，ＤＬＡＴＣＨの信号は、ローレベルからハイレベル
へ立上がるタイミングで読み込みが行なわれ、ＲＯＭＯ
Ｅ信号はローレベルになったときにメモリ３をイネーブ
ル状態にする。
Ｈ，ＤＬＡＴＣＨの信号は、ローレベルからハイレベル
へ立上がるタイミングで読み込みが行なわれ、ＲＯＭＯ
Ｅ信号はローレベルになったときにメモリ３をイネーブ
ル状態にする。
１周期中に発生するパルス数は、マイクロプロセッサか
らのＰＬＯＡＤＨ信号とＰＬＯＡＤＬ信号でダウンカウ
ンタ１にセットされ、セット値の最上位ビットであるパ
ルス方向判別ビット（アップパルスとダウンパルスの判
別ビット）の内容は、データバスＤ７によりセレクタ２
にセットされる。これにより、セレクタ２はアップパル
スまたはダウンパルスに応じた信号をアドレスバスＲＤ
１２によりメモリ３に送る。
らのＰＬＯＡＤＨ信号とＰＬＯＡＤＬ信号でダウンカウ
ンタ１にセットされ、セット値の最上位ビットであるパ
ルス方向判別ビット（アップパルスとダウンパルスの判
別ビット）の内容は、データバスＤ７によりセレクタ２
にセットされる。これにより、セレクタ２はアップパル
スまたはダウンパルスに応じた信号をアドレスバスＲＤ
１２によりメモリ３に送る。
ＰＬＯＡＤＨ信号による設定が終わると、シーケンス４
が動き出し、ダウンカウンタ１のセット値をアドレスと
して全加算器６の初期値をメモリ３から読み出し、第１
のフリップ・フロップ５にセットする。セットが終わる
と、パルス禁止回路８はＣＬＯＣＫ１を通過させて第２
のフリップ・フロップ７に与える。これによって、全加
算器６が動き出す。
が動き出し、ダウンカウンタ１のセット値をアドレスと
して全加算器６の初期値をメモリ３から読み出し、第１
のフリップ・フロップ５にセットする。セットが終わる
と、パルス禁止回路８はＣＬＯＣＫ１を通過させて第２
のフリップ・フロップ７に与える。これによって、全加
算器６が動き出す。
第２のフリップ・フロップ７は、全加算器６の出力すな
わち第１のフリップ・フロップ５と第２のフリップ・フ
ロップ７の加算値をＣＬＯＣＫ１の周期でラッチする。
ラッチした出力の最上位ビットが変わる毎に第２のフリ
ップ・フロップ７は桁上がり信号Ｆを発生する。この桁
上がり信号Ｆがアップパルスまたはダウンパルス信号に
なるとともに、ダウンカウンタ１でカウントされる信号
になる。
わち第１のフリップ・フロップ５と第２のフリップ・フ
ロップ７の加算値をＣＬＯＣＫ１の周期でラッチする。
ラッチした出力の最上位ビットが変わる毎に第２のフリ
ップ・フロップ７は桁上がり信号Ｆを発生する。この桁
上がり信号Ｆがアップパルスまたはダウンパルス信号に
なるとともに、ダウンカウンタ１でカウントされる信号
になる。
ダウンカウンタ１がカウントアップ信号を発生すると、
パルス禁止回路８がＣＬＯＣＫ１の通過を禁止して第２
のフリップ・フロップ７に与えなくなる。これによっ
て、第２のフリップ・フロップ７は桁上がり信号を発生
しなくなり、シリアルパルス信号の発生が終了する。
パルス禁止回路８がＣＬＯＣＫ１の通過を禁止して第２
のフリップ・フロップ７に与えなくなる。これによっ
て、第２のフリップ・フロップ７は桁上がり信号を発生
しなくなり、シリアルパルス信号の発生が終了する。
エラー検出回路９により、シリアルパルスの発生中にダ
ウンカウンタ１に新たなパルス数が設定されると、エラ
ー信号ＥＲＲＯＲが発生する。
ウンカウンタ１に新たなパルス数が設定されると、エラ
ー信号ＥＲＲＯＲが発生する。
なお、実施例ではダウンカウンタ１に出力パルス数がセ
ットされると、次回のセット時まで第１のフリップ・フ
ロップ５のセット値が一定であるが、これに限らず第１
のフリップ・フロップ５の設定値はダウンカウンタ１の
カウントに応じて変えてもよい。
ットされると、次回のセット時まで第１のフリップ・フ
ロップ５のセット値が一定であるが、これに限らず第１
のフリップ・フロップ５の設定値はダウンカウンタ１の
カウントに応じて変えてもよい。
すなわち、実施例では、ダウンカウンタ１に出力パルス
数がセットされると、次回のセット時まで第１のフリッ
プ・フロップ５のセット値が一定であるため、全加算器
６の加算値の増加率は一定である。このため、桁上がり
信号の発生頻度も一定になり、第３図に示すように、セ
ット時とセット時の間ではシリアルパルス出力のパルス
レートが一定になる。第３図で、ｔ０，ｔ１，ｔ２，ｔ
３が出力パルス数をセットするタイミングである。
数がセットされると、次回のセット時まで第１のフリッ
プ・フロップ５のセット値が一定であるため、全加算器
６の加算値の増加率は一定である。このため、桁上がり
信号の発生頻度も一定になり、第３図に示すように、セ
ット時とセット時の間ではシリアルパルス出力のパルス
レートが一定になる。第３図で、ｔ０，ｔ１，ｔ２，ｔ
３が出力パルス数をセットするタイミングである。
そこで、第１のフリップ・フロップ５へのデータのセッ
トを、ダウンカウンタ１へのパルス数のセット時に限ら
ず、ダウンカウンタ１のカウントをパラメータとして適
宜行うようにしてもよい。これによって、第４図に示す
ように、シリアルパルス出力のパルスレートは曲線的に
変化する。これによって、よりきめ細かくパルスを均等
配分できる。
トを、ダウンカウンタ１へのパルス数のセット時に限ら
ず、ダウンカウンタ１のカウントをパラメータとして適
宜行うようにしてもよい。これによって、第４図に示す
ように、シリアルパルス出力のパルスレートは曲線的に
変化する。これによって、よりきめ細かくパルスを均等
配分できる。
また、第５図に示すように全加算器６と第２のフリップ
・フロップ７からなる回路を複数段直列接続してもよ
い。ｎ段直列に接続すると、加算器の加算値はｎ次の関
数で変化する。
・フロップ７からなる回路を複数段直列接続してもよ
い。ｎ段直列に接続すると、加算器の加算値はｎ次の関
数で変化する。
また、カウンタ１にはダウンカウンタのかわりにアップ
カウンタを用いてもよい。
カウンタを用いてもよい。
また、ダウンカウンタ１、第１のフリップ・フロップ
５、全加算器６、第２のフリップ・フロップ７及び各バ
スが扱う信号のビット数は実施例で示す数以外であって
もよい。
５、全加算器６、第２のフリップ・フロップ７及び各バ
スが扱う信号のビット数は実施例で示す数以外であって
もよい。
本発明にかかるパルス発生回路の使用例を第６図に示
す。
す。
第６図で、Ｄは駆動対象を減速器を介さないで直接駆動
するダイレクト・ドライブモータ、Ｃはダイレクト・ド
ライブモータＣの駆動と制御を行う駆動・制御回路、Ｐ
はモータの回転速度や回転位置の指令値信号を駆動・制
御回路Ｃに与えるポジョナである。
するダイレクト・ドライブモータ、Ｃはダイレクト・ド
ライブモータＣの駆動と制御を行う駆動・制御回路、Ｐ
はモータの回転速度や回転位置の指令値信号を駆動・制
御回路Ｃに与えるポジョナである。
駆動・制御回路Ｃに設けられた本発明にかかるパルス発
生回路Ｃ１は、マイクロプロセッサＣ２から与えられた
ダイレクト・ドライブモータＤの回転位置や回転速度の
存在値のパルス信号を滑かにしてポジショナＰのカウン
タＰ１に与える。
生回路Ｃ１は、マイクロプロセッサＣ２から与えられた
ダイレクト・ドライブモータＤの回転位置や回転速度の
存在値のパルス信号を滑かにしてポジショナＰのカウン
タＰ１に与える。
ポジショナＰに設けられた本発明にかかるパルス発生回
路Ｐ２は、マイクロプロセッサＰ３が演算した指令パル
ス信号を滑かにしてコントローラＣのカウンタＣ３に与
える。
路Ｐ２は、マイクロプロセッサＰ３が演算した指令パル
ス信号を滑かにしてコントローラＣのカウンタＣ３に与
える。
このような構成にすると、現在値パルス信号と指令パル
ス信号の両方とも連続性を保つことができるため、マイ
クロプロセッサＣ２とＰ３の間で同期処理をする必要が
なくなる。
ス信号の両方とも連続性を保つことができるため、マイ
クロプロセッサＣ２とＰ３の間で同期処理をする必要が
なくなる。
［効果］ 本発明によれば、１周期中に発生するパルス数をパラメ
ータとしてメモリからＤＤＡ回路の最適な初期設定値が
読み出され、この最初設定値をもとにＤＤＡ回路シリア
ルパルスを出力するため、周期全体にわたって均等にパ
ルスが配列された滑かなシリアルパルスを出力できる。
ータとしてメモリからＤＤＡ回路の最適な初期設定値が
読み出され、この最初設定値をもとにＤＤＡ回路シリア
ルパルスを出力するため、周期全体にわたって均等にパ
ルスが配列された滑かなシリアルパルスを出力できる。
また、出力パルス数と出力パルスの設定周期が１対１で
対応している場合は、異なった対応関係を記憶した複数
種類のメモリを使いわけることによってパルス発生終了
時間をソフトウェアで設定できる。
対応している場合は、異なった対応関係を記憶した複数
種類のメモリを使いわけることによってパルス発生終了
時間をソフトウェアで設定できる。
また、ＲＯＭには、１周期中に発生するパルス数と、パ
ルス数に応じたパルス周期とが対応して格納されてい
る。そして、パルス数がＲＯＭのアドレスとなってい
る。
ルス数に応じたパルス周期とが対応して格納されてい
る。そして、パルス数がＲＯＭのアドレスとなってい
る。
カウンタにセット値が与えられると、与えられたセット
値で定められるアドレスがＲＯＭに与えられ、このアド
レスに格納されたパルス周期のデータが読み出される。
従って、カウンタに出力パルス数がセットされると出力
パルスの周期も定められる。
値で定められるアドレスがＲＯＭに与えられ、このアド
レスに格納されたパルス周期のデータが読み出される。
従って、カウンタに出力パルス数がセットされると出力
パルスの周期も定められる。
このようにＲＯＭに格納されたデータにより出力パルス
のパルス数と周期が関連して定められる。ＲＯＭはパル
ス発生回路に対して外付けされたものであるため、更換
可能である。
のパルス数と周期が関連して定められる。ＲＯＭはパル
ス発生回路に対して外付けされたものであるため、更換
可能である。
このことから、出力パルス数と出力パルス周期の対応関
係が異なる複数種類のメモリを使い分けることによって
パルス発生終了時間をソフトウェアにより変えることが
できる。これにより、パルス発生周期を変えたときに、
これに応じてパルス発生終了時間も容易に変えられる。
係が異なる複数種類のメモリを使い分けることによって
パルス発生終了時間をソフトウェアにより変えることが
できる。これにより、パルス発生周期を変えたときに、
これに応じてパルス発生終了時間も容易に変えられる。
第１図は本発明にかかるパルス発生回路の一実施例の構
成図、第２図は第１図の回路の動作説明用のタイムチャ
ート、第３図及び第４図は本発明にかかるパルス発生回
路の出力パルスレートの経時的変化を示した図、第５図
は本発明にかかる回路のたの構成例を示した図、第６図
は本発明にかかるパルス発生回路の使用例を示した図、
第７図は従来のパルス発生回路の出力信号のタイムチャ
ートである。 １……カウンタ、３……メモリ、５……第１のフリップ
・フロップ、６……全加算器、７……第２のフリップ・
フロップ。
成図、第２図は第１図の回路の動作説明用のタイムチャ
ート、第３図及び第４図は本発明にかかるパルス発生回
路の出力パルスレートの経時的変化を示した図、第５図
は本発明にかかる回路のたの構成例を示した図、第６図
は本発明にかかるパルス発生回路の使用例を示した図、
第７図は従来のパルス発生回路の出力信号のタイムチャ
ートである。 １……カウンタ、３……メモリ、５……第１のフリップ
・フロップ、６……全加算器、７……第２のフリップ・
フロップ。
Claims (1)
- 【請求項１】１周期中に発生するパルス数がセットさ
れ、入力パルス信号が与えられる毎にカウントを行い、
セット値だけカウントしたところでカウントアップ信号
を出力するカウンタと、 １周期中に発生するパルス数と、パルス数に応じたパル
ス周期とが対応して格納されていて、パルス数がＲＯＭ
のアドレスになっていて、カウンタにセット値が与えら
れると、与えられたセット値で定められるアドレスが与
えられ、このアドレスに格納されたパルス周期のデータ
が読み出される外付けのＲＯＭと、 このＲＯＭから読出されたデータをラッチし出力する第
１のフリップ・フロップと、この第１のフリップ・フロ
ップの出力を導入する全加算器と、この全加算器の加算
値を所定のクロック信号によりラッチする第２のフリッ
プ・フロップを備え、この第２のフリップ・フロップの
出力を前記全加算器に帰還し、全加算器で前記第１のフ
リップ・フロップと第２のフリップ・フロップの出力を
加算し、加算値を第２のフリップ・フロップでラッチ
し、ラッチした加算値が所定の値を越えたときに第２の
フリップ・フロップが桁上がり信号を発生するＤＤＡ回
路と、 前記カウンタがカウントアップ信号を発生する前は桁上
がり信号を通過させ、通過させた桁上がり信号によりシ
リアルパルス信号の出力を行うとともに前記カウンタに
入力パルス信号を与え、前記カウンタがカウントアップ
信号を発生したときに、桁上がり信号の通過を禁止して
シリアルパルス信号の出力を終了させるパルス禁止回路
と、 を具備したことを特徴とするパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62168099A JPH0630438B2 (ja) | 1987-07-06 | 1987-07-06 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62168099A JPH0630438B2 (ja) | 1987-07-06 | 1987-07-06 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6412617A JPS6412617A (en) | 1989-01-17 |
| JPH0630438B2 true JPH0630438B2 (ja) | 1994-04-20 |
Family
ID=15861819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62168099A Expired - Lifetime JPH0630438B2 (ja) | 1987-07-06 | 1987-07-06 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630438B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5492967A (en) * | 1993-11-03 | 1996-02-20 | Shell Oil Company | Impact modification of polypropylene with styrene/isoprene tetrablock copolymers |
| US6003053A (en) * | 1996-11-29 | 1999-12-14 | Matsushita Electric Works, Ltd. | Pulse signal generation circuit and pulse signal generation method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53143155A (en) * | 1977-05-20 | 1978-12-13 | Ando Electric | Frequency divider |
| JPS5668292A (en) * | 1979-11-07 | 1981-06-08 | Akai Electric Co Ltd | Digital pitch conrolling system for rotary machine |
-
1987
- 1987-07-06 JP JP62168099A patent/JPH0630438B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53143155A (en) * | 1977-05-20 | 1978-12-13 | Ando Electric | Frequency divider |
| JPS5668292A (en) * | 1979-11-07 | 1981-06-08 | Akai Electric Co Ltd | Digital pitch conrolling system for rotary machine |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6412617A (en) | 1989-01-17 |
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