JPH06303147A - Method and device for calculating quantization level - Google Patents

Abstract

PURPOSE:To improve the arithmetic operation speed with simple circuit configuration on a small circuit scale by forming the quantization circuit with a barrel shifter, an address circuit or only the barrel shifter. CONSTITUTION:The quantization circuit 80 is constituted of a barrel shifter 64 and an adder circuit 81 by giving a same quantization coefficient to plural quantization levels for a bit, that is, a fixed level. Thus, periodicity is provided to the quantization coefficient with respect to plural quantization levels corresponding to a bit of the quantization level to provide a same quantization coefficient. Thus, even when the quantization level requires 7-bits, a table to provided an output of a multiplier circuit and the quantization coefficient in the quantization circuit of a binary search circuit corresponding to at least from the 7-th bit to the 4-th bit is not required. Thus, the circuit scale is made small and the circuit packaging area is reduced, the arithmetic operation speed is improved and the design efficiency is drastically improved.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、例えばディジタルＶＴ
Ｒや高能率符号化装置等の量子化装置に適用して好適な
量子化レベル算出方法及び装置に関する。BACKGROUND OF THE INVENTION The present invention relates to, for example, a digital VT.
The present invention relates to a quantization level calculation method and device suitable for application to a quantization device such as R or a high efficiency coding device.

【０００２】[0002]

【従来の技術】図５はディジタルＶＴＲの記録系の構成
を示し、この図５に示すディジタルＶＴＲの再生系にお
いては、入力端子１に供給される記録すべきディジタル
映像信号はフィールドシャッフリング回路２でシャッフ
リングされ、このフィールドシャッフリングされたディ
ジタル映像信号はＤＣＴ（離散コサイン変換）回路３で
直流成分から高次交流成分の係数データに変換され、こ
の係数データは量子化回路４で量子化、つまり、所定の
量子化係数で割算され、その結果得れらた量子化データ
はエンコーダ５で符号化され、この符号化データは外符
号回路６で外符号が付加され、更に内符号回路７で内符
号が付加され積符号の形式にされ、このデータに同期／
ＩＤ付加回路８で同期信号及びＩＤ（識別）データが付
加された後、増幅回路９を介して記録ヘッド１０に供給
され、この記録ヘッド１０によって磁気テープに傾斜ト
ラックを形成する如く記録される。2. Description of the Related Art FIG. 5 shows the structure of a recording system of a digital VTR. In the reproducing system of the digital VTR shown in FIG. 5, a digital video signal to be supplied to an input terminal 1 is recorded by a field shuffling circuit 2. The shuffled and field-shuffled digital video signal is converted from DC component into high order AC component coefficient data by a DCT (discrete cosine transform) circuit 3, and this coefficient data is quantized by a quantization circuit 4, that is, a predetermined value. The quantized data obtained as a result is encoded by the encoder 5, the outer code circuit 6 adds an outer code, and the inner code circuit 7 further adds an inner code. Is added to form the product code and synchronized with this data /
After the synchronizing signal and the ID (identification) data are added by the ID adding circuit 8, they are supplied to the recording head 10 through the amplifier circuit 9 and recorded by the recording head 10 so as to form inclined tracks on the magnetic tape.

【０００３】図６は図５に示したディジタルＶＴＲの記
録系で記録されたデータを再生するための再生系の構成
を示し、この図６に示すディジタルＶＴＲの再生系にお
いては、磁気テープ１１に記録されている記録信号が再
生ヘッド１２で再生され、再生された信号が増幅回路１
３を介してイコライザ１４に供給され、このイコライザ
１４において波形等化された後に８／１０変換回路１５
で変換され、この後同期再生回路１６で同期信号が再生
される。FIG. 6 shows the structure of a reproducing system for reproducing the data recorded in the recording system of the digital VTR shown in FIG. 5. In the reproducing system of the digital VTR shown in FIG. The recorded signal recorded is reproduced by the reproducing head 12, and the reproduced signal is amplified by the amplifier circuit 1.
3 is supplied to the equalizer 14 and is subjected to waveform equalization in the equalizer 14 and then the 8/10 conversion circuit 15
Is converted by the synchronous reproduction circuit 16 and then the synchronous reproduction circuit 16 reproduces the synchronous signal.

【０００４】この同期再生回路１６から出力された信号
が内符号エラー訂正回路１７においてエラー訂正され、
この内符号エラー訂正回路１７からデータとエラーフラ
グが出力される。このデータ及びエラーフラグは外符号
エラー訂正回路１８に供給されて更に外符号によるエラ
ー訂正処理が施された後にデコーダ１９に供給され、こ
のデコーダ１９において復号化される。そしてこの後逆
量子化回路２０で逆量子化された後にＩＤＣＴ（逆離散
コサイン変換）回路２１に供給され、このＩＤＣＴ回路
２１によって逆離散コサイン変換される。The signal output from the synchronous reproduction circuit 16 is error-corrected in the inner code error correction circuit 17,
The inner code error correction circuit 17 outputs data and an error flag. The data and the error flag are supplied to the outer code error correction circuit 18, further subjected to error correction processing by the outer code, and then supplied to the decoder 19 where they are decoded. After that, after being inversely quantized by the inverse quantization circuit 20, it is supplied to an IDCT (inverse discrete cosine transform) circuit 21 and is inversely discrete cosine transformed by this IDCT circuit 21.

【０００５】このＩＤＣＴ２１の出力はフィールドデ・
シャッフリング回路２２に供給され、元のデータの配列
になされ、更に、エラー修整回路２３において、エラー
フラグに基いて修整のできないデータについては前のラ
インのデータで補間され出力端子２４を介して図示しな
いディジタルＶＴＲの他の回路に供給される。The output of this IDCT 21 is a field
The data supplied to the shuffling circuit 22 is arranged into the original data array, and further, in the error correction circuit 23, data that cannot be corrected based on the error flag is interpolated with the data of the previous line and not shown via the output terminal 24. It is supplied to other circuits of the digital VTR.

【０００６】ここで、図５に示した記録系の量子化回路
４の内部構成について説明する。ディジタルＶＴＲはデ
ータ量がアナログＶＴＲのデータ量よりはるかに多い。
そこで、従来ではデータを圧縮して記録することが考え
られ、図５の例においては、ＤＣＴ回路４で離散コサイ
ン変換を行うことによってディジタル映像データを直流
成分から高次交流成分までの係数データにし、更にこれ
を量子化回路４において後述する量子化レベルに基いて
量子化し、エンコーダ５で符号化することによってデー
タを圧縮している。Now, the internal structure of the quantizing circuit 4 of the recording system shown in FIG. 5 will be described. The data amount of the digital VTR is much larger than that of the analog VTR.
Therefore, it is conceivable to compress and record the data in the related art, and in the example of FIG. 5, the DCT circuit 4 performs the discrete cosine transform to convert the digital video data into the coefficient data from the DC component to the high-order AC component. Further, the quantization circuit 4 quantizes the data based on a quantization level described later, and the encoder 5 encodes the data to compress the data.

【０００７】図５に示した量子化回路４はバッファリン
グ回路で構成される。このバッファリング回路の構成を
図７に示す。The quantizing circuit 4 shown in FIG. 5 is composed of a buffering circuit. The structure of this buffering circuit is shown in FIG.

【０００８】即ち、この図７に示すように、バッファリ
ング回路はサンプリング周波数（２７ＭＨｚ）でサンプ
リングされたコンポーネントビデオ信号（Ｙ：輝度信
号、Ｃ：クロマ信号）を等長化単位で量子化するために
符号量予測から量子化レベルを補正する７つのバイナリ
サーチ回路３８、３９、４０、４１、４２、４３及び４
４と、例えばダビング時の歪に基いて量子化レベルを決
定するバックサーチ回路４６と、量子化を行う量子化回
路４７と、交流の係数と、直流の係数の並べ変えを行う
ＡＣ／ＤＣシャッフリング回路５２とで構成される。That is, as shown in FIG. 7, the buffering circuit quantizes the component video signal (Y: luminance signal, C: chroma signal) sampled at the sampling frequency (27 MHz) in equal length units. 7 binary search circuits 38, 39, 40, 41, 42, 43 and 4 for correcting the quantization level from the code amount prediction
4, a back search circuit 46 that determines a quantization level based on distortion during dubbing, a quantization circuit 47 that performs quantization, and an AC / DC shuffling that rearranges AC coefficients and DC coefficients. And a circuit 52.

【０００９】バイナリサーチ回路３８〜４４には夫々入
力端子Ｄ１〜Ｄ７を介して図示しないＶＴＲのシステム
コントローラからの直流制限値データが供給されると共
に、夫々入力端子Ｔ１〜Ｔ７を介して図示しないＶＴＲ
のシステムコントローラからのテスト用の信号が供給さ
れる。The binary search circuits 38 to 44 are supplied with the DC limit value data from the system controller of the VTR (not shown) via the input terminals D1 to D7, respectively, and the VTR (not shown) via the input terminals T1 to T7, respectively.
A test signal is supplied from the system controller.

【００１０】入力端子３６及び３７を介してバイナリサ
ーチ回路３８に図９に示すようなＤＣＴ回路３による１
６ビット（４×４）の入力データ（ビデオデータ）及び
同期信号が夫々供給される。図９に示すように、入力デ
ータはＩＤデータＩＤ１、ＩＤデータＩＤ２、ヘッドデ
ータＨｄ１、ヘッドデータＨｄ２、ビデオデータ（輝度
信号Ｙ１、・・・・色差信号Ｂ−Ｙ５、輝度信号Ｙ１
１、・・・・輝度信号Ｙ２０、色差信号Ｒ−Ｙ６、色差
信号Ｂ−Ｙ６、・・・・色差信号Ｂ−Ｙ）で構成され
る。The binary search circuit 38 is connected to the DCT circuit 3 as shown in FIG. 9 via the input terminals 36 and 37.
6-bit (4 × 4) input data (video data) and a sync signal are supplied respectively. As shown in FIG. 9, the input data includes ID data ID1, ID data ID2, head data Hd1, head data Hd2, video data (luminance signal Y1, ..., Color difference signal B-Y5, luminance signal Y1).
1, ..., Luminance signal Y20, color difference signal R-Y6, color difference signal B-Y6 ,.

【００１１】ＩＤデータＩＤ１及びＩＤ２は同期信号か
ら数えて２クロック、ヘッドデータＨｄ１及びＨｄ２は
次の２クロックに対応し、その後６４０クロックがＤＣ
Ｔ変換されたビデオデータに対応する。そしてＩＤデー
タＩＤ１及びＩＤ２、ヘッドデータＨｄ１及びＨ２の後
にＤＣＴブロック単位後とに４０ブロックが続く。ID data ID1 and ID2 correspond to two clocks counted from the synchronizing signal, head data Hd1 and Hd2 correspond to the next two clocks, and 640 clocks thereafter are DC.
This corresponds to T-converted video data. Then, 40 blocks follow after the DCT block unit after the ID data ID1 and ID2 and the head data Hd1 and H2.

【００１２】この図９に示す入力データはバイナリサー
チ回路３８〜４４を通じてバックサーチ回路４６に供給
される。バックサーチ回路４６には入力端子Ｔ８及び４
５を介して図示しないＶＴＲのシステムコントローラか
らのテスト信号及びバックサーチオン／オフ信号が供給
される。つまりこのバックサーチ回路４６は最終段のバ
イナリサーチ回路４４からのビデオデータとバックサー
チオン／オフ信号とに基いてダビング時の歪を検出し、
この歪に基いて量子化レベルを補正する。The input data shown in FIG. 9 is supplied to the back search circuit 46 through the binary search circuits 38-44. The back search circuit 46 has input terminals T8 and T4.
A test signal and a back search ON / OFF signal from a system controller of a VTR (not shown) are supplied via 5. That is, the back search circuit 46 detects distortion during dubbing based on the video data from the final stage binary search circuit 44 and the back search ON / OFF signal,
The quantization level is corrected based on this distortion.

【００１３】量子化回路４７には入力端子Ｄ９及びＴ９
を夫々介して直流制限値データ及びテスト信号が供給さ
れる。この量子化回路４７はバックサーチ回路４６から
の量子化レベルに基いて、ビデオデータを量子化すると
共に、出力端子４８、４９及び５０を介して最大量子化
レベルデータ、中間量子化レベルデータ、最小量子化レ
ベルデータを図示しないＶＴＲのシステムコントローラ
に供給する。The quantizer circuit 47 has input terminals D9 and T9.
DC limit value data and a test signal are supplied through the respective terminals. The quantizing circuit 47 quantizes the video data based on the quantizing level from the back search circuit 46, and outputs the maximum quantizing level data, the intermediate quantizing level data, the minimum quantizing level data through the output terminals 48, 49 and 50. The quantization level data is supplied to the system controller of the VTR (not shown).

【００１４】この量子化回路４７の出力は図１０に示す
ようになる。この図１０に示すように、量子化回路４７
の出力は図９に示した入力データとデータ配列は変わら
ないが、量子化後なので、ＤＣＴ変換されたビデオデー
タ１３ビットにＥＯＢ（エンド・オブ・フラグ）が付加
される。The output of the quantizing circuit 47 is as shown in FIG. As shown in FIG. 10, the quantization circuit 47
The output has the same data array as the input data shown in FIG. 9, but since it is after quantization, EOB (End of Flag) is added to 13 bits of the DCT-converted video data.

【００１５】そして、この図１０に示す量子化データは
ＡＣ／ＤＣシャッフリング回路５２に供給される。この
ＡＣ／ＤＣシャッフリング回路５２には入力端子５１を
介して映像信号（例えばＮＴＳＣ方式とＰＡＬ方式）の
区別を行うための５２５／６２５セレクト信号が供給さ
れる。そしてこのＡＣ／ＤＣシャッフリング回路５２は
量子化回路４７からの量子化データを交流と直流とで並
べ変える。The quantized data shown in FIG. 10 is supplied to the AC / DC shuffling circuit 52. The AC / DC shuffling circuit 52 is supplied with a 525/625 select signal for distinguishing a video signal (for example, NTSC system and PAL system) via an input terminal 51. The AC / DC shuffling circuit 52 rearranges the quantized data from the quantizing circuit 47 into alternating current and direct current.

【００１６】図１１にこのＡＣ／ＤＣシャッフリング回
路５２の出力データを示す。この図１１に示すように、
出力データは直流と交流がはっきりと分かれた配列とな
り、等長化単位が２シンクとなる。FIG. 11 shows output data of the AC / DC shuffling circuit 52. As shown in FIG.
The output data is an array in which direct current and alternating current are clearly separated, and the equalization unit is 2 sinks.

【００１７】次に、上述したバイナリサーチ回路３８〜
４４の内部構成について図８を参照して説明する。Next, the above-mentioned binary search circuit 38-
The internal configuration of 44 will be described with reference to FIG.

【００１８】図において、５５及び５９は図７で説明し
たバイナリサーチ回路３８〜４４の各入力端子を示し、
入力端子５５にはビデオデータ、入力端子５９には同期
信号が夫々供給される。In the figure, reference numerals 55 and 59 denote input terminals of the binary search circuits 38 to 44 described with reference to FIG.
Video data is supplied to the input terminal 55, and a synchronization signal is supplied to the input terminal 59.

【００１９】入力端子５５を介して供給されるビデオデ
ータはＦＩＦＯ（ファースト・イン・ファースト・アウ
ト）メモリ５６に供給されて記憶されると共に、乗算回
路６３及びバレルシフタ６４からなる量子化回路６２に
供給される。The video data supplied via the input terminal 55 is supplied to a FIFO (first in first out) memory 56 and stored therein, and also supplied to a quantizing circuit 62 comprising a multiplication circuit 63 and a barrel shifter 64. To be done.

【００２０】また、入力端子５９を介して供給される同
期信号はタイミング発生及びテーブル回路６０に供給さ
れる。タイミング発生及びテーブル回路６０は同期信号
が供給されると、量子化回路６２の乗算回路６３にテー
ブルから読み出した量子化係数を供給し、バレルシフタ
６４に交流シフトデータを供給し、加算回路６９に直流
の符号長データを供給し、ゲート回路７２にタイミング
信号を供給する。Further, the synchronizing signal supplied through the input terminal 59 is supplied to the timing generating and table circuit 60. When the synchronization signal is supplied, the timing generation and table circuit 60 supplies the quantization coefficient read from the table to the multiplication circuit 63 of the quantization circuit 62, supplies the AC shift data to the barrel shifter 64, and supplies the DC to the addition circuit 69. The code length data is supplied, and the timing signal is supplied to the gate circuit 72.

【００２１】量子化回路６２の乗算回路６３は入力端子
５５を介して供給されるビデオデータとタイミング発生
及びテーブル回路６０からの量子化係数を乗算し、その
乗算出力をバレルシフタ６４に供給する。バレルシフタ
６４は乗算回路６３からの乗算結果をタイミング発生及
びテーブル回路６０からの交流シフトデータに基いてシ
フトし、シフトしたデータを可変長符号化回路６５に供
給する。The multiplication circuit 63 of the quantization circuit 62 multiplies the video data supplied through the input terminal 55 by the quantization coefficient from the timing generation / table circuit 60, and supplies the multiplication output to the barrel shifter 64. The barrel shifter 64 shifts the multiplication result from the multiplication circuit 63 based on the timing generation and the AC shift data from the table circuit 60, and supplies the shifted data to the variable length coding circuit 65.

【００２２】可変長符号化回路６５はカテゴリ変換を行
うカテゴリ変換回路６６と、符号長を変換する符号長変
換回路６８と、カテゴリ変換回路６６からの出力に基い
て可変長符号を出力するテーブル６７で構成される。The variable length coding circuit 65 includes a category conversion circuit 66 for performing a category conversion, a code length conversion circuit 68 for converting a code length, and a table 67 for outputting a variable length code based on the output from the category conversion circuit 66. Composed of.

【００２３】ここでカテゴリ変換について図１４を参照
して説明する。図１４において、左側にカテゴリ、右側
に実量子化係数を示す。即ち、この図１４に示すよう
に、カテゴリ変換回路６６は量子化回路はテーブル６７
の内容を示し、カテゴリ変換回路６６は内部に持つテー
ブルによって量子化回路６２からの量子化データをカテ
ゴリデータに変換する。実量子化係数とは量子化回路６
２から供給される量子化データを示し、この図１４に示
すように、実量子化係数の値に基いてカテゴリデータ出
力する。The category conversion will be described with reference to FIG. In FIG. 14, categories are shown on the left side and actual quantization coefficients are shown on the right side. That is, as shown in FIG. 14, the category conversion circuit 66 is the quantization circuit table 67.
The category conversion circuit 66 converts the quantized data from the quantization circuit 62 into category data according to the internal table. What is the actual quantization coefficient? Quantization circuit 6
The quantized data supplied from No. 2 is shown. As shown in FIG. 14, category data is output based on the value of the actual quantized coefficient.

【００２４】このカテゴリ変換回路６６の出力データ、
即ち、カテゴリデータはテーブル６７及び符号長変換回
路６８に夫々供給される。テーブル６７からはカテゴリ
変換回路６６からのカテゴリデータに応じた可変長符号
データが出力される。符号長変換回路６８においては、
カテゴリ変換回路６８からのカテゴリデータとテーブル
６７からの可変長符号に基いて可変長符号の符号長を求
め、求めた符号長データを加算回路６９に供給する。The output data of this category conversion circuit 66,
That is, the category data is supplied to the table 67 and the code length conversion circuit 68, respectively. From the table 67, variable length code data corresponding to the category data from the category conversion circuit 66 is output. In the code length conversion circuit 68,
The code length of the variable length code is obtained based on the category data from the category conversion circuit 68 and the variable length code from the table 67, and the obtained code length data is supplied to the addition circuit 69.

【００２５】ここで、図１２及び図１３を参照して可変
長符号の符号長の算出方法について説明する。Here, a method of calculating the code length of the variable length code will be described with reference to FIGS. 12 and 13.

【００２６】図１２ＡはＥＯＢを採用しないＤＣＴブロ
ックのビデオデータの符号長の算出方法を示し、実線の
矢印のすぐ下に示す数値は、交流成分から直流成分まで
のデータであり、更に、その下に示す数値は符号長であ
る。FIG. 12A shows a method of calculating the code length of the video data of the DCT block which does not adopt EOB. The numerical values shown immediately below the solid line arrow are the data from the AC component to the DC component, and further below it. The numerical value shown in is the code length.

【００２７】夫々ペアにしている数値は現在値と、前の
値であり、この値に基いて可変長符号と符号長を求め
る。可変長符号と符号長は図１４に示すようなテーブル
で求められる。この図１２Ａに示す方法では“０”とい
う値もデータと見なされるので、符号長は長くなる。The numerical values paired with each other are the current value and the previous value, and the variable length code and the code length are obtained based on these values. The variable length code and the code length are obtained from the table shown in FIG. In the method shown in FIG. 12A, the value "0" is also regarded as data, so the code length becomes long.

【００２８】図１２ＢはＥＯＢを採用したＤＣＴブロッ
クのビデオデータの符号長の算出方法を示し、この図１
２Ｂに示すように、“０”が連続した後に“０”以外の
データがあった場合、これをＥＯＢと見なされるので、
“０”はデータと見なされない。従って、この方法では
符号長が短くなる。何れにしても、図１２Ａに示す方法
と図１２Ｂに示す方法の何れかの方法を用いて符号長を
求める。FIG. 12B shows a method of calculating the code length of the video data of the DCT block adopting EOB.
As shown in 2B, if there is data other than "0" after "0" continues, this is regarded as EOB.
"0" is not considered as data. Therefore, in this method, the code length becomes short. In any case, the code length is obtained by using either the method shown in FIG. 12A or the method shown in FIG. 12B.

【００２９】このようにして符号長変換回路６８で求め
られた等長化単位の符号長データは加算回路６９に供給
され、この加算回路６９においてタイミング発生及びテ
ーブル回路６０からの等長化単位の直流の係数の符号長
データと加算される。この加算出力はコンパレータ７０
に供給され、コンパレータ７０において目標値発生回路
７１からの目標値（ビットレート）と比較される。この
コンパレータ７０は加算回路６９からの加算出力が目標
値より大きければ“１”、小さければ“０”となる比較
結果を出力する。The code length data in the equal length unit obtained by the code length conversion circuit 68 in this manner is supplied to the adder circuit 69, and the timing circuit is generated in the adder circuit 69 and the equal length unit from the table circuit 60 is changed. It is added with the code length data of the DC coefficient. This addition output is the comparator 70
And is compared with the target value (bit rate) from the target value generation circuit 71 in the comparator 70. The comparator 70 outputs a comparison result which is "1" when the addition output from the addition circuit 69 is larger than the target value and "0" when it is smaller.

【００３０】この比較結果はゲート回路７２に供給され
る。ゲート回路７２にはタイミング発生及びテーブル回
路６０からのタイミング信号が供給される。ゲート回路
７２はタイミング発生及びテーブル回路６０からのタイ
ミング信号及びコンパレータ７０からの比較結果に基い
て量子化係数を出力する。この量子化係数はセレクタ５
７に供給される。セレクタ５７においては、ＦＩＦＯ５
６から読み出されたビデオデータを出力端子５８を介し
て図５に示したエンコーダ５に供給する。The comparison result is supplied to the gate circuit 72. Timing signals from the timing generation and table circuit 60 are supplied to the gate circuit 72. The gate circuit 72 outputs the quantized coefficient based on the timing generation and the timing signal from the table circuit 60 and the comparison result from the comparator 70. This quantized coefficient is the selector 5
7 is supplied. In the selector 57, the FIFO5
The video data read from 6 is supplied to the encoder 5 shown in FIG. 5 via the output terminal 58.

【００３１】ここで、図７に示した量子化回路４の量子
化レベル算出系、即ち、バイナリサーチ回路３８〜４４
による量子化レベルの算出方法について説明する。Here, the quantization level calculation system of the quantization circuit 4 shown in FIG. 7, that is, the binary search circuits 38 to 44.
A method of calculating the quantization level according to will be described.

【００３２】この量子化レベルの算出方法は一般にバイ
ナリサーチ法等と呼ばれている方法である。例えば量子
化レベルが７ビットで、最上位ビットを決める場合は、
量子化レベルを最大“１２７”〜最小“０”の中間“６
３”のレベルとし、このレベル“６３”で仮の量子化を
行い、このときの等長化単位（６４０クロック分）の符
号長の総和が目標のビットレートより大きければ最上位
ビットは“１”、小さければ“０”とする。The method of calculating the quantization level is a method generally called a binary search method or the like. For example, if the quantization level is 7 bits and you decide the most significant bit,
Quantization level is maximum "127" -minimum "0" intermediate "6"
If the sum of the code lengths of equal length units (640 clocks) at this time is larger than the target bit rate, the most significant bit is "1". ", And if smaller, set to" 0 ".

【００３３】次の６ビット目は最上位ビットが“１”な
ら量子化レベル“１２７”〜“６３”の中間“９５”の
レベルで仮の量子化を行い、“０”なら量子化レベル
“６３”〜“０”の中間“３１”のレベルで量子化を行
う。そして等長化単位（６４０クロック分）の符号長の
総和が目標のビットレートより大きければ６ビット目は
“１”、小さければ“０”とする。以下同様にして最下
位ビットまでを確定する。For the next 6th bit, if the most significant bit is "1", provisional quantization is performed at the intermediate "95" level between the quantization levels "127" to "63", and if "0", the quantization level is "0". Quantization is performed at the intermediate "31" level between 63 "and" 0 ". Then, if the sum of the code lengths of the equal length unit (640 clocks) is larger than the target bit rate, the sixth bit is set to "1", and if it is smaller than "0". In the same manner, the least significant bit is fixed.

【００３４】このようにして例えば量子化レベルが７ビ
ットの場合には図７に示したように、バイナリサーチ回
路３８〜４４を合計７個設け、順次、ビデオデータを入
力するようにすれば全量子化レベルを確定することがで
きる。In this way, for example, when the quantization level is 7 bits, a total of 7 binary search circuits 38 to 44 are provided as shown in FIG. 7 so that video data can be input sequentially. The quantization level can be determined.

【００３５】このバイナリサーチ回路３８〜４４で確定
した量子化レベルは上述したようにバックサーチ回路４
６において例えばダビング時の歪等に基いて補正された
後に量子化回路４７に供給され、実際にＤＣＴ係数の量
子化レベルとして使用される。The quantization level determined by the binary search circuits 38 to 44 is the back search circuit 4 as described above.
After being corrected based on, for example, the distortion at the time of dubbing in 6, the signal is supplied to the quantization circuit 47 and is actually used as the quantization level of the DCT coefficient.

【００３６】[0036]

【発明が解決しようとする課題】ところで、上述したよ
うに、図８に示したような構成のバイナリサーチ回路を
図７に示したように量子化レベルのビット数と同じだけ
設けると回路構成が非常に大きくなり、特に、図８に示
した量子化回路６２の乗算回路６３を量子化レベルのビ
ット数と同じだけ設けることは、純粋なロジック回路で
は乗算回路は非常に大きな実装面積を占めるという不都
合があった。By the way, as described above, when the binary search circuit having the configuration as shown in FIG. 8 is provided in the same number as the number of bits of the quantization level as shown in FIG. 7, the circuit configuration becomes It becomes very large, and in particular, providing the multiplication circuit 63 of the quantization circuit 62 shown in FIG. 8 in the same number as the number of bits of the quantization level means that the multiplication circuit occupies a very large mounting area in a pure logic circuit. There was an inconvenience.

【００３７】また、図８に示した可変長符号回路６５の
符号長変換回路６８においては、ＥＯＢを用いる方法と
用いない方法の何れかの方法で符号長を得るようにして
いるだけなので、効率的な符号化変換のための符号量予
測を行うことができないという不都合があった。Further, in the code length conversion circuit 68 of the variable length coding circuit 65 shown in FIG. 8, the code length is simply obtained by either the method using EOB or the method not using EOB. There is an inconvenience that it is not possible to predict the amount of codes for the general coding conversion.

【００３８】本発明はかかる点に鑑みてなされたもの
で、回路構成を簡略化し、回路規模をできるだけ小さく
することができると共に、効率的な符号化変換のための
符号量予測を行うことのできる量子化レベル算出方法及
び装置を提案しようとするものである。The present invention has been made in view of the above points. The circuit configuration can be simplified, the circuit scale can be made as small as possible, and the code amount prediction for efficient coding conversion can be performed. An attempt is made to propose a quantization level calculation method and apparatus.

【００３９】[0039]

【課題を解決するための手段】本発明量子化レベル算出
方法は、ｎビットの量子化レベルの値に夫々対応して量
子化係数を設定すると共に、設定する際に量子化係数に
周期を持たせ、等長化単位のディジタルデータをｎビッ
トの量子化レベルが示す最も最適な量子化係数で量子化
するために、ディジタルデータに対して所定の量子化レ
ベルで仮の量子化を行い、その量子化データのビットレ
ートに応じてｎビットの量子化レベルのｎビット目を決
定し、ｎビットの量子化レベルの（ｎ−ｍ）ビットの値
を決定するときに、その（ｎ−ｍ）ビットよりも上位の
｛ｎ−（ｍ−１）｝〜ｎビットの値に基いた所定の量子
化レベルで量子化を行い、得られた量子化データのビッ
トレートを目標とするビットレートと比較し、その比較
結果に基いて（ｎ−ｍ）ビットの値を決定し、最終的に
ｎビットの量子化レベルを得るようにしたものである。According to the quantization level calculation method of the present invention, the quantization coefficient is set corresponding to each value of the n-bit quantization level, and the quantization coefficient has a cycle when set. In order to quantize the digital data of the equal length unit with the most optimal quantization coefficient indicated by the quantization level of n bits, the digital data is tentatively quantized at a predetermined quantization level, When the n-th bit of the n-bit quantization level is determined according to the bit rate of the quantized data and the (n-m) -bit value of the n-bit quantization level is determined, the (n-m) Quantization is performed at a predetermined quantization level based on the value of {n- (m-1)} to n bits higher than the bit, and the bit rate of the obtained quantized data is compared with the target bit rate. Based on the comparison result (n m) determining the value of the bit, and finally is obtained so as to obtain a quantization level of n bits.

【００４０】更に上述において本発明量子化レベル算出
方法は、（ｎ−ｍ）ビットよりも上位の｛ｎ−（ｍ−
１）｝ビット〜ｎビットの値に基いて使用される所定の
複数の量子化レベルによって選択される量子化係数を同
一となるようにしたものである。Further, in the above-described quantization level calculation method of the present invention, the higher order {n- (m-
1)} to n-bit values are used so that the quantization coefficients selected by a plurality of predetermined quantization levels used are the same.

【００４１】更に上述において本発明量子化レベル算出
方法は、（ｎ−ｍ）ビットの値を決定するときには、等
長化単位のディジタルデータをシフトし、このシフトし
て得られた値と、等長化単位のディジタルデータを加算
して量子化データを得るようにしたものである。Further, in the above-described quantization level calculating method of the present invention, when the value of (n−m) bits is determined, the digital data of the equal length unit is shifted, and the value obtained by the shift is equal to The quantized data is obtained by adding the digital data of the lengthening unit.

【００４２】更に上述において本発明量子化レベル算出
方法は、（ｎ−ｍ）ビットの値を決定するときには、等
長化単位のディジタルデータをシフトして量子化データ
を得るようにしたものである。Further, in the above-described quantization level calculating method of the present invention, when the value of (nm) bits is determined, the digital data of the equal length unit is shifted to obtain the quantization data. .

【００４３】また本発明量子化レベル算出装置は、等長
化単位の入力ディジタルデータと量子化係数を乗算し、
シフトして等長化単位の入力ディジタルデータを量子化
する量子化手段６２と、この量子化手段６２からの量子
化データの符号長を変換する符号長変換手段６５と、こ
の符号長変換手段６５の出力データと目標値とを比較す
る比較手段６９、７０、７１と、この比較手段６９、７
０、７１の比較結果に基いて量子化レベルのビットを決
定する制御手段５７、９０、７２とからなる量子化レベ
ル算出手段を量子化レベルのビット数に対応して複数設
け、複数の量子化レベル算出手段を用いて量子化レベル
の全ビットを算出して量子化レベルを得るようにした量
子化レベル算出装置において、複数の量子化レベル算出
手段の内任意の数の量子化レベル算出装置の量子化手段
６２においては、等長化単位の入力ディジタルデータに
所定の量子化係数を乗算しシフトして量子化データを得
るようにし、残りの量子化レベル算出装置の量子化手段
８０或いは８２においては等長化単位の入力ディジタル
データをシフトしたものと、この入力ディジタルデータ
を加算して量子化データを得るか、或いは入力ディジタ
ルデータに対してシフトのみ行って量子化データを得る
ようにしたものである。Further, the quantization level calculating device of the present invention multiplies the input digital data of the equal length unit by the quantization coefficient,
Quantizing means 62 for shifting and quantizing the input digital data of the equal length unit, code length converting means 65 for converting the code length of the quantized data from the quantizing means 62, and this code length converting means 65. Comparing means 69, 70, 71 for comparing the output data of the above with the target value, and the comparing means 69, 7
A plurality of quantization level calculation means including control means 57, 90, and 72 for determining the quantization level bits based on the comparison result of 0 and 71 are provided corresponding to the number of quantization level bits, and a plurality of quantization levels are obtained. A quantization level calculation device for calculating all bits of a quantization level by using the level calculation means to obtain a quantization level, in which any number of quantization level calculation devices among a plurality of quantization level calculation means In the quantizing means 62, the input digital data of the equal length unit is multiplied by a predetermined quantizing coefficient and shifted to obtain the quantized data, and in the quantizing means 80 or 82 of the remaining quantizing level calculating device. Is a shifted version of the input digital data of the equal length unit and this input digital data is added to obtain quantized data, or Performed only shift it is obtained so as to obtain quantized data.

【００４４】また本発明量子化レベル算出装置は、等長
化単位の入力ディジタルデータを量子化する量子化手段
６２、８０または８２と、この量子化手段６２、８０ま
たは８２からの量子化データの符号長を変換する符号長
変換手段６５と、この符号長変換手段６５からの出力と
目標値とを比較する比較手段６９、７０、７１と、この
比較手段６９、７０、７１の比較結果に基いて量子化レ
ベルのビットを決定する制御手段５７、９０、７２とを
有する量子化レベル算出装置において、符号長変換手段
６５に等長過単位でブロック毎にブロックの終わりを示
す符号を検出し、この符号を付加するか否かを判断する
機能を持たせたものである。The quantizing level calculating apparatus of the present invention further comprises a quantizing means 62, 80 or 82 for quantizing the input digital data in equal length units, and the quantizing data from the quantizing means 62, 80 or 82. A code length conversion means 65 for converting the code length, comparison means 69, 70, 71 for comparing the output from the code length conversion means 65 with a target value, and a comparison result of the comparison means 69, 70, 71. In the quantization level calculation device having the control means 57, 90, 72 for determining the bit of the quantization level, the code length conversion means 65 detects the code indicating the end of the block for each block in the equal length excess unit. It has a function of determining whether or not to add this code.

【００４５】更に上述において本発明量子化レベル算出
装置は、符号長変換手段６５を、量子化手段６２、８０
または８２からの量子化データのカテゴリを変換するカ
テゴリ変換手段６６と、このカテゴリ変換手段６６の出
力に基いて可変長符号を出力する可変長符号出力手段６
７と、カテゴリ変換手段６６からの出力のブロックの終
わりを示すブロック終了符号を検出するブロック終了符
号検出手段９２と、このブロック終了符号検出手段９２
からの検出出力に基いてブロック終了符号を出力するブ
ロック終了符号出力手段９３と、このブロック終了符号
出力手段９３からのブロック終了符号の値を変換するブ
ロック終了符号値変換手段９４と、カテゴリ変換手段６
６からの出力及び可変長符号出力手段６７からの可変長
符号を加算する第１の加算手段９６と、この第１の加算
手段９６の出力と比較手段９５の出力を加算する第２の
加算手段９８と、ブロック終了符号値変換手段９４から
の出力及び第２の加算手段９８からの出力を比較する比
較手段９５とで構成したものである。Further, in the above-described quantization level calculating device of the present invention, the code length converting means 65 is replaced by the quantizing means 62, 80.
Alternatively, category conversion means 66 for converting the category of the quantized data from 82 and variable length code output means 6 for outputting a variable length code based on the output of this category conversion means 66.
7, block end code detecting means 92 for detecting a block end code indicating the end of the block output from the category converting means 66, and this block end code detecting means 92.
Block end code output means 93 for outputting a block end code based on the detection output from, block end code value conversion means 94 for converting the value of the block end code from this block end code output means 93, and category conversion means. 6
6 and the variable length code output from the variable length code output means 67, and a second adding means 96 for adding the output of the first adding means 96 and the output of the comparing means 95. 98 and a comparison means 95 for comparing the output from the block end code value conversion means 94 and the output from the second addition means 98.

【００４６】[0046]

【作用】上述せる本発明の方法によれば、ｎビットの量
子化レベルの値に夫々対応して量子化係数を設定すると
共に、設定する際に量子化係数に周期を持たせ、等長化
単位のディジタルデータをｎビットの量子化レベルが示
す最も最適な量子化係数で量子化するために、ディジタ
ルデータに対して所定の量子化レベルで仮の量子化を行
い、その量子化データのビットレートに応じてｎビット
の量子化レベルのｎビット目を決定し、ｎビットの量子
化レベルの（ｎ−ｍ）ビットの値を決定するときに、そ
の（ｎ−ｍ）ビットよりも上位の｛ｎ−（ｍ−１）｝〜
ｎビットの値に基いた所定の量子化レベルで量子化を行
い、得られた量子化データのビットレートを目標とする
ビットレートと比較し、その比較結果に基いて（ｎ−
ｍ）ビットの値を決定し、最終的にｎビットの量子化レ
ベルを得る。According to the method of the present invention described above, the quantized coefficient is set corresponding to each value of the quantized level of n bits, and when the quantized coefficient is set, the quantized coefficient has a period so that the equal length is obtained. In order to quantize the digital data of the unit with the most optimal quantization coefficient indicated by the n-bit quantization level, the digital data is tentatively quantized at a predetermined quantization level, and the bit of the quantized data is quantized. When the n-th bit of the n-bit quantization level is determined according to the rate and the value of the (n−m) -bit of the n-bit quantization level is determined, the value higher than that (n−m) bit is determined. {N- (m-1)} ~
Quantization is performed at a predetermined quantization level based on the value of n bits, the bit rate of the obtained quantized data is compared with the target bit rate, and (n−
m) Determine the value of the bits and finally get the quantization level of n bits.

【００４７】更に上述において本発明の方法によれば、
（ｎ−ｍ）ビットよりも上位の｛ｎ−（ｍ−１）｝ビッ
ト〜ｎビットの値に基いて使用される所定の複数の量子
化レベルによって選択される量子化係数を同一となるよ
うにする。Further in the above, according to the method of the present invention,
The same quantization coefficient is selected according to a predetermined plurality of quantization levels used based on the values of {n- (m-1)} bits to n bits higher than (n−m) bits. To

【００４８】更に上述において本発明の方法によれば、
（ｎ−ｍ）ビットの値を決定するときには、等長化単位
のディジタルデータをシフトし、このシフトして得られ
た値と、等長化単位のディジタルデータを加算して量子
化データを得る。Further in the above, according to the method of the present invention,
When the value of (n−m) bits is determined, the digital data in the equal length unit is shifted, and the value obtained by the shift is added to the digital data in the equal length unit to obtain the quantized data. .

【００４９】更に上述において本発明の方法によれば、
（ｎ−ｍ）ビットの値を決定するときには、等長化単位
のディジタルデータをシフトして量子化データを得る。Further in the above, according to the method of the present invention,
When the value of (n−m) bits is determined, the digital data of the equal length unit is shifted to obtain the quantized data.

【００５０】また本発明の構成によれば、複数の量子化
レベル算出手段の内任意の数の量子化レベル算出装置の
量子化手段６２においては、等長化単位の入力ディジタ
ルデータに所定の量子化係数を乗算しシフトして量子化
データを得るようにし、残りの量子化レベル算出装置の
量子化手段８０或いは８２においては等長化単位の入力
ディジタルデータをシフトしたものと、この入力ディジ
タルデータを加算して量子化データを得るか、或いは入
力ディジタルデータに対してシフトのみ行って量子化デ
ータを得る。Further, according to the configuration of the present invention, in the quantizing means 62 of the quantizing level calculating device of any number of the plural quantizing level calculating means, the predetermined quantizer is applied to the input digital data of the equal length unit. Quantization data is obtained by multiplying and shifting the quantized coefficient, and in the remaining quantizing means 80 or 82 of the quantizing level calculating device, the input digital data of the equal length unit is shifted and the input digital data Is added to obtain the quantized data, or only the input digital data is shifted to obtain the quantized data.

【００５１】また本発明の構成によれば、符号長変換手
段６５において等長化単位でブロック毎にブロックの終
わりを示す符号を検出し、この符号を付加するか否かを
判断するようにする。Further, according to the configuration of the present invention, the code length conversion means 65 detects the code indicating the end of the block for each block in the equal length unit and determines whether or not to add this code. .

【００５２】更に上述において本発明の構成によれば、
量子化手段６２、８０または８２からの量子化データの
カテゴリをカテゴリ変換手段６６で変換し、このカテゴ
リ変換手段６６の出力に基いて可変長符号出力手段６７
で可変長符号を出力し、カテゴリ変換手段６６からの出
力のブロックの終わりを示すブロック終了符号をブロッ
ク終了符号検出手段９２で検出し、このブロック終了符
号検出手段９２からの検出出力に基いてブロック終了符
号をブロック終了符号出力手段９３で出力し、このブロ
ック終了符号出力手段９３からのブロック終了符号の値
をブロック終了符号値変換手段９４で変換し、カテゴリ
変換手段６６からの出力及び可変長符号出力手段６７か
らの可変長符号を第１の加算手段９６で加算し、この第
１の加算手段９６の出力と比較手段９５の出力を第２の
加算手段９８で加算し、ブロック終了符号値変換手段９
２からの出力及び第２の加算手段９８からの出力を比較
手段９５で比較する。Further, according to the configuration of the present invention described above,
The category of the quantized data from the quantizing means 62, 80 or 82 is converted by the category converting means 66, and based on the output of this category converting means 66, the variable length code output means 67.
Variable end code is output by the block end code detecting means 92, and the block end code detecting means 92 detects the block end code indicating the end of the block output from the category converting means 66. The end code is output by the block end code output means 93, the value of the block end code from the block end code output means 93 is converted by the block end code value conversion means 94, and the output from the category conversion means 66 and the variable length code. The variable length code from the output means 67 is added by the first adding means 96, the output of the first adding means 96 and the output of the comparing means 95 are added by the second adding means 98, and the block end code value conversion is performed. Means 9
The output from 2 and the output from the second adding means 98 are compared by the comparing means 95.

【００５３】[0053]

【実施例】以下に、図１を参照して本発明量子化レベル
算出方法及び装置の一実施例について詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the quantization level calculating method and apparatus of the present invention will be described in detail below with reference to FIG.

【００５４】この図１において、図８と対応する部分に
は同一符号を付し、その詳細説明を省略する。In FIG. 1, parts corresponding to those in FIG. 8 are designated by the same reference numerals, and detailed description thereof will be omitted.

【００５５】図において、８０は量子化回路で、本例に
おいてはこの量子化回路８０を図に示すようにバレルシ
フタ６４及び加算回路８１で構成する。また、９０はタ
イミング発生回路で、図８に示したタイミング発生及び
テーブル回路６０とは異なり、量子化係数を出力するた
めのテーブルを用いないようにする。In the figure, reference numeral 80 is a quantizing circuit, and in this example, the quantizing circuit 80 is composed of a barrel shifter 64 and an adding circuit 81 as shown in the drawing. Further, 90 is a timing generation circuit, which is different from the timing generation and table circuit 60 shown in FIG. 8 and does not use a table for outputting a quantized coefficient.

【００５６】ここで、図８に示した量子化回路６２の構
成要素が乗算回路６３及びバレルシフタ６４であったの
に対し、本例において量子化回路６２の構成をバレルシ
フタ６４と加算回路８１とできたことの理由について図
３を参照して説明する。Here, while the components of the quantizing circuit 62 shown in FIG. 8 are the multiplying circuit 63 and the barrel shifter 64, the quantizing circuit 62 in this example can be constituted by the barrel shifter 64 and the adding circuit 81. The reason for this will be described with reference to FIG.

【００５７】図３に量子化レベルがｎビットの場合、ｎ
ビット目〜１ビット目までの量子化レベルを示す。この
図３から分かるように、ｎが７だった場合、図３におけ
るｎビット目（７ビット目）では、上述したように量子
化レベルが“６３”と１つであるが、６ビット目（ｎ−
１ビット目）以降は量子化レベルが前の値、即ち、７ビ
ット目の値に応じて２つ選択されるようになっている。In FIG. 3, when the quantization level is n bits, n
The quantization level from the 1st bit to the 1st bit is shown. As can be seen from FIG. 3, when n is 7, the nth bit (7th bit) in FIG. 3 has one quantization level of “63” as described above, but the sixth bit ( n-
After the first bit), two quantization levels are selected according to the previous value, that is, the value of the seventh bit.

【００５８】つまり、全ビット数を７ビットとした場
合、最上位ビットが“１”または“０”に確定すると、
次の６ビット目は７ビット目の値に応じた量子化レベル
で量子化し、その量子化データと上述した目標値とを比
較した結果に基いて決定し、次の５ビット目は７及び６
ビット目の値に応じた量子化レベルで量子化し、その量
子化データと上述した目標値とを比較した結果に基いて
決定し、・・・・以下同様に当該ビットの前の全ビット
の値い基いた量子化レベルで量子化し、その結果を目標
値と比較した結果に基いて当該ビットの値を決定する。That is, when the total number of bits is 7 bits and the most significant bit is fixed to "1" or "0",
The next 6th bit is quantized with a quantization level according to the value of the 7th bit, and is determined based on the result of comparison between the quantized data and the above-mentioned target value. The next 5th bit is 7 and 6
Quantize at the quantization level according to the value of the bit number, and decide based on the result of comparing the quantized data with the above-mentioned target value, ... The value of the bit is determined on the basis of the result of comparing the result with the target value and quantization.

【００５９】本例において、量子化レベルは入力された
ＤＣＴ係数を量子化するための量子化係数を選択するた
めのインデックスデータと定義する。つまり、図３に示
した量子化レベルに夫々対応した量子化係数が選択され
ることになる。In this example, the quantization level is defined as index data for selecting the quantization coefficient for quantizing the input DCT coefficient. That is, the quantization coefficient corresponding to each of the quantization levels shown in FIG. 3 is selected.

【００６０】そして本例においては、例えば１６の量子
化係数を用意し、量子化レベルに対応して周期性を持た
せるようにする。例えば量子化レベルを７ビットとした
場合、図３おいては、例えば７ビット目は量子化レベル
が１つ、６ビット目は量子化レベルが２つ、５ビット目
は量子化レベルが４つ、４ビット目は量子化レベルが８
つとなっているので、６ビット目から４ビット目の各量
子化レベルに対し、夫々同じ量子化係数が出力されるよ
うにする。例えば６ビット目には量子化レベルが２つあ
るが、この２つの量子化レベルに同じ量子化係数を割り
当てるようにする。In this example, for example, 16 quantized coefficients are prepared so as to have periodicity corresponding to the quantized level. For example, when the quantization level is 7 bits, in FIG. 3, for example, the 7th bit has one quantization level, the 6th bit has 2 quantization levels, and the 5th bit has 4 quantization levels. 4th bit has a quantization level of 8
Therefore, the same quantization coefficient is output for each of the quantization levels of the 6th bit to the 4th bit. For example, the 6th bit has two quantization levels, but the same quantization coefficient is assigned to these two quantization levels.

【００６１】このようにすると、例えば図８に示した乗
算回路６３においてはタイミング発生及びテーブル回路
６０からの量子化係数を固定値とすることができるの
で、量子化係数のテーブルを持つ必要がなくなる。In this way, for example, in the multiplication circuit 63 shown in FIG. 8, the quantized coefficient from the timing generation and table circuit 60 can be set to a fixed value, so that it is not necessary to have a table of quantized coefficients. .

【００６２】更に、乗算回路６３において、固定値であ
る量子化係数をビデオデータ（ＤＣＴ係数データ）に掛
けるということは、乗算回路６３が必要なくなるという
ことになる。例えば“２”に“３”を掛ける場合、
“３”を固定値とすれば、“２”は２進数で“１０”、
掛けた結果は２進数で“１１０”となる。従ってこれは
“２”（“１０”）をシフトして“１００”とし、これ
に元の“２”（“１０”）を加算すれば乗算結果と同じ
“６”（“１１０”）を得ることができる。Furthermore, in the multiplication circuit 63, multiplying the quantized coefficient which is a fixed value by the video data (DCT coefficient data) means that the multiplication circuit 63 is not necessary. For example, when multiplying “2” by “3”,
If "3" is a fixed value, "2" is a binary number "10",
The result of multiplication is “110” in binary. Therefore, this shifts "2"("10") to "100", and if the original "2"("10") is added to this, the same "6"("110") as the multiplication result is obtained. be able to.

【００６３】つまり、ビデオデータに掛ける値が２のべ
き乗以外の場合においては、掛ける値を固定とすれば単
にビデオデータをシフトし、シフトしたビデオデータと
シフトする前のビデオデータを加算すれば良い。That is, when the value to be multiplied to the video data is other than a power of 2, if the value to be multiplied is fixed, the video data is simply shifted and the shifted video data and the video data before the shift are added. .

【００６４】従って、上述したように、あるビットにお
ける複数の量子化レベルに対して同じ量子化係数を与え
るように、つまり、固定値にしておけば、図１に示すよ
うに、バレルシフタ６４及び加算回路８１で量子化回路
８０を構成することができる。Therefore, as described above, if the same quantization coefficient is given to a plurality of quantization levels in a certain bit, that is, if it is set to a fixed value, as shown in FIG. 1, the barrel shifter 64 and the addition are performed. The circuit 81 can form the quantization circuit 80.

【００６５】即ち、この例においては、図７に示したバ
イナリサーチ回路３８〜４４の内、少なくともバイナリ
サーチ回路３８〜４１の量子化回路の構成を図１に示す
ような乗算回路のない簡素な構成とできる。That is, in this example, of the binary search circuits 38 to 44 shown in FIG. 7, at least the quantization circuit of the binary search circuits 38 to 41 has a simple configuration without the multiplication circuit as shown in FIG. Can be configured.

【００６６】このように、本例においては、量子化レベ
ルのあるビットに対応する複数の量子化レベルに対し、
量子化係数に周期性を持たせることによって同一の量子
化係数を与えるようにしたので、量子化レベルが７ビッ
トの場合においては、少なくとも７ビット目から４ビッ
ト目までに対応するバイナリサーチ回路の量子化回路で
乗算回路と量子化係数を出力するためのテーブルが不要
となり、これによって回路規模を大幅に小さくできると
共に、回路の実装面積を小さくでき、設計効率が大幅に
向上させることができ、しかも演算速度を向上させるこ
とができる。As described above, in this example, for a plurality of quantization levels corresponding to a bit having a quantization level,
Since the same quantized coefficient is given by giving periodicity to the quantized coefficient, when the quantization level is 7 bits, the binary search circuit corresponding to at least the 7th bit to the 4th bit The quantization circuit eliminates the need for a multiplication circuit and a table for outputting the quantization coefficient, which can significantly reduce the circuit scale, reduce the circuit mounting area, and significantly improve the design efficiency. Moreover, the calculation speed can be improved.

【００６７】尚、上述の例において、乗数を固定にし、
シフト量を変えることによって割る数を変えることもで
きる。例を示すと、例えば“２”に“５”を掛ける場
合、“５”を固定値とすれば、“２”は２進数で“１
０”、掛けた結果は２進数で“１０１０”となる。従っ
てこれは“２”（“１０”）を２ビット分シフトして
“１０００”とし、これに元の“２”（“１０”）を加
算すれば乗算結果と同じ“１０”（“１０１０”）を得
ることができる。In the above example, the multiplier is fixed and
The number of divisions can be changed by changing the shift amount. For example, when multiplying "2" by "5", if "5" is a fixed value, "2" is a binary number "1".
The result of multiplication by 0 "is binary number" 1010 ". Therefore, this shifts" 2 "(" 10 ") by 2 bits to" 1000 ", and the original" 2 "(" 10 " ) Is added, the same “10” (“1010”) as the multiplication result can be obtained.

【００６８】図２は本例量子化レベル算出装置の他の例
を示す構成図であり、以下、図２を参照して本例量子化
レベル算出装置の他の例について説明する。FIG. 2 is a block diagram showing another example of the quantization level calculating device of the present example, and another example of the quantization level calculating device of the present example will be described below with reference to FIG.

【００６９】この図２において、図１と対応する部分に
は同一符号を付し、その詳細説明を省略する。In FIG. 2, parts corresponding to those in FIG. 1 are designated by the same reference numerals, and detailed description thereof will be omitted.

【００７０】図において、８２は量子化回路で、この図
に示すように、この例においては、図１に示した加算回
路８１を不要とした構成としている。つまりこの例にお
いては、量子化レベルが２のべき乗になる場合の構成を
示している。量子化レベルが２のべき乗の場合には、バ
レルシフタ６４でのシフト量を変えるだけでよいので、
図１に示した加算回路８１は必要なくなる。In the figure, numeral 82 is a quantizing circuit, and as shown in this figure, in this example, the adding circuit 81 shown in FIG. 1 is not necessary. That is, this example shows a configuration in which the quantization level is a power of 2. When the quantization level is a power of 2, it is only necessary to change the shift amount in the barrel shifter 64.
The adder circuit 81 shown in FIG. 1 is unnecessary.

【００７１】例えば“２”に“４”を掛ける場合、
“４”を固定値とした場合、“２”は２進数で“１
０”、掛けた結果は２進数で“１００”となる。従って
これは“２”（“１０”）をシフトして“１０００”と
するだけで、乗算結果と同じ“８”（“１０００”）を
得ることができる。For example, when multiplying "2" by "4",
When "4" is a fixed value, "2" is a binary number "1"
The result of multiplication by 0 "is binary" 100 ". Therefore, this is the same as the multiplication result" 8 "(" 1000 ") only by shifting" 2 "(" 10 ") to" 1000 ". ) Can be obtained.

【００７２】このように、この例においては、量子化レ
ベルが２のべき乗の場合に、量子化回路８２の構成をバ
レルシフタ６４のみとしたので、図１に示した回路構成
よりも更に簡単となり、これによって更に回路の実装面
積を小さくでき、設計効率が大幅に向上させることがで
き、しかも演算速度を大幅に向上させることができる。As described above, in this example, when the quantization level is a power of 2, only the barrel shifter 64 is used as the structure of the quantizing circuit 82. Therefore, the circuit structure becomes simpler than that shown in FIG. As a result, the circuit mounting area can be further reduced, the design efficiency can be greatly improved, and the operation speed can be greatly improved.

【００７３】尚、上述の例において、乗数を固定にし、
シフト量を変えることによって割る数を変えることもで
きる。例を示すと、例えば“２”に“８”を掛ける場
合、“８”を固定値とすれば、“２”は２進数で“１
０”、掛けた結果は２進数で“１００００”となる。従
ってこれは“２”（“１０”）を３ビット分シフトして
“１００００”とするだけで乗算結果と同じ“１６”
（“１００００”）を得ることができる。In the above example, the multiplier is fixed and
The number of divisions can be changed by changing the shift amount. For example, when multiplying "2" by "8", if "8" is a fixed value, "2" is a binary number "1".
The result of multiplication by 0 "is" 10000 "in binary. Therefore, this is the same as the multiplication result" 16 "only by shifting" 2 "(" 10 ") by 3 bits to" 10000 ".
(“10000”) can be obtained.

【００７４】次に、図４を参照して図１に示した符号長
変換回路６８の内部構成について説明する。本例におい
ては、この符号長変換回路６８において、ＥＯＢを検出
した時点で符号長を比較し、効率的な方の符号長を出力
するようにする。Next, the internal configuration of the code length conversion circuit 68 shown in FIG. 1 will be described with reference to FIG. In this example, the code length conversion circuit 68 compares the code lengths at the time when the EOB is detected, and outputs the more efficient code length.

【００７５】図１２及び図１３を参照して説明したよう
に符号量予測においては、ＥＯＢを用いる方法と用いな
い方法がある。本例においては、ディジタルデータの符
号量予測や量子化を行う際、等長化単位でＤＣＴブロッ
ク毎にＥＯＢを検出してＥＯＢを付加するか否かを検出
し、効率的な符号化変換を行うようにする。As described with reference to FIGS. 12 and 13, in the code amount prediction, there are a method using EOB and a method not using EOB. In this example, when predicting or quantizing the code amount of digital data, EOB is detected for each DCT block in units of equal length, and whether or not EOB is added is detected, and efficient coding conversion is performed. Try to do it.

【００７６】図４において、９１は図１に示したカテゴ
リ変換回路６６からのカテゴリデータが供給される入力
端子で、この入力端子９１を介してカテゴリ変換回路６
６からのカテゴリデータが加算回路９６及びＥＯＢ検出
回路９２に夫々供給される。In FIG. 4, reference numeral 91 is an input terminal to which the category data from the category conversion circuit 66 shown in FIG. 1 is supplied, and the category conversion circuit 6 is supplied via this input terminal 91.
The category data from 6 is supplied to the adder circuit 96 and the EOB detection circuit 92, respectively.

【００７７】ＥＯＢ検出回路９２はカテゴリ変換回路６
６からのカテゴリデータからＥＯＢを検出し、検出結果
をテーブル９３に供給する。テーブル９３はＥＯＢ検出
回路９２からの検出結果に基いた値を値変換回路９４に
供給する。値変換回路９４はＥＯＢを示すデータが供給
されるまでは、例えば値“１ＦＦ”のデータをコンパレ
ータ９５に供給し続ける。The EOB detection circuit 92 is the category conversion circuit 6
EOB is detected from the category data from 6 and the detection result is supplied to the table 93. The table 93 supplies a value based on the detection result from the EOB detection circuit 92 to the value conversion circuit 94. The value conversion circuit 94 continues to supply the data of the value “1FF” to the comparator 95 until the data indicating the EOB is supplied.

【００７８】一方、加算回路９６には図１に示したテー
ブル６７からの符号長データが供給され、この符号長デ
ータが図１に示したカテゴリ変換回路６６からのカテゴ
リデータと加算され、その加算結果が加算回路（累算回
路）９８に供給され、コンパレータ９５の出力と加算さ
れ、これによって符号長が累算される。この加算回路９
８の出力はコンパレータ９５に供給される。コンパレー
タ９５は値変換回路９４からの値と加算回路９８からの
値を比較し、その値の小さい方を出力端子９９を介して
図１に示した加算回路６９に供給すると共に、加算回路
９８にフィードバックする。On the other hand, the code length data from the table 67 shown in FIG. 1 is supplied to the adder circuit 96, and this code length data is added to the category data from the category conversion circuit 66 shown in FIG. The result is supplied to the adder circuit (accumulator circuit) 98 and added to the output of the comparator 95, whereby the code length is accumulated. This adder circuit 9
The output of 8 is supplied to the comparator 95. The comparator 95 compares the value from the value conversion circuit 94 with the value from the addition circuit 98, and supplies the smaller value to the addition circuit 69 shown in FIG. provide feedback.

【００７９】つまり、この回路においては、ＥＯＢが検
出されるまでは加算回路９８からの加算出力、即ち、カ
テゴリ変換回路６６からのカテゴリデータとテーブル６
７からの符号長データの累算値を符号長データとして出
力するようにし、ＥＯＢが検出された場合は、値変換回
路９４からの符号長データと、加算回路９８からの符号
長データを比較し、小さい方を出力するようにしてい
る。そしてこの後、ブロックの終わりまで符号長の計算
を行う。従って、この例においては、ＥＯＢを用いる方
法と用いない方法の両方を用いると共に、これら両方の
方法によって得られた符号長を比較し、その結果短いも
のを常に選択するようにしているので、効率的な符号化
変換のための符号量を予測を行うことができる。That is, in this circuit, until the EOB is detected, the addition output from the addition circuit 98, that is, the category data from the category conversion circuit 66 and the table 6 are obtained.
The accumulated value of the code length data from 7 is output as the code length data, and when EOB is detected, the code length data from the value conversion circuit 94 is compared with the code length data from the addition circuit 98. , The smaller one is output. After that, the code length is calculated until the end of the block. Therefore, in this example, both the method using EOB and the method not using EOB are used, the code lengths obtained by both methods are compared, and as a result, the shorter one is always selected. It is possible to predict the amount of code for a dynamic coding conversion.

【００８０】このように、本例においては、ＥＯＢを用
いる方法と用いない方法の両方を用いると共に、これら
両方の方法によって得られた符号長を比較し、その結果
短いものを常に選択するようにしているので、効率的な
符号化変換のための符号量を予測を行うことができる。As described above, in this example, both the method using EOB and the method not using EOB are used, and the code lengths obtained by both methods are compared, and as a result, the shorter one is always selected. Therefore, the code amount for efficient coding conversion can be predicted.

【００８１】尚、上述の実施例は本発明の一例であり、
本発明の要旨を逸脱しない範囲でその他様々な構成が取
り得ることは勿論である。The above embodiment is an example of the present invention.
It goes without saying that various other configurations can be adopted without departing from the scope of the present invention.

【００８２】[0082]

【発明の効果】上述せる本発明によれば、ｎビットの量
子化レベルの値に夫々対応して量子化係数を設定すると
共に、設定する際に量子化係数に周期を持たせ、等長化
単位のディジタルデータをｎビットの量子化レベルが示
す最も最適な量子化係数で量子化するために、ディジタ
ルデータに対して所定の量子化レベルで仮の量子化を行
い、その量子化データのビットレートに応じてｎビット
の量子化レベルのｎビット目を決定し、ｎビットの量子
化レベルの（ｎ−ｍ）ビットの値を決定するときに、そ
の（ｎ−ｍ）ビットよりも上位の｛ｎ−（ｍ−１）｝〜
ｎビットの値に基いた所定の量子化レベルで量子化を行
い、得られた量子化データのビットレートを目標とする
ビットレートと比較し、その比較結果に基いて（ｎ−
ｍ）ビットの値を決定し、最終的にｎビットの量子化レ
ベルを得るようにしたので、回路構成を簡略化し、回路
規模をできるだけ小さくすることができる。According to the present invention described above, the quantized coefficient is set corresponding to each value of the quantized level of n bits, and when the quantized coefficient is set, the quantized coefficient has a period to be equalized. In order to quantize the digital data of the unit with the most optimal quantization coefficient indicated by the n-bit quantization level, the digital data is tentatively quantized at a predetermined quantization level, and the bit of the quantized data is quantized. When the n-th bit of the n-bit quantization level is determined according to the rate and the value of the (n−m) -bit of the n-bit quantization level is determined, the value higher than that (n−m) bit is determined. {N- (m-1)} ~
Quantization is performed at a predetermined quantization level based on the value of n bits, the bit rate of the obtained quantized data is compared with the target bit rate, and (n−
Since the value of m) bits is determined and the quantization level of n bits is finally obtained, the circuit configuration can be simplified and the circuit scale can be minimized.

【００８３】更に上述において本発明によれば、（ｎ−
ｍ）ビットよりも上位の｛ｎ−（ｍ−１）｝ビット〜ｎ
ビットの値に基いて使用される所定の複数の量子化レベ
ルによって選択される量子化係数を同一となるようにし
たので、上述の効果に加え、量子化係数出力のためのテ
ーブルが不要となり、これによって回路構成を簡単に
し、演算速度を向上させることができる。Further in the above, according to the present invention, (n-
{n- (m-1)} bits higher than m) bits to n
Since the quantized coefficients selected by the predetermined plurality of quantized levels used based on the value of the bit are made to be the same, in addition to the above effect, the table for outputting the quantized coefficient is unnecessary, As a result, the circuit configuration can be simplified and the calculation speed can be improved.

【００８４】更に上述において本発明によれば、（ｎ−
ｍ）ビットの値を決定するときには、等長化単位のディ
ジタルデータをシフトし、このシフトして得られた値
と、等長化単位のディジタルデータを加算して量子化デ
ータを得るようにしたので、上述の効果に加え、回路構
成を複雑、且つ、演算速度を遅くさせる乗算回路を使用
しなくても済むようにすることができる。Further in the above, according to the present invention, (n-
When determining the value of m) bits, the digital data of the equal length unit is shifted, and the value obtained by the shift is added to the digital data of the equal length unit to obtain the quantized data. Therefore, in addition to the effects described above, it is possible to make the circuit configuration complicated and to dispense with the use of a multiplication circuit that slows the operation speed.

【００８５】更に上述において本発明によれば、（ｎ−
ｍ）ビットの値を決定するときには、等長化単位のディ
ジタルデータをシフトして量子化データを得るようにし
たので、上述の効果に加え、回路構成を複雑、且つ、演
算速度を遅くさせる乗算回路を使用しなくても済むと共
に、加算回路も使用しなくても済むようにすることがで
き、これによって回路構成を簡単にすることができ、演
算速度を大幅に向上させることができる。Further in the above, according to the present invention, (n-
m) When deciding the value of bit, since the digital data of the equal length unit is shifted to obtain the quantized data, in addition to the above-mentioned effect, the multiplication of the circuit configuration is complicated and the operation speed is slowed down. It is possible not to use a circuit and also to use an adder circuit, thereby simplifying the circuit configuration and greatly improving the operation speed.

【００８６】また上述せる本発明によれば、複数の量子
化レベル算出手段の内任意の数の量子化レベル算出装置
の量子化手段においては、等長化単位の入力ディジタル
データに所定の量子化係数を乗算しシフトして量子化デ
ータを得るようにし、残りの量子化レベル算出装置の量
子化手段においては等長化単位の入力ディジタルデータ
をシフトしたものと、この入力ディジタルデータを加算
して量子化データを得るか、或いは入力ディジタルデー
タに対してシフトのみ行って量子化データを得るように
したので、上述の効果に加え、更に回路構成を簡略化
し、回路規模をできるだけ小さくすることができる。Further, according to the present invention described above, in the quantizing means of the quantizing level calculating device of an arbitrary number among the plural quantizing level calculating means, the predetermined quantizing is performed on the input digital data of the equal length unit. The coefficient is multiplied and shifted to obtain quantized data, and in the remaining quantizing means of the quantizing level calculating device, the input digital data of the equal length unit is shifted and this input digital data is added. Since the quantized data is obtained or only the input digital data is shifted to obtain the quantized data, the circuit configuration can be further simplified and the circuit scale can be made as small as possible in addition to the above effects. .

【００８７】また上述せる本発明によれば、符号長変換
手段において等長化単位でブロック毎にブロックの終わ
りを示す符号を検出し、この符号を付加するか否かを判
断するようにしたので、効率的な符号化変換のための符
号量予測を行うことができる。Further, according to the present invention described above, the code length conversion means detects the code indicating the end of the block for each block in the equal length unit and determines whether or not to add this code. Thus, it is possible to perform code amount prediction for efficient coding conversion.

【００８８】更に上述において本発明によれば、量子化
手段からの量子化データのカテゴリをカテゴリ変換手段
で変換し、このカテゴリ変換手段の出力に基いて可変長
符号出力手段で可変長符号を出力し、カテゴリ変換手段
６６からの出力のブロックの終わりを示すブロック終了
符号をブロック終了符号検出手段で検出し、このブロッ
ク終了符号検出手段からの検出出力に基いてブロック終
了符号をブロック終了符号出力手段で出力し、このブロ
ック終了符号出力手段からのブロック終了符号の値をブ
ロック終了符号値変換手段で変換し、カテゴリ変換手段
からの出力及び可変長符号出力手段からの可変長符号を
第１の加算手段で加算し、この第１の加算手段の出力と
比較手段の出力を第２の加算手段で加算し、ブロック終
了符号値変換手段からの出力及び第２の加算手段からの
出力を比較手段で比較するようにしたので、上述の効果
に加え、効率的な符号化変換のための符号量予測を確実
に行うことができる。Further, according to the present invention described above, the category of the quantized data from the quantizing means is converted by the category converting means, and the variable length code outputting means outputs the variable length code based on the output of the category converting means. Then, the block end code indicating the end of the block output from the category conversion means 66 is detected by the block end code detecting means, and the block end code is output based on the detection output from the block end code detecting means. The block end code value from the block end code output means is converted by the block end code value conversion means, and the output from the category conversion means and the variable length code from the variable length code output means are added to the first addition. Means for adding, the output of the first adding means and the output of the comparing means are added by the second adding means, and the block end code value converting means Since the output from the output and a second adding means et be compared with comparison means, in addition to the effects described above, the code amount prediction for efficient encoding transformation can be reliably performed.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明量子化レベル算出方法及び装置の一実施
例を示す構成図である。FIG. 1 is a block diagram showing an embodiment of a quantization level calculation method and apparatus of the present invention.

【図２】本発明量子化レベル算出方法及び装置の他の例
を示す構成図である。FIG. 2 is a configuration diagram showing another example of the quantization level calculation method and device of the present invention.

【図３】本発明量子化レベル算出方法及び装置の一実施
例の説明に供する量子化レベルの例を示す説明図であ
る。FIG. 3 is an explanatory diagram showing an example of a quantization level used for describing an embodiment of a quantization level calculation method and apparatus of the present invention.

【図４】本発明量子化レベル算出方法及び装置の一実施
例の要部を示す構成図である。FIG. 4 is a configuration diagram showing a main part of an embodiment of a quantization level calculation method and apparatus of the present invention.

【図５】ディジタルＶＴＲの記録系の例を示す構成図で
ある。FIG. 5 is a configuration diagram showing an example of a recording system of a digital VTR.

【図６】ディジタルＶＴＲの再生系の例を示す構成図で
ある。FIG. 6 is a block diagram showing an example of a reproduction system of a digital VTR.

【図７】従来の量子化装置の要部を示す構成図である。FIG. 7 is a configuration diagram showing a main part of a conventional quantization device.

【図８】従来の量子化装置の要部を示す量子化レベル算
出装置の構成図である。FIG. 8 is a configuration diagram of a quantization level calculation device showing a main part of a conventional quantization device.

【図９】従来の量子化レベル算出装置の説明に供するデ
ータフォーマットを示す説明図である。FIG. 9 is an explanatory diagram showing a data format used for explaining a conventional quantization level calculation device.

【図１０】従来の量子化レベル算出装置の説明に供する
データフォーマットを示す説明図である。FIG. 10 is an explanatory diagram showing a data format used for explaining a conventional quantization level calculation device.

【図１１】従来の量子化レベル算出装置の説明に供する
データフォーマットを示す説明図である。FIG. 11 is an explanatory diagram showing a data format used for explaining a conventional quantization level calculation device.

【図１２】従来の量子化レベル算出装置の説明に供する
ＥＯＢ（エンド・オブ・ブロック）とコード長の関係を
示す説明図である。FIG. 12 is an explanatory diagram showing a relationship between EOB (End of Block) and code length, which is used for explaining a conventional quantization level calculation device.

【図１３】従来の量子化レベル算出装置の説明に供する
可変長符号テーブルの例を示す説明図である。FIG. 13 is an explanatory diagram showing an example of a variable length code table used for explaining a conventional quantization level calculation device.

【図１４】従来の量子化レベル算出装置の説明に供する
カテゴリ変換用のテーブルを示す説明図である。FIG. 14 is an explanatory diagram showing a category conversion table for explaining a conventional quantization level calculation device.

【符号の説明】[Explanation of symbols]

５６ ＦＩＦＯ（ファースト・イン・ファースト・アウ
ト） ５７ セレクタ ６２、８０、８２ 量子化回路 ６４ バレルシフタ ６５ 可変長符号変換回路 ６６ カテゴリ変換回路 ６７、９３ テーブル ６８ 符号長変換回路 ６９、８１、９６、９８ 加算回路 ７０ コンパレータ ７１ 目標値発生回路 ７２ ゲート回路 ９０ タイミング発生回路 ９２ ＥＯＢ検出回路 ９３ テーブル ９４ 値変換回路 ９５ コンパレータ56 FIFO (first in first out) 57 selector 62, 80, 82 quantization circuit 64 barrel shifter 65 variable length code conversion circuit 66 category conversion circuit 67, 93 table 68 code length conversion circuit 69, 81, 96, 98 addition Circuit 70 Comparator 71 Target value generation circuit 72 Gate circuit 90 Timing generation circuit 92 EOB detection circuit 93 Table 94 Value conversion circuit 95 Comparator

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】 ｎビットの量子化レベルの値に夫々対応
して量子化係数を設定すると共に、設定する際に量子化
係数に周期を持たせ、 等長化単位のディジタルデータをｎビットの量子化レベ
ルが示す最も最適な量子化係数で量子化するために、 上記ディジタルデータに対して所定の量子化レベルで仮
の量子化を行い、その量子化データのビットレートに応
じてｎビットの量子化レベルのｎビット目を決定し、上
記ｎビットの量子化レベルの（ｎ−ｍ）ビットの値を決
定するときに、その（ｎ−ｍ）ビットよりも上位の｛ｎ
−（ｍ−１）｝〜ｎビットの値に基いた所定の量子化レ
ベルで量子化を行い、得られた量子化データのビットレ
ートを目標とするビットレートと比較し、その比較結果
に基いて上記（ｎ−ｍ）ビットの値を決定し、最終的に
ｎビットの量子化レベルを得るようにしたことを特徴と
する量子化レベルの算出方法。1. A quantizing coefficient is set corresponding to each value of a quantizing level of n bits, and when the quantizing coefficient is set, a cycle is given to the quantizing coefficient, and digital data of equal length unit is converted into n bits. In order to perform quantization with the most optimal quantization coefficient indicated by the quantization level, the digital data is tentatively quantized at a predetermined quantization level, and n bits of the quantized data are quantized. When the nth bit of the quantization level is determined and the value of the (n−m) bit of the n-bit quantization level is determined, {n higher than the (n−m) bit is determined.
-(M-1)}-quantization is performed at a predetermined quantization level based on the value of n bits, the bit rate of the obtained quantized data is compared with a target bit rate, and the result of the comparison is used. Then, the value of (n−m) bits is determined, and finally the quantization level of n bits is obtained. 【請求項２】 上記（ｎ−ｍ）ビットよりも上位の｛ｎ
−（ｍ−１）｝ビット〜ｎビットの値に基いて使用され
る所定の複数の量子化レベルによって選択される量子化
係数を同一となるようにしたことを特徴とする請求項１
記載の量子化レベルの算出方法。2. The upper {n that is higher than the (n−m) bits.
The quantization coefficient selected by a predetermined plurality of quantization levels used based on the value of-(m-1)} to n bits is made the same.
Calculation method of the described quantization level. 【請求項３】 上記（ｎ−ｍ）ビットの値を決定すると
きに、上記量子化係数が２のべき乗でない場合、上記等
長化単位のディジタルデータをシフトし、このシフトし
て得られた値と、上記等長化単位のディジタルデータを
加算して量子化データを得るようにしたことを特徴とす
る請求項１記載の量子化レベルの算出方法。3. When determining the value of the (n−m) bits, if the quantization coefficient is not a power of 2, the digital data of the equal length unit is shifted, and the shift is obtained. 2. The method of calculating a quantization level according to claim 1, wherein the value and the digital data of the equal length unit are added to obtain the quantized data. 【請求項４】 上記（ｎ−ｍ）ビットの値を決定すると
きに、上記量子化係数が２のべき乗である場合、上記等
長化単位のディジタルデータをシフトして量子化データ
を得るようにしたことを特徴とする請求項１記載の量子
化レベルの算出方法。4. When determining the value of the (n−m) -bit, if the quantization coefficient is a power of 2, shift the digital data of the equal length unit to obtain the quantized data. The method for calculating a quantization level according to claim 1, wherein: 【請求項５】 等長化単位の入力ディジタルデータと量
子化係数を乗算し、シフトして上記等長化単位の入力デ
ィジタルデータを量子化する量子化手段と、この量子化
手段からの量子化データの符号長を変換する符号長変換
手段と、この符号長変換手段の出力データと目標値とを
比較する比較手段と、この比較手段の比較結果に基いて
量子化レベルのビットを決定する制御手段とからなる量
子化レベル算出手段を量子化レベルのビット数に対応し
て複数設け、 上記複数の量子化レベル算出手段を用いて量子化レベル
の全ビットを算出するようにした量子化レベル算出装置
において、 上記複数の量子化レベル算出手段の内任意の数の量子化
レベル算出手段の量子化手段においては、上記等長化単
位の入力ディジタルデータに所定の量子化係数を乗算し
シフトして量子化データを得るようにし、 残りの量子化レベル算出装置の量子化手段においては上
記等長化単位の入力ディジタルデータをシフトしたもの
と、この入力ディジタルデータを加算して量子化データ
を得るか、或いは入力ディジタルデータに対してシフト
のみ行って量子化データを得るようにしたことを特徴と
する量子化レベル算出装置。5. Quantization means for multiplying the input digital data of the equal length unit by a quantization coefficient and shifting to quantize the input digital data of the equal length unit, and quantization by the quantization means. A code length converting means for converting the code length of data, a comparing means for comparing the output data of the code length converting means with a target value, and a control for deciding the bit of the quantization level based on the comparison result of the comparing means. Quantization level calculation means comprising a plurality of quantization level calculation means corresponding to the number of bits of the quantization level, and calculating all bits of the quantization level using the plurality of quantization level calculation means In the apparatus, in the quantizing means of the arbitrary number of quantizing level calculating means among the plural quantizing level calculating means, a predetermined quantizing coefficient is applied to the input digital data of the equal length unit. Quantization data is obtained by performing arithmetic shifts, and in the remaining quantizing means of the quantizing level calculating device, the input digital data of the equal length unit is shifted and this input digital data is added to quantize. 2. A quantization level calculating device, characterized in that it obtains quantized data or only shifts input digital data to obtain quantized data. 【請求項６】 等長化単位の入力ディジタルデータを量
子化する量子化手段と、 この量子化手段からの量子化データの符号長を変換する
符号長変換手段と、 この符号長変換手段からの出力と目標値とを比較する比
較手段と、 この比較手段の比較結果に基いて量子化レベルのビット
を決定する制御手段とを有する量子化レベル算出装置に
おいて、 上記符号長変換手段に等長過単位でブロック毎にブロッ
クの終わりを示す符号を検出し、この符号を付加するか
否かを判断する機能を持たせたことを特徴とする量子化
レベル算出装置。6. A quantizing means for quantizing input digital data in equal length units, a code length converting means for converting the code length of the quantized data from the quantizing means, and a code length converting means for converting the code length. In a quantization level calculation device having a comparison means for comparing an output and a target value, and a control means for determining a bit of a quantization level based on a comparison result of the comparison means, the code length conversion means has an equal length excess. A quantization level calculation device having a function of detecting a code indicating the end of a block for each block in units and determining whether or not to add this code. 【請求項７】 上記符号長変換手段を、 上記量子化手段からの量子化データのカテゴリを変換す
るカテゴリ変換手段と、 このカテゴリ変換手段の出力に基いて可変長符号を出力
する可変長符号出力手段と、 上記カテゴリ変換手段からの出力のブロックの終わりを
示すブロック終了符号を検出するブロック終了符号検出
手段と、 このブロック終了符号検出手段からの検出出力に基いて
ブロック終了符号を出力するブロック終了符号出力手段
と、 このブロック終了符号出力手段からのブロック終了符号
の値を変換するブロック終了符号値変換手段と、 上記カテゴリ変換手段からの出力及び上位可変長符号出
力手段からの可変長符号を加算する第１の加算手段と、 この第１の加算手段の出力と比較手段の出力を加算する
第２の加算手段と、 上記ブロック終了符号値変換手段からの出力及び上記第
２の加算手段からの出力を比較する比較手段とで構成し
たことを特徴とする請求項６記載の量子化レベル算出装
置。7. The code length conversion means is a category conversion means for converting the category of the quantized data from the quantization means, and a variable length code output for outputting a variable length code based on the output of the category conversion means. Means, a block end code detection means for detecting a block end code indicating the end of the block of the output from the category conversion means, and a block end code for outputting a block end code based on the detection output from the block end code detection means. A code output means, a block end code value conversion means for converting the value of the block end code from the block end code output means, an output from the category conversion means and a variable length code from the upper variable length code output means are added. And a second adding means for adding the output of the first adding means and the output of the comparing means, Output and quantization level calculating apparatus according to claim 6, characterized in that is constituted by a comparator means for comparing the output from said second adder means from the lock end code value conversion means.