JP3929507B2

JP3929507B2 - Digital special effect generating apparatus and digital special effect generating method

Info

Publication number: JP3929507B2
Application number: JP19522994A
Authority: JP
Inventors: 秀雄中屋
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-08-19
Filing date: 1994-08-19
Publication date: 2007-06-13
Anticipated expiration: 2022-06-13
Also published as: JPH0865572A

Description

【０００１】
【産業上の利用分野】
本発明は、高能率符号化されたディジタルビデオ信号に対して適用されるディジタル特殊効果発生装置及びディジタル特殊効果発生方法に関する。
【０００２】
【従来の技術】
ディジタル特殊効果発生装置は、放送局等の業務施設において既に実用化されている。これは、プロセッサ及び大容量のメモリを含む大規模なシステムである。これに対して、民生用のディジタルディスク再生装置、ディジタルビデオテープレコーダ（以下、ディジタルＶＴＲという。）の再生出力に対して適用される特殊効果発生装置が望まれている。
【０００３】
一般的に、ディジタルビデオ信号を磁気テープ等の記録媒体に記録するときには、その情報量が多いので、記録／再生が可能な程度の伝送レートを達成するために、高能率符号化によって、ディジタルビデオ信号を圧縮するのが普通である。高能率符号化としては、ディジタルビデオ信号を多数の小ブロックに分割し、ブロック毎に符号化処理を行う適応ダイナミックレンジ符号化（Adaptive Dynamic Range Coding、以下ＡＤＲＣという。）、離散コサイン変換符号化（Discrete Cosine Transform、以下ＤＣＴという。）等の符号化が知られている。
【０００４】
ＡＤＲＣ符号化は、例えば特開昭６１−１４４９８９号公報に記載されているように、２次元ブロック内に含まれる複数画素の最大値及び最小値により規定されるダイナミックレンジを求め、上記最小値と上記ダイナミックレンジにより、圧縮された量子化ビット数によりダイナミックレンジを均等に分割し、ブロック内の各画素を最も近いレベルのコードに符号化するものである。
【０００５】
ＤＣＴ符号化は、ブロックの画素データを直交変換し、係数データを量子化後、可変長符号化するものであり、周波数情報を有している。
【０００６】
【発明が解決しようとする課題】
ところで、上記民生用のディジタルディスク再生装置、ディジタルＶＴＲの再生出力に対して適用される特殊効果発生装置は、価格面及びスペース面から考慮してより簡単な構成であることが望まれるが、実際には上記業務用の特殊効果発生装置と同様にプロセッサ及び大容量のメモリを含む大規模なシステムとなってしまい低価格化と小型化が達成できない。
【０００７】
本発明は、上記実情に鑑みてなされたものであり、簡単な構成とすることによって低価格化と小型化を達成するディジタル特殊効果発生装置の提供を目的とする。また、本発明は、ディジタル特殊効果発生装置の低価格化と小型化を達成するためのディジタル特殊効果発生方法の提供を目的とする。
【０００８】
【課題を解決するための手段】
本発明に係るディジタル特殊効果発生装置は、上記課題を解決するために、ディジタルビデオ信号を多数の小ブロックに分割し、ブロック毎に符号化処理を行う適応ダイナミックレンジ符号化により符号化されたディジタルビデオ信号にレベル方向のマスキング処理を行って階調又は解像度を変化させるマスキング処理と、上記ディジタルビデオ信号にオフセットレベルのシフト処理を行って輝度レベルを変化させるオフセットレベルシフト処理と、上記ディジタルビデオ信号にゲインの変化処理を行ってコントラスト又は強調の度合いを変化させるゲイン変化処理を施す演算手段と、ユーザにより指定された特殊再生モードに応じて上記演算手段の上記マスキング処理、上記オフセットレベルシフト処理、上記ゲイン変化処理を制御する演算制御手段とを備え、上記演算手段は、ディジタルビデオ信号に上記適応ダイナミックレンジ符号化を施して得られた符号化データのうちのビットプレーンに対して上記演算制御手段の制御に基づいて上記マスキング処理を施し、上記符号化データのうちの最小値に対して上記演算制御手段の制御に基づいて上記オフセットレベルシフト処理を施し、上記符号化データのうちのダイナミックレンジに対して上記演算制御手段の制御に基づいて上記ゲイン変化処理を施す。
【０００９】
本発明に係るディジタル特殊効果発生装置は、上記課題を解決するために、離散コサイン変換符号化により符号化されたディジタルビデオ信号にマスキング処理を行って階調又は解像度を変化させるマスキング処理と、上記ディジタルビデオ信号にシフト処理を行って輝度レベルを変化させるオフセットレベルシフト処理と、上記ディジタルビデオ信号にゲインの変化処理を行ってコントラスト又は強調の度合いを変化させるゲイン変化処理を施す演算手段と、ユーザにより指定された特殊再生モードに応じて上記演算手段の上記マスキング処理、上記オフセットレベルシフト処理、上記ゲイン変化処理を制御する演算制御手段とを備え、上記演算手段は、ディジタルビデオ信号に離散コサイン変換符号化を施して得られた符号化データのＤＣＴ係数データの交流分に対してそれぞれマスキング処理ユニットを用い、上記演算制御手段の制御に基づいて、各交流成分のｎビットそれぞれに対して、ｍ倍のフィールド或いはフレーム周期のクロックにしたがってコントロールデータを変化させてＡＮＤをとり各周波数成分に対応する係数のビットに対してマスキング処理を施し、上記符号化データのうちの直流分の係数データに対して上記演算制御手段の制御に基づいてゲイン変化処理を施し、上記符号化データのうちの直流分の係数データに対して上記演算制御手段の制御に基づいてオフセットレベルシフト処理を施す。
【００１０】
本発明に係るディジタル特殊効果発生方法は、上記課題を解決するために、ディジタルビデオ信号を多数の小ブロックに分割し、ブロック毎に符号化処理を行う適応ダイナミックレンジ符号化により符号化されたディジタルビデオ信号にレベル方向のマスキング処理を行って階調又は解像度を変化させるマスキング処理と、上記ディジタルビデオ信号にオフセットレベルのシフト処理を行って輝度レベルを変化させるオフセットレベルシフト処理と、上記ディジタルビデオ信号にゲインの変化処理を行ってコントラスト又は強調の度合いを変化させるゲイン変化処理を施す演算工程と、ユーザにより指定された特殊再生モードに応じて上記演算手段の上記マスキング処理、上記オフセットレベルシフト処理、上記ゲイン変化処理を制御する演算制御工程とを備え、上記演算工程は、ディジタルビデオ信号に上記適応ダイナミックレンジ符号化を施して得られた符号化データのうちのビットプレーンに対して上記演算制御工程の制御に基づいて上記マスキング処理を施し、上記符号化データのうちの最小値に対して上記演算制御工程の制御に基づいて上記オフセットレベルシフト処理を施し、上記符号化データのうちのダイナミックレンジに対して上記演算制御工程の制御に基づいて上記ゲイン変化処理を施す。
【００１１】
本発明に係るディジタル特殊効果発生方法は、上記課題を解決するために、離散コサイン変換符号化により符号化されたディジタルビデオ信号にマスキング処理を行って階調又は解像度を変化させるマスキング処理と、上記ディジタルビデオ信号にシフト処理を行って輝度レベルを変化させるオフセットレベルシフト処理と、上記ディジタルビデオ信号にゲインの変化処理を行ってコントラスト又は強調の度合いを変化させるゲイン変化処理を施す演算工程と、ユーザにより指定された特殊再生モードに応じて上記演算手段の上記マスキング処理、上記オフセットレベルシフト処理、上記ゲイン変化処理を制御する演算制御工程とを備え、上記演算工程は、ディジタルビデオ信号に離散コサイン変換符号化を施して得られた符号化データのＤＣＴ係数データの交流分に対してそれぞれマスキング処理ユニットを用い、上記演算制御工程の制御に基づいて、、各交流成分のｎビットそれぞれに対して、ｍ倍のフィールド或いはフレーム周期のクロックにしたがってコントロールデータを変化させてＡＮＤをとり各周波数成分に対応する係数のビットに対してマスキング処理を施し、上記符号化データのうちの直流分の係数データに対して上記演算制御工程の制御に基づいてゲイン変化処理を施し、上記符号化データのうちの直流分の係数データに対して上記演算制御工程の制御に基づいてオフセットレベルシフト処理を施す。
【００１２】
【作用】
各画素と対応する符号化コード又は、ダイナミックレンジ又は最小値等の付加コードを演算処理の対象としているので、処理対象となるデータのビット数が圧縮されている。したがって、回路規模の小さい簡易型のディジタル特殊効果発生装置を提供できる。また、高能率符号化データを処理しているので、この高能率符号の種類によって簡単に所望の特殊効果が得られる。
【００１３】
【実施例】
以下、本発明に係るディジタル特殊効果発生装置及びディジタル特殊効果発生方法の実施例について説明する。この実施例は、テープ状記録媒体に記録された映像信号をディジタル信号処理を用いて再生するディジタルビデオテープレコーダ（以下、ディジタルＶＴＲという。）である。
【００１４】
このディジタルＶＴＲは、図１に示すような構成である。すなわち、通常、複数の回転ヘッドにより構成されている磁気ヘッド１により磁気テープから再生されたデータは、増幅及びイコライザ回路部２を介して同期抽出回路３に供給される。増幅及びイコライザ回路部２の後段には、図示しないが、タイムベースコレクタ（ＴＢＣ）やチャネル符号化のデコードが設けられている。同期抽出回路３は、上記再生データから同期ワードを抽出する。このため、上記再生データは、８ビット／ワードに切り出される。
【００１５】
この再生データがエラー訂正回路４に供給され、再生過程で生じたエラーが訂正される。エラー訂正回路４の出力は、高能率符号化の符号語である。高能率符号化として適応ダイナミックレンジ符号化（以下、ＡＤＲＣ符号化という。）を採用している場合には、各ブロックのダイナミックレンジＤＲと最小値ＭＩＮと各画素のコード信号であるビットプレーンとが符号語である。これらの符号語がＡＤＲＣブロック毎にまとめられている。また、離散コサイン変換符号化（以下、ＤＣＴ符号化という。）においては、可変長符号化されたＤＣＴ係数が符号語であり、これが所定の順序、例えば直流分のデータを先頭に低次から高次に向かう順序でＤＣＴブロック毎にまとめられている。
【００１６】
エラー訂正回路４の出力データは、演算回路５に供給される。演算回路５は特殊効果処理を実現するためのマスキング処理、オフセットレベルのシフト処理及びゲイン変化処理を演算制御回路６の制御により行う。この演算回路５及び演算制御回路６については後述するが、特に、演算制御回路６は、ユーザのスイッチ操作に応答して発生した特殊再生モードを指示するモード信号に応じて演算回路５の特殊効果発生を制御する。
【００１７】
演算回路５で処理された符号化データは、デコーダ７（図中、ＤＥＣと記す。）に供給される。ＡＤＲＣ符号化の場合には、ビットプレーンとダイナミックレンジＤＲから代表値が復元され、この代表値に対して最小値ＭＩＮが加算される。ＤＣＴ符号化の場合には、可変長符号の復号がされ、ＤＣＴ係数データが逆変換される。そして、デコーダ７の復号データが時系列変換回路８に供給される。ＡＤＲＣ符号化あるいはＤＣＴ符号化は、ブロック構造のデータに対して符号化処理を施すので、時系列変換回路８によって、ブロック構造からラスター走査の順序が変換される。
さらに、時系列変換回路８の出力データがエラー修正回路９に供給され、訂正できなかったエラーが空間的にあるいは時間方向で補間される。エラー修正回路９の出力データがＤ／Ａ変換器１０に供給され、出力端子１１にアナログの再生ビデオ信号が取り出される。この再生ビデオ信号は、図示しないがモニタに供給される。
【００１８】
次に、演算回路５及び演算制御回路６の具体例を図２に示す。この図２の構成の演算回路５は、演算制御回路６の制御により図１に示したエラー訂正回路４の出力である例えばＡＤＲＣ符号化データのレベル方向にマスキング処理を行ったり、オフセットレベルのシフト処理を行ったり、ゲインの変化処理を行ったりする。マスキング処理は、例えば、２値画像からしだいに階調を細かくしていくように階調方向での解像度を高めるような効果を作り出す。また、オフセットレベルのシフト処理は、例えば、輝度を段々明るくするような効果を作り出す。また、ゲインの変化処理は、例えば、コントラストを段々高くするような効果を作り出す。
【００１９】
この演算回路５にて、上記マスキング処理を行うのがマスキング処理部５ａである。マスキング処理部５ａは、ＡＤＲＣ符号化データのビットプレーンのワードをｎビットとすると、ｎ個のＡＮＤゲート２０₁、２０₂・・・２０_nと、画素周期のクロックＣＫ₁が供給されるレジスタ２１から構成される。ＡＮＤゲート２０₁、２０₂・・・２０_nには、符号化データの各ビットが一方の入力データとして供給される。ＡＮＤゲート２０₁、２０₂・・・２０_nの他方の入力としては、演算制御回路６の後述するレジスタ３１からコントロールデータＭ₁、Ｍ₂・・・Ｍ_nの各ビットが供給される。
【００２０】
また、この演算回路５にて、上記オフセットレベルのシフト処理を行うのがオフセットレベルシフト処理部５ｂである。このオフセットレベルシフト処理部５ｂは、ＡＤＲＣ符号化データの最小値ＭＩＮを一方の入力とし、演算制御回路６のレジスタ３１からのコントロールデータＭ_Mを他方の入力とする加算器２２と、上記クロックＣＫ₁が供給されるレジスタ２３から構成される。
【００２１】
また、この演算回路５にて、上記ゲインの変化処理を行うのがゲイン変化処理部５ｃである。ゲイン変化処理部５ｃは、ＡＤＲＣ符号化データのダイナミックレンジＤＲを一方の入力とし、演算制御回路６のレジスタ３１からのコントロールデータＭ_Dを他方の入力とする乗算器２４と、上記クロックＣＫ₁が供給されるレジスタ２５から構成される。
【００２２】
また、演算制御回路６は、ｍ倍のフィールドあるいはフレームの周期のクロックＣＫ₂がクロック入力として供給され、ＲＯＭ３２から読み出されたｎビットのコントロールデータＭ₁、Ｍ₂・・・Ｍ_nとコントロールデータＭ_M及びＭ_Dを該クロックＣＫ₂で更新しながら出力するレジスタ３１と、上記ｎビットのコントロールデータＭ₁、Ｍ₂・・・Ｍ_nとコントロールデータＭ_M及びＭ_Dを記憶する上記ＲＯＭ３２と、上記ＲＯＭ３２のアドレスを発生するカウンタ３３と、このカウンタ３３にクリア信号を供給するＮＡＮＤゲート３４と、このＮＡＮＤゲート３４に否定出力を供給するＤ型フリップフロップ３５とから構成される。
そして、この演算制御回路６のレジスタ３１には、ｍ倍のフィールドあるいはフレームの周期のクロックＣＫ₂が供給され、ＲＯＭ３２から読み出されたｎビットのコントロールデータＭ₁、Ｍ₂・・・Ｍ_nがデータ入力される。したがって、レジスタ３１の内容は、ｍ倍のフィールドあるいはフレームの周期で更新される。ＲＯＭ３２のアドレス入力は、カウンタ３３から発生される。カウンタ３３は、クロックＣＫ₂をクロック入力とし、ＮＡＮＤゲート３４の出力をクリア入力とし，ＲＯＭ３２からの１ビットＭ₀をイネーブル入力とする。したがって、カウンタ３３は、ｍ倍のフィールドあるいはフレームの周期でインクリメントし、ＲＯＭ３２のアドレスが順次変化する。ＮＡＮＤゲート３４には、モード信号とＤ型フリップフロップ３５の否定出力とが入力される。Ｄ型フリップフロップ３５は、スタート信号をデータ入力とし、クロックＣＫ₂をクロック入力とする。
【００２３】
次に、図２に示した演算回路５及び演算制御回路６の具体例の動作を図３のタイミングチャートを参照しながら説明する。
【００２４】
先ず、本実施例のディジタルＶＴＲを使用しているユーザが特殊再生モードのマスキング処理を指定し、スタート信号をスイッチ押圧により発生した場合を説明する。スタート信号は、クロック信号ＣＫ₂と同期して“１”となる。これによりＮＡＮＤゲート３４からカウンタ３３に対するクリアパルスが“０”となり、カウンタ３３がクリアされる。ここで、カウンタ３３の出力及びモード信号がＲＯＭ３２に与えられているので、ＲＯＭ３２から読み出されるコントロールデータの１ビットＭ₀がカウンタ３３にイネーブル信号として供給される。このイネーブル信号が“１”の期間、カウンタ３３はクロックＣＫ₂をカウントしながらＲＯＭ３２にアドレスを供給することができる。
【００２５】
ＲＯＭ３２のアドレスがインクリメントするのに従って、コントロールデータ（Ｍ_n、Ｍ_n-1、・・・、Ｍ₁）は、（０、０、・・・、０）、（１、０、・・・、０）、（１、１、・・・、０）、（１、１、・・・、１）と変化する。この周期は、ｍ倍のフィールドあるいはフレーム周期である。このコントロールデータがレジスタ３１を介してＡＮＤゲート２０₁、２０₂・・・２０_nに供給されるので、マスキングの態様がｍ倍のフィールドあるいはフレームで周期する。なお、このマスキング処理のモードにおいては、コントロールデータＭ_Mは“０”であり、コントロールデータＭ_Dは“１”である。ここで、コントロールデータＭ_M及びＭ_Dは、上記コントロールデータＭ_n、Ｍ_n-1・・・Ｍ₁と同様に、スタート信号に同期してカウント動作するカウンタ３３の出力をアドレス入力とするＲＯＭ３２から読み出され、レジスタ３１でラッチされる。つまり、マスキング処理のモードがユーザにより選択された場合には、オフセットレベルシフト処理部５ｂとゲイン変化処理部５ｃは動作せず、オフセットレベルのシフト処理とゲインの変化処理は行われない。
【００２６】
したがって、高能率符号の一例であるＡＤＲＣ符号化データがエラー訂正回路４から供給される図２に示す演算回路５は、演算制御回路６にマスキング処理指定モード信号とスタート信号が供給されると、ＡＤＲＣ符号化データのビットプレーンのｎビットに関して、最初にＭＳＢ（最上位ビット）のみがＡＮＤゲート２０₁を通過してレジスタ２１に取り込まれる。次のフィールドあるいはフレームでは、ＭＳＢ及び第２上位ビットがＡＮＤゲート２０₁及び２０₂を通過してレジスタ２１に取り込まれる。以下、レジスタ２１に取り込まれるビットが順に下位に広がり、最後にｎビットの全ビットがレジスタ２１に取り込まれる。ビットプレーンは、レベル方向の情報を有しているので、かかるマスキング処理がされたデータを復号してモニタに供給すると、２値画像から次第に階調が細かくなる復元画像を見ることができる。なお、ここでは、最初に全ビットがマスクされていて、徐々にマスキングが解除される場合を示したが、コントロールデータを書き換えれば、他の効果を表現することも可能である。
【００２７】
次に、本実施例のディジタルＶＴＲを使用しているユーザが特殊再生モードのオフセットレベルシフト処理を指定し、スタート信号をスイッチ押圧により発生した場合を説明する。スタート信号は、クロック信号ＣＫ₂と同期して“１”となる。また、コントロールデータＭ_Mも、クロック信号ＣＫ₂に従って順次発生される。例えば、レベルを低い方から高い方にシフトさせる場合、コントロールデータＭ_Mは、０から順次大きな値に増加するようなデータとなる。このため、加算器２２は、ＡＤＲＣの符号化データの最小値ＭＩＮに０から順次大きな値に増加するコントロールデータＭ_Mを加算する。なお、このオフセットレベルシフト処理のモードにおいては、コントロールデータ（Ｍ_n、Ｍ_n-1、・・・、Ｍ₁）は、（１、１、・・・、１）であり、コントロールデータＭ_Dは、“１”である。つまり、オフセットレベルシフト処理のモードがユーザにより選択された場合には、マスキング処理とゲインの変化処理には変化はない。
【００２８】
したがって、高能率符号化の一例であるＡＤＲＣ符号化のデータがエラー訂正回路４から供給される図２に示す演算回路５は、演算制御回路６にオフセットレベルシフト処理指定モード信号とスタート信号が供給されると、ＡＤＲＣ符号化データの最小値ＭＩＮにｍ倍のフィールドあるいはフレームの周期で０から順次大きな値に増加するコントロールデータＭ_Mを加算し、例えば輝度が段々明るくなるような特殊再生を行うことができる。なお、コントロールデータＭ_Mの発生の仕方によっては、レベルを一方向に変化させたり、波のように変動させたりすることも可能である。
【００２９】
次に、本実施例のディジタルＶＴＲを使用しているユーザが特殊再生モードのゲイン変化処理を指定し、スタート信号をスイッチ押圧により発生した場合を説明する。この場合も、スタート信号は、クロック信号ＣＫ₂と同期して“１”となる。また、コントロールデータＭ_Dも、クロック信号ＣＫ₂に従って順次発生される。例えば、ゲインを低い方から高い方に変化させる場合、コントロールデータＭ_Dは、１から順次大きな値に増加するようなデータとなる。このため、乗算器２４は、ＡＤＲＣの符号化データのダイナミックレンジＤＲに１から順次大きな値に増加するコントロールデータＭ_Dを乗算する。なお、このゲイン変化処理のモードにおいては、コントロールデータ（Ｍ_n、Ｍ_n-1、・・・、Ｍ₁）は、（１、１、・・・、１）であり、コントロールデータＭ_Mは“０”である。つまり、ビットプレーンとオフセットには変化はない。
【００３０】
したがって、高能率符号化の一例であるＡＤＲＣ符号化のデータがエラー訂正回路４から供給される図２に示す演算回路５は、演算制御回路６にゲイン変化処理指定モード信号とスタート信号が供給されると、ＡＤＲＣ符号化データのダイナミックレンジＤＲにｍ倍のフィールドあるいはフレームの周期で１から順次大きな値に増加するコントロールデータＭ_Dを乗算し、例えばコントラストが段々高くなるような特殊再生を行うことができる。なお、ここでは、ゲインを変化させる手段として、乗算器２４を用いたが、簡単な手段としてはシフトレジスタを用いてビットシフトを行うことで、２の倍数のゲインアンプや１／２の倍数のゲインダウンを行うこともできる。
【００３１】
もちろん、ユーザが指定する特殊効果の種類はマスキング処理、レベルシフト処理、ゲイン変化処理の単一モードだけでなく、複数の処理の組合せに応じたＲＯＭ３２のデータを予め作製することで、複数の処理の組合せを実現することも可能である。
【００３２】
以上のようにして、図２に示す演算回路５及び演算制御回路６は、ＡＤＲＣ符号化データのビットプレーン、最小値ＭＩＮ、ダイナミックレンジＤＲのそれぞれに、ｍ倍のフィールドあるいはフレームの周期で変化するコントロールデータＭ_n、Ｍ_n-1、・・・、Ｍ₁、コントロールデータＭ_M及びＭ_Dを作用させることで、順次変化が加えられ、これを復号化回路７に供給して、復号を行うことで、例えば、２値画像から次第に階調が細かくなるような復元画像をみることができたり、輝度が段々明るくなってきたり、コントラストが段々高くなったりするような復元画像を見ることが出来る。
【００３３】
図４には、演算回路５及び演算制御回路６の他の具体例を示す。この図４の構成の演算回路５は、演算制御回路６の制御により図１に示したエラー訂正回路４の出力である例えばＤＣＴ符号化のデータに空間解像度に関するマスキング処理を行ったり、輝度レベルに関するオフセットレベルのシフト処理を行ったり、高域強調に関するゲインの変化処理を行ったりする。
【００３４】
演算回路５は、上記マスキング処理を行うマスキング処理部４１と、上記オフセットレベルのシフト処理を行うオフセットレベルシフト処理部４２と、上記ゲイン変化処理を行うゲイン変化処理部４３とから構成されている。ここで、マスキング処理部４１は、例えば８×８のＤＣＴブロック内のＤＣＴ係数（Ｃ₀、Ｃ₁、Ｃ₂・・・Ｃ₆₃）の交流分と同数のマスキング処理ユニット４１₁、４１₂・・・４１₆₃からなる。例えば、マスキング処理ユニット４１₁及び４１₂を構成しているＡＮＤゲート５０₁、５０₂・・・５０_n及び５２₁、５２₂・・・５２_n、レジスタ５１及び５３は、上記図２に示したＡＮＤゲート２０₁、２０₂・・・２０_n、レジスタ２１と同様であるのでここでは説明を省略する。
【００３５】
マスキング処理部４１でマスキング処理が行われる場合、ＤＣＴ係数データ（ｎビット）は、例えばＡＮＤゲート５０₁、５０₂・・・５０_nの一方に入力される。ＤＣＴ係数データは、ＤＣＴブロック内の画素数と等しい数であり、一般には直流分Ｃ₀を先頭にして、交流分の低次のものからその高次のものへと向かう順序（Ｃ₁、Ｃ₂・・・Ｃ₆₃）で、クロックＣＫ₁に従って供給される。このとき、例えばマスキング処理ユニット４１₁で、ｍ倍のフィールドあるいはフレームの周期のクロックＣＫ₂に従って、コントロールデータ（Ｍ_n、Ｍ_n-1、・・・、Ｍ₁）が（０、０、・・・、０）、（１、０、・・・、０）、（１、１、・・・、０）、（１、１、・・・、１）と変化すれば、各周波数成分に対応する係数のビットに対して、マスキング処理が施されることになり、ＤＣＴ係数データは粗い量子化から順次細かい量子化へと変化するのと等価になる。このＤＣＴ係数を復号すれば、レベル及び空間解像度が低いものから順次高いものへと復号画質が変化するようになる。
【００３６】
また、同じように例えばＡＮＤゲート５０₁、５０₂・・・５０_nの一方の入力にＤＣＴ係数が入力される場合でも、クロックＣＫ₂の周期をクロックＣＫ₁と同じ画素クロック単位とすれば、各周波数成分毎にマスキングのかけ方を変化させることができ、例えば、直流分の係数データが入力されるタイミングでコントロールデータ（Ｍ_n、Ｍ_n-1、・・・、Ｍ₁）が（１、１、・・・、１）で、交流分の低次の係数データが入力されるタイミングでコントロールデータ（Ｍ_n、Ｍ_n-1、・・・、Ｍ₁）が（０、０、・・・、０）となるようにコントロールすることによって、空間解像度の低い復号画像を得ることができる。さらに、時間を経るにしたがって、マスクされる周波数成分の位置をずらしていけば、空間解像度の低い復号画像から、順次、空間解像度の高い復号画像を得ることができる。
【００３７】
次に、ゲイン変化処理部４３について説明する。ゲイン変化処理部４３は、乗算器５４とレジスタ５５からなる。この乗算器５４とレジスタ５５は、図２に示した乗算器２４とレジスタ２５と同様であるのでここでは説明を省略する。
【００３８】
ゲイン変化処理部４３でゲイン変化処理が行われる場合、直流分のＤＣＴ係数データＣ₀は、乗算器５４の一方に入力される。乗算器５４の他方には、上記演算制御回路６のレジスタ３１から出力されるコントロールデータＭ_Dが供給される。このコントロールデータＭ_Dは、画素クロック単位で、例えば直流分から交流分の高次にいくに従って、１から順次大きくなるように変化させられる。したがって、乗算器５４からレジスタ５５を介して導出されるデータは、高域強調のような効果を発生させることができる。逆に、コントロールデータＭ_Dを１から順次小さくなるように変化させれば、低域通過フィルタのような効果を発生させることができる。
【００３９】
次に、オフセットレベルシフト処理部４２について説明する。オフセットレベルシフト処理部４２は、加算器５６とレジスタ５７からなる。この加算器５６とレジスタ５７は、図２に示した加算器２２とレジスタ２３と同様であるのでここでは説明を省略する。
【００４０】
オフセットレベルシフト処理部４２でオフセットレベルシフト処理が行われる場合、直流分のＤＣＴ係数データＣ₀は、加算器５６の一方に入力される。加算器５６の他方には、上記演算制御回路６のレジスタ３１から出力されるコントロールデータＭ_Mが供給される。このコントロールデータＭ_Mは、画素クロック単位で、例えば直流分のみのデータのタイミングで０から順次大きくなるように変化させられる。したがって、加算器５６からレジスタ５７を介して導出されるデータは、ＤＣオフセットが順次大きくなって全体の輝度レベルが高くなるような復号画像となる。また、ＤＣＴ係数データを乗算器５４の一方の入力に供給する場合、コントロールデータＭ_Dを画素クロック単位で、直流分のみのデータのタイミングで１から順次大きくなるように変化させれば、ＤＣオフセットが順次大きくなって全体の輝度レベルが高くなるような復号画像を得ることができる。当然のことながら、コントロールデータに逆の特性を持たせることにより全体の輝度レベルが低くなるような復号画像を得ることができる。このようにして、フェードイン／フェードアウトのような特殊再生処理が簡単に実現できる。
【００４１】
以上のように、本実施例のディジタルＶＴＲでは、比較的簡単な演算回路５と演算制御回路６を構成することで、例えば、ＡＤＲＣ符号化やＤＣＴ符号化のように高能率符号化されたデータに対して処理を加えることで、各種の特殊再生効果を得ることができる。さらに、ＲＯＭ３２のデータの内容を変えることで、その特殊再生効果の種類や時定数を容易に変更することができる。
【００４２】
なお、上記ディジタルＶＴＲでは、高能率符号化としてＡＤＲＣ符号化及びＤＣＴ符号化の例を述べたが、本発明に係るディジタル特殊効果発生装置ではこれら以外の高能率符号化を使用してもよい。また、上記ディジタルＶＴＲでは、処理を時間的に変化させているが、１フィールド内あるいは１フレーム内で変化させて、画面の場所によって効果の度合を変化させるようにしてもよい。さらに、実施例としてはディジタルＶＴＲに限らず、ディジタルディスク再生装置等の再生出力に対しても適用できる。
【００４３】
【発明の効果】
本発明に係るディジタル特殊効果発生装置は、簡単な構成でも低価格化と小型化を達成できる。また、本発明に係るディジタル特殊効果発生方法は、ディジタル特殊効果発生装置の低価格化、小型化を達成できる。
【図面の簡単な説明】
【図１】本発明の実施例のディジタルＶＴＲの概略構成を示すブロック図である。
【図２】図１に示した演算回路及び演算制御回路の具体例の詳細な構成図である。
【図３】図１に示した演算回路及び演算制御回路の動作タイミングを示すタイミングチャートである。
【図４】図１に示した演算回路及び演算制御回路の他の具体例の詳細な構成図である。
【符号の説明】
５演算回路
６演算制御回路
７高能率符号のデコーダ[0001]
[Industrial application fields]
The present invention relates to a digital special effect generating apparatus and a digital special effect generating method applied to a highly efficient encoded digital video signal.
[0002]
[Prior art]
Digital special effect generators have already been put to practical use in business facilities such as broadcasting stations. This is a large system that includes a processor and a large amount of memory. On the other hand, there is a demand for a special effect generator that is applied to the playback output of a consumer digital disk playback device and digital video tape recorder (hereinafter referred to as a digital VTR).
[0003]
In general, when a digital video signal is recorded on a recording medium such as a magnetic tape, the amount of information is large. Therefore, in order to achieve a transmission rate capable of recording / reproducing, digital video signals are recorded by high-efficiency encoding. It is common to compress the signal. As high-efficiency coding, a digital video signal is divided into a large number of small blocks, and coding processing is performed for each block. Adaptive dynamic range coding (hereinafter referred to as ADRC), discrete cosine transform coding ( Discrete Cosine Transform (hereinafter referred to as DCT) is known.
[0004]
ADRC encoding obtains a dynamic range defined by the maximum value and the minimum value of a plurality of pixels included in a two-dimensional block as described in, for example, Japanese Patent Application Laid-Open No. Sho 61-144899. According to the dynamic range, the dynamic range is evenly divided by the number of compressed quantization bits, and each pixel in the block is encoded into a code of the closest level.
[0005]
The DCT encoding is a method in which pixel data of a block is orthogonally transformed, the coefficient data is quantized and then variable-length encoded, and has frequency information.
[0006]
[Problems to be solved by the invention]
By the way, it is desirable that the special effect generator applied to the above-mentioned consumer digital disc playback device and playback output of the digital VTR has a simpler configuration in consideration of the price and space. In the same way as the above-mentioned special effect generator for business use, it becomes a large-scale system including a processor and a large-capacity memory, so that the price and size cannot be reduced.
[0007]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a digital special effect generator that achieves a reduction in price and size by a simple configuration. Another object of the present invention is to provide a method for generating a digital special effect for achieving a reduction in price and size of a digital special effect generator.
[0008]
[Means for Solving the Problems]
In order to solve the above problems, a digital special effect generator according to the present invention divides a digital video signal into a large number of small blocks, and performs digital encoding using adaptive dynamic range encoding that performs encoding processing for each block. Masking processing for changing the gradation or resolution by performing masking processing in the level direction on the video signal, Offset level shifting processing for changing the luminance level by performing offset level shifting processing on the digital video signal, and the digital video signal Calculating means for performing gain changing processing to change the degree of contrast or emphasis to the above, and the masking processing of the calculating means according to the special reproduction mode specified by the user, the offset level shift processing, An operation that controls the above gain change processing. Control means, and the computing means performs the masking process on the bit plane of the encoded data obtained by subjecting the digital video signal to the adaptive dynamic range coding based on the control of the computing control means. And performing the offset level shift process on the minimum value of the encoded data based on the control of the arithmetic control means, and controlling the arithmetic control means on the dynamic range of the encoded data. Based on the above, the gain change process is performed.
[0009]
In order to solve the above problems, the digital special effect generator according to the present invention performs a masking process on a digital video signal encoded by discrete cosine transform encoding to change the gradation or resolution, and the above-described masking process. An arithmetic means for performing a shift process on the digital video signal to change the luminance level, a gain changing process for changing the degree of contrast or enhancement by performing a gain change process on the digital video signal, and a user Arithmetic control means for controlling the masking processing, the offset level shift processing, and the gain change processing of the arithmetic means in accordance with the special playback mode specified by the control means, and the arithmetic means is a discrete cosine transform to a digital video signal. D of encoded data obtained by encoding A masking processing unit is used for each AC component of the T coefficient data, and control data according to the m-times field or frame period clock for each of the n bits of each AC component based on the control of the arithmetic control means. The gain is changed based on the control of the arithmetic control means for the coefficient data corresponding to the DC component of the encoded data. Processing is performed, and offset level shift processing is performed on the DC coefficient data of the encoded data based on the control of the arithmetic control means.
[0010]
In order to solve the above problems, a digital special effect generating method according to the present invention divides a digital video signal into a large number of small blocks, and performs digital coding encoded by adaptive dynamic range coding in which coding processing is performed for each block. Masking processing for changing the gradation or resolution by performing masking processing in the level direction on the video signal, Offset level shifting processing for changing the luminance level by performing offset level shifting processing on the digital video signal, and the digital video signal Performing a gain changing process to change the degree of contrast or enhancement by performing a gain changing process, and the masking process of the calculating means, the offset level shift process according to a special reproduction mode designated by the user, An operation that controls the above gain change processing. A control step, wherein the calculation step performs the masking process on the bit plane of the encoded data obtained by performing the adaptive dynamic range coding on the digital video signal based on the control of the calculation control step. And performing the offset level shift process on the minimum value of the encoded data based on the control of the calculation control process, and controlling the calculation control process on the dynamic range of the encoded data. Based on the above, the gain change process is performed.
[0011]
In order to solve the above problems, a digital special effect generating method according to the present invention performs masking processing on a digital video signal encoded by discrete cosine transform encoding to change gradation or resolution, and A calculation process for performing a shift process on the digital video signal to change the luminance level, a gain changing process for changing the degree of contrast or enhancement by performing a gain change process on the digital video signal, and a user And an arithmetic control step for controlling the masking processing, the offset level shift processing, and the gain change processing of the arithmetic means according to the special reproduction mode specified by the above-mentioned arithmetic means, and the arithmetic step is a discrete cosine transform into a digital video signal. D of encoded data obtained by encoding A masking processing unit is used for each AC component of the T coefficient data, and control is performed according to a clock of m times the field or frame period for each of the n bits of each AC component, based on the control of the arithmetic control step The data is changed and AND is applied to the coefficient bits corresponding to each frequency component to perform masking processing, and the DC data of the encoded data is gained based on the control in the arithmetic control step. A change process is performed, and an offset level shift process is performed on the coefficient data of the direct current component of the encoded data based on the control of the arithmetic control step.
[0012]
[Action]
Since an encoding code corresponding to each pixel or an additional code such as a dynamic range or a minimum value is a target of arithmetic processing, the number of bits of data to be processed is compressed. Therefore, a simple digital special effect generator with a small circuit scale can be provided. Further, since high-efficiency encoded data is processed, a desired special effect can be easily obtained depending on the type of the high-efficiency code.
[0013]
【Example】
Embodiments of a digital special effect generating apparatus and a digital special effect generating method according to the present invention will be described below. This embodiment is a digital video tape recorder (hereinafter referred to as a digital VTR) that reproduces a video signal recorded on a tape-shaped recording medium using digital signal processing.
[0014]
This digital VTR is configured as shown in FIG. That is, data reproduced from the magnetic tape by the magnetic head 1 constituted by a plurality of rotary heads is supplied to the synchronization extraction circuit 3 via the amplification and equalizer circuit unit 2. Although not shown in the figure, a time base collector (TBC) and a channel encoding decode are provided in the subsequent stage of the amplification and equalizer circuit section 2. The synchronization extraction circuit 3 extracts a synchronization word from the reproduction data. For this reason, the reproduction data is cut out to 8 bits / word.
[0015]
This reproduction data is supplied to the error correction circuit 4 and an error generated in the reproduction process is corrected. The output of the error correction circuit 4 is a code word for high efficiency encoding. When adaptive dynamic range coding (hereinafter referred to as ADRC coding) is adopted as high-efficiency coding, the dynamic range DR of each block, the minimum value MIN, and the bit plane that is the code signal of each pixel are It is a code word. These code words are collected for each ADRC block. In discrete cosine transform coding (hereinafter referred to as DCT coding), variable-length coded DCT coefficients are codewords, which are in a predetermined order, for example, DC data at the head, from low to high. The DCT blocks are grouped in the next order.
[0016]
The output data of the error correction circuit 4 is supplied to the arithmetic circuit 5. The arithmetic circuit 5 performs masking processing, offset level shift processing, and gain change processing for realizing special effect processing under the control of the arithmetic control circuit 6. The arithmetic circuit 5 and the arithmetic control circuit 6 will be described later. In particular, the arithmetic control circuit 6 has a special effect of the arithmetic circuit 5 according to a mode signal instructing a special reproduction mode generated in response to a user's switch operation. Control the occurrence.
[0017]
The encoded data processed by the arithmetic circuit 5 is supplied to a decoder 7 (denoted as DEC in the figure). In the case of ADRC encoding, the representative value is restored from the bit plane and the dynamic range DR, and the minimum value MIN is added to this representative value. In the case of DCT encoding, variable length code is decoded and DCT coefficient data is inversely transformed. Then, the decoded data of the decoder 7 is supplied to the time series conversion circuit 8. In ADRC encoding or DCT encoding, the block structure data is encoded, so the time-series conversion circuit 8 converts the order of raster scanning from the block structure.
Further, the output data of the time series conversion circuit 8 is supplied to the error correction circuit 9, and the error that could not be corrected is interpolated spatially or in the time direction. The output data of the error correction circuit 9 is supplied to the D / A converter 10 and an analog reproduced video signal is taken out to the output terminal 11. This reproduced video signal is supplied to a monitor (not shown).
[0018]
Next, specific examples of the arithmetic circuit 5 and the arithmetic control circuit 6 are shown in FIG. The arithmetic circuit 5 having the configuration shown in FIG. 2 performs masking processing in the level direction of, for example, ADRC encoded data that is the output of the error correction circuit 4 shown in FIG. Process, or change the gain. The masking process creates an effect of increasing the resolution in the gradation direction so that the gradation is gradually made finer from the binary image, for example. In addition, the offset level shift process creates an effect of increasing the brightness gradually, for example. In addition, the gain change process creates an effect of increasing the contrast step by step, for example.
[0019]
In the arithmetic circuit 5, the masking processing unit 5a performs the masking process. The masking processing unit 5a has n AND gates 20 assuming that the bit plane word of the ADRC encoded data is n bits. ₁ , 20 ₂ ... 20 _n And the pixel cycle clock CK ₁ Is constituted by a register 21 to which is supplied. AND gate 20 ₁ , 20 ₂ ... 20 _n Each bit of the encoded data is supplied as one input data. AND gate 20 ₁ , 20 ₂ ... 20 _n As the other input, control data M from a register 31 (to be described later) of the arithmetic control circuit 6 ₁ , M ₂ ... M _n Are provided.
[0020]
The offset level shift processing unit 5b performs the offset level shift processing in the arithmetic circuit 5. The offset level shift processing unit 5b receives the minimum value MIN of ADRC encoded data as one input, and receives control data M from the register 31 of the arithmetic control circuit 6. _M And the above clock CK ₁ Is constituted by a register 23 to which is supplied.
[0021]
In addition, the gain change processing unit 5c performs the gain change process in the arithmetic circuit 5. The gain change processing unit 5c receives the dynamic range DR of the ADRC encoded data as one input, and receives control data M from the register 31 of the arithmetic control circuit 6. _D The other input and the clock CK ₁ Is constituted by a register 25 to which is supplied.
[0022]
In addition, the arithmetic control circuit 6 generates a clock CK having an m-fold field or frame period. ₂ Is supplied as a clock input, and n-bit control data M read from the ROM 32 ₁ , M ₂ ... M _n And control data M _M And M _D The clock CK ₂ The register 31 that outputs while updating the data and the n-bit control data M ₁ , M ₂ ... M _n And control data M _M And M _D And a counter 33 for generating the address of the ROM 32, a NAND gate 34 for supplying a clear signal to the counter 33, and a D-type flip-flop 35 for supplying a negative output to the NAND gate 34. Is done.
The register 31 of the arithmetic control circuit 6 has a clock CK having an m-fold field or frame period. ₂ N-bit control data M read from the ROM 32 ₁ , M ₂ ... M _n Is entered. Therefore, the contents of the register 31 are updated at an m-times field or frame period. The address input of the ROM 32 is generated from the counter 33. Counter 33 is clock CK ₂ Is the clock input, the output of the NAND gate 34 is the clear input, and 1 bit M from the ROM 32 ₀ Is an enable input. Therefore, the counter 33 is incremented by a period of m times the field or frame, and the address of the ROM 32 changes sequentially. The NAND gate 34 receives the mode signal and the negative output of the D-type flip-flop 35. The D-type flip-flop 35 uses the start signal as a data input, and the clock CK ₂ Is the clock input.
[0023]
Next, operations of specific examples of the arithmetic circuit 5 and the arithmetic control circuit 6 shown in FIG. 2 will be described with reference to the timing chart of FIG.
[0024]
First, a case where the user using the digital VTR of this embodiment designates the masking process in the special reproduction mode and the start signal is generated by pressing the switch will be described. The start signal is the clock signal CK ₂ "1" in synchronization with As a result, the clear pulse from the NAND gate 34 to the counter 33 becomes “0”, and the counter 33 is cleared. Here, since the output of the counter 33 and the mode signal are given to the ROM 32, 1 bit M of the control data read from the ROM 32 is obtained. ₀ Is supplied to the counter 33 as an enable signal. While this enable signal is “1”, the counter 33 is set to the clock CK. ₂ The address can be supplied to the ROM 32 while counting.
[0025]
As the address of the ROM 32 increments, the control data (M _n , M _n-1 ... M ₁ ) Is (0, 0, ..., 0), (1, 0, ..., 0), (1, 1, ..., 0), (1, 1, ..., 1) And change. This period is m times the field or frame period. This control data is sent through the register 31 to the AND gate 20. ₁ , 20 ₂ ... 20 _n Therefore, the masking mode is cycled by m times the field or frame. In this masking processing mode, the control data M _M Is “0” and the control data M _D Is “1”. Here, control data M _M And M _D Is the control data M _n , M _n-1 ... M ₁ Similarly to the above, the output of the counter 33 that performs a counting operation in synchronization with the start signal is read out from the ROM 32 using the address input, and is latched by the register 31. That is, when the masking processing mode is selected by the user, the offset level shift processing unit 5b and the gain change processing unit 5c do not operate, and the offset level shift processing and gain change processing are not performed.
[0026]
Therefore, the arithmetic circuit 5 shown in FIG. 2 in which ADRC encoded data, which is an example of a high efficiency code, is supplied from the error correction circuit 4, when the masking processing designation mode signal and the start signal are supplied to the arithmetic control circuit 6, Regarding the n bits of the bit plane of the ADRC encoded data, only the MSB (most significant bit) is the AND gate ₁ And is taken into the register 21. In the next field or frame, the MSB and the second upper bit are AND gate 20 ₁ And 20 ₂ And is taken into the register 21. Thereafter, the bits taken into the register 21 spread in the lower order in order, and finally all n bits are taken into the register 21. Since the bit plane has information in the level direction, when the data subjected to such masking processing is decoded and supplied to the monitor, a restored image in which the gradation gradually becomes finer can be seen from the binary image. Here, a case is shown in which all bits are initially masked, and the masking is gradually released, but other effects can be expressed by rewriting the control data.
[0027]
Next, a case where the user using the digital VTR of this embodiment designates the offset level shift process in the special reproduction mode and the start signal is generated by pressing the switch will be described. The start signal is the clock signal CK ₂ "1" in synchronization with Control data M _M The clock signal CK ₂ Are generated sequentially. For example, when shifting the level from low to high, the control data M _M Becomes data that gradually increases from 0 to a large value. For this reason, the adder 22 increases the control data M that sequentially increases from 0 to the minimum value MIN of the encoded data of ADRC. _M Is added. In this offset level shift processing mode, control data (M _n , M _n-1 ... M ₁ ) Is (1, 1,..., 1), and the control data M _D Is “1”. That is, when the mode of the offset level shift process is selected by the user, there is no change in the masking process and the gain changing process.
[0028]
Therefore, the arithmetic circuit 5 shown in FIG. 2 in which ADRC encoded data, which is an example of high-efficiency encoding, is supplied from the error correction circuit 4 supplies the operation control circuit 6 with the offset level shift processing designation mode signal and the start signal. Then, the control data M that sequentially increases from 0 to a large value in the period of the field or frame m times the minimum value MIN of the ADRC encoded data. _M Thus, for example, special reproduction can be performed such that the brightness gradually increases. Control data M _M Depending on the manner of occurrence, it is possible to change the level in one direction or fluctuate like a wave.
[0029]
Next, a case where the user using the digital VTR of the present embodiment designates the gain change process in the special playback mode and generates a start signal by pressing the switch will be described. Also in this case, the start signal is the clock signal CK. ₂ "1" in synchronization with Control data M _D The clock signal CK ₂ Are generated sequentially. For example, when changing the gain from low to high, the control data M _D Becomes data that gradually increases from 1 to a large value. For this reason, the multiplier 24 increases the control data M that sequentially increases from 1 to the dynamic range DR of the encoded data of ADRC. _D Multiply In this gain change processing mode, control data (M _n , M _n-1 ... M ₁ ) Is (1, 1,..., 1), and the control data M _M Is “0”. That is, there is no change in the bit plane and offset.
[0030]
Therefore, in the arithmetic circuit 5 shown in FIG. 2 in which ADRC encoded data, which is an example of high-efficiency encoding, is supplied from the error correction circuit 4, a gain change processing designation mode signal and a start signal are supplied to the arithmetic control circuit 6. Then, the control data M that gradually increases from 1 to a large value in the field or frame period of m times the dynamic range DR of the ADRC encoded data. _D Can be used to perform special reproduction such that the contrast becomes higher. Here, the multiplier 24 is used as means for changing the gain. However, as a simple means, bit shift is performed using a shift register so that a gain amplifier that is a multiple of 2 or a multiple of 1/2 is used. Gain reduction can also be performed.
[0031]
Of course, the types of special effects specified by the user are not limited to the single mode of masking processing, level shift processing, and gain change processing. It is also possible to realize a combination of
[0032]
As described above, the arithmetic circuit 5 and the arithmetic control circuit 6 shown in FIG. 2 change in the ADRC encoded data bit plane, minimum value MIN, and dynamic range DR, respectively, with m times the field or frame period. Control data M _n , M _n-1 ... M ₁ Control data M _M And M _D Is applied to the decoding circuit 7 and decoding is performed, for example, a restored image with gradually decreasing gradation can be seen from the binary image. Or a restored image in which the brightness is gradually increased or the contrast is gradually increased.
[0033]
FIG. 4 shows another specific example of the arithmetic circuit 5 and the arithmetic control circuit 6. The arithmetic circuit 5 having the configuration shown in FIG. 4 performs, for example, DCT encoding data output from the error correction circuit 4 shown in FIG. Offset level shift processing is performed, and gain change processing for high frequency emphasis is performed.
[0034]
The arithmetic circuit 5 includes a masking processing unit 41 that performs the masking process, an offset level shift processing unit 42 that performs the offset level shifting process, and a gain change processing unit 43 that performs the gain changing process. Here, for example, the masking processing unit 41 uses the DCT coefficient (C in the 8 × 8 DCT block). ₀ , C ₁ , C ₂ ... C ₆₃ ) The same number of masking units 41 ₁ , 41 ₂ ... 41 ₆₃ Consists of. For example, the masking processing unit 41 ₁ And 41 ₂ AND gate 50 constituting ₁ , 50 ₂ ... 50 _n And 52 ₁ , 52 ₂ ... 52 _n The registers 51 and 53 are the AND gate 20 shown in FIG. ₁ , 20 ₂ ... 20 _n Since it is similar to the register 21, the description thereof is omitted here.
[0035]
When the masking processing is performed by the masking processing unit 41, the DCT coefficient data (n bits) is, for example, AND gate 50 ₁ , 50 ₂ ... 50 _n Is input to one of the The DCT coefficient data is a number equal to the number of pixels in the DCT block. ₀ From the low-order part of the AC to the high-order part (C ₁ , C ₂ ... C ₆₃ ) And clock CK ₁ Supplied according to At this time, for example, the masking processing unit 41 ₁ And a clock CK with a period of m times the field or frame ₂ Control data (M _n , M _n-1 ... M ₁ ) Is (0, 0, ..., 0), (1, 0, ..., 0), (1, 1, ..., 0), (1, 1, ..., 1) and If changed, masking processing is performed on the bit of the coefficient corresponding to each frequency component, and the DCT coefficient data is equivalent to changing from coarse quantization to fine quantization sequentially. When this DCT coefficient is decoded, the decoded image quality changes from the lowest level and spatial resolution to the higher one.
[0036]
Similarly, for example, AND gate 50 ₁ , 50 ₂ ... 50 _n Even when a DCT coefficient is input to one input of ₂ The period of the clock CK ₁ If the same pixel clock unit is used, the masking method can be changed for each frequency component. For example, the control data (M _n , M _n-1 ... M ₁ ) Is (1, 1,..., 1), and the control data (M _n , M _n-1 ... M ₁ ) Is controlled to be (0, 0,..., 0), a decoded image having a low spatial resolution can be obtained. Furthermore, if the position of the frequency component to be masked is shifted with time, a decoded image with a high spatial resolution can be obtained sequentially from a decoded image with a low spatial resolution.
[0037]
Next, the gain change processing unit 43 will be described. The gain change processing unit 43 includes a multiplier 54 and a register 55. Since the multiplier 54 and the register 55 are the same as the multiplier 24 and the register 25 shown in FIG.
[0038]
When gain change processing is performed by the gain change processing unit 43, DCT coefficient data C for DC component ₀ Is input to one of the multipliers 54. The other side of the multiplier 54 has control data M output from the register 31 of the arithmetic control circuit 6. _D Is supplied. This control data M _D Is changed in units of pixel clocks so as to increase sequentially from 1, for example, from higher DC to higher AC. Therefore, data derived from the multiplier 54 via the register 55 can generate an effect such as high frequency emphasis. Conversely, control data M _D If the value is changed so as to decrease sequentially from 1, an effect like a low-pass filter can be generated.
[0039]
Next, the offset level shift processing unit 42 will be described. The offset level shift processing unit 42 includes an adder 56 and a register 57. The adder 56 and the register 57 are the same as the adder 22 and the register 23 shown in FIG.
[0040]
When the offset level shift processing is performed by the offset level shift processing unit 42, DCT coefficient data C for DC ₀ Is input to one of the adders 56. The other side of the adder 56 includes control data M output from the register 31 of the arithmetic control circuit 6. _M Is supplied. This control data M _M Is changed in increments of pixel clocks, for example, so as to increase sequentially from 0 at the timing of data of only the direct current component. Therefore, the data derived from the adder 56 via the register 57 is a decoded image in which the DC offset is sequentially increased and the overall luminance level is increased. When supplying DCT coefficient data to one input of the multiplier 54, the control data M _D Is changed in increments of pixel clocks so as to increase sequentially from 1 at the data timing of only the direct current component, it is possible to obtain a decoded image in which the DC offset increases sequentially and the overall luminance level increases. As a matter of course, it is possible to obtain a decoded image in which the overall luminance level is lowered by giving the control data the opposite characteristics. In this way, special reproduction processing such as fade-in / fade-out can be easily realized.
[0041]
As described above, in the digital VTR according to the present embodiment, the relatively simple arithmetic circuit 5 and arithmetic control circuit 6 are configured so that, for example, highly efficient encoded data such as ADRC encoding or DCT encoding is performed. Various special reproduction effects can be obtained by processing the above. Furthermore, by changing the contents of the data in the ROM 32, the type and time constant of the special reproduction effect can be easily changed.
[0042]
In the digital VTR, examples of ADRC coding and DCT coding have been described as high-efficiency coding. However, the digital special effect generator according to the present invention may use other high-efficiency coding. In the digital VTR, the processing is changed with time, but it may be changed within one field or within one frame, and the degree of effect may be changed depending on the location of the screen. Furthermore, the embodiment is not limited to a digital VTR, but can also be applied to a reproduction output of a digital disk reproducing apparatus or the like.
[0043]
【The invention's effect】
The digital special effect generator according to the present invention can achieve a reduction in price and size even with a simple configuration. In addition, the digital special effect generating method according to the present invention can achieve a reduction in price and size of the digital special effect generator.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a schematic configuration of a digital VTR according to an embodiment of the present invention.
FIG. 2 is a detailed configuration diagram of a specific example of an arithmetic circuit and an arithmetic control circuit shown in FIG.
FIG. 3 is a timing chart showing operation timings of the arithmetic circuit and the arithmetic control circuit shown in FIG. 1;
4 is a detailed configuration diagram of another specific example of the arithmetic circuit and the arithmetic control circuit shown in FIG. 1. FIG.
[Explanation of symbols]
5 Arithmetic circuit
6 Arithmetic control circuit
7 High-efficiency code decoder

Claims

ディジタルビデオ信号を多数の小ブロックに分割し、ブロック毎に符号化処理を行う適応ダイナミックレンジ符号化により符号化されたディジタルビデオ信号にレベル方向のマスキング処理を行って階調又は解像度を変化させるマスキング処理と、上記ディジタルビデオ信号にオフセットレベルのシフト処理を行って輝度レベルを変化させるオフセットレベルシフト処理と、上記ディジタルビデオ信号にゲインの変化処理を行ってコントラスト又は強調の度合いを変化させるゲイン変化処理を施す演算手段と、
ユーザにより指定された特殊再生モードに応じて上記演算手段の上記マスキング処理、上記オフセットレベルシフト処理、上記ゲイン変化処理を制御する演算制御手段とを備え、
上記演算手段は、ディジタルビデオ信号に上記適応ダイナミックレンジ符号化を施して得られた符号化データのうちのビットプレーンに対して上記演算制御手段の制御に基づいて上記マスキング処理を施し、上記符号化データのうちの最小値に対して上記演算制御手段の制御に基づいて上記オフセットレベルシフト処理を施し、上記符号化データのうちのダイナミックレンジに対して上記演算制御手段の制御に基づいて上記ゲイン変化処理を施すことを特徴とするディジタル特殊効果発生装置。Masking to change the gradation or resolution by dividing the digital video signal into a large number of small blocks and performing the masking process in the level direction on the digital video signal encoded by adaptive dynamic range encoding that performs the encoding process for each block Processing, offset level shift processing for changing the luminance level by performing offset level shift processing on the digital video signal, and gain change processing for changing the degree of contrast or enhancement by performing gain change processing on the digital video signal Computing means for applying
Computation control means for controlling the masking processing, the offset level shift processing, and the gain change processing of the computing means according to a special reproduction mode designated by the user ,
The arithmetic means performs the masking process on the bit plane of the encoded data obtained by performing the adaptive dynamic range encoding on the digital video signal based on the control of the arithmetic control means, and the encoding The offset level shift process is performed on the minimum value of the data based on the control of the arithmetic control unit, and the gain change is performed on the dynamic range of the encoded data based on the control of the arithmetic control unit. A digital special effect generator characterized by performing processing .

離散コサイン変換符号化により符号化されたディジタルビデオ信号にマスキング処理を行って階調又は解像度を変化させるマスキング処理と、上記ディジタルビデオ信号にシフト処理を行って輝度レベルを変化させるオフセットレベルシフト処理と、上記ディジタルビデオ信号にゲインの変化処理を行ってコントラスト又は強調の度合いを変化させるゲイン変化処理を施す演算手段と、A masking process for changing the gradation or resolution by masking the digital video signal encoded by discrete cosine transform encoding, and an offset level shift process for changing the luminance level by shifting the digital video signal. Calculating means for performing gain change processing for changing the degree of contrast or enhancement by performing gain change processing on the digital video signal;
ユーザにより指定された特殊再生モードに応じて上記演算手段の上記マスキング処理、上記オフセットレベルシフト処理、上記ゲイン変化処理を制御する演算制御手段とを備え、Computation control means for controlling the masking processing, the offset level shift processing, and the gain change processing of the computing means according to a special reproduction mode designated by the user,
上記演算手段は、ディジタルビデオ信号に離散コサイン変換符号化を施して得られた符号化データのＤＣＴ係数データの交流分に対してそれぞれマスキング処理ユニットを用い、上記演算制御手段の制御に基づいて、各交流成分のｎビットそれぞれに対して、ｍ倍のフィールド或いはフレーム周期のクロックにしたがってコントロールデータを変化させてＡＮＤをとり各周波数成分に対応する係数のビットに対してマスキング処理を施し、上記符号化データのうちの直流分の係数データに対して上記演算制御手段の制御に基づいてゲイン変化処理を施し、上記符号化データのうちの直流分の係数データに対して上記演算制御手段の制御に基づいてオフセットレベルシフト処理を施すことを特徴とするディジタル特殊効果発生装置。 The arithmetic means uses a masking processing unit for each AC component of DCT coefficient data of encoded data obtained by subjecting a digital video signal to discrete cosine transform encoding, and based on the control of the arithmetic control means, For each n bits of each AC component, the control data is changed according to a clock of a field of m times or a frame period, and an AND is performed, and a masking process is performed on the bits of the coefficient corresponding to each frequency component. Gain change processing is performed on the DC coefficient data in the encoded data based on the control of the arithmetic control means, and the DC control data in the encoded data is controlled by the arithmetic control means. A digital special effect generator characterized in that an offset level shift process is performed based thereon.

ディジタルビデオ信号を多数の小ブロックに分割し、ブロック毎に符号化処理を行う適応ダイナミックレンジ符号化により符号化されたディジタルビデオ信号にレベル方向のマスキング処理を行って階調又は解像度を変化させるマスキング処理と、上記ディジタルビデオ信号にオフセットレベルのシフト処理を行って輝度レベルを変化させるオフセットレベルシフト処理と、上記ディジタルビデオ信号にゲインの変化処理を行ってコントラスト又は強調の度合いを変化させるゲイン変化処理を施す演算工程と、
ユーザにより指定された特殊再生モードに応じて上記演算手段の上記マスキング処理、上記オフセットレベルシフト処理、上記ゲイン変化処理を制御する演算制御工程とを備え、
上記演算工程は、ディジタルビデオ信号に上記適応ダイナミックレンジ符号化を施して得られた符号化データのうちのビットプレーンに対して上記演算制御工程の制御に基づいて上記マスキング処理を施し、上記符号化データのうちの最小値に対して上記演算制御工程の制御に基づいて上記オフセットレベルシフト処理を施し、上記符号化データのうちのダイナミックレンジに対して上記演算制御工程の制御に基づいて上記ゲイン変化処理を施すことを特徴とするディジタル特殊効果発生方法。Masking to change the gradation or resolution by dividing the digital video signal into a large number of small blocks and performing the masking process in the level direction on the digital video signal encoded by adaptive dynamic range encoding that performs the encoding process for each block Processing, offset level shift processing for changing the luminance level by performing offset level shift processing on the digital video signal, and gain change processing for changing the degree of contrast or enhancement by performing gain change processing on the digital video signal An arithmetic process for applying
An arithmetic control step for controlling the masking processing of the arithmetic means, the offset level shift processing, and the gain change processing according to the special reproduction mode designated by the user ,
The calculation step performs the masking process on the bit plane of the encoded data obtained by performing the adaptive dynamic range encoding on the digital video signal based on the control of the calculation control step, and performs the encoding The offset level shift process is performed on the minimum value of the data based on the control of the arithmetic control step, and the gain change is performed on the dynamic range of the encoded data based on the control of the arithmetic control step. A digital special effect generation method characterized by performing processing .

離散コサイン変換符号化により符号化されたディジタルビデオ信号にマスキング処理を行って階調又は解像度を変化させるマスキング処理と、上記ディジタルビデA masking process for changing the gradation or resolution by performing a masking process on a digital video signal encoded by discrete cosine transform encoding; オ信号にシフト処理を行って輝度レベルを変化させるオフセットレベルシフト処理と、上記ディジタルビデオ信号にゲインの変化処理を行ってコントラスト又は強調の度合いを変化させるゲイン変化処理を施す演算工程と、An offset level shift process for changing the luminance level by performing a shift process on the audio signal, and a calculation process for performing a gain change process for changing the degree of contrast or enhancement by performing a gain change process on the digital video signal;
ユーザにより指定された特殊再生モードに応じて上記演算手段の上記マスキング処理、上記オフセットレベルシフト処理、上記ゲイン変化処理を制御する演算制御工程とを備え、An arithmetic control step for controlling the masking processing of the arithmetic means, the offset level shift processing, and the gain change processing according to the special reproduction mode designated by the user,
上記演算工程は、ディジタルビデオ信号に離散コサイン変換符号化を施して得られた符号化データのＤＣＴ係数データの交流分に対してそれぞれマスキング処理ユニットを用い、上記演算制御工程の制御に基づいて、各交流成分のｎビットそれぞれに対して、ｍ倍のフィールド或いはフレーム周期のクロックにしたがってコントロールデータを変化させてＡＮＤをとり各周波数成分に対応する係数のビットに対してマスキング処理を施し、上記符号化データのうちの直流分の係数データに対して上記演算制御工程の制御に基づいてゲイン変化処理を施し、上記符号化データのうちの直流分の係数データに対して上記演算制御工程の制御に基づいてオフセットレベルシフト処理を施すことを特徴とするディジタル特殊効果発生方法。 The calculation step uses a masking processing unit for each AC component of DCT coefficient data of encoded data obtained by subjecting a digital video signal to discrete cosine transform encoding, and based on the control of the calculation control step, For each n bits of each AC component, the control data is changed according to a clock of a field of m times or a frame period, and an AND is performed, and a masking process is performed on the bits of the coefficient corresponding to each frequency component. The gain change processing is performed on the DC coefficient data in the encoded data based on the control in the calculation control process, and the DC control coefficient data in the encoded data is controlled in the calculation control process. A digital special effect generating method characterized in that an offset level shift process is performed based thereon.