JPH06303114A - Pulse generating circuit - Google Patents
Pulse generating circuitInfo
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- JPH06303114A JPH06303114A JP10730593A JP10730593A JPH06303114A JP H06303114 A JPH06303114 A JP H06303114A JP 10730593 A JP10730593 A JP 10730593A JP 10730593 A JP10730593 A JP 10730593A JP H06303114 A JPH06303114 A JP H06303114A
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- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、パルス発生回路に関
し、特にディジタル論理回路により構成するパルス発生
回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pulse generating circuit, and more particularly to a pulse generating circuit composed of a digital logic circuit.
【０００２】[0002]
【従来の技術】従来のパルス発生回路では、図３に示し
たように出力段のノアゲート１１は、インバータ１２を
介した信号Ａと、その信号Ａから分岐して奇数段構成の
遅延回路１３を介した信号Ａ′と、コントロール信号と
の３つの信号を入力するために、３入力になっていたも
のがある。2. Description of the Related Art In a conventional pulse generation circuit, as shown in FIG. 3, a NOR gate 11 at an output stage includes a signal A via an inverter 12 and a delay circuit 13 having an odd number of stages branched from the signal A. There are some which have three inputs in order to input the three signals of the signal A ′ through and the control signal.
【０００３】[0003]
【発明が解決しようとする課題】上記３入力ノアゲート
は、Ｐｃｈトランジスタが直列に３つ接続している回路
であり、出力パルスの立ち上がりがなまってしまい、出
力パルスの幅をより狭くすることが困難であった。The above-mentioned 3-input NOR gate is a circuit in which three Pch transistors are connected in series, and the rise of the output pulse becomes dull and it is difficult to further narrow the width of the output pulse. Met.
【０００４】このような従来技術の問題点に鑑み、本発
明の主な目的は、急峻な立ち上がり特性を有して、出力
パルス幅を狭くしたパルス信号を得ることができるパル
ス発生回路を提供することにある。In view of the above problems of the prior art, a main object of the present invention is to provide a pulse generating circuit having a steep rising characteristic and capable of obtaining a pulse signal having a narrow output pulse width. Especially.
【０００５】[0005]
【課題を解決するための手段】このような目的は、本発
明によれば、入力信号に応じて所定のパルス幅のパルス
信号を出力するパルス発生回路に於いて、前記入力信号
に応じて前記パルス幅に対応する時間遅延させた遅延信
号を出力する遅延回路と、前記パルス信号の発生を選択
的に許可するためのコントロール信号と前記遅延信号と
が入力されるナンド回路と、前記入力信号と前記ナンド
回路の出力信号とが入力されるノア回路とを有すること
を特徴とするパルス発生回路を提供することにより達成
される。According to the present invention, there is provided a pulse generating circuit for outputting a pulse signal having a predetermined pulse width in accordance with an input signal. A delay circuit for outputting a delay signal delayed by a time corresponding to a pulse width; a NAND circuit to which a control signal for selectively permitting the generation of the pulse signal and the delay signal are input; and the input signal, And a NOR circuit to which the output signal of the NAND circuit is input.
【０００６】[0006]
【作用】このようにすれば、出力段のノアゲートを２入
力にすることができ、３入力ノアゲートに対してノアゲ
ート内のＰｃｈトランジスタが減るので、出力パルス信
号の立ち上がりを比較的急峻にすることができる。By doing so, the NOR gate of the output stage can be made to have two inputs, and the number of Pch transistors in the NOR gate is reduced as compared with the three-input NOR gate, so that the rise of the output pulse signal can be made relatively steep. it can.
【０００７】[0007]
【実施例】本発明の実施例を図１を用いて詳細に説明す
る。Embodiments of the present invention will be described in detail with reference to FIG.
【０００８】図１は、本発明の実施例のパルス発生回路
の回路図である。このパルス発生回路は、信号入力段に
設けられたインバータ１と、互いに並列に設けられた各
遅延回路２・３と、両遅延回路２・３からの信号が入力
されるナンド回路４と、ノア回路５とにより構成され
る。遅延回路２は、インバータ１で極性を反転された入
力信号に応じて遅延信号を発生させるものであり、２段
のインバータ２ａ・２ｂによって構成される。遅延回路
２をインバータで構成する場合には元の入力との極性を
合わせる必要性から偶数段のインバータで構成する必要
がある。FIG. 1 is a circuit diagram of a pulse generation circuit according to an embodiment of the present invention. This pulse generation circuit includes an inverter 1 provided at a signal input stage, delay circuits 2 and 3 provided in parallel with each other, a NAND circuit 4 to which signals from both delay circuits 2 and 3 are input, and a NOR circuit. And the circuit 5. The delay circuit 2 generates a delay signal according to the input signal whose polarity is inverted by the inverter 1, and is composed of two stages of inverters 2a and 2b. When the delay circuit 2 is formed of an inverter, it is necessary to form an even number of inverters because it is necessary to match the polarity with the original input.
【０００９】遅延回路３は、パルス信号の発生を選択的
に許可する、すなわちパルス信号を出力するか否かをコ
ントロールするためのコントロール信号を遅延するため
の回路であり、３段のインバータ３ａ・３ｂ・３ｃによ
って構成される。この遅延回路３は、パルス信号の出力
のオン、オフのタイミングが出力パルスの途中で発生し
たりすることがないように、インバータ１への入力信号
とのタイミングを合わせるために設けたものであり、回
路の用途によってはナンド回路４の入力に直接コントロ
ール信号を入力しても良い。The delay circuit 3 is a circuit for selectively permitting the generation of a pulse signal, that is, a circuit for delaying a control signal for controlling whether or not to output a pulse signal. The delay circuit 3 has three stages of inverters 3a. It is composed of 3b and 3c. The delay circuit 3 is provided to match the timing with the input signal to the inverter 1 so that the on / off timing of the output of the pulse signal does not occur during the output pulse. The control signal may be directly input to the input of the NAND circuit 4 depending on the purpose of the circuit.
【００１０】次に、図２の信号波形図を参照して本回路
の動作を説明する。インバータ１の入力信号が立ち上が
ると、ノア回路５の一方の入力５ａは立ち下がり低レベ
ル（Ｌｏ）になる。従って、ノア回路５の出力は高レベ
ル（Ｈｉ）になる。パルス信号を発生させるべくコント
ロール信号がＨｉ状態に於いては、遅延回路２の出力が
遅延回路２の遅延時間に応じた時間遅れてＬｏになる
と、ナンド回路４の出力は入力信号に対して遅延時間に
応じた時間遅れてＨｉになってノア回路５の他方の入力
５ｂに入力する。ナンド回路４の出力がＨｉに変わると
ノア回路５の出力は立ち下がってＬｏになる。従って、
ノア回路５の出力がＨｉを維持するのは遅延回路２及び
ナンド回路４の系による遅延時間ｔの間だけになる。こ
の遅延時間ｔが出力パルス幅になる。Next, the operation of this circuit will be described with reference to the signal waveform diagram of FIG. When the input signal of the inverter 1 rises, one input 5a of the NOR circuit 5 falls and goes to a low level (Lo). Therefore, the output of the NOR circuit 5 becomes high level (Hi). When the control signal for generating the pulse signal is in the Hi state and the output of the delay circuit 2 becomes Lo with a time delay corresponding to the delay time of the delay circuit 2, the output of the NAND circuit 4 is delayed with respect to the input signal. It becomes Hi with a time delay corresponding to the time, and is input to the other input 5b of the NOR circuit 5. When the output of the NAND circuit 4 changes to Hi, the output of the NOR circuit 5 falls and becomes Lo. Therefore,
The output of the NOR circuit 5 maintains Hi only during the delay time t by the system of the delay circuit 2 and the NAND circuit 4. This delay time t becomes the output pulse width.
【００１０】このように本実施例に於いては、ナンド回
路４からなるコントロールゲートを設けたので、出力段
のノアゲートを２入力とすることができるので、ノアゲ
ート内のＰｃｈトランジスタが２段の直列になり、従来
例に比べて出力パルスの立ち上がりを急峻にすることが
できる。As described above, in this embodiment, since the control gate composed of the NAND circuit 4 is provided, the NOR gate of the output stage can have two inputs, so that the Pch transistor in the NOR gate has two stages in series. As a result, the rising edge of the output pulse can be made steeper than in the conventional example.
【００１０】[0010]
【発明の効果】以上説明したように、本発明によれば、
急峻な立ち上がり特性を有するパルス信号を発生させる
ことができ、より一層出力パルス幅が狭いパルス信号を
得られるパルス発生回路を提供することができる。As described above, according to the present invention,
It is possible to provide a pulse generation circuit that can generate a pulse signal having a steep rising characteristic and that can obtain a pulse signal with a narrower output pulse width.
【図１】本発明に基づくパルス発生回路の回路図。FIG. 1 is a circuit diagram of a pulse generation circuit according to the present invention.
【図２】本発明に基づくパルス発生回路に於ける信号波
形図。FIG. 2 is a signal waveform diagram in the pulse generation circuit according to the present invention.
【図３】従来のパルス発生回路の回路図。FIG. 3 is a circuit diagram of a conventional pulse generation circuit.
１ インバータ ２ 遅延回路 ２ａ・２ｂ インバータ ３ 遅延回路 ３ａ・３ｂ・３ｃ インバータ ４ ナンド回路 ５ ノア回路 ５ａ・５ｂ 入力 １１ ノアゲート １２ インバータ １３ 遅延回路 1 Inverter 2 Delay Circuit 2a / 2b Inverter 3 Delay Circuit 3a / 3b / 3c Inverter 4 NAND Circuit 5 NOR Circuit 5a / 5b Input 11 NOR Gate 12 Inverter 13 Delay Circuit
Claims (1)
ス信号を出力するパルス発生回路に於いて、 前記入力信号に応じて前記パルス幅に対応する時間遅延
させた遅延信号を出力する遅延回路と、前記パルス信号
の発生を選択的に許可するためのコントロール信号と前
記遅延信号とが入力されるナンド回路と、前記入力信号
と前記ナンド回路の出力信号とが入力されるノア回路と
を有することを特徴とするパルス発生回路。1. A pulse generation circuit for outputting a pulse signal having a predetermined pulse width according to an input signal, wherein the delay circuit outputs a delayed signal delayed by a time corresponding to the pulse width according to the input signal. A NAND circuit to which a control signal for selectively permitting the generation of the pulse signal and the delay signal are input, and a NOR circuit to which the input signal and the output signal of the NAND circuit are input. A pulse generation circuit characterized by the above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10730593A JPH06303114A (en) | 1993-04-09 | 1993-04-09 | Pulse generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10730593A JPH06303114A (en) | 1993-04-09 | 1993-04-09 | Pulse generating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06303114A true JPH06303114A (en) | 1994-10-28 |
Family
ID=14455725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10730593A Withdrawn JPH06303114A (en) | 1993-04-09 | 1993-04-09 | Pulse generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06303114A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7079071B2 (en) | 2003-12-17 | 2006-07-18 | Tdk Corporation | Radar apparatus |
-
1993
- 1993-04-09 JP JP10730593A patent/JPH06303114A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7079071B2 (en) | 2003-12-17 | 2006-07-18 | Tdk Corporation | Radar apparatus |
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