JPH06302563A - 半導体集積回路の製造方法 - Google Patents

半導体集積回路の製造方法

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JPH06302563A
JPH06302563A JP11406793A JP11406793A JPH06302563A JP H06302563 A JPH06302563 A JP H06302563A JP 11406793 A JP11406793 A JP 11406793A JP 11406793 A JP11406793 A JP 11406793A JP H06302563 A JPH06302563 A JP H06302563A
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film
etching
teos
semiconductor integrated
integrated circuit
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光一郎 河村
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Abstract

(57)【要約】 【目的】 半導体集積回路を製造する際に、減圧ＴＥＯ
Ｓ−Ｏ3 系ガスを用いて成膜する場合に於いて、配線に
より形成された段差を軽減する。 【構成】 ウェーハ４上に形成された配線パターン１上
に絶縁膜として、材料ガスにＴＥＯＳとＯ3 との混合ガ
スを用いて配線パターン１の膜厚以上の厚さのＴＥＯＳ
−Ｏ3 膜３を成膜し、ＴＥＯＳ−Ｏ3 膜３の表面を、膜
厚の１／４から１／３の膜厚だけリアクティブイオンエ
ッチングにてエッチバックし、そのリアクティブイオン
エッチングプラズマガス中にＡｒを５０％以上含ませ
る。 【効果】 エッチバック時に、スパッタリング確率の高
いテーパ部分のエッチングが他の部分よりも多く進行す
るため、厚膜により生じる絶縁膜のクラックによる回路
の信頼性の低下や、成膜時間の増大によるスループット
の低下なしに、エッチバック前の段差角度を軽減でき
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の製造
方法、特に任意の配線により形成された段差を軽減する
方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路が微細化、高集積
化するのに伴い、回路の配線層は多層構造化し、表面層
の段差はますます増大する傾向にある。この段差によ
り、次配線層の該段差下部にエッチング残りが生じ、半
導体集積回路の特性劣化や歩留まりの低下を引き起こす
という問題があった。この段差を緩和するために、被覆
率の良いＴＥＯＳ−Ｏ3 系ガスを層間絶縁膜の成膜に適
用する方法（月刊日経マイクロデバイス１９９３年２月
号、Ｐ．４９）がある。
【０００３】
【発明が解決しようとする課題】ＴＥＯＳ−Ｏ3 系ガス
による成膜では、成膜圧力を常圧にすると段差の被覆形
状がリフロー形状となるが、反応が常圧下で行われるた
め、成膜次に生成されるパーティクルを排気する気流制
御が難しく、パーティクル付着による歩留まりの低下を
起こす。一方、減圧下の成膜では、パーティクルの発生
は許容レベル以下にできるが、被覆形状がコンフォーマ
ルとなり、実質的な段差の軽減を達成できない。そのた
め、数μｍの隙間を埋め込むためには、該隙間寸法の１
／２の膜厚の絶縁膜を形成する必要があり、厚膜により
生じる絶縁膜のクラックによる回路の信頼性の低下や、
成膜時間の増大によるスループットの低下という問題点
がある。
【０００４】このような従来技術の問題点に鑑み、本発
明の主な目的は、信頼性の低下や、成膜時間の増大によ
るスループットの低下を生じることなく、エッチバック
前の段差角度を軽減できる半導体集積回路の製造方法を
提供することにある。
【０００５】
【課題を解決するための手段】このような目的は、本発
明によれば、配線パターン上に該配線膜厚以上の厚さを
持つ絶縁層を減圧下で成膜し、続いて該絶縁膜の表面を
Ａｒガス等を用いて絶縁膜の膜厚の１／４から１／３の
厚さ分だけエッチバックすることにより達成され。
【０００６】
【作用】このようにすれば、エッチバック前に配線上の
絶縁膜で形成された表面をＡｒガスを用いてエッチバッ
クする際に、スパッタリング確率の高いテーパ部分のエ
ッチングが他の部分より多く進行するため、エッチバッ
ク前の段差角度を軽減できる。
【０００７】
【実施例】以下、本発明の好適実施例を添付の図面を用
いて説明する。
【０００８】図１に本発明の実施例による製造方法を示
す。図１（ａ）に示されるように、ウェーハ４上に形成
された０．６μｍの膜厚のＡｌ配線パターン上に、０．
３μｍのプラズマ酸化膜２を成膜する。
【０００９】次に、図１（ｂ）に示されるように、プラ
ズマ酸化膜２上にＴＥＯＳ−Ｏ3 膜３を、ＴＥＯＳ／Ｏ
3 流量比１／２０で圧力６０Ｔｏｒｒ、温度４００℃の
雰囲気で気相化学成長により０．６μｍの膜厚だけ形成
する。この反応は高圧下で行われるため、成膜時に生成
されるパーティクルを排気する気流制御が行いやすく、
パーティクル付着による歩留まりの低下の心配もない。
本実施例では、成膜圧力を６０Ｔｏｒｒとしたが、５０
Ｔｏｒｒ以上７６０Ｔｏｒｒ以下であれば良い。
【００１０】次に、図１（ｃ）に示されるように、ＴＥ
ＯＳ−Ｏ3 膜３の表面を０．１５μｍだけ、Ａｒガス１
００％、圧力１Ｔｏｒｒ、高周波パワー密度０．５Ｗ／
cm2のプラズマを用いて、リアクティブイオンエッチン
グ反応５によりエッチバックする。本実施例では、ＴＥ
ＯＳ−Ｏ3 膜３のエッチバック量を、成膜された膜厚の
１／４としたが、１／４から１／３の厚さ分であれば良
い。また、Ａｒガスを１００％としたが、リアクティブ
イオンエッチングプラズマ中に５０％以上のＡｒガスが
含まれていれば良い。
【００１１】リアクティブイオンエッチング反応ではス
パッタリング確率の高いテーパ部分のエッチングが他の
部分より多く進行するため、図１（ｄ）に示すようにＴ
ＥＯＳ−Ｏ3 膜３の角部が落ち、なだらかになる。
【００１２】
【発明の効果】このように本発明によれば、エッチバッ
ク前に配線上の絶縁膜で形成された表面をＡｒガスを用
いてエッチバックする際に、スパッタリング確率の高い
テーパ部分のエッチングが他の部分より多く進行するた
め、厚膜により生じる絶縁膜のクラックによる回路の信
頼性の低下や、成膜時間の増大によるスループットが低
下することなく、エッチバック前の段差角度を軽減でき
る。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は、Ａｌ配線パターン上に成膜
したプラズマ酸化膜の平坦化に本発明を適用した場合の
各工程に於けるウェーハ断面図を示す。
【符号の説明】 １ Ａｌ配線パターン ２ プラズマ酸化膜 ３ ＴＥＯＳ−Ｏ3 膜 ４ ウェーハ ５ リアクティブイオンエッチング反応

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路の製造方法に於て、 ウェーハ上に形成された配線パターン上に絶縁膜を成膜
    する過程と、前記絶縁膜の表面を前記絶縁膜の膜厚の１
    ／４から１／３の厚さ分だけエッチバックする過程とを
    有することを特徴とする半導体集積回路の製造方法。
  2. 【請求項２】 前記エッチバックをリアクティブイオ
    ンエッチングで行い、該リアクティブイオンエッチング
    プラズマ中のガスに少なくともＡｒを５０％以上含むこ
    とを特徴とする請求項１に記載の半導体集積回路の製造
    方法。
  3. 【請求項３】 前記絶縁膜を成膜する際に、材料ガス
    にＴＥＯＳとＯ3 との混合ガスを用い、成膜圧力を５０
    Ｔｏｒｒ以上７６０Ｔｏｒｒ以下にすることを特徴とす
    る請求項１に記載の半導体集積回路の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100461466B1 (ko) * 2001-11-13 2004-12-13 엘지.필립스 엘시디 주식회사 금속배선용 절연막 및 그것을 포함하는 평판표시장치
WO2021140803A1 (ja) * 2020-01-08 2021-07-15 ソニーグループ株式会社 発光素子

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* Cited by examiner, † Cited by third party
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KR100461466B1 (ko) * 2001-11-13 2004-12-13 엘지.필립스 엘시디 주식회사 금속배선용 절연막 및 그것을 포함하는 평판표시장치
WO2021140803A1 (ja) * 2020-01-08 2021-07-15 ソニーグループ株式会社 発光素子

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