JPH0629808A - トランジスタの電源投入時誤動作防止方法 - Google Patents
トランジスタの電源投入時誤動作防止方法Info
- Publication number
- JPH0629808A JPH0629808A JP4184232A JP18423292A JPH0629808A JP H0629808 A JPH0629808 A JP H0629808A JP 4184232 A JP4184232 A JP 4184232A JP 18423292 A JP18423292 A JP 18423292A JP H0629808 A JPH0629808 A JP H0629808A
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- transistor
- thyristor
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- Pending
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Abstract
(57)【要約】
【目的】サイリスタ点弧制御用トランジスタに対する制
御電源投入時等過渡時の誤動作を防止することによりサ
イリスタ誤点弧を回避させる。 【構成】その導通動作によりサイリスタの点弧信号を形
成するトランジスタTRに対して、所定のツェナ電圧V
ZDを有する定電圧ダイオードZDを該トランジスタのベ
ース信号印加経路に直列に所定のベース電流通電方向と
逆極性にて接続し且つ該トランジスタのベースと制御上
の基準電位点との間に適当な静電容量を有する外部誘導
電圧吸収用コンデンサCを接続する。
御電源投入時等過渡時の誤動作を防止することによりサ
イリスタ誤点弧を回避させる。 【構成】その導通動作によりサイリスタの点弧信号を形
成するトランジスタTRに対して、所定のツェナ電圧V
ZDを有する定電圧ダイオードZDを該トランジスタのベ
ース信号印加経路に直列に所定のベース電流通電方向と
逆極性にて接続し且つ該トランジスタのベースと制御上
の基準電位点との間に適当な静電容量を有する外部誘導
電圧吸収用コンデンサCを接続する。
Description
【0001】
【産業上の利用分野】本発明は、電圧形インバータ装置
の直流中間回路平滑コンデンサに対する突入電流限流用
抵抗の短絡等に使用されるサイリスタの点弧信号形成用
トランジスタに対する制御電源投入時等の過渡時の誤動
作防止方法に関する。
の直流中間回路平滑コンデンサに対する突入電流限流用
抵抗の短絡等に使用されるサイリスタの点弧信号形成用
トランジスタに対する制御電源投入時等の過渡時の誤動
作防止方法に関する。
【0002】
【従来の技術】従来、前記の如きサイリスタの点弧回路
としては図3の回路図に例示する如きものが知られてい
る。図3においてSCRは直流回路に挿入されたサイリ
スタ、PCはフォトカプラ、TRはトランジスタ、R1
〜R3 は抵抗、またVCCは制御電源電圧、Mは制御上の
基準電位、VR3は前記抵抗R3 の両端電圧即ち前記トラ
ンジスタのベースとエミッタ間の電圧、VFBは演算装置
CPUの出力ポートの電圧、VFSは該CPUの出力ポー
トより出力される前記サイリスタの点弧制御信号電圧で
ある。
としては図3の回路図に例示する如きものが知られてい
る。図3においてSCRは直流回路に挿入されたサイリ
スタ、PCはフォトカプラ、TRはトランジスタ、R1
〜R3 は抵抗、またVCCは制御電源電圧、Mは制御上の
基準電位、VR3は前記抵抗R3 の両端電圧即ち前記トラ
ンジスタのベースとエミッタ間の電圧、VFBは演算装置
CPUの出力ポートの電圧、VFSは該CPUの出力ポー
トより出力される前記サイリスタの点弧制御信号電圧で
ある。
【0003】図示の如く、前記CPUの出力する信号電
圧VFSによってトランジスタTRが導通し、該導通によ
りフォトカプラPCを介した信号電圧がそのゲートに印
加されることによりサイリスタSCRは導通状態とな
る。なお、前記電圧VFBにおいては前記の各抵抗R1 〜
R3 による前記電圧VCCの分圧電圧がバイアス電圧とし
て重畳されており、前記信号電圧VFSによるトランジス
タTRの動作加速を図っている。
圧VFSによってトランジスタTRが導通し、該導通によ
りフォトカプラPCを介した信号電圧がそのゲートに印
加されることによりサイリスタSCRは導通状態とな
る。なお、前記電圧VFBにおいては前記の各抵抗R1 〜
R3 による前記電圧VCCの分圧電圧がバイアス電圧とし
て重畳されており、前記信号電圧VFSによるトランジス
タTRの動作加速を図っている。
【0004】即ち図示の如く、従来のサイリスタ点弧回
路はその電源投入時等過渡時の制御電圧動揺等に対する
誤動作防止対策を特に講じるものではなかった。
路はその電源投入時等過渡時の制御電圧動揺等に対する
誤動作防止対策を特に講じるものではなかった。
【0005】
【発明が解決しようとする課題】例えば、図3に示すサ
イリスタSCRが電圧形インバータ装置の直流中間回路
平滑コンデンサに対する突入電流限流用抵抗の短絡に使
用されるものであれば、通常、前記の制御電圧VCCは前
記コンデンサの端子電圧を入力とするDC/DCコンバ
ータの出力電圧として得られるものであり、また、前記
サイリスタの所要導通時期は前記コンデンサの端子電圧
が所定値まで増大した時点となされており該コンデンサ
の充電開始時点よりも遅れることになる。該両時点間に
おいて前記DC/DCコンバータはその入力電圧が増大
中の過渡動作状態を経過することになり、その出力電圧
に関して一過性電圧増分の重畳により一様性を欠いた不
規則な増大経過をなすことがある。
イリスタSCRが電圧形インバータ装置の直流中間回路
平滑コンデンサに対する突入電流限流用抵抗の短絡に使
用されるものであれば、通常、前記の制御電圧VCCは前
記コンデンサの端子電圧を入力とするDC/DCコンバ
ータの出力電圧として得られるものであり、また、前記
サイリスタの所要導通時期は前記コンデンサの端子電圧
が所定値まで増大した時点となされており該コンデンサ
の充電開始時点よりも遅れることになる。該両時点間に
おいて前記DC/DCコンバータはその入力電圧が増大
中の過渡動作状態を経過することになり、その出力電圧
に関して一過性電圧増分の重畳により一様性を欠いた不
規則な増大経過をなすことがある。
【0006】従って前記サイリスタの点弧制御用トラン
ジスタTRは、そのベース電圧VR3が前記の如き制御電
圧VCCの不規則な増大或いは何らかの外部誘導電圧の重
畳により該トランジスタを導通させるに要する値を偶発
的に超過する場合には、前記信号電圧VFSの印加によっ
て指定されるその所定の導通時期以前に望ましくない導
通状態となり、斯様なトランジスタの偶発的な導通によ
り直流回路に挿入された前記のサイリスタSCRもまた
前記信号電圧VFSの指定するその所定点弧時点以前に継
続的な導通状態となる誤動作をなす危険がある。
ジスタTRは、そのベース電圧VR3が前記の如き制御電
圧VCCの不規則な増大或いは何らかの外部誘導電圧の重
畳により該トランジスタを導通させるに要する値を偶発
的に超過する場合には、前記信号電圧VFSの印加によっ
て指定されるその所定の導通時期以前に望ましくない導
通状態となり、斯様なトランジスタの偶発的な導通によ
り直流回路に挿入された前記のサイリスタSCRもまた
前記信号電圧VFSの指定するその所定点弧時点以前に継
続的な導通状態となる誤動作をなす危険がある。
【0007】因みに、図4は上記の如き誤動作の発生模
様を前記図3との対応において示す動作波形図であり、
図4の(イ)は時刻t1 の前後に一過性電圧増分が重畳
した前記制御電圧VCCの変動模様を示し、図4の(ロ)
は同図(イ)の如く変化する該制御電圧VCCの抵抗R1
〜R3 による分圧電圧と前記サイリスタ点弧信号電圧V
FSとの合成電圧VFBの変動模様を示し、図4の(ハ)は
該合成電圧VFBの抵抗R2 とR3 とによる分圧電圧とし
て得られる前記トランジスタTRのベース電圧VR3が前
記電圧VFBと相似となり且つ時刻t1 〜t2 間と時刻t
3 以降とにおいては該トランジスタを導通させ得る最低
のベース電圧VbMを超過する変動模様を示すものであ
る。
様を前記図3との対応において示す動作波形図であり、
図4の(イ)は時刻t1 の前後に一過性電圧増分が重畳
した前記制御電圧VCCの変動模様を示し、図4の(ロ)
は同図(イ)の如く変化する該制御電圧VCCの抵抗R1
〜R3 による分圧電圧と前記サイリスタ点弧信号電圧V
FSとの合成電圧VFBの変動模様を示し、図4の(ハ)は
該合成電圧VFBの抵抗R2 とR3 とによる分圧電圧とし
て得られる前記トランジスタTRのベース電圧VR3が前
記電圧VFBと相似となり且つ時刻t1 〜t2 間と時刻t
3 以降とにおいては該トランジスタを導通させ得る最低
のベース電圧VbMを超過する変動模様を示すものであ
る。
【0008】更に図4の(ニ)は前記の如きベース電圧
VR3の変化を受け時刻t1 〜t2 間と時刻t3 以降とに
おいて前記トランジスタTRが導通(on)状態となる
模様を示し、図4の(ホ)は該トランジスタの導通状態
を受け前記サイリスタSCRが時刻t1 より継続的な導
通(on)状態に入る模様を示すものである。ここに前
記サイリスタSCRの時刻t1 〜t3 間における導通状
態は前記トランジスタTRの時刻t1 における誤動作に
起因する望ましくないものとなる。
VR3の変化を受け時刻t1 〜t2 間と時刻t3 以降とに
おいて前記トランジスタTRが導通(on)状態となる
模様を示し、図4の(ホ)は該トランジスタの導通状態
を受け前記サイリスタSCRが時刻t1 より継続的な導
通(on)状態に入る模様を示すものである。ここに前
記サイリスタSCRの時刻t1 〜t3 間における導通状
態は前記トランジスタTRの時刻t1 における誤動作に
起因する望ましくないものとなる。
【0009】上記に鑑み本発明は、前記の如きサイリス
タ誤点弧の原因となる該サイリスタの点弧制御用トラン
ジスタに対する電源投入時等過渡時の誤動作防止方法の
提供を目的とするものである。
タ誤点弧の原因となる該サイリスタの点弧制御用トラン
ジスタに対する電源投入時等過渡時の誤動作防止方法の
提供を目的とするものである。
【0010】
【課題を解決するための手段】上記目的を達成するため
に本発明のトランジスタの電源投入時誤動作防止方法
は、その導通動作によってサイリスタの点弧信号を形成
するトランジスタに対してその電源投入時等の過渡時の
誤動作を防止させるものであって、所定のツェナ電圧を
有する定電圧ダイオードを前記トランジスタのベース信
号印加経路に直列に所定のベース電流通電方向と逆極性
にて接続し且つ該トランジスタのベースと制御上の基準
電位点との間に所定の静電容量を有するコンデンサを接
続するものとする。
に本発明のトランジスタの電源投入時誤動作防止方法
は、その導通動作によってサイリスタの点弧信号を形成
するトランジスタに対してその電源投入時等の過渡時の
誤動作を防止させるものであって、所定のツェナ電圧を
有する定電圧ダイオードを前記トランジスタのベース信
号印加経路に直列に所定のベース電流通電方向と逆極性
にて接続し且つ該トランジスタのベースと制御上の基準
電位点との間に所定の静電容量を有するコンデンサを接
続するものとする。
【0011】
【作用】前記の如く、サイリスタ点弧制御用トランジス
タのベース電圧における異常な増大,即ち制御電圧自体
の一過性の増大或いは何らかの外部誘導電圧の重畳等の
通常の制御信号印加以外の原因によるベース電圧の増大
は、サイリスタ誤点弧の原因となる。
タのベース電圧における異常な増大,即ち制御電圧自体
の一過性の増大或いは何らかの外部誘導電圧の重畳等の
通常の制御信号印加以外の原因によるベース電圧の増大
は、サイリスタ誤点弧の原因となる。
【0012】従って本発明は、所定の制御信号電圧と抵
抗を介して与えられた制御電源電圧との加算電圧を定電
圧ダイオードと複数の抵抗との直列接続を介して前記ト
ランジスタのベースに印加し、前記の加算電圧と定電圧
ダイオードのツェナ電圧との差電圧の適当な抵抗分圧電
圧を以て前記トランジスタのベース電圧となすと共に、
前記制御電源電圧の予想される一過性増大時においても
前記ベース電圧の値を前記トランジスタを導通させ得る
最小値より小となし,且つ前記の制御信号電圧印加時に
は該最小値よりも充分に大なるベース電圧が得られる如
く前記のツェナ電圧を選択するものであり、更に前記ト
ランジスタのベースに近接して該ベースへの外部誘導電
圧の吸収用コンデンサを設けることにより前記の如きサ
イリスタ誤点弧の防止を図るものである。
抗を介して与えられた制御電源電圧との加算電圧を定電
圧ダイオードと複数の抵抗との直列接続を介して前記ト
ランジスタのベースに印加し、前記の加算電圧と定電圧
ダイオードのツェナ電圧との差電圧の適当な抵抗分圧電
圧を以て前記トランジスタのベース電圧となすと共に、
前記制御電源電圧の予想される一過性増大時においても
前記ベース電圧の値を前記トランジスタを導通させ得る
最小値より小となし,且つ前記の制御信号電圧印加時に
は該最小値よりも充分に大なるベース電圧が得られる如
く前記のツェナ電圧を選択するものであり、更に前記ト
ランジスタのベースに近接して該ベースへの外部誘導電
圧の吸収用コンデンサを設けることにより前記の如きサ
イリスタ誤点弧の防止を図るものである。
【0013】
【実施例】以下本発明の実施例を図1の回路図と該図1
に対応する図2の動作波形図とに従って説明する。なお
図1においては図3に示す従来技術の実施例の場合と同
一機能の構成要素に対しては同一の表示符号を付してい
る。図1は図3の回路図において、トランジスタTRへ
のベース信号印加経路をなす抵抗R2 とR3 との間にそ
のツェナ電圧をVZDとなす定電圧ダイオードZDを図示
の極性にて直列に接続すると共に該抵抗R3 に並列に外
部誘導電圧吸収用のコンデンサCを接続したものであ
る。
に対応する図2の動作波形図とに従って説明する。なお
図1においては図3に示す従来技術の実施例の場合と同
一機能の構成要素に対しては同一の表示符号を付してい
る。図1は図3の回路図において、トランジスタTRへ
のベース信号印加経路をなす抵抗R2 とR3 との間にそ
のツェナ電圧をVZDとなす定電圧ダイオードZDを図示
の極性にて直列に接続すると共に該抵抗R3 に並列に外
部誘導電圧吸収用のコンデンサCを接続したものであ
る。
【0014】図1に示す回路構成により、トランジスタ
TRのベース電圧VR3はCPU出力ポート電圧VFBが前
記ツェナ電圧VZD以下の状態では前記基準電位Mに保持
され、また該両電圧がVFB>VZDの関係にあれば下記の
式(1)に従う値となる。 VR3=(VFB−VZD)R3 /(R2 +R3 )…………(1) なお前記ツェナ電圧VZDは、所定のサイリスタ点弧制御
信号電圧VFSがCPU出力ポートから出力されてVFB=
VFSとなった場合に前記ベース電圧VR3が前記トランジ
スタTRを充分に導通状態となし得る値となる様に選定
される。
TRのベース電圧VR3はCPU出力ポート電圧VFBが前
記ツェナ電圧VZD以下の状態では前記基準電位Mに保持
され、また該両電圧がVFB>VZDの関係にあれば下記の
式(1)に従う値となる。 VR3=(VFB−VZD)R3 /(R2 +R3 )…………(1) なお前記ツェナ電圧VZDは、所定のサイリスタ点弧制御
信号電圧VFSがCPU出力ポートから出力されてVFB=
VFSとなった場合に前記ベース電圧VR3が前記トランジ
スタTRを充分に導通状態となし得る値となる様に選定
される。
【0015】次に図2の動作波形図において、図2の
(イ)は前記制御電圧VCCの変動模様を示すものであり
前記図4の(イ)と同一である。また図2の(ロ)は前
記電圧VFBの変動模様を示すものであり、前記の両電圧
VCCとVZDとがVCC=VZDとなる時点迄は略VFB=VCC
にて推移し、VCC>VZDとなる時点から時刻t3 までは
下記の式(2)に従う値となる。
(イ)は前記制御電圧VCCの変動模様を示すものであり
前記図4の(イ)と同一である。また図2の(ロ)は前
記電圧VFBの変動模様を示すものであり、前記の両電圧
VCCとVZDとがVCC=VZDとなる時点迄は略VFB=VCC
にて推移し、VCC>VZDとなる時点から時刻t3 までは
下記の式(2)に従う値となる。
【0016】 VFB=VZD+(VCC−VZD)(R2 +R3 )/(R1 +R2 +R3 )…(2) 更に、図2の(ハ)に示す前記電圧VR3は前記のVCC=
VZDとなる時点までは零(基準電位M)となり、該時点
以降時刻t3 までは上記の式(1)に従う値となって前
記の如き所要最低のベース電圧VbMより小となる。従っ
て、前記のトランジスタTRとサイリスタSCRそれぞ
れの導通模様を示す図2の(ニ)と(ホ)とにおいて
は、対応する前記図4の(ニ)と(ホ)に示す如き時刻
t1 〜t2 間におけるトランジスタTRの導通状態と時
刻t1 〜t3間におけるサイリスタSCRの誤導通状態
とは何れも消滅することになる。
VZDとなる時点までは零(基準電位M)となり、該時点
以降時刻t3 までは上記の式(1)に従う値となって前
記の如き所要最低のベース電圧VbMより小となる。従っ
て、前記のトランジスタTRとサイリスタSCRそれぞ
れの導通模様を示す図2の(ニ)と(ホ)とにおいて
は、対応する前記図4の(ニ)と(ホ)に示す如き時刻
t1 〜t2 間におけるトランジスタTRの導通状態と時
刻t1 〜t3間におけるサイリスタSCRの誤導通状態
とは何れも消滅することになる。
【0017】即ち、電源投入時における前記の如き制御
電圧VCCの一過性電圧増大に起因する前記のトランジス
タTRとサイリスタSCRとの誤動作は回避される。
電圧VCCの一過性電圧増大に起因する前記のトランジス
タTRとサイリスタSCRとの誤動作は回避される。
【0018】
【発明の効果】本発明によれば、その導通動作によりサ
イリスタの点弧信号を形成するトランジスタに対し、所
定のツェナ電圧を有する定電圧ダイオードを該トランジ
スタのベース信号印加経路に直列に所定のベース電流通
電方向と逆極性にて接続し且つ該トランジスタのベース
と制御上の基準電位点との間に適当な静電容量を有する
コンデンサを外部誘導電圧吸収用に接続することによ
り、電源投入時等の過渡時において或いはノイズ等何ら
かの外部誘導電圧に対して前記トランジスタの誤動作防
止を簡易且つ安価に実現することが可能となり、前記の
サイリスをその回路構成要素となす各種装置の運転にお
ける信頼性の向上を図ることが出来る。
イリスタの点弧信号を形成するトランジスタに対し、所
定のツェナ電圧を有する定電圧ダイオードを該トランジ
スタのベース信号印加経路に直列に所定のベース電流通
電方向と逆極性にて接続し且つ該トランジスタのベース
と制御上の基準電位点との間に適当な静電容量を有する
コンデンサを外部誘導電圧吸収用に接続することによ
り、電源投入時等の過渡時において或いはノイズ等何ら
かの外部誘導電圧に対して前記トランジスタの誤動作防
止を簡易且つ安価に実現することが可能となり、前記の
サイリスをその回路構成要素となす各種装置の運転にお
ける信頼性の向上を図ることが出来る。
【図1】本発明の実施例を示すサイリスタ点弧回路の回
路図
路図
【図2】図1に示す回路各部諸量の動作波形図
【図3】従来技術の実施例を示すサイリスタ点弧回路の
回路図
回路図
【図4】図3に示す回路各部諸量の動作波形図
C 外部誘導電圧吸収用コンデンサ CPU 演算装置 PC フォトカプラ R 抵抗(R1 ,R2 ,R3 ) SCR サイリスタ TR トランジスタ ZD 定電圧ダイオード
Claims (1)
- 【請求項1】その導通動作によってサイリスタの点弧信
号を形成するトランジスタの電源投入時誤動作防止方法
であって、所定のツェナ電圧を有する定電圧ダイオード
を前記トランジスタのベース信号印加経路に直列に所定
のベース電流通電方向と逆極性にて接続すると共に、該
トランジスタのベースと制御上の基準電位点との間に所
定の静電容量を有するコンデンサを接続することを特徴
とするトランジスタの電源投入時誤動作防止方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4184232A JPH0629808A (ja) | 1992-07-13 | 1992-07-13 | トランジスタの電源投入時誤動作防止方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4184232A JPH0629808A (ja) | 1992-07-13 | 1992-07-13 | トランジスタの電源投入時誤動作防止方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0629808A true JPH0629808A (ja) | 1994-02-04 |
Family
ID=16149690
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4184232A Pending JPH0629808A (ja) | 1992-07-13 | 1992-07-13 | トランジスタの電源投入時誤動作防止方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0629808A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8286509B2 (en) | 2007-01-29 | 2012-10-16 | Tokyo Denki University | Tactile sensor |
-
1992
- 1992-07-13 JP JP4184232A patent/JPH0629808A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8286509B2 (en) | 2007-01-29 | 2012-10-16 | Tokyo Denki University | Tactile sensor |
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