JPH0629506A - Semiconductor energy detector - Google Patents
Semiconductor energy detectorInfo
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- JPH0629506A JPH0629506A JP4182354A JP18235492A JPH0629506A JP H0629506 A JPH0629506 A JP H0629506A JP 4182354 A JP4182354 A JP 4182354A JP 18235492 A JP18235492 A JP 18235492A JP H0629506 A JPH0629506 A JP H0629506A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、紫外線や放射線、粒子
線などの吸収係数が極めて大きいエネルギー線の照射に
対して有効な、裏面照射型の電荷転送型半導体エネルギ
ー検出器に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a backside irradiation type charge transfer type semiconductor energy detector which is effective for irradiation of energy rays having an extremely large absorption coefficient such as ultraviolet rays, radiation and particle beams.
【0002】[0002]
【従来の技術】電荷転送素子(CCD)は、アナログ電
荷群を外部からクロックパルスに同期した速度で一方向
に順繰りに送るものであり、一端に出力部を設けておけ
ば、空間情報を時系列信号に変換できる極めて巧妙な機
能デバイスである。しかし、2次元の画像情報を時系列
信号として取り出すには、デバイスの構成上工夫が必要
である。上記デバイスに光を照射したままで電荷を転送
したのでは、それぞれの場所で光励起された電荷と転送
されてきた電荷とが混じり合って、いわゆるスミアと呼
ばれる現象が発生し、映像信号が劣化する。これを避け
るためには、光を照射している期間(電荷蓄積期間)と
電荷を転送する時間(電荷転送期間)とを時間的に分け
るいわゆる時分割動作が考えられる。したがって、映像
信号が出力される時間は電荷の転送時間内に限られ、間
欠的な信号となる。2. Description of the Related Art A charge transfer device (CCD) sequentially sends an analog charge group in one direction from the outside at a speed synchronized with a clock pulse. It is an extremely sophisticated functional device that can be converted into a series signal. However, in order to extract the two-dimensional image information as a time-series signal, it is necessary to devise a device configuration. If the charge is transferred while the device is still being irradiated with light, the photo-excited charge and the transferred charge are mixed at each place, and a phenomenon called so-called smear occurs and the video signal deteriorates. . In order to avoid this, a so-called time division operation that temporally divides the period of irradiating light (charge accumulation period) and the time of transferring charges (charge transfer period) can be considered. Therefore, the time when the video signal is output is limited to the charge transfer time, and becomes an intermittent signal.
【0003】一般に、実用的な撮像デバイスとしては、
フレーム転送(FT)、フル・フレーム転送(FF
T)、インターライン転送(IT)構成の三方式が代表
的である。このうち計測用としては、主にフル・フレー
ム転送方式が用いられる。Generally, as a practical image pickup device,
Frame transfer (FT), full frame transfer (FF)
The three methods of T) and interline transfer (IT) are typical. Of these, the full frame transfer method is mainly used for measurement.
【0004】以下、フル・フレーム転送方式について説
明する。図10及び11はフル・フレーム転送方式の構
成を示すものであり、図10はその上面図、図11はそ
の要部の断面図である。図10に示すようにこの方式で
は、基板に形成されたチャンネルストップ拡散層1によ
って電荷転送のチャンネルが垂直方向に分割され、水平
画素数に対応する画素列を形成する。一方、このチャン
ネルストップ拡散層1に直交して転送電極群2を配置し
ている。前述のFT方式では、この電極群は上下2つに
グルーピングされ、上半分を受光用のCCD、下半分を
信号電荷を一時蓄積するCCDとして使うが、同図に示
すフル・フレーム転送方式CCDでは蓄積部はない。し
たがって、電荷を転送する時間中、即ち読みだし時間中
は、シャッタを閉じるなどしてCCDに光が入射しない
ようにしなければいけない。なお、垂直方向の4列の画
素列の間には3本のオーバーフロードレイン5が形成さ
れている。The full frame transfer system will be described below. 10 and 11 show the structure of the full frame transfer system. FIG. 10 is a top view thereof, and FIG. 11 is a sectional view of a main part thereof. As shown in FIG. 10, in this method, the charge transfer channels are divided in the vertical direction by the channel stop diffusion layers 1 formed on the substrate to form pixel columns corresponding to the number of horizontal pixels. On the other hand, the transfer electrode group 2 is arranged orthogonal to the channel stop diffusion layer 1. In the above-mentioned FT method, this electrode group is grouped into two upper and lower parts, and the upper half is used as a light-receiving CCD and the lower half is used as a CCD for temporarily storing signal charges, but in the full frame transfer type CCD shown in FIG. There is no storage. Therefore, during the time when the charges are transferred, that is, during the reading time, it is necessary to close the shutter so that the light does not enter the CCD. Note that three overflow drains 5 are formed between the four vertical pixel columns.
【0005】図11に示すように、一画素はCCDの一
段分を構成するクロックパルス(φ1 〜φ4 )の相数
(4)に対応する数の電極20とチャンネルストップ拡
散層1で囲まれた面積となる。垂直転送クロックパルス
電極群2はクロックパルスφ1〜φ4 をポリシリコン電
極20に供給する。PSG(リンガラス)による層間絶
縁膜19はポリシリコン電極20の上面に堆積され、こ
の電極20とシリコン基板22の間にはゲート酸化膜2
1が介在されている。As shown in FIG. 11, one pixel is surrounded by a number of electrodes 20 and a channel stop diffusion layer 1 corresponding to the number of phases (4) of clock pulses (φ 1 to φ 4 ) constituting one stage of CCD. The area will be The vertical transfer clock pulse electrode group 2 supplies clock pulses φ 1 to φ 4 to the polysilicon electrode 20. An interlayer insulating film 19 made of PSG (phosphorus glass) is deposited on the upper surface of the polysilicon electrode 20, and the gate oxide film 2 is formed between the electrode 20 and the silicon substrate 22.
1 is interposed.
【0006】受光領域に光が入射すると、図11に示す
ように励起された信号電荷が一つの転送電極(蓄積電
極)、即ち立ち上がったクロックパルスφ1 が加えられ
たポリシリコン電極20下のポテンシャル井戸3に集め
られる。When light is incident on the light receiving region, the signal charges excited as shown in FIG. 11 are one transfer electrode (storage electrode), that is, the potential under the polysilicon electrode 20 to which the rising clock pulse φ 1 is applied. Collected in well 3.
【0007】光信号を信号電荷に変換する電荷蓄積時間
が終わると、受光領域上にある垂直転送電極群2に与え
られたクロック電圧φ1 〜φ4 が順次立ち上がり、信号
電荷の読み出しが開始される。しかしフル・フレーム転
送CCDにおいては、前述したようにFT−CCDのよ
うな受光部とは別のいわゆる蓄積部というものがない。
このため、信号読み出しを開始する前にシャッタを閉じ
るなどして光信号の入力を遮断しなければ、転送してい
る途中の信号に新たに光信号が混入してくることにな
り、信号純度が低下する。但し、単発現象をとらえる場
合には、信号電荷の転送中に新たな光入力はないと考え
られるから、シャッタ等は必要ない。When the charge accumulation time for converting an optical signal into a signal charge is over, the clock voltages φ 1 to φ 4 given to the vertical transfer electrode group 2 on the light receiving region sequentially rise, and the reading of the signal charge is started. It However, in the full frame transfer CCD, as described above, there is no so-called storage section other than the light receiving section such as the FT-CCD.
Therefore, unless the input of the optical signal is blocked by closing the shutter before starting the signal reading, the optical signal is newly mixed in the signal being transferred, and the signal purity is improved. descend. However, in the case of catching a single-shot phenomenon, it is considered that there is no new light input during the transfer of the signal charge, and therefore a shutter or the like is not necessary.
【0008】ここで、図10を用いて信号読みだし動作
について説明する。信号電荷は垂直転送用クロックパル
ス電極群2に与えられるパルスφ1 〜φ4 によって1行
ずつ下方に送られ、水平読みだしレジスタ6を通して出
力端に転送される。すなわち同図において、まず一番下
の行にある信号電荷が同時に水平読みだしレジスタ6に
送り込まれ、水平方向に高い周波数のクロックφ5 、φ
6 で転送され、時系列信号として出力端から読み出され
る。なお、水平転送クロックφ5 、φ6 は水平転送用ク
ロックパルス電極群7から加えられる。このときすでに
次の信号電荷が垂直レジスタの1段下方に移動している
ので、次の垂直転送クロックパルスで水平読みだしレジ
スタ6に入り、出力端に読み出される。このようにし
て、1画面分の信号電荷が全て水平読み出しレジスタ6
を通して読み出されると、シャッタを開き新たな信号蓄
積動作を開始する。以上のように、水平読みだしレジス
タ6は垂直レジスタに比べて高速で動作するので、2相
クロックパルスφ5 、φ6 として高速転送を可能にして
いる。The signal reading operation will be described with reference to FIG. The signal charges are sent downward row by row by the pulses φ 1 to φ 4 given to the clock pulse electrode group 2 for vertical transfer, and transferred to the output terminal through the horizontal read register 6. That is, in the figure, first, the signal charges in the bottom row are simultaneously sent to the horizontal reading register 6, and clocks of high frequency in the horizontal direction φ 5 , φ
It is transferred at 6 and read from the output end as a time series signal. The horizontal transfer clocks φ 5 and φ 6 are applied from the horizontal transfer clock pulse electrode group 7. At this time, since the next signal charge has already moved one step below the vertical register, it enters the horizontal read register 6 at the next vertical transfer clock pulse and is read out to the output end. In this way, all the signal charges for one screen are stored in the horizontal read register 6
Then, the shutter is opened and a new signal storage operation is started. As described above, since the horizontal read register 6 operates at a higher speed than the vertical register, it enables high-speed transfer as the two-phase clock pulses φ 5 and φ 6 .
【0009】ここで、図12(a)にCCDにオンチッ
プされた読み出し回路の例を、同図(b)に印加クロッ
クパルスと出力波形の関係を表す例をそれぞれ示す。パ
ルスの基準点は0Vで、+12Vの振幅である。クロッ
クφ5 、φ6 の与えられた電極下の領域17、18は水
平レジスタ6の最終部を表している。なお、基板22に
は+12VDC、アウトプットゲート(OG)13には+
7VDC、リセットドレイン(RD)16には+12VDC
が加えられている。また、増幅用のMOSFETのドレ
イン8には15VDC、ソース9は負荷抵抗を介して接地
されている。したがって、このMOSFETはソースフ
ォロワ回路として動作している。以下、同図(b)を用
いて動作を説明する。Here, FIG. 12A shows an example of a read circuit which is on-chip in the CCD, and FIG. 12B shows an example showing the relationship between the applied clock pulse and the output waveform. The reference point of the pulse is 0V and the amplitude is + 12V. Regions 17 and 18 under the electrodes to which the clocks φ 5 and φ 6 are applied represent the final part of the horizontal register 6. In addition, the substrate 22 is + 12V DC , and the output gate (OG) 13 is +
7V DC , + 12V DC for reset drain (RD) 16
Has been added. The drain 8 of the amplifying MOSFET is 15V DC , and the source 9 is grounded via a load resistor. Therefore, this MOSFET operates as a source follower circuit. The operation will be described below with reference to FIG.
【0010】水平レジスタ6によって信号電荷が次々と
読みだし回路に転送されてくると仮定する。今、時刻t
1 において、クロックパルスφ5 はハイレベルになって
いるので、クロックφ5 の加えられた電極7の下の領域
17にポテンシャル井戸が形成されていて、信号電荷は
領域17に転送されている。次に時刻t2 でクロックφ
5 がローレベル、φ6 がハイレベルになるので、クロッ
クφ5 の加えられた電極7下の領域17におけるポテン
シャル井戸は消え、クロックφ6 の加えられた電極7下
の領域18にポテンシャル井戸が形成される。したがっ
て、前述の信号電荷は領域18に転送される。時刻t3
においては、リセットゲート(RG)15にパルスが加
えられるので、フローティングディフュージョン(F
D)14の電位はRD16の電位である12Vにリセッ
トされる。時刻t4 では、FD14にまだ信号電荷は転
送されてきていないので、電位はリセット値を維持して
いる。時刻t5 においてはクロックφ6 がローレベルに
なるので、水平レジスタ6の最終部の領域18に存在し
た信号電荷はOG13に加えられた低いDCバイアスに
よって形成されている低いポテンシャル障壁を乗り越
え、FD14に至り、その電位を変化させる。同図
(b)の出力電圧の例でもわかるように、電子が流れ込
んでくるので、クロックφ6 がローレベルになると出力
は下に向かって伸びる。FD14は、配線によってソー
スフォロワ回路(MOSFET)のゲートにつながれて
おり、そのソースからはゲートに入力されたのと同じ大
きさの出力を低インピーダンスで得ることができる。It is assumed that signal charges are successively transferred to the reading circuit by the horizontal register 6. Now time t
At 1 , since the clock pulse φ 5 is at the high level, a potential well is formed in the region 17 below the electrode 7 to which the clock φ 5 is applied, and the signal charge is transferred to the region 17. Next, at time t 2 , the clock φ
Since 5 becomes low level and φ 6 becomes high level, the potential well in the region 17 under the electrode 7 to which the clock φ 5 is added disappears, and the potential well in the region 18 below the electrode 7 to which the clock φ 6 is added. It is formed. Therefore, the above-mentioned signal charges are transferred to the region 18. Time t 3
In this case, since a pulse is applied to the reset gate (RG) 15, the floating diffusion (F
D) 14 potential is reset to 12V which is the potential of RD16. At time t 4 , the signal charge has not yet been transferred to the FD 14, so the potential maintains the reset value. At time t 5 , the clock φ 6 becomes low level, so that the signal charge existing in the final region 18 of the horizontal register 6 overcomes the low potential barrier formed by the low DC bias applied to the OG 13, and the FD 14 And change its potential. As can be seen from the example of the output voltage in the same figure (b), since electrons flow in, the output extends downward when the clock φ 6 becomes low level. The FD 14 is connected to the gate of the source follower circuit (MOSFET) by wiring, and an output of the same magnitude as that input to the gate can be obtained from the source with low impedance.
【0011】このようにフル・フレーム転送方式の特徴
は、蓄積部がなく受光部の面積が大きくとれるので、光
の利用率が高く、したがって計測用など微弱光の用途に
広く用いられる。反面、入射光が転送電極で吸収される
ので、波長が短い青色の光に対する感度低下が著しい。
先に述べたように、図11は典型的な受光部を示すもの
であるが、ポリシリコン電極20が隙間なく表面を覆
い、またそれぞれの電極の分離のため、厚さ数ミクロン
にも及ぶPSG膜19が重ねられている。特に、ポリシ
リコンは、400nm以下の波長の光や電子を吸収して
しまうので、光電変換に寄与することができない。As described above, the feature of the full frame transfer system is that it has a large area of the light receiving portion without a storage portion, so that the light utilization rate is high, and therefore it is widely used for weak light applications such as measurement. On the other hand, since incident light is absorbed by the transfer electrode, the sensitivity to blue light having a short wavelength is significantly reduced.
As described above, FIG. 11 shows a typical light receiving portion, but the polysilicon electrode 20 covers the surface without gaps, and due to the separation of the respective electrodes, the PSG having a thickness of several microns can be obtained. Membranes 19 are overlaid. In particular, since polysilicon absorbs light and electrons having a wavelength of 400 nm or less, it cannot contribute to photoelectric conversion.
【0012】このような光検出器に関しては、基板22
を15μmから20μm程度に薄くして、図13に示す
ように光を裏面から照射するようにしたものがある。基
板22の表面はゲ−ト酸化膜21をはさんで設けられ
て、ポリシリコン電極20が隙間無く覆い、短波長光を
吸収してしまうが、基板22の裏面には薄い酸化膜23
の他に障害物はなく、短波長光に対して高感度が期待で
きる。この裏面照射型CCDは0.1nm程度の短波長
光まで感度があり、更に電子衝撃型CCD撮像デバイス
にも応用される。このデバイスは電子衝撃により生じる
信号電荷の増倍作用を利用できるので、高感度撮像デバ
イスとして期待される。For such a photodetector, the substrate 22
There is a method in which the thickness is reduced to about 15 μm to 20 μm and light is emitted from the back surface as shown in FIG. The front surface of the substrate 22 is provided so as to sandwich the gate oxide film 21 so that the polysilicon electrode 20 covers without gaps and absorbs short wavelength light, but the back surface of the substrate 22 has a thin oxide film 23.
Besides, there are no obstacles, and high sensitivity to short-wavelength light can be expected. This back-illuminated CCD is sensitive to light with a short wavelength of about 0.1 nm, and is further applied to an electron impact CCD image pickup device. This device can be used as a high-sensitivity imaging device because it can utilize the multiplication effect of signal charges generated by electron impact.
【0013】ここで裏面照射型CCDの製造プロセスの
代表例を説明する。まず、ウエファとしてP/P+ 型エ
ピウエファを用いる。このエピ層の比抵抗及び厚さは、
それぞれ30Ω−cm、30μmであり、サブの比抵抗
及び厚さは、それぞれ0.01Ω−cm、500μmで
ある。このエピウエファに対し、予めアルミニウム(A
l)配線工程まで含めたすべてのCCD製造プロセスを
終了させる。後の工程での、受光部シリコンの薄形化後
にアルミニウム配線を施すことも当然考えられるが、薄
形化した膜の部分に写真食刻法を用いるのは困難であ
り、またアルミニウム配線プロセス中に薄形化した部分
が割れるなどのおそれがある。このため、薄形化する前
にできる限り多くのプロセスを終了しておく必要がある
からである。Here, a typical example of the manufacturing process of the backside illuminated CCD will be described. First, a P / P + type epi wafer is used as a wafer. The resistivity and thickness of this epi layer are
The resistivity and the thickness of the sub are 0.01 Ω-cm and 500 μm, respectively. For this epi wafer, aluminum (A
l) Complete all CCD manufacturing processes including the wiring process. It is naturally conceivable to apply aluminum wiring after thinning the silicon of the light receiving portion in a later step, but it is difficult to use the photo-etching method on the thinned film portion, and during the aluminum wiring process The thinned part may crack. Therefore, it is necessary to finish as many processes as possible before thinning.
【0014】次に、ウエファ裏面についている窒化シリ
コン及び酸化膜を除去する。Next, the silicon nitride and the oxide film on the back surface of the wafer are removed.
【0015】その後、裏面全面にクロームと金が積層さ
れてなるクローム/金層を堆積する。そして、受光面に
当たる部分、即ち裏面入射面に相当する領域のみ、クロ
ーム/金層を除去する。After that, a chrome / gold layer formed by laminating chrome and gold is deposited on the entire back surface. Then, the chrome / gold layer is removed only in the portion corresponding to the light receiving surface, that is, in the area corresponding to the back incident surface.
【0016】上記エピウエファをチップに分割後、ホル
ダにワックスで取り付ける。その後、HF:HNO3 :
CH3 COOH=1:3:8の割合のエッチング液を用
い、チップの周辺部を厚く残したまま裏面からシリコン
基板をエッチングする。このエッチング液は硝酸リッチ
であるため、弗酸による溶解律速でエッチングが進む。
ここで、溶解律速のエッチャントが広く使用されている
理由を説明する。もし弗酸リッチならば、酸化律速でエ
ッチングが進む。使用されるウエファがP/P+ 型なの
で、P+ 層のみを選択的にエッチングすれば、膜厚の絶
対値及び面内の均一性において優れたものが製作でき、
短波長感度の再現性や均一性のコントロールが非常に行
い易い。P+ 層の酸化速度は速いので、酸化律速のエッ
チング液を使用すれば膜厚の均一性や再現性が優れたも
のを作り出し易い。After dividing the epiwafer into chips, they are attached to a holder with wax. After that, HF: HNO 3 :
The silicon substrate is etched from the rear surface using an etching solution having a ratio of CH 3 COOH = 1: 3: 8 while leaving the peripheral portion of the chip thick. Since this etching solution is rich in nitric acid, the etching proceeds at a rate controlled by dissolution by hydrofluoric acid.
Here, the reason why the dissolution-controlled etchant is widely used will be described. If it is rich in hydrofluoric acid, the etching proceeds at a rate controlled by oxidation. Since the wafer used is a P / P + type, if only the P + layer is selectively etched, it is possible to manufacture a wafer with excellent absolute film thickness and in-plane uniformity.
It is very easy to control reproducibility and uniformity of short wavelength sensitivity. Since the oxidation rate of the P + layer is high, it is easy to produce a film having excellent film thickness uniformity and reproducibility by using an etching rate-determining etching solution.
【0017】しかし現実には、P+ 層の中には多数の結
晶欠陥があり、結晶欠陥はP+ 層より更に酸化速度が速
いので、エッチングも速く行われることになり、結局エ
ッチングの途中にあった結晶欠陥がエッチング面の膜厚
を不均一にさせ、受光面を曇らせる結果になる。したが
って、酸化律速のエッチャントは使用できず、膜厚のコ
ントロールは行いにくい、溶解律速のエッチャントを使
用せざるを得ないことになる。また、エッチャントとし
てアルカリ系のものを使用すれば、膜厚の均一性コント
ロールのし易さにおいて優れるが、CCDのようなMO
Sデバイスはアルカリ金属でゲート酸化膜が汚染され、
しきい値電圧などを設計値と違ったものとし、動作不良
を引き起こす。したがって、従来、プロセスにおいては
アルカリ系のエッチャントを使用していなかった。[0017] However, in reality, there are many crystal defects in the P + layer, the crystal defects still faster oxidation rate than the P + layer, will be etched is also performed quickly, during the end of etching The existing crystal defects cause the etching surface to have a non-uniform thickness, resulting in clouding of the light receiving surface. Therefore, the oxidation rate-controlling etchant cannot be used, and the dissolution rate-controlling etchant, which is difficult to control the film thickness, must be used. In addition, if an alkaline etchant is used as the etchant, the ease of controlling the film thickness uniformity is excellent.
In S devices, the gate oxide film is contaminated with alkali metal,
If the threshold voltage is different from the designed value, it causes malfunction. Therefore, conventionally, no alkaline etchant was used in the process.
【0018】次に、膜厚の測定を行う。この結果、膜厚
が所望の値として不十分である場合は、再度エッチング
を行う。Next, the film thickness is measured. As a result, when the film thickness is insufficient as a desired value, etching is performed again.
【0019】次に、上述のウエファを120℃蒸気中で
48時間、裏面酸化を行う。すでにAl配線まで終了し
ているので、高温を加えて酸化することは不可能であ
る。このため、120℃という低温で長時間酸化を行っ
ている。Next, the above wafer is subjected to back surface oxidation in steam at 120 ° C. for 48 hours. Since Al wiring has already been completed, it is impossible to oxidize by applying high temperature. Therefore, oxidation is performed for a long time at a low temperature of 120 ° C.
【0020】次に、裏面酸化膜に負イオンを照射する、
いわゆる裏面アキュームレーションを行う。前述したよ
うに、裏面照射型CCDは、CCDの裏面が光の入射面
となる。通常CCDを形成するシリコンウエファの厚さ
は数百ミクロンである。また、200nmから300n
mの光は吸収係数が非常に大きく、そのほとんどが表面
からわずかに入ったところで吸収されてしまう。したが
って、数百ミクロンの厚さを有するCCDをそのまま裏
面照射型として使用しても、裏面で発生した光電子は表
面にあるCCDのポテンシャル井戸に拡散していくこと
ができず、ほとんどは再結合して失われてしまう。ま
た、そのうちのいくらかはポテンシャル井戸まで到達で
きたとしても、長い道のりを拡散してくる間に信号同士
が混じり合い、いわゆる解像度を著しく低下させる。し
たがって、裏面照射型CCDでは、受光面である裏面を
エッチング、研磨によって薄くして、発生した電子が最
短距離で表面のポテンシャル井戸に到達できるようにし
なくてはいけない。Next, the back surface oxide film is irradiated with negative ions,
The so-called backside accumulation is performed. As described above, in the backside illumination CCD, the backside of the CCD serves as the light incident surface. The thickness of the silicon wafer that forms the CCD is typically several hundred microns. Also, from 200 nm to 300 n
The light of m has a very large absorption coefficient, and most of it is absorbed at a slight distance from the surface. Therefore, even if a CCD having a thickness of several hundreds of microns is used as it is as a backside illumination type, photoelectrons generated on the backside cannot diffuse into the potential well of the CCD on the frontside, and most of them recombine. Will be lost. Also, even if some of them can reach the potential well, the signals mix with each other as they spread over a long way, significantly reducing the so-called resolution. Therefore, in the back-illuminated CCD, the back surface, which is the light receiving surface, must be thinned by etching and polishing so that the generated electrons can reach the potential well on the front surface in the shortest distance.
【0021】図13に示すような、代表的なシリコンに
よる検出素子の厚さは10〜15μmである。ここで酸
化膜23は、厚さ数十オングストロームから数百オング
ストロームである。The thickness of a typical detection element made of silicon as shown in FIG. 13 is 10 to 15 μm. Here, the oxide film 23 has a thickness of several tens angstroms to several hundreds angstroms.
【0022】図14は、図13において薄形化したシリ
コン検出素子について、受光面から表面のCCDに至る
までの断面のポテンシャルプロファイルを示したもので
ある。図面に向かって左側が裏面、右側が表面を表して
いる。なお、基板22はP型である。基板22の裏面に
は、保護膜である酸化膜23が成長されている。FIG. 14 shows the potential profile of the cross section from the light receiving surface to the CCD on the surface of the thin silicon detection element shown in FIG. The left side of the drawing represents the back surface and the right side represents the front surface. The substrate 22 is P-type. An oxide film 23, which is a protective film, is grown on the back surface of the substrate 22.
【0023】しかし、酸化膜23には酸化膜電荷や界面
準位が必ず存在し、これらはいずれもP型シリコン基板
22の表面を空乏化させるように働く。即ちポテンシャ
ルプロファイルでみれば、図14中の実線で示したよう
に裏面の酸化膜23に近付くにしたがって電子に対する
ポテンシャルが低くなり、即ち裏面から浅いところで生
じた光電子はCCDのポテンシャル井戸には行くことが
できず、裏面酸化膜23とシリコンの界面に押しやられ
再結合するのを待つ運命となる。したがって、受光部を
薄形化し裏面を酸化後、負に帯電したイオンを照射する
ことにより裏面酸化膜23に近いP型シリコン22の表
面をアキュームレーション状態にし、図14中の点線に
示したようなポテンシャルプロファイルにする。これに
より、裏面の浅いところで生じた光電子も効率よく表面
側のCCDのポテンシャル井戸に到達することができ
る。However, oxide film charges and interface states are always present in the oxide film 23, and these all work to deplete the surface of the P-type silicon substrate 22. That is, as seen from the potential profile, as shown by the solid line in FIG. 14, the potential for electrons decreases as it approaches the oxide film 23 on the back surface, that is, photoelectrons generated at a shallow depth from the back surface go to the potential well of the CCD. However, it is destined to be pushed to the interface between the back surface oxide film 23 and silicon and to be recombined. Therefore, the surface of the P-type silicon 22 close to the back surface oxide film 23 is made into an accumulation state by irradiating with negatively charged ions after thinning the light receiving portion and oxidizing the back surface, as shown by the dotted line in FIG. A different potential profile. As a result, photoelectrons generated in a shallow area on the back surface can also efficiently reach the potential well of the CCD on the front surface side.
【0024】なお、一般的にアキュームレーションを行
う際には、P型シリコン基板に対してボロンをイオン注
入すれば良いが、イオン注入層はアモルファス状とな
り、その後の熱処理で再結晶化とイオン注入したボロン
原子の活性化を行わなくてはいけない。通常この熱処理
(アニール)は600℃付近と1000℃付近の熱処理
を連続して行ういわゆる2ステップアニールを行う必要
がある。アニールが不足すれば、リーク電流の発生源と
なり好ましくない。しかし、Al配線がすでに施されて
いるので、このような高温のアニールを行うことができ
ない。したがって、イオン注入による裏面シリコンのア
キュームレーションはできず、負イオンを照射するとい
うような消極的なアキュームレーションしか採用してい
ないのが現実である。Generally, when performing accumulation, boron may be ion-implanted into the P-type silicon substrate, but the ion-implanted layer becomes amorphous, and recrystallization and ion implantation are performed by subsequent heat treatment. We have to activate the boron atom. Usually, this heat treatment (annealing) needs to be a so-called two-step annealing in which heat treatments at around 600 ° C. and around 1000 ° C. are continuously performed. If the annealing is insufficient, it becomes a source of leak current, which is not preferable. However, since the Al wiring is already applied, such high temperature annealing cannot be performed. Therefore, the backside silicon cannot be accumulated by ion implantation, and in reality, only passive accumulation such as irradiation with negative ions is adopted.
【0025】最後に、上述の操作を経たウエファを、パ
ッケージ内に実装する。CCDを冷却してリーク電流や
rmsノイズを下げることは微弱光を計測する上で重要
な技術である。したがって、この工程においては、薄形
化したシリコン基板の表面、即ちCCDが形成されてい
る面を熱抵抗が小さい非導電性の樹脂などを介して、パ
ッケージに接着する。Finally, the wafer that has undergone the above operations is mounted in a package. Cooling the CCD to reduce leakage current and rms noise is an important technique for measuring weak light. Therefore, in this step, the surface of the thinned silicon substrate, that is, the surface on which the CCD is formed, is bonded to the package through a non-conductive resin having a small thermal resistance.
【0026】[0026]
【発明が解決しようとする課題】しかし、上述のような
アキュームレーションは効果の持続性に問題があり、短
波長光の感度を向上させるためにこのような作業を施し
たのも関わらず、逆に短波長光の照射で裏面酸化膜につ
いた負イオンが除去、中和され易くなる。即ち、アキュ
ームレーションされていた状態が再び空乏状態となり、
短波長光に対する感度が失われてしまうという問題があ
る。However, the above-mentioned accumulation has a problem in the sustainability of the effect, and in spite of such work for improving the sensitivity of short-wavelength light, on the contrary, the accumulation is short. Irradiation with wavelength light facilitates removal and neutralization of negative ions attached to the back oxide film. That is, the state that had been accumulated becomes depleted again,
There is a problem that the sensitivity to short wavelength light is lost.
【0027】また、上述の検出器を製造するプロセスに
おいても、多少の問題点を有している。例えば、基板の
エッチングに溶解律速のエッチャントを用いるため、エ
ッチング液の撹拌を十分に行い、常に新しいエッチャン
トをエッチング面に供給しないと膜厚が著しく不均一に
なる。しかし、どんなに撹拌を行っても、エッチング部
分とエッチングしない部分の境界部には、エッチャント
の回り込みなどにより段差が生じ、膜厚が不均一になり
やすい。さらに、膜厚を測定する際に、ホルダから一度
CCDをはずさなくてはならない。しかし、すでにCC
Dの受光部にあたる部分は膜厚がかなり薄くなっている
ので、サブストレイトから取ったり張り付けたりしてい
る最中に薄膜部を破損してしまうというおそれがある。In addition, there are some problems in the process of manufacturing the above-mentioned detector. For example, since a dissolution rate-determining etchant is used for etching the substrate, the film thickness becomes extremely non-uniform unless the etchant is sufficiently stirred and a new etchant is not constantly supplied to the etching surface. However, no matter how much stirring is performed, a step is generated at the boundary between the etched portion and the non-etched portion due to the wrapping of the etchant, and the film thickness is likely to be uneven. Furthermore, when measuring the film thickness, the CCD must be removed from the holder once. But already CC
Since the film thickness of the portion corresponding to the light receiving portion of D is considerably thin, there is a possibility that the thin film portion may be damaged while being taken or stuck from the substrate.
【0028】裏面酸化の工程では、酸化を低温で行うた
め、酸化膜の性質が余りよくなく、トラップが多くリー
ク電流の発生源として働いてしまう可能性が高い。In the back surface oxidation step, since the oxidation is performed at a low temperature, the properties of the oxide film are not so good, and there are many traps, which may serve as a source of leak current.
【0029】実装工程においては、薄形化した厚さ10
μmから15μmのシリコンに後から樹脂をつけて硬化
させた場合、樹脂の硬化時に圧縮応力が生じ、薄膜部に
その力が集中して波打った状態になり、ひび割れなどの
破損に至ることがある。In the mounting process, the reduced thickness 10
When a resin is applied to silicon of 15 μm to 15 μm later and cured, compressive stress is generated when the resin is cured, and the force concentrates on the thin film portion, causing a wavy state, which may lead to damage such as cracks. is there.
【0030】以上述べたように、従来の裏面照射型CC
Dはその構成を得るプロセスをも含めて問題点を有して
いる。即ち、基板を薄形化後にアルミニウム配線を行う
場合は、裏面のアキュームレーションの自由度が大きく
なり、イオン注入、2ステップアニールを行うことがで
きる。しかしアルミニウム配線時の写真食刻法が困難で
あり、しかもダイボンド樹脂の硬化時に、薄膜部が破損
するおそれがある。即ちこの方法は、特性的には良いも
のが得られるが、歩留まりはかなり低い。As described above, the conventional backside illuminated CC
D has problems including the process of obtaining the configuration. That is, when aluminum wiring is performed after thinning the substrate, the degree of freedom of accumulation on the back surface is increased, and ion implantation and two-step annealing can be performed. However, it is difficult to use a photo-etching method for aluminum wiring, and the thin film portion may be damaged when the die bond resin is cured. That is, this method provides good characteristics, but the yield is considerably low.
【0031】一方、アルミニウム配線後に薄形化を行う
場合は、薄形化後は組み立てを行うのみなので、薄膜部
が破損する確率は小さくなる。しかし、裏面アキューム
レーションが困難であり、仮にできたとしてもリーク電
流が大きく、しかも感度の経時変化が大きいという問題
が生じる。また、ダイボンド樹脂の硬化時に、薄膜部が
破損するおそれがある。即ちこの方法は、歩留まり的に
は悪くないが、特性的には非常に問題がある。On the other hand, when thinning is performed after aluminum wiring, the probability of damage to the thin film portion is small because only assembling is performed after thinning. However, back-side accumulation is difficult, and even if it is possible, there is a problem that the leak current is large and the change in sensitivity with time is large. Further, the thin film portion may be damaged when the die bond resin is cured. That is, this method is not bad in terms of yield, but has a very problematic characteristic.
【0032】また両者とも、膜厚の均一性・コントロー
ル性に優れたアルカリ系エッチャントは、CCD部の保
護がなされていないため用いる事ができない。In both cases, an alkaline etchant excellent in film thickness uniformity and controllability cannot be used because the CCD part is not protected.
【0033】以上示したように、従来の裏面照射型CC
Dは、プロセスも含めて問題が多く、商品化することが
非常に困難である。As shown above, the conventional backside illuminated CC
D has many problems including processes, and it is very difficult to commercialize it.
【0034】そこで本発明は、上記の問題点を解決した
半導体エネルギー検出器を提供することを目的とする。Therefore, an object of the present invention is to provide a semiconductor energy detector which solves the above problems.
【0035】[0035]
【課題を解決するための手段】本発明は、P型の半導体
薄板の表面に電荷読み出し部が形成され、P型の半導体
薄板の裏面からエネルギー線が入射される半導体エネル
ギー検出器において、P型の半導体薄板の裏面には、P
+ 型の不純物がドープされてなる高濃度層が形成されて
いることを特徴とする。The present invention provides a semiconductor energy detector in which a charge reading portion is formed on the front surface of a P-type semiconductor thin plate, and an energy ray is incident from the back surface of the P-type semiconductor thin plate. On the back side of the semiconductor thin plate of
It is characterized in that a high-concentration layer formed by doping + type impurities is formed.
【0036】前述の電荷読み出し部は、電荷転送素子が
複数配列されてなるものであることが可能である。さら
に、エネルギー線は電子線であってもよい。The charge reading section described above may be one in which a plurality of charge transfer elements are arranged. Furthermore, the energy beam may be an electron beam.
【0037】[0037]
【作用】本発明によれば、P+ 型の不純物がドープされ
てなる高濃度層がP型の半導体薄板の裏面に設けられて
いる。このため、負イオンを照射するアキュームレーシ
ョンの場合のように、短波長光等のエネルギー線の照射
で裏面酸化膜についた負イオンが除去・中和されて空乏
状態が生じるということがない。したがってアキューム
レーション効果が持続し、不純物の活性化や結晶の無欠
陥化が十分に行われ、エネルギー線に対する感度が向上
した半導体エネルギー検出器を得ることができる。According to the present invention, the high-concentration layer doped with P + -type impurities is provided on the back surface of the P-type semiconductor thin plate. Therefore, unlike the case of the accumulation in which negative ions are irradiated, negative ions attached to the back surface oxide film are not removed and neutralized by irradiation with energy rays such as short-wavelength light, so that a depletion state does not occur. Therefore, it is possible to obtain the semiconductor energy detector in which the accumulation effect is maintained, the impurities are activated and the crystals are made defect-free, and the sensitivity to energy rays is improved.
【0038】[0038]
【実施例】以下、本発明に係る半導体エネルギー検出器
の実施例について図を用いて説明する。Embodiments of the semiconductor energy detector according to the present invention will be described below with reference to the drawings.
【0039】図1は、本発明の第1の実施例の断面構造
を示すものである。同図に示すように、パッケージ38
内の底部に固定されているシリコンウエファ35上に
は、そのシリコンウエファ35に対向する面にCCD3
1を有するP型シリコン薄板としてのP型エピ層24
が、金属バンプ32を介して設置されている。このP型
エピ層24は、シリコンウエファ35に対向していない
面にP+ 層27が設けられている。P型エピ層24は、
P+ 層27及び表面の酸化膜26を介してさらにその上
側にシリコンウエファ29を有している。このシリコン
ウエファ29は、パッケージ38の窓材40から入射す
る短波長光を受光する領域のみエッチングにより除去さ
れ開孔を形成して、酸化膜26が露出された構造となっ
ている。FIG. 1 shows a sectional structure of a first embodiment of the present invention. As shown in FIG.
On the silicon wafer 35 fixed to the bottom of the inside, the CCD 3 is provided on the surface facing the silicon wafer 35.
P-type epi layer 24 as a P-type silicon thin plate having 1
Are installed via the metal bumps 32. The P type epi layer 24 is provided with a P + layer 27 on the surface not facing the silicon wafer 35. The P-type epi layer 24 is
A silicon wafer 29 is further provided on the upper side of the P + layer 27 and the oxide film 26 on the surface. The silicon wafer 29 has a structure in which the oxide film 26 is exposed by forming an opening by removing only the region of the package 38 that receives the short wavelength light incident from the window member 40 by etching.
【0040】上述の裏面照射型半導体エネルギー検出器
では、エピ層24の受光面にP+ 層27が設けられ、こ
れによりアキュームレーション状態が維持されている。
したがって、短波長光に対する感度が同一チップ内で均
一に、しかも安定している検出器となる。In the back-illuminated semiconductor energy detector described above, the P + layer 27 is provided on the light-receiving surface of the epi layer 24, whereby the accumulation state is maintained.
Therefore, the detector has uniform and stable sensitivity to short-wavelength light in the same chip.
【0041】次に、上述の第1の実施例に係る半導体エ
ネルギー検出器の製造方法について図を用いて説明す
る。Next, a method of manufacturing the semiconductor energy detector according to the first embodiment described above will be described with reference to the drawings.
【0042】図2(a)は、P型のシリコン基板25上
にP型のシリコンをエピタキシャル成長させたものを示
している。エピ層24は、例えば比抵抗10Ω−cm、
厚さ15μmであり、シリコン基板25は、例えば比抵
抗10Ω−cm、厚さ500μmである。エピ層24の
厚みは、後の工程による薄形化後の受光部の厚さと同じ
か、やや厚い15μmから20μm程度を必要とする。FIG. 2A shows a P-type silicon substrate 25 on which P-type silicon is epitaxially grown. The epi layer 24 has, for example, a specific resistance of 10 Ω-cm,
The thickness is 15 μm, and the silicon substrate 25 has, for example, a specific resistance of 10 Ω-cm and a thickness of 500 μm. The thickness of the epi layer 24 is required to be the same as the thickness of the light receiving portion after being thinned in a later step, or to be slightly thicker from 15 μm to 20 μm.
【0043】次に、P+ 層の形成を行う。同図(b)
は、同図(a)のエピ層24の表面に拡散やイオン注入
などを用いてP+ 領域27を形成したものを示す。この
P+ 層27は、後に行われる薄形化後に、裏面受光面を
アキュームレーション状態にするために用いられる。し
たがって、比較的浅い領域に、高濃度のP+ 層27が形
成されることが望まれる。なお、両面の酸化膜26の厚
さは1000オングストローム程度である。Next, the P + layer is formed. The same figure (b)
Shows a P + region 27 formed on the surface of the epi layer 24 of FIG. 9A by diffusion or ion implantation. The P + layer 27 is used to put the back side light receiving surface into an accumulation state after thinning is performed later. Therefore, it is desired that the high-concentration P + layer 27 be formed in a relatively shallow region. The thickness of the oxide film 26 on both sides is about 1000 angstroms.
【0044】同図(c)は、別に用意された比抵抗10
Ω−cm程度のP型のバルクウエファまたは比抵抗0.
01Ω−cm程度のP+ 型バルクウエファを示す。後の
工程で、アルカリ系エッチャントを用いる時はP型バル
クウエファ、弗酸系の酸エッチャントを用いるときはP
+ 型バルクウエファを用いると、酸化膜28とシリコン
ウエファ29との間の選択比が大きく都合が良い。ここ
で、両面の酸化膜28の厚さは1000オングストロー
ム程度である。FIG. 7C shows a separately prepared specific resistance 10
P-type bulk wafer or specific resistance of about 0.
A P + type bulk wafer of about 01 Ω-cm is shown. In a later step, when using an alkali-based etchant, P-type bulk wafer, and when using a hydrofluoric acid-based acid etchant, P
The use of the + type bulk wafer is convenient because the selection ratio between the oxide film 28 and the silicon wafer 29 is large. Here, the thickness of the oxide film 28 on both surfaces is about 1000 angstroms.
【0045】次に、貼り合わせを行う。図2(d)は、
同図(b)で示したものを図中で裏返しにし、そのエピ
面側と、同図(c)で示したバルクウエファ29とを貼
り合わせた状態を示す図である。酸化膜26と28の界
面が貼り合わせ面である。ここでは、貼り合わせ面の両
方に酸化膜26、28が付いているが、どちらか片方で
もよい。また、酸化膜26、28の厚さも1000オン
グストロームに限定されるものではない。シリコンウエ
ファの直接接着技術は、接着剤を用いずに2枚のウエフ
ァを一体化する技術を用いる。表面に浸水性を持たせた
り電圧をかけながら熱処理するだけで非常に堅固に張り
付く。なお、この技術については、「応用物理第60巻
第8号(1991)Siウエファの直接接着技術」に
詳細に記載されている。Next, bonding is performed. Figure 2 (d) shows
It is a figure which shows the state which turned upside down what was shown in the same figure (b), and stuck the epi surface side and the bulk wafer 29 shown in the same figure (c). The interface between the oxide films 26 and 28 is the bonding surface. Here, the oxide films 26 and 28 are provided on both of the bonding surfaces, but either one may be used. Further, the thickness of the oxide films 26 and 28 is not limited to 1000 Å. The direct bonding technique of a silicon wafer uses a technique of integrating two wafers without using an adhesive. It sticks very firmly just by making it water-immersive or heat-treating it while applying voltage. This technique is described in detail in "Applied Physics Vol. 60, No. 8 (1991) Si wafer direct bonding technique".
【0046】次に、エッチングを行う。同図(e)は、
シリコン基板25を研磨やエッチングによって除去した
ところである。さらにエピ層24の部分まで少し除去し
てもよい。但し、ここで注意を要することは、エッチン
グされないで残した面から貼り合わせ面にある酸化膜ま
での厚みが最終的に受光面の厚みとなることである。し
たがって、この厚みを10ミクロンとか15ミクロンに
正確に制御しなければいけない。Next, etching is performed. The figure (e) is
The silicon substrate 25 has just been removed by polishing or etching. Further, the epi layer 24 may be slightly removed. However, it should be noted here that the thickness from the surface left unetched to the oxide film on the bonding surface finally becomes the thickness of the light receiving surface. Therefore, this thickness must be accurately controlled to 10 microns or 15 microns.
【0047】ここではCCDをエピタキシャル成長層に
形成する例を用いて説明した。エピタキシャル成長層の
特徴は、バルクウエファに見られるようなスワールがな
く、また酸素濃度が低いので結晶性において優れている
という点である。したがって、勿論バルクウエファも適
用可能であるが、エピタキシャル成長ウエファを用いた
方が高歩留まりを期待できる。この段階で研磨やエッチ
ング時に生じた表面ダメージ層は完全に除去されなくて
はいけない。Here, an example in which the CCD is formed in the epitaxial growth layer has been described. The features of the epitaxially grown layer are that it does not have the swirl seen in a bulk wafer, and that it has a low oxygen concentration and is therefore excellent in crystallinity. Therefore, of course, a bulk wafer can be applied, but a higher yield can be expected by using an epitaxial growth wafer. At this stage, the surface damage layer generated during polishing or etching must be completely removed.
【0048】次に、同図(e)のエピ層24の表面側を
加工する。図3(a)は、貼り合わせウエファのエピ層
24の上にCCD31を形成し、さらに金属配線30を
施した状態を示す。Next, the surface side of the epi layer 24 shown in FIG. FIG. 3A shows a state in which the CCD 31 is formed on the epi layer 24 of the bonded wafer, and the metal wiring 30 is further provided.
【0049】次に、同図(b)に示すように、同図
(a)までの工程を終了したウエファの上下の全面に窒
化シリコン膜33を堆積する。そしてCCD31が形成
された面の、金属バンプを成長させたい部分の窒化シリ
コン膜33を除去する。また、CCD31が形成されて
いる面と反対の面は、薄形化したい部分の窒化シリコン
膜33を除去する。Next, as shown in FIG. 9B, a silicon nitride film 33 is deposited on the entire upper and lower surfaces of the wafer after the steps up to FIG. Then, the silicon nitride film 33 on the portion where the metal bump is to be grown on the surface on which the CCD 31 is formed is removed. On the surface opposite to the surface on which the CCD 31 is formed, the portion of the silicon nitride film 33 to be thinned is removed.
【0050】ここでバンプ32の形成方法として、例え
ば半田バンプを超音波法にて形成する例を示す。Here, as a method of forming the bump 32, an example of forming a solder bump by an ultrasonic method will be shown.
【0051】図4は、超音波半田付け装置の概略図であ
る。半田槽45内を満たす半田43は、半田槽45の内
部に設置されている撹拌子44によって噴流されてい
る。この半田槽45の上部には、噴流している半田43
の中にCCDウエファ41が垂直に配置され、半田槽4
5の外部からそのCCDウエファ41の垂直面に対向す
るように、超音波振動子42が置かれている。この装置
では、超音波振動子42に対向するCCDウエファ41
の面に、常に新鮮な半田が送られており、また、半田槽
45にN2 を流入させることによって半田の酸化を防い
でいる。FIG. 4 is a schematic view of an ultrasonic soldering device. The solder 43 filling the solder bath 45 is jetted by the stirrer 44 installed inside the solder bath 45. On top of this solder bath 45, the jetted solder 43
CCD wafer 41 is placed vertically inside the solder bath 4
An ultrasonic transducer 42 is placed so as to face the vertical surface of the CCD wafer 41 from the outside of 5. In this device, the CCD wafer 41 facing the ultrasonic transducer 42 is
Fresh solder is always sent to the surface of No. 3, and N 2 is introduced into the solder bath 45 to prevent oxidation of the solder.
【0052】次に、上記装置を用いた超音波半田付けの
メカニズムを説明する。まず、超音波の作用で半田43
中にキャビティが生じ、このキャビティがCCDウエフ
ァ41の表面で圧損すると、ウエファ41の自然酸化膜
が破壊される。自然酸化膜が取り除かれると、形成され
ているAl電極との間で共晶反応が起こり、バンプが形
成される。パッシベーション膜など、金属でない部分に
は共晶反応は起こらないため、半田の付着はない。した
がって窒化シリコン33が形成されている部分には半田
の成長はなく、また、CCD31が形成されている側と
反対の面は、一部窒化シリコン膜33は無いがそこには
薄い自然酸化膜がついたシリコン基板29が存在するか
ら、やはり半田の成長はない。Next, the mechanism of ultrasonic soldering using the above apparatus will be described. First, the solder 43
When a cavity is formed in the cavity and the cavity loses pressure on the surface of the CCD wafer 41, the natural oxide film of the wafer 41 is destroyed. When the natural oxide film is removed, a eutectic reaction occurs with the formed Al electrode, and bumps are formed. Since no eutectic reaction occurs in the non-metal part such as the passivation film, no solder is attached. Therefore, there is no solder growth in the portion where the silicon nitride 33 is formed, and there is no silicon nitride film 33 on the surface opposite to the side where the CCD 31 is formed, but there is a thin natural oxide film there. Since the silicon substrate 29 is present, the solder does not grow.
【0053】図3(b)の半田バンプ32は、上述の方
法によって形成されたものである。超音波法では、10
0ミクロン平方のアルミニウムパターンに対して、数十
ミクロンの高さのバンプが形成されるが、下地のアルミ
ニウムの膜厚が厚いほど、形成されるバンプの高さも高
くできるので、調整が可能である。また、バンプの形成
法としては、他に、蒸着法やメッキ法もあり、それによ
っても形成されるバンプの高さを変えることができる。The solder bumps 32 shown in FIG. 3B are formed by the above method. 10 by ultrasonic method
Bumps having a height of several tens of microns are formed with respect to an aluminum pattern of 0 micron square. The thicker the thickness of the underlying aluminum film is, the higher the height of the formed bumps can be adjusted. . In addition, as a method of forming bumps, there are other methods such as vapor deposition and plating, and the height of the bumps formed can also be changed by this method.
【0054】ここまでのプロセスは、全てウエファの形
で行われるので、トータルでみた労力は多くはない。こ
の後、ダイシングなどによって個々のチップに分割され
る。Since the processes up to this point are all performed in the form of a wafer, the total effort is not great. After that, it is divided into individual chips by dicing or the like.
【0055】図3(c)は、CCDチップをサポートす
るためのサブストレイト35を示し、シリコンウエファ
か、あるいはCCDチップと熱膨脹係数が等しい硝子が
好ましい。ここでは、サブストレイト35としてシリコ
ンウエファを用いた。まず、シリコンウエファ35を酸
化して適当な厚さの酸化膜37を形成し、Al等の配線
34を行う。この金属配線34は、CCDチップに形成
した金属バンプ32とパッケージの電極を結ぶものであ
る。その後、シリコンのエッチャントに触れる部分をガ
ードするため、窒化シリコン膜36を堆積する。しかる
後、同図(b)、(c)のものを一体にする。FIG. 3 (c) shows a substrate 35 for supporting a CCD chip, which is preferably a silicon wafer or glass having the same coefficient of thermal expansion as the CCD chip. Here, a silicon wafer is used as the substrate 35. First, the silicon wafer 35 is oxidized to form an oxide film 37 having an appropriate thickness, and wiring 34 of Al or the like is formed. The metal wiring 34 connects the metal bump 32 formed on the CCD chip and the electrode of the package. After that, a silicon nitride film 36 is deposited in order to protect the portion of the silicon that comes into contact with the etchant. After that, those shown in FIGS. 2B and 2C are integrated.
【0056】同図(d)は、前記金属バンプ32を形成
したCCDチップと金属配線34を施したサブストレイ
ト35をバンプボンディングしたところを示している。
CCD31が形成してある側が突き合わせ面となってい
る。FIG. 6D shows a bump bonding of the CCD chip on which the metal bump 32 is formed and the substrate 35 on which the metal wiring 34 is formed.
The side where the CCD 31 is formed is the abutting surface.
【0057】次に、樹脂50の充填をする。図5(a)
は、CCDチップとサブストレイト35を突き合わせた
面に、後に使用されるシリコンのエッチャントが入り込
まないよう、樹脂50を充填した状態を示す。この樹脂
50は、例えば日本化薬株式会社製 エポキシ系樹脂
カヤトロンML−230Pである。樹脂50に必要とさ
れる特徴は、非導電性、この後のプロセスで使用するエ
ッチャントに耐えること、アルカリ金属等を含まないこ
と、硬化時に適当な収縮応力が働きバンプボンディング
部のコンタクトを良好に保つこと、ダイボンドやワイヤ
ボンド時の150℃程度の熱に耐えることである。Next, the resin 50 is filled. Figure 5 (a)
Shows a state in which the resin 50 is filled so that the surface of the CCD chip and the substrate 35 butted against each other does not enter an etchant of silicon to be used later. This resin 50 is, for example, an epoxy resin manufactured by Nippon Kayaku Co., Ltd.
It is Kayatron ML-230P. The characteristics required for the resin 50 are non-conductivity, resistance to the etchant used in the subsequent process, no alkali metal, etc., and an appropriate shrinkage stress at the time of curing to ensure good contact at the bump bonding portion. To keep it, to withstand heat of about 150 ° C. during die bonding and wire bonding.
【0058】次に、バルクウエファ29のエッチングを
行う。同図(b)は、同図(a)で形成したものをエッ
チャントに浸し、エッチングした状態を示している。エ
ッチャントの組成は、例えばHF:HNO3 :CH3 C
OOH=1:3:8の割合の酸系エッチャント、または
KOH:H2 O:イソプロピルアルコール=950m
l:1150ml:700mlの割合のアルカリ系エッ
チャントなどである。ここでは、アルカリ系エッチャン
トを用いた場合について説明する。エッチャントを78
℃に加熱し、サブストレイト24にバンプボンディング
されたCCD31は、自公転するように回転させたエッ
チング面に発生する泡を取り除かなければいけない。泡
の除去が不十分な場合、エッチング面の荒れや膜厚の不
均一が生じる。エッチレートは、およそ0.6μm/分
である。アルカリ系エッチャントでは、異方性エッチン
グのため膜厚は比較的均一になる。しかし、裏面照射型
CCDの場合、チップ間のわずかな膜厚の再現性の悪さ
や、チップ内のばらつきにつながるおそれがある。この
問題の解決策をここで示す。Next, the bulk wafer 29 is etched. FIG. 2B shows a state in which the product formed in FIG. 1A is immersed in an etchant and etched. The composition of the etchant is, for example, HF: HNO 3 : CH 3 C
Acid-based etchant with a ratio of OOH = 1: 3: 8 or KOH: H 2 O: isopropyl alcohol = 950 m
1: 1150 ml: 700 ml alkaline etchant and the like. Here, the case where an alkaline etchant is used will be described. 78 etchants
The CCD 31 which is heated to 0 ° C. and bump-bonded to the substrate 24 has to remove bubbles generated on the etching surface which is rotated so as to revolve. If the bubbles are not sufficiently removed, the etched surface becomes rough and the film thickness becomes uneven. The etch rate is approximately 0.6 μm / min. With an alkaline etchant, the film thickness is relatively uniform due to anisotropic etching. However, in the case of the backside illuminated CCD, there is a possibility that a slight reproducibility of the film thickness between the chips and a variation within the chip may result. Here is a solution to this problem.
【0059】このアルカリ系エッチャントに対する酸化
シリコン膜とシリコンの選択比は、およそ1/200で
ある。前述したように、貼り合わせウエファの貼り合わ
せ面には、片側で1000オングストローム、トータル
で2000オングストロームの酸化膜がある。酸化膜2
6と28が貼り合わせ面に該当する。したがって、アル
カリ系エッチャントでエッチングを進め、途中で膜厚が
多少不均一になったとしても、エッチングが酸化膜28
に到達したところで自動的に止まるので、図2(e)に
おいてエピタキシャル層24の膜厚さえしっかり制御す
れば、エッチング後の受光面の膜厚はチップ間・チップ
内とも非常に均一なものとなる。即ち、貼り合わせ面に
ある酸化膜26及び28をエッチングのストッパに利用
するところが、この技術の重要なところである。前記し
た酸系エッチャントにおいても、張り合わせ面の酸化膜
をエッチングのストッパとして使用することができる。The selection ratio of the silicon oxide film to silicon with respect to the alkaline etchant is about 1/200. As described above, the bonding surface of the bonding wafer has an oxide film of 1000 angstrom on one side and 2000 angstrom in total. Oxide film 2
6 and 28 correspond to the bonding surface. Therefore, even if the etching progresses with an alkaline etchant and the film thickness becomes somewhat non-uniform during the etching, the etching is performed on the oxide film 28.
2E, the film thickness of the light-receiving surface after etching becomes very uniform between the chips and within the chip if the film thickness of the epitaxial layer 24 is firmly controlled in FIG. 2 (e). . That is, the use of the oxide films 26 and 28 on the bonding surface as an etching stopper is an important point of this technique. Also in the acid-based etchant described above, the oxide film on the bonding surface can be used as a stopper for etching.
【0060】図5(b)においては、シリコンウエファ
29のエッチング終了後、弗酸で受光面の酸化膜28を
少しエッチングし、反射が少ない値に調整した後の状態
を表している。酸化膜26まで全て除去してしまうこと
は特殊な用途を除いて推奨できない。エッチングが終了
したら、シリコンウエファ35の表面に堆積されている
窒化シリコン膜36を除去し、金属配線34を表面に出
す。FIG. 5B shows a state after the etching of the silicon wafer 29 is completed and the oxide film 28 on the light receiving surface is slightly etched with hydrofluoric acid to adjust the value to have a small reflection. It is not recommended to completely remove the oxide film 26 except for special applications. After the etching is completed, the silicon nitride film 36 deposited on the surface of the silicon wafer 35 is removed, and the metal wiring 34 is exposed on the surface.
【0061】先に、裏面受光面のアキュームレーション
の重要さについて述べたが、図2(b)において表面を
P+ 型にしておいたのが、図5(b)において受光面を
アキュームレーション状態にするのに役立っている。Although the importance of the accumulation of the light-receiving surface on the back surface has been described above, the surface of the light-receiving surface is made P + -type in FIG. 2B. It helps to
【0062】即ちこの構造では、新たにアキュームレー
ション状態を作るプロセスは必要ない。光電子に対する
ポテンシャルプロファイルは、裏面の受光面から表面の
CCDに向かって徐々に低くなるように形成されている
から、受光面付近で生じた光電子も効率よく反対面のC
CDのポテンシャル井戸に到達することができる。すな
わち、短波長光に対する感度を高く、また安定にでき
る。さらに、図2(a)で示したようにプロセスの極初
期の段階で受光面側をP+ 型とするので、拡散、イオン
注入どちらを用いるにしても熱処理の自由度は大きく、
活性化が十分でリーク電流の生成源にならないよう結晶
欠陥が少ないアキュームレーション状態とすることがで
きる。In other words, this structure does not require a process for creating a new accumulation state. Since the potential profile for photoelectrons is formed so as to gradually decrease from the light receiving surface on the back surface toward the CCD on the front surface, the photoelectrons generated in the vicinity of the light receiving surface can be efficiently converted to C on the opposite surface.
The potential well of the CD can be reached. That is, the sensitivity to short wavelength light can be made high and stable. Further, as shown in FIG. 2A, since the light receiving surface side is of P + type at the very early stage of the process, the degree of freedom of heat treatment is large regardless of whether diffusion or ion implantation is used.
It is possible to obtain an accumulation state in which there are few crystal defects so that activation is sufficient and a leak current is not generated.
【0063】図5(c)は、裏面照射型CCDをセラミ
ック等のパッケージ38に組み込み、シリコンウエファ
35とパッケージ38間をボンディング39によって接
続した状態を示す。FIG. 5C shows a state where the backside illuminated CCD is incorporated in a package 38 made of ceramic or the like, and the silicon wafer 35 and the package 38 are connected by a bonding 39.
【0064】先にCCDチップの裏面のシリコンをエッ
チングするのにKOHなどアルカリ金属を含むエッチャ
ントを使用した例を示した。通常CCDなどのMOS系
のデバイスは、非常に高い酸化膜の清浄度を必要とする
ので、Na+ 、K+ 等のアルカリイオンを極度に嫌う。
しかし、ここに示した例では、エッチングを開始すると
きにはすでにCCDチップは樹脂50で保護されていて
エッチャントに触れることはない。また、その後も樹脂
50、シリコンウエファ35はCCDチップから離され
ることはなく、結局CCDチップが形成された面は二度
と外部に触れることはなく、このプロセスにおいてはア
ルカリ系エッチャントを使用してもCCD部分は清浄さ
が保たれ、動作を確実なものとしている。An example in which an etchant containing an alkali metal such as KOH is used to etch the silicon on the back surface of the CCD chip has been shown above. MOS-type devices such as CCDs usually require extremely high oxide film cleanliness, and therefore extremely dislike alkaline ions such as Na + and K + .
However, in the example shown here, when etching is started, the CCD chip is already protected by the resin 50 and does not touch the etchant. Further, after that, the resin 50 and the silicon wafer 35 are not separated from the CCD chip, and the surface on which the CCD chip is formed never touches the outside again. In this process, even if the alkaline etchant is used, the CCD is not used. The parts are kept clean, ensuring reliable operation.
【0065】次に、本発明の第2の実施例について説明
する。Next, a second embodiment of the present invention will be described.
【0066】図6は、本発明の第2の実施例の断面構造
を示すものである。同図に示すように、パッケージ38
内の底部に固定されているシリコンウエファ35上に
は、そのシリコンウエファ35に対向する面にCCD3
1を有するP型シリコン薄板としてのP型エピ層24
が、金属バンプ32を介して設置されている。このP型
エピ層24は、シリコンウエファ35に対向していない
面にP+ 層27が設けられている。P型エピ層24は、
さらにその上側にサブウエファとしてのシリコンウエフ
ァ29を有している。このシリコンウエファ29は、パ
ッケージ38の上部に設けられている窓材40から入射
する短波長光を受光する領域のみ、エッチングにより除
去され開孔を形成する構造となっている。なお、短波長
光が入射する側、即ちCCD31が形成されエピ層24
の裏面には、全面に酸化膜47が形成されている。FIG. 6 shows a sectional structure of the second embodiment of the present invention. As shown in FIG.
On the silicon wafer 35 fixed to the bottom of the inside, the CCD 3 is provided on the surface facing the silicon wafer 35.
P-type epi layer 24 as a P-type silicon thin plate having 1
Are installed via the metal bumps 32. The P type epi layer 24 is provided with a P + layer 27 on the surface not facing the silicon wafer 35. The P-type epi layer 24 is
Further, a silicon wafer 29 as a sub-wafer is provided on the upper side thereof. The silicon wafer 29 has a structure in which an opening is formed by etching only a region for receiving short-wavelength light incident from the window member 40 provided on the package 38. The side where short-wavelength light enters, that is, the CCD 31 is formed and the epi layer 24 is formed.
An oxide film 47 is formed on the entire back surface of the.
【0067】上述の裏面照射型半導体エネルギー検出器
では、エピ層24の受光面にP+ 層27が設けられ、こ
れによりアキュームレーション状態が維持されている。
したがって、第1の実施例同様、短波長光に対する感度
が同一チップ内で均一に、しかも安定している検出器と
なる。In the back-illuminated semiconductor energy detector described above, the P + layer 27 is provided on the light-receiving surface of the epi layer 24, whereby the accumulation state is maintained.
Therefore, similarly to the first embodiment, the detector has a uniform and stable sensitivity to short wavelength light in the same chip.
【0068】次に、上記の半導体エネルギー検出器の製
造方法について説明する。Next, a method of manufacturing the above semiconductor energy detector will be described.
【0069】図7(a)は、P型のエピタキシャル層の
サブストレイトになるシリコンウエファ29の第1の表
面に、そのシリコンウエファ29のバルク部分と同じP
+ 型の高濃度不純物層27を形成した状態を示す。P+
型不純物層27の不純物濃度は、受光面のエッチング直
前までのプロセスが終了した段階で、後に示すアルカリ
系エッチャントに対してエッチングレートが遅くなるよ
う設定することが必要であり、具体的には5×1018c
m-3以上、理想的には1×1019cm-3以上が必要であ
る。バルク部分であるシリコンウエファ29の比抵抗
は、例えば10Ω−cm、厚さ500μmである。さら
に、この不純物濃度は、アルカリ系エッチャントに対し
てエッチングレートが遅くならない1017cm-3以下で
なければいけない。なお、上述の条件は、アルカリ系エ
ッチャントの組成や温度等で多少変化させる必要があ
る。In FIG. 7A, the same P as the bulk portion of the silicon wafer 29 is formed on the first surface of the silicon wafer 29 which becomes the substrate of the P type epitaxial layer.
The state where the + type high concentration impurity layer 27 is formed is shown. P +
The impurity concentration of the type impurity layer 27 needs to be set so that the etching rate becomes slower than that of the alkaline etchant described later when the process up to immediately before the etching of the light receiving surface is completed. × 10 18 c
m −3 or more, ideally 1 × 10 19 cm −3 or more is required. The silicon wafer 29, which is a bulk portion, has a specific resistance of, for example, 10 Ω-cm and a thickness of 500 μm. Further, the impurity concentration must be 10 17 cm −3 or less, which does not slow down the etching rate with respect to the alkaline etchant. The above-mentioned conditions need to be changed slightly depending on the composition and temperature of the alkaline etchant.
【0070】次に、エピタキシャル成長を行う。同図
(b)は、同図(a)のシリコンウエファ29の第1の
表面にエピタキシャル成長層(以下エピ層という)24
を形成したところである。エピ層24の比抵抗は、例え
ば10Ω−cm、厚さ10μmである。エピ層24の比
抵抗は、CCDの性能だけを考慮して決めてよい。エピ
層24の厚さと先に形成したP+ 型不純物層27の厚さ
の和が、最終的な受光面の厚さになるので、エピ層24
の厚さは10μm程度が適当である。Next, epitaxial growth is performed. FIG. 2B shows an epitaxial growth layer (hereinafter referred to as an epi layer) 24 on the first surface of the silicon wafer 29 shown in FIG.
Has just been formed. The specific resistance of the epi layer 24 is, for example, 10 Ω-cm and the thickness is 10 μm. The resistivity of the epi layer 24 may be determined only by considering the performance of the CCD. Since the sum of the thickness of the epi layer 24 and the thickness of the P + -type impurity layer 27 formed previously becomes the final thickness of the light receiving surface, the epi layer 24
The appropriate thickness is about 10 μm.
【0071】次に、図7(b)のエピ層24の表面側を
加工する。同図(c)は、エピ層24の上面にCCD3
1を形成し、さらにAlによって金属配線30を施した
状態を示している。Next, the surface side of the epi layer 24 of FIG. 7B is processed. FIG. 3C shows the CCD 3 on the upper surface of the epi layer 24.
1 is formed, and the metal wiring 30 is further provided by Al.
【0072】次に、同図(c)までの工程を終了したシ
リコンウエファ29の表面と裏面の全面に、窒化シリコ
ン膜33を堆積する。その後、CCD31が形成されて
いる面上であって金属バンプ32を成長させたい領域の
窒化シリコン膜33を除去する。また、CCD31が形
成された面と反対の面では、薄形化したい部分の窒化シ
リコン膜33を除去する。ここで、バンプ32は先に述
べた第1の実施例における場合と同様の手順にしたがっ
て形成する。これにより、同図(d)の状態となる。Next, a silicon nitride film 33 is deposited on the entire front and back surfaces of the silicon wafer 29 which has undergone the steps up to FIG. After that, the silicon nitride film 33 in the region where the metal bump 32 is to be grown on the surface where the CCD 31 is formed is removed. On the surface opposite to the surface on which the CCD 31 is formed, the portion of the silicon nitride film 33 to be thinned is removed. Here, the bump 32 is formed according to the same procedure as in the case of the first embodiment described above. As a result, the state shown in FIG.
【0073】以上の手順とは別に、サブストレイトを用
意する。図8(a)は、CCDチップをサポートするた
めのサブストレイトを示したものであり、シリコンウエ
ファか、あるいはCCDチップと熱膨脹係数が等しい硝
子が好ましい。ここでは、サブストレイトとしてシリコ
ンウエファ35を用いたときについて説明する。まず、
シリコンウエファ35を酸化して適当な厚さの酸化膜3
7を形成し、Al等の金属配線34を行う。この金属配
線34は、CCDチップ上に形成した金属バンプ32と
パッケージの電極を結ぶものである。その後、シリコン
のエッチャントに触れる部分をガードするためシリコン
窒化膜36を両面に堆積し、後の工程でCCDチップが
シリコンウエファ35に突き合わされる領域を、エッチ
ングにより除去する。しかる後、図7(d)及び図8
(a)のものを一体にする。Separately from the above procedure, a substrate is prepared. FIG. 8A shows a substrate for supporting a CCD chip, and a silicon wafer or glass having a thermal expansion coefficient equal to that of the CCD chip is preferable. Here, the case where the silicon wafer 35 is used as the substrate will be described. First,
Oxide film 3 of appropriate thickness by oxidizing silicon wafer 35
7 is formed, and metal wiring 34 such as Al is formed. The metal wiring 34 connects the metal bump 32 formed on the CCD chip and the electrode of the package. After that, a silicon nitride film 36 is deposited on both surfaces to protect a portion of the silicon that comes into contact with the etchant, and a region where the CCD chip is abutted against the silicon wafer 35 in a later step is removed by etching. Then, FIG. 7 (d) and FIG.
(A) is integrated.
【0074】図8(b)は、前述の金属バンプ32を形
成したCCDチップと金属配線34を施したシリコンウ
エファ35をバンプボンディングした状態を示してい
る。CCD31が形成してある側が突き合わせ面となっ
ている。また、同図においてはその突き合わせた面に、
後に使用されるシリコンのエッチャントが入り込まない
ように、樹脂50を充填する。この樹脂50は、例えば
日本化薬株式会社製 カヤトロン ML−230Pであ
る。この後、樹脂50の硬化のための熱処理を行う。前
述したように、ほとんどの樹脂は硬化時に圧縮応力を生
じるが、CCD受光部はまだ薄形化する前なので、圧縮
応力はCCDチップ全体に分散され、ひびが入ったり割
れたりすることはない。なお、樹脂50に必要とされる
特徴は、非導電性であること、後のプロセスで使用する
エッチャントに耐えること、アルカリ金属等を含まない
こと、硬化時に適当な収縮応力が働きバンプボンディン
グ部のコンタクトを良好に保つこと、ダイボンドやワイ
ヤボンド時の150℃程度の熱に耐えることである。FIG. 8B shows a state in which the CCD chip on which the metal bumps 32 are formed and the silicon wafer 35 on which the metal wiring 34 is formed are bump-bonded. The side where the CCD 31 is formed is the abutting surface. Also, in the same figure, on the butted surface,
The resin 50 is filled so that a silicon etchant used later does not enter. The resin 50 is, for example, Kayatron ML-230P manufactured by Nippon Kayaku Co., Ltd. Then, heat treatment for curing the resin 50 is performed. As described above, most resins generate compressive stress during curing, but since the CCD light receiving portion is not yet thinned, the compressive stress is dispersed throughout the CCD chip and is not cracked or cracked. The characteristics required for the resin 50 are that they are non-conductive, that they withstand the etchant used in the subsequent process, that they do not contain alkali metals, etc. To maintain good contact and to withstand heat of about 150 ° C during die bonding and wire bonding.
【0075】次に、シリコンウエファ29のエッチング
を行う。図8(c)は、同図(b)で形成したものをエ
ッチャントに浸し、受光面にあたる部分のシリコンウエ
ファ29をエッチングして、薄形化した状態を示してい
る。エッチャントの組成は、例えば、8規定KOH:H
2 O:イソプロピルアルコール=950ml:1150
ml:700mlのアルカリ系エッチャントである。エ
ッチャントは78℃に加熱し、シリコンウエファ35に
バンプボンディングされたCCDチップは自公転するよ
うに回転させ、エッチング面に発生する泡を取り除かな
ければいけない。泡の除去が不十分な場合、エッチング
面の荒れや膜厚の不均一が生じる。エッチレートは、お
よそ0.6μm/分である。アルカリ系エッチャントで
は、異方性エッチングのため膜厚は比較的均一になる。
しかし裏面照射型CCDの場合、チップ間のわずかな膜
厚のばらつきや、チップ内の均一性の悪さが、チップ間
やチップ内の短波長感度の不均一に繋がるおそれがあ
る。この問題の解決策をここで示す。Next, the silicon wafer 29 is etched. FIG. 8C shows a thinned state by immersing the one formed in FIG. 8B in an etchant and etching the silicon wafer 29 in the portion corresponding to the light receiving surface. The composition of the etchant is, for example, 8N KOH: H.
2 O: isopropyl alcohol = 950 ml: 1150
ml: 700 ml of alkaline etchant. The etchant must be heated to 78 ° C., and the CCD chip bump-bonded to the silicon wafer 35 must be rotated so as to revolve around itself to remove bubbles generated on the etching surface. If the bubbles are not sufficiently removed, the etched surface becomes rough and the film thickness becomes uneven. The etch rate is approximately 0.6 μm / min. With an alkaline etchant, the film thickness is relatively uniform due to anisotropic etching.
However, in the case of a backside illuminated CCD, a slight variation in film thickness between chips and poor uniformity within a chip may lead to non-uniform short wavelength sensitivity between chips and within a chip. Here is a solution to this problem.
【0076】このアルカリ系エッチャントに対する10
17cm-3以下の不純物濃度のP型シリコン層と、1×1
019cm-3以上の不純物濃度のP+ 型シリコン層の選択
比はおよそ1/10である。前述したようにCCDが形
成してあるエピタキシャル成長ウエファには埋め込み層
としてP+ 型シリコン層がある。10 for this alkaline etchant
P-type silicon layer with an impurity concentration of 17 cm −3 or less and 1 × 1
The selection ratio of the P + type silicon layer having an impurity concentration of 0 19 cm −3 or more is about 1/10. As described above, the epitaxially grown wafer on which the CCD is formed has the P + type silicon layer as a buried layer.
【0077】したがって、裏面P型シリコン層29より
アルカリ系エッチャントでエッチングを進め、途中で膜
厚が多少不均一になったとしても、エッチングがP+ 層
27に到達したところでエッチングレートは自動的に遅
くなるので、図7(b)においてエピタキシャル層24
の膜厚さえしっかり制御されていれば、エッチング後の
受光面の膜厚はチップ間チップ内とも非常に均一なもの
となる。即ちエピタキシャル成長層24に形成されたP
+ 層27によって半自動的にエッチングを終了させ得る
ことが、この技術の重要なところである。Therefore, even if the etching is advanced from the back surface P-type silicon layer 29 with an alkaline etchant and the film thickness becomes somewhat non-uniform during the etching, the etching rate is automatically adjusted when the etching reaches the P + layer 27. Since it becomes slower, the epitaxial layer 24 in FIG.
If the film thickness is controlled well, the film thickness of the light-receiving surface after etching becomes very uniform between chips. That is, P formed in the epitaxial growth layer 24
It is an important part of this technique that the etching can be terminated semi-automatically by the + layer 27.
【0078】シリコンエッチング終了後、表面の窒化シ
リコン膜33を除去する。その後、同図(d)のように
120℃で48時間程度、ウェット雰囲気で受光面に酸
化シリコン膜47を成長させる。酸化シリコン膜無しと
いうのは、特殊な用途を除いて推奨できない。シリコン
酸化膜47成長後、シリコンウエファ35の電極34上
に堆積されている窒化シリコン膜36を除去し、金属配
線34を表面に出す。シリコン酸化膜成長後に窒化シリ
コン膜36を除去するのは、電極34を構成する金属の
酸化防止のためである。After the silicon etching is completed, the silicon nitride film 33 on the surface is removed. Thereafter, as shown in FIG. 3D, the silicon oxide film 47 is grown on the light receiving surface in a wet atmosphere at 120 ° C. for about 48 hours. No silicon oxide film is not recommended except for special applications. After the growth of the silicon oxide film 47, the silicon nitride film 36 deposited on the electrode 34 of the silicon wafer 35 is removed, and the metal wiring 34 is exposed on the surface. The reason why the silicon nitride film 36 is removed after the growth of the silicon oxide film is to prevent the metal forming the electrode 34 from being oxidized.
【0079】先に裏面受光面のアキュームレーションの
重要さについて述べたが、図7(a)において表面をP
+ 型にしておいたのが、図8(d)において受光面をア
キュームレーション状態にするのに役立っている。即ち
この構造では、新たにアキュームレーション状態を作る
プロセスは必要ない。光電子に対するポテンシャルプロ
ファイルは、裏面の受光面から表面のCCDに向かって
低くなるように形成されているから、受光面付近で生じ
た光電子も効率よく反対面のCCDのポテンシャル井戸
に到達することができる。即ち短波長光に対する感度を
高く、また安定にできる。更に図7(a)で示したよう
に、プロセスの極初期の段階で受光面側をP+ 型とする
ので、拡散、イオン注入どちらを用いるにしても熱処理
の自由度は大きく、活性化が十分で、リーク電流の生成
源にならないよう結晶欠陥が少ないアキュームレーショ
ン状態とすることができる。The importance of the accumulation of the light receiving surface on the back surface has been described above. In FIG.
The + type is useful for putting the light receiving surface into the accumulation state in FIG. 8 (d). That is, this structure does not require a process for creating a new accumulation state. Since the potential profile for photoelectrons is formed so as to decrease from the light receiving surface on the back surface toward the CCD on the front surface, photoelectrons generated near the light receiving surface can also efficiently reach the potential well of the CCD on the opposite surface. . That is, the sensitivity to short wavelength light can be made high and stable. Further, as shown in FIG. 7A, since the light-receiving surface side is of P + type at the very early stage of the process, the degree of freedom of heat treatment is large and activation is high regardless of whether diffusion or ion implantation is used. The accumulation state is sufficient and has few crystal defects so as not to be a generation source of leakage current.
【0080】図9は、裏面照射型CCDをセラミック等
のパッケージ38に組み込み、シリコンウエファ35と
パッケージ38間をボンディング39によって接続した
状態を示す。FIG. 9 shows a state in which the backside illuminated CCD is incorporated in a package 38 made of ceramic or the like, and the silicon wafer 35 and the package 38 are connected by a bonding 39.
【0081】上記実施例では、CCDチップの裏面のシ
リコンをエッチングするのにKOHなどアルカリ金属を
含むエッチャントを使用した例を示した。通常CCDな
どのMOS系のデバイスは、非常に高い酸化膜の清浄度
を必要とするので、Na+ 、K+ 等のアルカリイオンを
極度に嫌う。しかしここに示した例では、第1の実施例
同様、エッチングを開始するときには既にCCDチップ
は樹脂50で保護されていてエッチャントに触れること
はない。また、その後樹脂50、シリコンウエファ35
はCCDチップから離されることはなく、結局CCDチ
ップが形成された面は二度と外部に触れることはなく、
このプロセスにおいてはアルカリ系エッチャントを使用
してもCCD部分は清浄さが保たれ、動作を確実なもの
としている。In the above embodiment, an example is shown in which an etchant containing an alkali metal such as KOH is used to etch the silicon on the back surface of the CCD chip. MOS-type devices such as CCDs usually require extremely high oxide film cleanliness, and therefore extremely dislike alkaline ions such as Na + and K + . However, in the example shown here, like the first embodiment, the CCD chip is already protected by the resin 50 and does not come into contact with the etchant when etching is started. Also, after that, the resin 50 and the silicon wafer 35
Is never separated from the CCD chip, and the surface on which the CCD chip is formed never touches the outside again.
In this process, even if an alkaline etchant is used, the CCD portion is kept clean and the operation is ensured.
【0082】[0082]
【発明の効果】以上説明したように、本発明の半導体エ
ネルギー検出器によれば、P+ 型の不純物が注入されて
なる高濃度層がP型の半導体薄板の裏面に設けられてい
る。このため、この高濃度層がエッチングストッパとし
ての役割を果たすのみならず、短波長光等のエネルギー
線の照射で裏面酸化膜についた負イオンが除去・中和さ
れて空乏状態が生じるということがない。したがってア
キュームレーション効果が持続して不純物の活性化や結
晶の無欠陥化が十分に行われ、エネルギー線に対する感
度が向上した半導体エネルギー検出器を得ることができ
る。As described above, according to the semiconductor energy detector of the present invention, the high-concentration layer in which the P + -type impurity is implanted is provided on the back surface of the P-type semiconductor thin plate. Therefore, this high-concentration layer not only plays a role of an etching stopper, but also negative ions attached to the back surface oxide film are removed and neutralized by irradiation with energy rays such as short-wavelength light, resulting in a depletion state. Absent. Therefore, it is possible to obtain the semiconductor energy detector in which the accumulation effect is maintained, the impurities are activated and the crystals are made defect-free, and the sensitivity to energy rays is improved.
【図1】本発明に係る第1の実施例の断面構造を示す概
略図である。FIG. 1 is a schematic view showing a cross-sectional structure of a first embodiment according to the present invention.
【図2】本発明に係る半導体エネルギー検出器の第1の
実施例の製造工程図である。FIG. 2 is a manufacturing process diagram of a first embodiment of a semiconductor energy detector according to the present invention.
【図3】本発明に係る半導体エネルギー検出器の第1の
実施例の製造工程図である。FIG. 3 is a manufacturing process diagram of a first example of a semiconductor energy detector according to the present invention.
【図4】金属バンプを形成するための装置を示す図であ
る。FIG. 4 is a diagram showing an apparatus for forming metal bumps.
【図5】本発明に係る半導体エネルギー検出器の第1の
実施例の製造工程図である。FIG. 5 is a manufacturing process drawing of the first embodiment of the semiconductor energy detector according to the present invention.
【図6】本発明に係る第2の実施例の断面構造を示す概
略図である。FIG. 6 is a schematic view showing a sectional structure of a second embodiment according to the present invention.
【図7】本発明に係る半導体エネルギー検出器の第2の
実施例の製造工程図である。FIG. 7 is a manufacturing process diagram of a second embodiment of the semiconductor energy detector according to the present invention.
【図8】本発明に係る半導体エネルギー検出器の第2の
実施例の製造工程図である。FIG. 8 is a manufacturing process diagram of a second embodiment of the semiconductor energy detector according to the present invention.
【図9】本発明に係る半導体エネルギー検出器の第2の
実施例の製造工程図である。FIG. 9 is a manufacturing process diagram of a second embodiment of the semiconductor energy detector according to the present invention.
【図10】フル・フレーム転送方式の構成を示す上面図
である。FIG. 10 is a top view showing a configuration of a full frame transfer system.
【図11】フル・フレーム転送方式の要部を示す断面図
である。FIG. 11 is a sectional view showing a main part of a full frame transfer system.
【図12】読み出し回路図とクロックパルス出力波形を
示す図である。FIG. 12 is a diagram showing a read circuit diagram and a clock pulse output waveform.
【図13】従来の裏面照射型検出器を示す図である。FIG. 13 is a diagram showing a conventional backside illuminated detector.
【図14】従来の裏面照射型検出器のポテンシャルプロ
ファイルを示す図である。FIG. 14 is a diagram showing a potential profile of a conventional backside illuminated detector.
24…エピ層、25…サブストレイト、27…P+ 層、
29及び35…シリコンウエファ、30及び34…金属
配線、31…CCD、32…金属バンプ、33及び36
…窒化シリコン膜、38…パッケージ、39…ボンディ
ング、40…窓材、41…CCDウェファ、42…超音
波振動子、43…半田、44…撹拌子、45…半田槽、
50…樹脂。24 ... Epi layer, 25 ... Substrate, 27 ... P + layer,
29 and 35 ... Silicon wafer, 30 and 34 ... Metal wiring, 31 ... CCD, 32 ... Metal bump, 33 and 36
... Silicon nitride film, 38 ... Package, 39 ... Bonding, 40 ... Window material, 41 ... CCD wafer, 42 ... Ultrasonic vibrator, 43 ... Solder, 44 ... Stirrer, 45 ... Solder tank,
50 ... Resin.
Claims (3)
部が形成され、前記P型の半導体薄板の裏面からエネル
ギー線が入射される半導体エネルギー検出器において、 前記P型の半導体薄板の裏面には、不純物がドープされ
てなるP+ 型の高濃度層が形成されていることを特徴と
する半導体エネルギー検出器。1. A semiconductor energy detector in which a charge read-out portion is formed on the surface of a P-type semiconductor thin plate, and energy rays are incident from the back surface of the P-type semiconductor thin plate, wherein Is a semiconductor energy detector characterized in that a P + -type high-concentration layer doped with impurities is formed.
複数配列されてなる請求項1記載の半導体エネルギー検
出器。2. The semiconductor energy detector according to claim 1, wherein the charge reading section is formed by arranging a plurality of charge transfer elements.
1または2記載の半導体エネルギー検出器。3. The semiconductor energy detector according to claim 1, wherein the energy beam is an electron beam.
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