JPH06196680A - Semiconductor energy detector and manufacture thereof - Google Patents

Abstract

PURPOSE:To provide a semiconductor energy detector having excellent sensitivity to energy beams such as short wavelength light. CONSTITUTION:A P-type silicon layer 48 with a CCD 31 is installed onto a silicon wafer 35. A wide band gap layer 24 consisting of P-type amorphous silicon carbide is formed on the incidence plane side of the energy beams of the P-type silicon layer 48, thus forming a hetero-junction. Since the excellent state of accumulation is realized in a rear irradiation type semiconductor energy detector having the structure, thus allowing the reading of approximately all signal charges generated, then manufacturing the energy detector having superior sensitivity.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、紫外線やγ線、あるい
は荷電粒子線などの吸収係数が極めて大きいエネルギー
線の照射に対して有効な、裏面照射型の電荷転送型半導
体エネルギー検出器に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a back irradiation type charge transfer type semiconductor energy detector effective for irradiation of energy rays having an extremely large absorption coefficient such as ultraviolet rays, γ rays or charged particle rays. Is.

【０００２】[0002]

【従来の技術】電荷転送素子（ＣＣＤ）は、アナログ電
荷群を外部からクロックパルスに同期した速度で一方向
に順繰りに送るものであり、一端に出力部を設けておけ
ば、空間情報を時系列信号に変換できる極めて巧妙な機
能デバイスである。しかし、２次元の画像情報を時系列
信号として取り出すには、デバイスの構成上の工夫が必
要である。上記デバイスに光を照射したままで電荷を転
送したのでは、それぞれの場所で光励起された電荷と転
送されてきた電荷とが混じり合って、いわゆるスミアと
呼ばれる現象が発生し、映像信号が劣化する。これを避
けるためには、光を照射している期間（電荷蓄積期間）
と電荷を転送する時間（電荷転送期間）とを時間的に分
けるいわゆる時分割動作が考えられる。この場合、映像
信号が出力される時間は電荷の転送時間内に限られ、映
像信号は間欠的な信号となる。2. Description of the Related Art A charge transfer device (CCD) sequentially sends an analog charge group in one direction from the outside at a speed synchronized with a clock pulse. It is an extremely sophisticated functional device that can be converted into a series signal. However, in order to extract the two-dimensional image information as a time-series signal, it is necessary to devise a device configuration. If the charge is transferred while the device is still being irradiated with light, the photo-excited charge and the transferred charge are mixed at each place, and a phenomenon called so-called smear occurs and the video signal deteriorates. . To avoid this, light irradiation period (charge accumulation period)
A so-called time-division operation that temporally divides the charge transfer time (charge transfer period) can be considered. In this case, the time when the video signal is output is limited to the charge transfer time, and the video signal becomes an intermittent signal.

【０００３】一般に、実用的なＣＣＤ撮像デバイスとし
ては、フレーム転送（ＦＴ）、フル・フレーム転送（Ｆ
ＦＴ）、インターライン転送（ＩＴ）構成の三方式が代
表的であり、このうち計測用としては、主にフル・フレ
ーム転送方式が用いられる。Generally, practical CCD image pickup devices include frame transfer (FT) and full frame transfer (F).
FT) and interline transfer (IT) configurations are typical, and of these, the full frame transfer method is mainly used for measurement.

【０００４】以下、フル・フレーム転送方式について説
明する。図１０及び１１はフル・フレーム転送方式の構
成を示すものであり、図１０はその上面図、図１１はそ
の要部の断面図である。図１０に示すようにこの方式で
は、基板に形成されたチャンネルストップ拡散層１によ
って電荷転送のチャンネルが垂直方向に分割され、水平
画素数に対応する画素列を形成する。一方、このチャン
ネルストップ拡散層１に直交して転送電極群２を配置し
ている。前述のＦＴ方式では、この電極群は上下２つに
グルーピングされ、上半分を受光用のＣＣＤ、下半分を
信号電荷を一時蓄積するＣＣＤとして使うが、同図に示
すフル・フレーム転送方式ＣＣＤでは蓄積部はない。し
たがって、電荷を転送する時間中、即ち読みだし時間中
は、シャッタを閉じるなどしてＣＣＤに光が入射しない
ようにしなければいけない。なお、垂直方向の４列の画
素列の間には３本のオーバーフロードレイン５が形成さ
れている。The full frame transfer system will be described below. 10 and 11 show the structure of the full frame transfer system. FIG. 10 is a top view thereof, and FIG. 11 is a sectional view of a main part thereof. As shown in FIG. 10, in this method, the charge transfer channels are divided in the vertical direction by the channel stop diffusion layers 1 formed on the substrate to form pixel columns corresponding to the number of horizontal pixels. On the other hand, the transfer electrode group 2 is arranged orthogonal to the channel stop diffusion layer 1. In the above-mentioned FT method, this electrode group is grouped into two upper and lower parts, and the upper half is used as a light-receiving CCD and the lower half is used as a CCD for temporarily storing signal charges, but in the full frame transfer type CCD shown in FIG. There is no storage. Therefore, during the time when the charges are transferred, that is, during the reading time, it is necessary to close the shutter so that the light does not enter the CCD. Note that three overflow drains 5 are formed between the four vertical pixel columns.

【０００５】図１１に示すように、一画素はＣＣＤの一
段分を構成するクロックパルス（φ₁ 〜φ₄ ）の相数
（４）に対応する数の電極２０とチャンネルストップ拡
散層１で囲まれた面積となる。垂直転送クロックパルス
電極群２はクロックパルスφ₁〜φ₄ をポリシリコン電
極２０に供給する。ＰＳＧ（リンガラス）による層間絶
縁膜１９はポリシリコン電極２０の上面に堆積され、こ
の電極２０とシリコン基板４８上のｎ−ウェル２２との
間にはゲート酸化膜２１が介在されている。As shown in FIG. 11, one pixel is surrounded by a number of electrodes 20 and a channel stop diffusion layer 1 corresponding to the number of phases (4) of clock pulses (φ _{1 to} φ ₄ ) constituting one stage of CCD. The area will be The vertical transfer clock pulse electrode group 2 supplies clock pulses φ _{1 to} φ ₄ to the polysilicon electrode 20. An interlayer insulating film 19 made of PSG (phosphorus glass) is deposited on the upper surface of the polysilicon electrode 20, and a gate oxide film 21 is interposed between the electrode 20 and the n-well 22 on the silicon substrate 48.

【０００６】受光領域に光が入射すると、図１１に示す
ように励起された信号電荷が一つの転送電極（蓄積電
極）、即ち立ち上がったクロックパルスφ₁ が加えられ
たポリシリコン電極２０下のポテンシャル井戸３に集め
られる。When light is incident on the light receiving region, the signal charges excited as shown in FIG. 11 are one transfer electrode (storage electrode), that is, the potential under the polysilicon electrode 20 to which the rising clock pulse φ ₁ is applied. Collected in well 3.

【０００７】光信号を信号電荷に変換する電荷蓄積時間
が終わると、受光領域上にある垂直転送電極群２に与え
られたクロック電圧φ₁ 〜φ₄ が順次立ち上がり、信号
電荷の読み出しが開始される。しかしフル・フレーム転
送ＣＣＤにおいては、前述したようにＦＴ−ＣＣＤのよ
うな受光部とは別のいわゆる蓄積部というものがない。
このため、信号読み出しを開始する前にシャッタを閉じ
るなどして光信号の入力を遮断しなければ、転送してい
る途中の信号に新たに光信号が混入してくることにな
り、信号純度が低下する。但し、単発現象をとらえる場
合には、信号電荷の転送中に新たな光入力はないと考え
られるから、シャッタ等は必要ない。When the charge accumulation time for converting an optical signal into a signal charge is over, the clock voltages φ _{1 to} φ ₄ given to the vertical transfer electrode group 2 on the light receiving region sequentially rise, and the reading of the signal charge is started. It However, in the full frame transfer CCD, as described above, there is no so-called storage section other than the light receiving section such as the FT-CCD.
Therefore, unless the input of the optical signal is blocked by closing the shutter before starting the signal reading, the optical signal is newly mixed in the signal being transferred, and the signal purity is improved. descend. However, in the case of catching a single-shot phenomenon, it is considered that there is no new light input during the transfer of the signal charge, and therefore a shutter or the like is not necessary.

【０００８】ここで、図１０を用いて信号読みだし動作
について説明する。信号電荷は垂直転送用クロックパル
ス電極群２に与えられるパルスφ₁ 〜φ₄ によって１行
ずつ下方に送られ、水平読みだしレジスタ６を通して出
力端に転送される。すなわち同図において、まず一番下
の行にある信号電荷が同時に水平読みだしレジスタ６に
送り込まれ、水平方向に高い周波数のクロックφ₅ 、φ
₆ で転送され、時系列信号として出力端から読み出され
る。なお、水平転送クロックφ₅ 、φ₆ は水平転送用ク
ロックパルス電極群７から加えられる。このときすでに
次の信号電荷が垂直レジスタの１段下方に移動している
ので、次の垂直転送クロックパルスで水平読みだしレジ
スタ６に入り、出力端に読み出される。このようにし
て、１画面分の信号電荷が全て水平読み出しレジスタ６
を通して読み出されると、シャッタを開き新たな信号蓄
積動作を開始する。以上のように、水平読みだしレジス
タ６は垂直レジスタに比べて高速で動作するので、２相
クロックパルスφ₅ 、φ₆ として高速転送を可能にして
いる。The signal reading operation will be described with reference to FIG. The signal charges are sent downward row by row by the pulses φ ₁ to φ ₄ given to the clock pulse electrode group 2 for vertical transfer, and transferred to the output terminal through the horizontal read register 6. That is, in the figure, first, the signal charges in the bottom row are simultaneously sent to the horizontal reading register 6, and clocks of high frequency in the horizontal direction φ ₅ , φ
It is transferred at ₆ and read from the output end as a time series signal. The horizontal transfer clocks φ ₅ and φ ₆ are applied from the horizontal transfer clock pulse electrode group 7. At this time, since the next signal charge has already moved one step below the vertical register, it enters the horizontal read register 6 at the next vertical transfer clock pulse and is read out to the output end. In this way, all the signal charges for one screen are stored in the horizontal read register 6
Then, the shutter is opened and a new signal storage operation is started. As described above, since the horizontal read register 6 operates at a higher speed than the vertical register, it enables high-speed transfer as the two-phase clock pulses φ ₅ and φ ₆ .

【０００９】ここで、図１２（ａ）にＣＣＤにオンチッ
プされた読み出し回路の例を、同図（ｂ）に印加クロッ
クパルスと出力波形の関係を表す例をそれぞれ示す。パ
ルスの基準点は０Ｖで、＋１２Ｖの振幅である。クロッ
クφ₅ 、φ₆ の与えられた電極下の領域１７、１８は水
平レジスタ６の最終部を表している。なお、ｎ−ウェル
２２には＋１２Ｖ_DC、アウトプットゲート（ＯＧ）１３
には＋７Ｖ_DC、リセットドレイン（ＲＤ）１６には＋１
２Ｖ_DC、基板４８には＋５Ｖ_DCが加えられている。ま
た、増幅用のＭＯＳＦＥＴのドレイン８には１５Ｖ_DC、
ソース９は負荷抵抗を介して接地されている。したがっ
て、このＭＯＳＦＥＴはソースフォロワ回路として動作
している。以下、同図（ｂ）を用いて動作を説明する。Here, FIG. 12A shows an example of a read circuit which is on-chip in the CCD, and FIG. 12B shows an example showing the relationship between the applied clock pulse and the output waveform. The reference point of the pulse is 0V and the amplitude is + 12V. Regions 17 and 18 under the electrodes to which the clocks φ ₅ and φ ₆ are applied represent the final part of the horizontal register 6. It should be noted that the n-well 22 has + 12V _DC and an output gate (OG) 13
Is + 7V _DC , and the reset drain (RD) 16 is +1
2V _DC , + 5V _DC is applied to the substrate 48. In addition, the drain 8 of the MOSFET for amplification is 15 V _DC ,
The source 9 is grounded via a load resistance. Therefore, this MOSFET operates as a source follower circuit. The operation will be described below with reference to FIG.

【００１０】水平レジスタ６によって信号電荷が次々と
読みだし回路に転送されてくると仮定する。今、時刻ｔ
₁ において、クロックパルスφ₅ はハイレベルになって
いるので、クロックφ₅ の加えられた電極７の下の領域
１７にポテンシャル井戸が形成されていて、信号電荷は
領域１７に転送されている。次に時刻ｔ₂ でクロックφ
₅ がローレベル、φ₆ がハイレベルになるので、クロッ
クφ₅ の加えられた電極７下の領域１７におけるポテン
シャル井戸は消え、クロックφ₆ の加えられた電極７下
の領域１８にポテンシャル井戸が形成される。したがっ
て、前述の信号電荷は領域１８に転送される。時刻ｔ₃
においては、リセットゲート（ＲＧ）１５にパルスが加
えられるので、フローティングディフュージョン（Ｆ
Ｄ）１４の電位はＲＤ１６の電位である１２Ｖにリセッ
トされる。時刻ｔ₄ では、ＦＤ１４にまだ信号電荷は転
送されてきていないので、電位はリセット値を維持して
いる。時刻ｔ₅ においてはクロックφ₆ がローレベルに
なるので、水平レジスタ６の最終部の領域１８に存在し
た信号電荷はＯＧ１３に加えられた低いＤＣバイアスに
よって形成されている低いポテンシャル障壁を乗り越
え、ＦＤ１４に至り、その電位を変化させる。同図
（ｂ）の出力電圧の例でもわかるように、電子が流れ込
んでくるので、クロックφ₆ がローレベルになると出力
は下に向かって伸びる。ＦＤ１４は、配線によってソー
スフォロワ回路（ＭＯＳＦＥＴ）のゲートにつながれて
おり、そのソースからはゲートに入力されたのと同じ大
きさの出力を低インピーダンスで得ることができる。It is assumed that signal charges are successively transferred to the reading circuit by the horizontal register 6. Now time t
_{At 1} , since the clock pulse φ ₅ is at the high level, a potential well is formed in the region 17 below the electrode 7 to which the clock φ ₅ is applied, and the signal charge is transferred to the region 17. Next, at time t ₂ , the clock φ
_{Since 5} becomes low level and φ ₆ becomes high level, the potential well in the region 17 under the electrode 7 to which the clock φ ₅ is added disappears, and the potential well in the region 18 below the electrode 7 to which the clock φ ₆ is added. It is formed. Therefore, the above-mentioned signal charges are transferred to the region 18. Time t ₃
In this case, since a pulse is applied to the reset gate (RG) 15, the floating diffusion (F
D) 14 potential is reset to 12V which is the potential of RD16. At time t ₄ , the signal charge has not yet been transferred to the FD 14, so the potential maintains the reset value. At time t ₅ , the clock φ ₆ becomes low level, so that the signal charge existing in the final region 18 of the horizontal register 6 overcomes the low potential barrier formed by the low DC bias applied to the OG 13, and the FD 14 And change its potential. As can be seen from the example of the output voltage in the same figure (b), since electrons flow in, the output extends downward when the clock φ ₆ becomes low level. The FD 14 is connected to the gate of the source follower circuit (MOSFET) by wiring, and an output of the same magnitude as that input to the gate can be obtained from the source with low impedance.

【００１１】このようにフル・フレーム転送方式の特徴
は、蓄積部がなく受光部の面積が大きくとれるので、光
の利用率が高く、したがって計測用など微弱光の用途に
広く用いられる。反面、入射光が転送電極で吸収される
ので、波長が短い青色の光に対する感度低下が著しい。
先に述べたように、図１１は典型的な受光部を示すもの
であるが、ポリシリコン電極２０が隙間なく表面を覆
い、またそれぞれの電極の分離のため、厚さ数ミクロン
にも及ぶＰＳＧ膜１９が重ねられている。特に、ポリシ
リコンは、４００ｎｍ以下の波長の光や電子を吸収して
しまうので、光電変換に寄与することができない。As described above, the feature of the full frame transfer system is that it has a large area of the light receiving portion without a storage portion, so that the light utilization rate is high, and therefore it is widely used for weak light applications such as measurement. On the other hand, since incident light is absorbed by the transfer electrode, the sensitivity to blue light having a short wavelength is significantly reduced.
As described above, FIG. 11 shows a typical light receiving portion, but the polysilicon electrode 20 covers the surface without gaps, and due to the separation of the respective electrodes, the PSG having a thickness of several microns can be obtained. Membranes 19 are overlaid. In particular, since polysilicon absorbs light and electrons having a wavelength of 400 nm or less, it cannot contribute to photoelectric conversion.

【００１２】このような光検出器に関しては、基板４８
を１５μｍから２０μｍ程度に薄くして、図１３に示す
ように光を裏面から照射するようにしたものがある。光
電変換部はゲ−ト酸化膜２１の下に設けられて、ポリシ
リコン電極２０が隙間無く覆い、短波長光を吸収してし
まうが、基板４８の裏面には薄い酸化膜２３の他に障害
物はなく、短波長光に対して高感度が期待できる。この
裏面照射型ＣＣＤは０．１ｎｍ程度の短波長光まで感度
があり、更に電子衝撃型ＣＣＤ撮像デバイスにも応用さ
れる。このデバイスは電子衝撃により生じる信号電荷の
増倍作用を利用できるので、高感度撮像デバイスとして
期待される。For such a photodetector, the substrate 48
There is a method in which the thickness is reduced to about 15 μm to 20 μm and light is emitted from the back surface as shown in FIG. The photoelectric conversion portion is provided below the gate oxide film 21 and is covered with the polysilicon electrode 20 without any gap to absorb short-wavelength light. However, the back surface of the substrate 48 has an obstacle other than the thin oxide film 23. There is no object, and high sensitivity to short-wavelength light can be expected. This back-illuminated CCD is sensitive to light with a short wavelength of about 0.1 nm, and is further applied to an electron impact CCD image pickup device. This device can be used as a high-sensitivity imaging device because it can utilize the multiplication effect of signal charges generated by electron impact.

【００１３】ここで裏面照射型ＣＣＤの製造プロセスの
代表例を説明する。まず、ウエファとしてＰ／Ｐ⁺ 型エ
ピウエファを用いる。このエピ層の比抵抗及び厚さは、
それぞれ３０Ω−ｃｍ、３０μｍであり、サブの比抵抗
及び厚さは、それぞれ０．０１Ω−ｃｍ、５００μｍで
ある。このエピウエファに対し、予めアルミニウム（Ａ
ｌ）配線工程まで含めたすべてのＣＣＤ製造プロセスを
終了させる。後の工程での、受光部シリコンの薄形化後
にアルミニウム配線を施すことも当然考えられるが、薄
形化した膜の部分に写真食刻法を用いるのは困難であ
り、またアルミニウム配線プロセス中に薄形化した部分
が割れるなどのおそれがある。このため、薄形化する前
にできる限り多くのプロセスを終了しておく必要がある
からである。Here, a typical example of the manufacturing process of the backside illuminated CCD will be described. First, a P / P ⁺ type epi wafer is used as a wafer. The resistivity and thickness of this epi layer are
The resistivity and the thickness of the sub are 0.01 Ω-cm and 500 μm, respectively. For this epi wafer, aluminum (A
l) Complete all CCD manufacturing processes including the wiring process. It is naturally conceivable to apply aluminum wiring after thinning the silicon of the light receiving portion in a later step, but it is difficult to use the photo-etching method on the thinned film portion, and during the aluminum wiring process The thinned part may crack. Therefore, it is necessary to finish as many processes as possible before thinning.

【００１４】次に、ウエファ裏面についている窒化シリ
コン及び酸化膜を除去する。Next, the silicon nitride and the oxide film on the back surface of the wafer are removed.

【００１５】その後、裏面全面にクロームと金が積層さ
れてなるクローム／金層を堆積する。そして、受光面に
当たる部分、即ち裏面入射面に相当する領域のみ、クロ
ーム／金層を除去する。After that, a chrome / gold layer formed by laminating chrome and gold is deposited on the entire back surface. Then, the chrome / gold layer is removed only in the portion corresponding to the light receiving surface, that is, in the area corresponding to the back incident surface.

【００１６】上記エピウエファをチップに分割後、ホル
ダにワックスで取り付ける。その後、ＨＦ：ＨＮＯ₃ ：
ＣＨ₃ ＣＯＯＨ＝１：３：８の割合のエッチング液を用
い、チップの周辺部を厚く残したまま裏面からシリコン
基板をエッチングする。このエッチング液は硝酸リッチ
であるため、弗酸による溶解律速でエッチングが進む。
ここで、溶解律速のエッチャントが広く使用されている
理由を説明する。もし弗酸リッチならば、酸化律速でエ
ッチングが進む。使用されるウエファがＰ／Ｐ⁺ 型なの
で、Ｐ⁺ 層のみを選択的にエッチングすれば、膜厚の絶
対値及び面内の均一性において優れたものが製作でき、
短波長感度の再現性や均一性のコントロールが非常に行
い易い。Ｐ⁺ 層の酸化速度は速いので、酸化律速のエッ
チング液を使用すれば膜厚の均一性や再現性が優れたも
のを作り出し易い。After dividing the epiwafer into chips, they are attached to a holder with wax. After that, HF: HNO ₃ :
The silicon substrate is etched from the rear surface using an etching solution having a ratio of CH ₃ COOH = 1: 3: 8 while leaving the peripheral portion of the chip thick. Since this etching solution is rich in nitric acid, the etching proceeds at a rate controlled by dissolution by hydrofluoric acid.
Here, the reason why the dissolution-controlled etchant is widely used will be described. If it is rich in hydrofluoric acid, the etching proceeds at a rate controlled by oxidation. Since the wafer used is a P / P ⁺ type, if only the P ⁺ layer is selectively etched, it is possible to manufacture a wafer with excellent absolute film thickness and in-plane uniformity.
It is very easy to control reproducibility and uniformity of short wavelength sensitivity. Since the oxidation rate of the P ⁺ layer is high, it is easy to produce a film having excellent film thickness uniformity and reproducibility by using an etching rate-determining etching solution.

【００１７】しかし現実には、Ｐ⁺ 層の中には多数の結
晶欠陥があり、結晶欠陥はＰ⁺ 層より更に酸化速度が速
いので、エッチングも速く行われることになり、結局エ
ッチングの途中にあった結晶欠陥がエッチング面の膜厚
を不均一にさせ、受光面を曇らせる結果になる。したが
って、酸化律速のエッチャントは使用できず、膜厚のコ
ントロールは行いにくい、溶解律速のエッチャントを使
用せざるを得ないことになる。また、エッチャントとし
てアルカリ系のものを使用すれば、膜厚の均一性コント
ロールのし易さにおいて優れるが、ＣＣＤのようなＭＯ
Ｓデバイスはアルカリ金属でゲート酸化膜が汚染され、
しきい値電圧などを設計値と違ったものとし、動作不良
を引き起こす。したがって、従来、プロセスにおいては
アルカリ系のエッチャントを使用していなかった。[0017] However, in reality, there are many crystal defects in the P ⁺ layer, the crystal defects still faster oxidation rate than the P ⁺ layer, will be etched is also performed quickly, during the end of etching The existing crystal defects cause the etching surface to have a non-uniform thickness, resulting in clouding of the light receiving surface. Therefore, the oxidation rate-controlling etchant cannot be used, and the dissolution rate-controlling etchant, which is difficult to control the film thickness, must be used. In addition, if an alkaline etchant is used as the etchant, the ease of controlling the film thickness uniformity is excellent.
In S devices, the gate oxide film is contaminated with alkali metal,
If the threshold voltage is different from the designed value, it causes malfunction. Therefore, conventionally, no alkaline etchant was used in the process.

【００１８】次に、膜厚の測定を行う。この結果、膜厚
が所望の値として不十分である場合は、再度エッチング
を行う。Next, the film thickness is measured. As a result, when the film thickness is insufficient as a desired value, etching is performed again.

【００１９】次に、上述のウエファを１２０℃蒸気中で
４８時間、裏面酸化を行う。すでにＡｌ配線まで終了し
ているので、高温を加えて酸化することは不可能であ
る。このため、１２０℃という低温で長時間酸化を行っ
ている。Next, the above wafer is subjected to back surface oxidation in steam at 120 ° C. for 48 hours. Since Al wiring has already been completed, it is impossible to oxidize by applying high temperature. Therefore, oxidation is performed for a long time at a low temperature of 120 ° C.

【００２０】次に、裏面酸化膜に負イオンを照射する、
いわゆる裏面アキュームレーションを行う。前述したよ
うに、裏面照射型ＣＣＤは、ＣＣＤの裏面が光の入射面
となる。通常ＣＣＤを形成するシリコンウエファの厚さ
は数百ミクロンである。また、２００ｎｍから３００ｎ
ｍの光は吸収係数が非常に大きく、そのほとんどが表面
からわずかに入ったところで吸収されてしまう。したが
って、数百ミクロンの厚さを有するＣＣＤをそのまま裏
面照射型として使用しても、裏面で発生した光電子は表
面にあるＣＣＤのポテンシャル井戸に拡散していくこと
ができず、ほとんどは再結合して失われてしまう。ま
た、そのうちのいくらかはポテンシャル井戸まで到達で
きたとしても、長い道のりを拡散してくる間に信号同士
が混じり合い、いわゆる解像度を著しく低下させる。し
たがって、裏面照射型ＣＣＤでは、受光面である裏面を
エッチング、研磨によって薄くして、発生した電子が最
短距離で表面のポテンシャル井戸に到達できるようにし
なくてはいけない。Next, the back surface oxide film is irradiated with negative ions,
The so-called backside accumulation is performed. As described above, in the backside illumination CCD, the backside of the CCD serves as the light incident surface. The thickness of the silicon wafer that forms the CCD is typically several hundred microns. Also, from 200 nm to 300 n
The light of m has a very large absorption coefficient, and most of it is absorbed at a slight distance from the surface. Therefore, even if a CCD having a thickness of several hundreds of microns is used as it is as a backside illumination type, photoelectrons generated on the backside cannot diffuse into the potential well of the CCD on the frontside, and most of them recombine. Will be lost. Also, even if some of them can reach the potential well, the signals mix with each other as they spread over a long way, significantly reducing the so-called resolution. Therefore, in the back-illuminated CCD, the back surface, which is the light receiving surface, must be thinned by etching and polishing so that the generated electrons can reach the potential well on the front surface in the shortest distance.

【００２１】図１３に示すような、代表的なシリコンに
よる検出素子の厚さは１０〜１５μｍである。ここで酸
化膜２３は、厚さ数十オングストロームから数百オング
ストロームである。The thickness of a typical detection element made of silicon as shown in FIG. 13 is 10 to 15 μm. Here, the oxide film 23 has a thickness of several tens angstroms to several hundreds angstroms.

【００２２】図１４は、図１３において薄形化したシリ
コン検出素子について、受光面から表面のＣＣＤに至る
までの断面のポテンシャルプロファイルを示したもので
ある。図面に向かって左側が裏面、右側が表面を表して
いる。なお、基板４８はＰ型である。基板４８の裏面に
は、保護膜である酸化膜２３が成長されている。FIG. 14 shows the potential profile of the cross section from the light receiving surface to the CCD on the surface of the thin silicon detection element shown in FIG. The left side of the drawing represents the back surface and the right side represents the front surface. The substrate 48 is P-type. An oxide film 23, which is a protective film, is grown on the back surface of the substrate 48.

【００２３】しかし、酸化膜２３には酸化膜電荷や界面
準位が必ず存在し、これらはいずれもＰ型シリコン基板
４８の表面を空乏化させるように働く。即ちポテンシャ
ルプロファイルでみれば、図１４中の実線で示したよう
に裏面の酸化膜２３に近付くにしたがって電子に対する
ポテンシャルが低くなり、即ち裏面から浅いところで生
じた光電子はＣＣＤのポテンシャル井戸には行くことが
できず、裏面酸化膜２３とシリコンの界面に押しやられ
再結合するのを待つ運命となる。したがって、受光部を
薄形化し裏面を酸化後、負に帯電したイオンを照射する
ことにより裏面酸化膜２３に近いＰ型シリコン４８の表
面をアキュームレーション状態にし、図１４中の点線に
示したようなポテンシャルプロファイルにする。これに
より、裏面の浅いところで生じた光電子も効率よく表面
側のＣＣＤのポテンシャル井戸に到達することができ
る。However, oxide film charges and interface states are always present in the oxide film 23, and these all work to deplete the surface of the P-type silicon substrate 48. That is, as seen from the potential profile, as shown by the solid line in FIG. 14, the potential for electrons decreases as it approaches the oxide film 23 on the back surface, that is, photoelectrons generated at a shallow depth from the back surface go to the potential well of the CCD. However, it is destined to be pushed to the interface between the back surface oxide film 23 and silicon and to be recombined. Therefore, after thinning the light receiving portion and oxidizing the back surface, the surface of the P-type silicon 48 close to the back surface oxide film 23 is made into an accumulation state by irradiating with negatively charged ions, as shown by the dotted line in FIG. A different potential profile. As a result, photoelectrons generated in a shallow area on the back surface can also efficiently reach the potential well of the CCD on the front surface side.

【００２４】なお、一般的にアキュームレーションを行
う際には、Ｐ型シリコン基板に対してボロンをイオン注
入すれば良いが、イオン注入層はアモルファス状とな
り、その後の熱処理で再結晶化とイオン注入したボロン
原子の活性化を行わなくてはいけない。通常この熱処理
（アニール）は６００℃付近と１０００℃付近の熱処理
を連続して行ういわゆる２ステップアニールを行う必要
がある。アニールが不足すれば、リーク電流の発生源と
なり好ましくない。しかし、Ａｌ配線がすでに施されて
いるので、このような高温のアニールを行うことができ
ない。したがって、イオン注入による裏面シリコンのア
キュームレーションはできず、負イオンを照射するとい
うような消極的なアキュームレーションしか採用してい
ないのが現実である。Generally, when performing accumulation, boron may be ion-implanted into the P-type silicon substrate, but the ion-implanted layer becomes amorphous, and recrystallization and ion implantation are performed by subsequent heat treatment. We have to activate the boron atom. Usually, this heat treatment (annealing) needs to be a so-called two-step annealing in which heat treatments at around 600 ° C. and around 1000 ° C. are continuously performed. If the annealing is insufficient, it becomes a source of leak current, which is not preferable. However, since the Al wiring is already applied, such high temperature annealing cannot be performed. Therefore, the backside silicon cannot be accumulated by ion implantation, and in reality, only passive accumulation such as irradiation with negative ions is adopted.

【００２５】最後に、上述の操作を経たウエファを、パ
ッケージ内に実装する。ＣＣＤを冷却してリーク電流や
ｒｍｓノイズを下げることは微弱光を計測する上で重要
な技術である。したがって、この工程においては、薄形
化したシリコン基板の表面、即ちＣＣＤが形成されてい
る面を熱抵抗が小さい非導電性の樹脂などを介して、パ
ッケージに接着する。Finally, the wafer that has undergone the above operations is mounted in a package. Cooling the CCD to reduce leakage current and rms noise is an important technique for measuring weak light. Therefore, in this step, the surface of the thinned silicon substrate, that is, the surface on which the CCD is formed, is bonded to the package through a non-conductive resin having a small thermal resistance.

【００２６】[0026]

【発明が解決しようとする課題】しかし、上述のような
アキュームレーションは効果の持続性に問題があり、短
波長光の感度を向上させるためにこのような作業を施し
たのも関わらず、逆に短波長光の照射で裏面酸化膜につ
いた負イオンが除去、中和され易くなる。即ち、アキュ
ームレーションされていた状態が再び空乏状態となり、
短波長光に対する感度が失われてしまうという問題があ
る。However, the above-mentioned accumulation has a problem in the sustainability of the effect, and in spite of such work for improving the sensitivity of short-wavelength light, on the contrary, the accumulation is short. Irradiation with wavelength light facilitates removal and neutralization of negative ions attached to the back oxide film. That is, the state that had been accumulated becomes depleted again,
There is a problem that the sensitivity to short wavelength light is lost.

【００２７】また、上述の検出器を製造するプロセスに
おいても、多少の問題点を有している。例えば、基板の
エッチングに溶解律速のエッチャントを用いるため、エ
ッチング液の攪拌を十分に行い、常に新しいエッチャン
トをエッチング面に供給しないと膜厚が著しく不均一に
なる。しかし、どんなに攪拌を行っても、エッチング部
分とエッチングしない部分の境界部には、エッチャント
の回り込みなどにより膜厚が不均一になりやすい。さら
に、膜厚を測定する際に、ホルダから一度ＣＣＤをはず
さなくてはならない。しかし、すでにＣＣＤの受光部に
あたる部分は膜厚がかなり薄くなっているので、サブス
トレイトから取ったり張り付けたりしている最中に薄膜
部を破損してしまうというおそれがある。In addition, there are some problems in the process of manufacturing the above-mentioned detector. For example, since a dissolution rate-determining etchant is used for etching the substrate, the film thickness becomes extremely uneven unless the etchant is sufficiently stirred and a new etchant is not constantly supplied to the etching surface. However, no matter how much stirring is performed, the film thickness is likely to be non-uniform at the boundary between the etched portion and the non-etched portion due to the entrainment of the etchant. Furthermore, when measuring the film thickness, the CCD must be removed from the holder once. However, since the film thickness of the portion corresponding to the light receiving portion of the CCD is already quite thin, there is a possibility that the thin film portion may be damaged during the attachment or sticking from the substrate.

【００２８】裏面酸化の工程では、酸化を低温で行うた
め、酸化膜の性質が余りよくなく、トラップが多くリー
ク電流の発生源として働いてしまう可能性が高い。In the back surface oxidation step, since the oxidation is performed at a low temperature, the properties of the oxide film are not so good, and there are many traps, which may serve as a source of leak current.

【００２９】実装工程においては、薄形化した厚さ１０
μｍから１５μｍのシリコンに後から樹脂をつけて硬化
させた場合、樹脂の硬化時に圧縮応力が生じ、薄膜部に
その力が集中して波打った状態になり、ひび割れなどの
破損に至ることがある。In the mounting process, the reduced thickness 10
When a resin is applied to silicon of 15 μm to 15 μm later and cured, compressive stress is generated when the resin is cured, and the force concentrates on the thin film portion, causing a wavy state, which may lead to damage such as cracks. is there.

【００３０】以上述べたように、従来の裏面照射型ＣＣ
Ｄはその構成を得るプロセスをも含めて問題点を有して
いる。即ち、基板を薄形化後にアルミニウム配線を行う
場合は、裏面のアキュームレーションの自由度が大きく
なり、イオン注入、２ステップアニールを行うことがで
きる。しかしアルミニウム配線時の写真食刻法が困難で
あり、しかもダイボンド樹脂の硬化時に、薄膜部が破損
するおそれがある。即ちこの方法は、特性的には良いも
のが得られるが、歩留まりはかなり低い。As described above, the conventional backside illuminated CC
D has problems including the process of obtaining the configuration. That is, when aluminum wiring is performed after thinning the substrate, the degree of freedom of accumulation on the back surface is increased, and ion implantation and two-step annealing can be performed. However, it is difficult to use a photo-etching method for aluminum wiring, and the thin film portion may be damaged when the die bond resin is cured. That is, this method provides good characteristics, but the yield is considerably low.

【００３１】一方、アルミニウム配線後に薄形化を行う
場合は、薄形化後は組み立てを行うのみなので、薄膜部
が破損する確率は小さくなる。しかし、裏面アキューム
レーションが困難であり、仮にできたとしてもリーク電
流が大きく、しかも感度の経時変化が大きいという問題
が生じる。また、ダイボンド樹脂の硬化時に、薄膜部が
破損するおそれがある。即ちこの方法は、歩留まり的に
は悪くないが、特性的には非常に問題がある。On the other hand, when thinning is performed after aluminum wiring, the probability of damage to the thin film portion is small because only assembling is performed after thinning. However, back-side accumulation is difficult, and even if it is possible, there is a problem that the leak current is large and the change in sensitivity with time is large. Further, the thin film portion may be damaged when the die bond resin is cured. That is, this method is not bad in terms of yield, but has a very problematic characteristic.

【００３２】そこで本発明は、上記の問題点を解決した
半導体エネルギー検出器を提供することを目的とする。Therefore, an object of the present invention is to provide a semiconductor energy detector that solves the above problems.

【００３３】[0033]

【課題を解決するための手段】本発明の半導体エネルギ
検出器は、第１の導電型を有する半導体薄板の表面に、
１次元あるいは２次元的な配列を有する電荷読み出し部
が形成され、半導体薄板の電荷読み出し部の形成面に対
する裏面から入射する電磁波あるいは荷電粒子のエネル
ギを検出する半導体エネルギ検出器において、半導体薄
板の裏面には、第１の導電型を有し、且つ、半導体薄板
の組成材料の有するバンドギャップよりも大きなバンド
ギャップを有する半導体材料からなる半導体層が形成さ
れ、半導体薄板の形成材料と半導体層の形成材料とは同
種の材料であり結晶構造が相違していることを特徴とし
てもよいし、半導体薄板と半導体層とはヘテロ結合して
いることを特徴とする。ここで、半導体薄板の形成材料
と半導体層の形成材料とは異種の材料であることを特徴
としてもよい。また、半導体層の内部で光電変換が実質
的には行なわれない厚さに形成されることを特徴として
もよい。A semiconductor energy detector according to the present invention comprises: a semiconductor thin plate having a first conductivity type;
A semiconductor energy detector for detecting the energy of an electromagnetic wave or charged particles incident from the back surface of a charge reading portion of a semiconductor thin plate, in which a charge reading portion having a one-dimensional or two-dimensional array is formed. A semiconductor layer made of a semiconductor material having a first conductivity type and a bandgap larger than that of the composition material of the semiconductor thin plate is formed. The material may be the same kind of material and have a different crystal structure, or the semiconductor thin plate and the semiconductor layer may be hetero-bonded. Here, the material for forming the semiconductor thin plate and the material for forming the semiconductor layer may be different materials. Further, the semiconductor layer may be formed in a thickness such that photoelectric conversion is not substantially performed inside the semiconductor layer.

【００３４】また、本発明の半導体エネルギ検出器の製
造方法は、（ａ）第１の導電型を有する半導体基板の表
面に、１次元あるいは２次元的な配列を有する電荷読み
出し部を形成する第１の工程と、（ｂ）電荷読み出し部
の形成面に対する半導体基板の裏面を加工して、半導体
基板を半導体薄板とする第２の工程と、（ｃ）半導体薄
板の裏面に、第１の導電型を有し、且つ、半導体薄板の
組成材料の有するバンドギャップよりも大きなバンドギ
ャップを有するとともに半導体薄板の組成材料とヘテロ
接合する半導体材料を堆積して半導体層が形成する第３
の工程と、を含むことを特徴とする。ここで、半導体層
の形成をＣＶＤ法で行うことを特徴としてもよい。Further, in the method of manufacturing a semiconductor energy detector of the present invention, (a) a charge reading section having a one-dimensional or two-dimensional array is formed on the surface of a semiconductor substrate having the first conductivity type. 1 step, (b) a second step of processing the back surface of the semiconductor substrate with respect to the formation surface of the charge reading portion to form the semiconductor substrate into a semiconductor thin plate, and (c) a back surface of the semiconductor thin plate with a first conductive film. Forming a semiconductor layer by depositing a semiconductor material having a mold and having a bandgap larger than that of the composition material of the semiconductor thin plate and forming a heterojunction with the composition material of the semiconductor thin plate
The process of and is included. Here, the semiconductor layer may be formed by a CVD method.

【００３５】[0035]

【作用】本発明の半導体エネルギ検出器によれば、半導
体薄板の有する導電型と同一の導電型を有し、かつ、半
導体薄板の有する準位間エネルギよりも大きな準位間エ
ネルギを有する半導体材料からなる半導体層が、エネル
ギ線の入射する半導体薄膜の裏面側にヘテロ接合して形
成されている。このため、この検出器の入射面側の信号
電荷に対するポテンシャルが高くなり、入射エネルギ線
によって生じた信号電荷は、エネルギ線入射面の方向へ
の拡散が抑制され、有効に電子群を蓄積するアキューム
レーション状態を実現する。蓄積電荷の読み出しにあた
って、入射エネルギ線のエネルギ量を忠実に反映した電
荷量を転送することができ、エネルギー線に対する感度
および精度が向上した半導体エネルギー検出器を得るこ
とができる。According to the semiconductor energy detector of the present invention, a semiconductor material having the same conductivity type as that of the semiconductor thin plate and having an interlevel energy larger than the interlevel energy of the semiconductor thin plate. Is formed in a heterojunction on the back surface side of the semiconductor thin film on which energy rays are incident. For this reason, the potential for signal charges on the incident surface side of this detector becomes high, and the signal charges generated by the incident energy rays are suppressed from diffusing in the direction of the energy ray incident surface, and the accumulation of electrons is effectively accumulated. Realization state. When reading the accumulated charge, the amount of charge that faithfully reflects the amount of energy of the incident energy ray can be transferred, and a semiconductor energy detector with improved sensitivity and precision to the energy ray can be obtained.

【００３６】また、本発明の半導体エネルギ検出器の製
造方法によれば、まず、半導体基板の一方の表面に電荷
読み出し部を形成する。次に、他方の表面（以下、裏面
と呼ぶ）を研磨あるいはエッチングして半導体基板を薄
板化する。次いで、裏面側に半導体薄膜と同一の導電型
を有し、かつ、エネルギ準位のバンドギャップが半導体
薄膜よりも大きな半導体材料を堆積させて半導体層を形
成する。したがって、ワイドバンドギャップの半導体材
料をＣＶＤ法などの比較的低温のプロセスで行うことに
より、アルミニウムの融点以下で堆積させることが可能
であり、この堆積工程の前に施された、電荷読み出し部
で施したアルミニウム配線の溶融、変形を引き起こさず
に済む。また、低温酸化などの必要が無くなるので、上
記のアルミニウム配線の腐食の心配無しに半導体エネル
ギ検出器を製造できる。Further, according to the method of manufacturing the semiconductor energy detector of the present invention, first, the charge reading portion is formed on one surface of the semiconductor substrate. Next, the other surface (hereinafter referred to as the back surface) is polished or etched to thin the semiconductor substrate. Next, a semiconductor material having the same conductivity type as that of the semiconductor thin film and having a band gap of energy level larger than that of the semiconductor thin film is deposited on the back surface side to form a semiconductor layer. Therefore, it is possible to deposit a semiconductor material having a wide band gap at a temperature lower than the melting point of aluminum by performing the process at a relatively low temperature such as a CVD method. It does not cause melting and deformation of the applied aluminum wiring. Further, since there is no need for low temperature oxidation or the like, the semiconductor energy detector can be manufactured without concern about corrosion of the aluminum wiring.

【００３７】[0037]

【実施例】以下、本発明に係る半導体エネルギー検出器
の実施例について図を用いて説明する。Embodiments of the semiconductor energy detector according to the present invention will be described below with reference to the drawings.

【００３８】図１は、本発明の実施例に係わる半導体エ
ネルギ検出器の断面図を示すものである。同図に示すよ
うに、パッケージ３８内の底部に固定されているシリコ
ンウエファ３５上には、そのシリコンウエファ３５に対
向する面にＣＣＤ３１を有するＰ型シリコン薄板として
のＰ型シリコン層４８が、金属バンプ３２を介して設置
されている。このＰ型シリコン層４８のシリコンウエフ
ァ３５に対向していない面には、Ｐ型アモルファス−シ
リコンカーバイド（以後、Ｐ型ａ−シリコンカーバイド
と呼ぶ）からなるワイドバンドギャップ層２４が設けら
れている。FIG. 1 is a sectional view of a semiconductor energy detector according to an embodiment of the present invention. As shown in the figure, on the silicon wafer 35 fixed to the bottom of the package 38, a P-type silicon layer 48 as a P-type silicon thin plate having a CCD 31 on the surface facing the silicon wafer 35 is formed by metal. It is installed via the bump 32. A wide bandgap layer 24 made of P-type amorphous-silicon carbide (hereinafter referred to as P-type a-silicon carbide) is provided on the surface of the P-type silicon layer 48 that does not face the silicon wafer 35.

【００３９】上述の裏面照射型半導体エネルギー検出器
では、Ｐ型シリコン層４８の受光面側にＰ型シリコン層
４８とヘテロ接合し、かつ、Ｐ型シリコン層４８よりも
バンドギャップが大きいＰ型ａ−シリコンカーバイドか
らなるワイドバンドギャップ層２４が設けられる。これ
によりアキュームレーション状態が維持されている。し
たがって、短波長光に対する感度が同一チップ内で均一
に、しかも安定している検出器となる。In the above-mentioned back-illuminated semiconductor energy detector, a P-type a layer which is heterojunction with the P-type silicon layer 48 on the light-receiving surface side of the P-type silicon layer 48 and has a band gap larger than that of the P-type silicon layer 48. A wide bandgap layer 24 of silicon carbide is provided. As a result, the accumulation state is maintained. Therefore, the detector has uniform and stable sensitivity to short-wavelength light in the same chip.

【００４０】図２は、この半導体エネルギ検出器の受光
部の構造を示す。この図で示す構造は、図１３に示した
従来の半導体エネルギ検出器の受光部の構造に類似して
見えるが、Ｐ型シリコン層４８の受光面側に形成された
ワイドバンドギャップ層２４がＰ型ａ−シリコンカーバ
イドからなる半導体層であり、ヘテロ接合している点で
異なるとともに、アキュームレーション状態の発現に関
して効果が顕著に異なる。FIG. 2 shows the structure of the light receiving portion of this semiconductor energy detector. The structure shown in this figure looks similar to the structure of the light receiving portion of the conventional semiconductor energy detector shown in FIG. 13, but the wide band gap layer 24 formed on the light receiving surface side of the P-type silicon layer 48 is P It is a semiconductor layer made of type a-silicon carbide, which is different in that it has a heterojunction, and the effect is remarkably different with respect to the manifestation of the accumulation state.

【００４１】図３は、上述のＰ型シリコン層４８とＰ型
ａ−シリコンカーバイドからなるワイドバンドギャップ
層２４とのヘテロ接合の様子を示している。図３（ａ）
は、Ｐ型シリコンとＰ型ａ−シリコンカーバイドとの内
部のバンド構造を示す。なお、数値の単位はｅＶであ
り、Ｐ型ａ−シリコンカーバイドに関する値は製法によ
り若干異なることがある。FIG. 3 shows the heterojunction between the P-type silicon layer 48 and the wide bandgap layer 24 made of P-type a-silicon carbide. Figure 3 (a)
Shows the band structure inside P-type silicon and P-type a-silicon carbide. The unit of the numerical value is eV, and the value regarding P-type a-silicon carbide may be slightly different depending on the manufacturing method.

【００４２】シリコンのバンドギャップが１．１ｅＶで
あるのに対して、ａ−シリコンカーバイドは２ｅＶ程度
のバンドギャップを有する半導体である。また、シリコ
ンの格子定数は約５４．３ｎｍであるのに対して、ａ−
シリコンカーバイドは約４３．６ｎｍ（製法によって若
干異なる）の格子定数であり少々狭くなっている。な
お、シリコンの電子親和力とａ−シリコンカーバイドの
電子親和力とは同程度である。While the bandgap of silicon is 1.1 eV, a-silicon carbide is a semiconductor having a bandgap of about 2 eV. Further, while the lattice constant of silicon is about 54.3 nm, a-
Silicon carbide has a lattice constant of about 43.6 nm (slightly different depending on the manufacturing method) and is slightly narrowed. The electron affinity of silicon and the electron affinity of a-silicon carbide are approximately the same.

【００４３】この様なバンドギャップが異なる半導体を
接触させると、平衡状態ではフェルミ準位が一定になる
ように界面で相互作用が生じる。すなわち、Ｐ型のａ−
シリコンカ−バイドからＰ型のシリコンへ電子が移動
し、この逆方向へ正孔が移動して、フェルミ準位が揃う
ことにより平衡状態が達成される。したがって、これら
の二つの半導体を接触させたときのバンド構造は、図３
（ｂ）に示すとおりとなる。接触面付近においてバンド
が不連続になるのは格子不整合のためであり、シリコン
とａ−シリコンカーバイドとの格子定数の相違が比較的
大きいので、多くの界面準位が接触面付近には存在する
ことになると考えられる。When such semiconductors having different band gaps are brought into contact with each other, interaction occurs at the interface so that the Fermi level becomes constant in the equilibrium state. That is, P-type a-
An electron is transferred from the silicon carbide to the P-type silicon and a hole is transferred in the opposite direction, and the Fermi level is aligned to achieve the equilibrium state. Therefore, the band structure when these two semiconductors are brought into contact with each other is shown in FIG.
It is as shown in (b). The discontinuity of the band near the contact surface is due to the lattice mismatch, and the difference in the lattice constant between silicon and a-silicon carbide is relatively large, so many interface states exist near the contact surface. It is supposed to be done.

【００４４】図３（ｂ）のような平衡状態での接触面付
近の伝導帯をみると、ａ−シリコンカーバイド領域では
伝導帯の最小エネルギ値が降下するので同図の上ではバ
ンドが下向きに曲り、シリコン領域では伝導帯の最小エ
ネルギ値が上昇するので同図の上ではバンドが上向きに
曲がる。したがって、裏面照射型ＣＣＤの入射面にａ−
シリコンカーバイドからなる層を形成すれば、バンドギ
ャップの相違によってヘテロ接合が形成され、接触面付
近のＰ型シリコンにとって非常に好ましいアキュームレ
ーション状態が実現される。Looking at the conduction band in the vicinity of the contact surface in the equilibrium state as shown in FIG. 3B, the minimum energy value of the conduction band drops in the a-silicon carbide region, so the band is downward in the figure. In the silicon region, the minimum energy value of the conduction band rises, so that the band bends upward in the figure. Therefore, a-
When a layer made of silicon carbide is formed, a heterojunction is formed due to the difference in band gap, and a very favorable accumulation state for P-type silicon near the contact surface is realized.

【００４５】図４は、ワイドバンドギャップ層２４（図
中では単にＰ−ＳｉＣと記す）からＰ型シリコン薄膜４
８、更にＣＣＤポテンシャル井戸３に至るまでを電子に
とってのポテンシャル図として表したものである。図４
（ａ）は、入射エネルギ線を光とし、ワイドバンドギャ
ップ層２４が比較的厚い（数十μｍ程度以上）場合を示
したものである。この場合、波長が６００ｎｍ程度以下
の比較的短い光はワイドバンドギャップ層２４の領域で
吸収され、光電変換される。ワイドバンドギャップ層２
４内で中性領域が広いと、光電変換された電子群は中性
領域内をさまようことになり、そのうちに再結合する。
たまたま拡散移動によって接触面に到達した信号電荷の
みがポテンシャルの傾きに従ってＰ型シリコン薄膜４
８、更にＣＣＤポテンシャル井戸３へと流れ込み、信号
として読み出されることになる。すなわち、中性領域が
広くなるほどワイドバンドギャップ層２４が厚いと短波
長感度が低下する。中性領域が出現しない、あるいは中
性領域が充分狭くなるワイドバンドギャップ層２４の厚
さは数十μｍ程度以下である。これならば、ワイドバン
ドギャップ層２４内はほぼ全域にわたって電界が加わっ
た状態となり、発生した信号電荷のほぼ全てがＰ型シリ
コン薄膜４８、更にＣＣＤポテンシャル井戸３へと流れ
込み、信号として読み出されので短波長光に対しても感
度がよくなる。先にシリコンとａ−シリコンカーバイド
との格子定数の比較的大きな相違が多くの界面準位を発
生させることを述べたが、接触面は電界の最も強い部分
であり、高速で信号電荷が通過できるため、界面準位で
信号電荷が捕獲される確率は小さい。FIG. 4 shows the wide bandgap layer 24 (simply referred to as P-SiC in the drawing) to the P-type silicon thin film 4.
8 is a potential diagram for the electrons up to the CCD potential well 3. Figure 4
(A) shows the case where the incident energy ray is light and the wide band gap layer 24 is relatively thick (about several tens of μm or more). In this case, relatively short light having a wavelength of about 600 nm or less is absorbed in the wide band gap layer 24 region and photoelectrically converted. Wide band gap layer 2
If the neutral region is wide in 4, the photoelectrically converted electron group will wander within the neutral region and will be recombined in the meantime.
Only the signal charges that happened to reach the contact surface due to diffusion movement follow the inclination of the potential and the P-type silicon thin film 4
8, and further flows into the CCD potential well 3 and is read out as a signal. That is, the wider the neutral region, the thicker the wide band gap layer 24, the lower the short wavelength sensitivity becomes. The thickness of the wide band gap layer 24 in which the neutral region does not appear or the neutral region is sufficiently narrow is about several tens of μm or less. In this case, an electric field is applied to almost the entire wide band gap layer 24, and almost all of the generated signal charge flows into the P-type silicon thin film 48 and further into the CCD potential well 3 and is read out as a signal. The sensitivity is improved even for short wavelength light. Although it was mentioned above that a relatively large difference in lattice constant between silicon and a-silicon carbide causes many interface states, the contact surface is the strongest part of the electric field, and the signal charge can pass at high speed. Therefore, the probability that the signal charge is captured at the interface state is small.

【００４６】更に感度を向上するため、図５に示すよう
にワイドバンドギャップ層２４を数百ｎｍから数千ｎｍ
程度の厚さに形成し、接触面付近のＰ型シリコン層のバ
ンドを曲げるためだけに使用し、実質的にはワイドバン
ドギャップ層２４で光電変換が発生しない構造とするこ
ともできる。この様な構造とすれば、ワイドバンドギャ
ップ層２４は非常に薄いので、長波長光は勿論のこと短
波長光もワイドバンドギャップ層２４をほとんど透過
し、Ｐ型シリコン層４８で吸収され、光電変換を行う。
短波長光は接触面付近で光電変換し信号電荷を生じる
が、図５に示すように、接触面付近では良いアキューム
レーション状態となっているので、発生した信号電荷で
ある電子群は効率的にＣＣＤポテンシャル井戸３へ流れ
込む。したがって、短波長光に対する感度を飛躍的に向
上できる。In order to further improve the sensitivity, as shown in FIG. 5, the wide bandgap layer 24 is set to several hundreds nm to several thousands nm.
It is also possible to form a structure in which the wide bandgap layer 24 does not substantially generate photoelectric conversion by forming the P-type silicon layer in a thickness of about a certain amount and using it only for bending the band of the P-type silicon layer near the contact surface. With such a structure, since the wide band gap layer 24 is very thin, not only long-wavelength light but also short-wavelength light is almost transmitted through the wide bandgap layer 24 and is absorbed by the P-type silicon layer 48. Do the conversion.
Short-wavelength light is photoelectrically converted near the contact surface to generate a signal charge, but as shown in FIG. 5, since a good accumulation state exists near the contact surface, the generated electron group of the signal charge is efficiently generated. It flows into the CCD potential well 3. Therefore, the sensitivity to short wavelength light can be dramatically improved.

【００４７】次に、上述の実施例に係る半導体エネルギ
ー検出器の製造方法について図を用いて説明する。Next, a method of manufacturing the semiconductor energy detector according to the above embodiment will be described with reference to the drawings.

【００４８】まず、出発材であるＰ／Ｐ⁺ 型単結晶エピ
タキシャル成長によってＰ型シリコン層４８を得る（図
６（ａ））。このＰ型シリコン層４８は、例えば比抵抗
３０Ω−ｃｍ、厚さ３０μｍであり、サブストレイト
は、例えば比抵抗０．０１Ω−ｃｍ、厚さ５００μｍで
ある。First, a P / P ⁺ type single crystal epitaxial growth which is a starting material is used to obtain a P type silicon layer 48 (FIG. 6A). The P-type silicon layer 48 has, for example, a specific resistance of 30 Ω-cm and a thickness of 30 μm, and the substrate has, for example, a specific resistance of 0.01 Ω-cm and a thickness of 500 μm.

【００４９】次に、Ｐ型シリコン層４８の表面を加工す
る。同図（ｂ）は、Ｐ型シリコン層４８の上面にＣＣＤ
３１を形成し、さらに金属配線３０を施した状態を示し
ている。Next, the surface of the P-type silicon layer 48 is processed. FIG. 2B shows a CCD on the upper surface of the P-type silicon layer 48.
31 shows a state in which 31 is formed and further metal wiring 30 is applied.

【００５０】次いで、同図（ｂ）までの工程を終了した
Ｐ型シリコン層４８の表面と裏面との全面に、シリコン
窒化膜３３を堆積する。その後、ＣＣＤ３１が形成され
ている面上であって金属バンプ３２を成長させたい領域
のシリコン窒化膜３３を除去する。また、ＣＣＤ３１が
形成された面と反対の面では、薄型化したい部分のシリ
コン窒化膜を除去する。Then, a silicon nitride film 33 is deposited on the entire front and back surfaces of the P-type silicon layer 48 after the steps up to FIG. Then, the silicon nitride film 33 in the region where the metal bump 32 is to be grown on the surface where the CCD 31 is formed is removed. Further, on the surface opposite to the surface on which the CCD 31 is formed, the silicon nitride film in the portion to be thinned is removed.

【００５１】ここで金属バンプ３２の形成方法として、
半田バンプを超音波法にて形成する例を示す。Here, as a method of forming the metal bumps 32,
An example of forming solder bumps by an ultrasonic method will be shown.

【００５２】図７は、超音波半田付け装置の概略図であ
る。半田槽４５内を満たす半田４３は、半田槽４５の内
部に設置されている攪拌子４４によって噴流されてい
る。この半田槽４５の上部には、噴流している半田４３
の中にＣＣＤウエファ４１が垂直に配置され、半田槽４
５の外部からそのＣＣＤウエファ４１の垂直面に対向す
るように、超音波振動子４２が置かれている。この装置
では、超音波振動子４２に対向するＣＣＤウエファ４１
の面に、常に新鮮な半田が送られており、また、半田槽
４５にＮ₂ を流入させることによって半田の酸化を防い
でいる。FIG. 7 is a schematic view of an ultrasonic soldering device. The solder 43 filling the solder bath 45 is jetted by the stirrer 44 installed inside the solder bath 45. On top of this solder bath 45, the jetted solder 43
CCD wafer 41 is placed vertically inside the solder bath 4
An ultrasonic transducer 42 is placed so as to face the vertical surface of the CCD wafer 41 from the outside of 5. In this device, the CCD wafer 41 facing the ultrasonic transducer 42 is
Fresh solder is always sent to the surface of No. 3, and N ₂ is introduced into the solder bath 45 to prevent oxidation of the solder.

【００５３】次に、上述の装置を用いた超音波半田付け
のメカニズムを説明する。まず、超音波の作用で半田４
３中にキャビテイが生じ、このキャビテイがＣＣＤウエ
ファ４１の表面で圧損すると、ウエファ４１に形成され
ているＡｌ電極上の自然酸化膜が破壊される。この自然
酸化膜が取り除かれると、形成されているＡｌ電極との
間で共晶反応が起こり、バンプが形成される。パッシベ
ーション膜など金属でない部分には共晶反応は起こらな
いため、半田の付着はない。したがって、シリコン窒化
膜３３が形成されている部分には半田の成長はなく、ま
たＣＣＤ３１が形成されている側と反対の面は、一部シ
リコン窒化膜３３は無いがそこには薄い自然窒化膜がつ
いたＰ型シリコン４８層が存在するため、やはり半田の
成長はない。Next, the mechanism of ultrasonic soldering using the above apparatus will be described. First of all, by the action of ultrasonic waves, solder 4
Cavity is generated in 3 and pressure loss on the surface of the CCD wafer 41 destroys the natural oxide film on the Al electrode formed on the wafer 41. When this natural oxide film is removed, a eutectic reaction occurs with the formed Al electrode, and bumps are formed. Since no eutectic reaction occurs in non-metal parts such as the passivation film, no solder is attached. Therefore, there is no solder growth in the portion where the silicon nitride film 33 is formed, and the surface opposite to the side where the CCD 31 is formed does not have a part of the silicon nitride film 33, but there is a thin natural nitride film there. There is still no growth of solder due to the presence of the P-type silicon 48 layer with a mark.

【００５４】図６（ｃ）に示される半田バンプ３２は、
上述の方法によって形成されたものである。超音波法で
は、１００ミクロン平方のＡｌパターンに対して、数十
ミクロンの高さのバンプが形成されるが、下地のＡｌの
膜厚が厚いほど、形成されるバンプの高さも高くできる
のでその調整が可能である。また、バンプの形成法とし
ては他に蒸着法やメッキ法もあり、それらの方法によっ
ても形成されるバンプの高さを変えることができる。The solder bump 32 shown in FIG. 6C is
It is formed by the method described above. In the ultrasonic method, a bump having a height of several tens of microns is formed for an Al pattern having a square of 100 microns. The thicker the underlying Al film is, the higher the height of the formed bump is. It can be adjusted. In addition, as a method of forming bumps, there are other vapor deposition methods and plating methods, and the height of the formed bumps can be changed by these methods.

【００５５】最後に、ダイシングなどによって個々のチ
ップに分割される。これにより、図６（ｃ）の状態とな
る。Finally, it is divided into individual chips by dicing or the like. As a result, the state shown in FIG.

【００５６】以上の手順とは別に、サブストレイトを用
意する。図８（ａ）は、ＣＣＤチップをサポートするた
めのサブストレイトを示したものであり、シリコンウエ
ファか、あるいはＣＣＤチップと熱膨脹係数が等しい硝
子が好ましい。ここでは、サブストレイトとしてシリコ
ンウエファ３５を用いたときについて説明する。まず、
シリコンウエファ３５を酸化して適当な厚さの酸化膜３
７を形成し、Ａｌ等の金属配線３４を施す。この金属配
線３４は、ＣＣＤチップ上に形成した金属バンプ３２と
パッケージの電極を間接的に結ぶものである。その後、
シリコンのエッチャントに触れる部分をガードするため
シリコン窒化膜３６を両面に堆積し、後の工程でＣＣＤ
チップがシリコンウエファ３５に突き合わされる領域
を、エッチングにより除去する。しかる後、図６（ｃ）
及び図８（ａ）に示すものを一体にする。Separately from the above procedure, a substrate is prepared. FIG. 8A shows a substrate for supporting a CCD chip, and a silicon wafer or glass having a thermal expansion coefficient equal to that of the CCD chip is preferable. Here, the case where the silicon wafer 35 is used as the substrate will be described. First,
Oxide film 3 of appropriate thickness by oxidizing silicon wafer 35
7 is formed, and metal wiring 34 such as Al is formed. The metal wiring 34 indirectly connects the metal bump 32 formed on the CCD chip and the electrode of the package. afterwards,
A silicon nitride film 36 is deposited on both sides to protect the portion that contacts the silicon etchant, and the CCD is used in a later step.
The areas where the chips are butted against the silicon wafer 35 are removed by etching. After that, FIG. 6 (c)
And the one shown in FIG. 8A is integrated.

【００５７】図８（ｂ）は、前述の金属バンプ３２を形
成したＣＣＤチップと金属配線３４を施したシリコンウ
エファ３５をバンプボンディングした状態を示してい
る。図示されるように、ＣＣＤ３１が形成されている側
が突き合わせ面となっている。また、同図においてはそ
の突き合わせた面に、後に使用されるシリコンのエッチ
ャントが入り込まないように樹脂５０を充填する。この
樹脂５０は、例えば日本化薬株式会社製 カヤトロン
ＭＬ−２３０Ｐである。樹脂５０の硬化は熱処理によっ
て行う。前述したように、ほとんどの樹脂は硬化時に圧
縮応力を生じるが、ＣＣＤ受光部はまだ薄形化する前な
ので、圧縮応力はＣＣＤチップ全体に分散され、薄形化
後に受光面にひびが入ったり割れたりすることはない。
なお、樹脂５０に必要とされる特徴は、非導電性である
こと、後のプロセスで使用するエッチャントに耐えるこ
と、アルカリ金属等を含まないこと、硬化時に適当な収
縮応力が働きバンプボンディング部のコンタクトを良好
に保つこと、ダイボンドやワイヤボンド時の１５０℃程
度の熱に耐えることである。FIG. 8B shows a state in which the CCD chip having the metal bumps 32 formed thereon and the silicon wafer 35 having the metal wiring 34 are bump-bonded. As shown in the figure, the side where the CCD 31 is formed is the abutting surface. Further, in the figure, the resin 50 is filled in the abutted surface so that the silicon etchant used later does not enter. This resin 50 is, for example, Kayatron manufactured by Nippon Kayaku Co., Ltd.
ML-230P. The resin 50 is cured by heat treatment. As mentioned above, most resins generate compressive stress when cured, but since the CCD light receiving part is not yet thinned, the compressive stress is dispersed throughout the CCD chip, and the light receiving surface may crack after thinning. It does not break.
The characteristics required for the resin 50 are that they are non-conductive, that they withstand the etchant used in the subsequent process, that they do not contain alkali metals, etc. To maintain good contact and to withstand heat of about 150 ° C during die bonding and wire bonding.

【００５８】その後、８規定ＫＯＨ：Ｈ₂ Ｏ：イソプロ
ピルアルコール＝９５０ｍｌ：１１５０ｍｌ：７００ｍ
ｌなどのアルカリ系エッチャントを用い、チップの周辺
部を厚く残したまま裏面からシリコン基板をエッチング
する（図８（ｃ））。ここでは、エッチャントとして、
ＨＦ：ＨＮＯ₃ ：ＣＨ₃ ＣＯＯＨ＝１：３：８の割合の
エッチング液を用いてもよい。このエッチング液は硝酸
リッチであるため、弗酸による溶解律速でエッチングが
進む。エッチングは、Ｐ型シリコン層４８を貫通しない
状態で止めることが重要である。エッチャントの組成と
温度が一定ならばエッチングレートは変わらず、したが
って、２〜３回エッチング途中に膜厚を測定すれば、意
図したところでエッチングを終了できる。After that, 8N KOH: H ₂ O: isopropyl alcohol = 950 ml: 1150 ml: 700 m
The silicon substrate is etched from the back surface using an alkaline etchant such as 1 while leaving the peripheral portion of the chip thick (FIG. 8C). Here, as an etchant,
An etching solution having a ratio of HF: HNO ₃ : CH ₃ COOH = 1: 3: 8 may be used. Since this etching solution is rich in nitric acid, the etching proceeds at a rate controlled by dissolution by hydrofluoric acid. It is important to stop the etching without penetrating the P-type silicon layer 48. If the composition and temperature of the etchant are constant, the etching rate does not change. Therefore, if the film thickness is measured a few times during the etching, the etching can be finished as intended.

【００５９】本実施例ではアルカリエッチャントを用
い、エッチャントを７８℃に加熱し、シリコンウエファ
３５にバンプボンディングされたＣＣＤチップを自公転
するように回転させ、エッチング面に発生する泡を取り
除く。泡の除去が不十分な場合、エッチング面の荒れや
膜厚の不均一が生じる可能性があるからである。エッチ
ングレートは、およそ０．６μｍ／分が得られる。In this embodiment, an alkali etchant is used, the etchant is heated to 78 ° C., the CCD chip bump-bonded to the silicon wafer 35 is rotated so as to revolve, and bubbles generated on the etching surface are removed. This is because if the removal of bubbles is insufficient, the etching surface may become rough and the film thickness may become uneven. An etching rate of about 0.6 μm / min is obtained.

【００６０】弗硝酸系の酸エッチャントの場合、結晶欠
陥によって受光面を曇らせないために、弗酸の量を少な
くした溶解律速のエッチングが用いられるが、溶解律速
のエッチャントは膜厚が不均一になり易い。しかしアル
カリ系エッチャントでは、異方性エッチングが可能であ
るため膜厚は均一になる。In the case of a fluoric nitric acid-based acid etchant, dissolution-controlled etching with a reduced amount of hydrofluoric acid is used in order to prevent the light-receiving surface from being clouded due to crystal defects. However, the dissolution-controlled etchant has a nonuniform film thickness. It is easy to become. However, with an alkaline etchant, anisotropic etching is possible and the film thickness is uniform.

【００６１】本実施例のＣＣＤはＭＯＳ系のデバイスで
あるから、当然面方位＜１００＞のシリコンウエファが
使用される。アルカリ系エッチャントは、例えばＫＯＨ
を含む場合＜１１１＞面のエッチング速度が＜１１０＞
面や＜１００＞に比べて数百倍遅く、したがって泡など
がエッチング面につかないようにさえしておけば、＜１
００＞面に沿ってエッチングが進むので、膜厚は均一に
なる。Since the CCD of this embodiment is a MOS type device, a silicon wafer having a plane orientation <100> is naturally used. The alkaline etchant is, for example, KOH
If the etching rate of the <111> plane is <110>
It is several hundred times slower than the surface and <100>. Therefore, if bubbles are not attached to the etching surface, <1
Since the etching proceeds along the 00> plane, the film thickness becomes uniform.

【００６２】シリコンエッチング終了後、表面のシリコ
ン窒化膜３３を除去する。その後、同図（ｄ）に示すよ
うに、ＣＶＤ法等によりワイドバンドギャップ半導体材
料であるＰ型ａ−シリコンカーバイドを堆積させ、受光
面にワイドバンドギャップ層２４を形成する。ここで、
光ＣＶＤ法を用いれば、更に低温化が可能である。After the silicon etching is completed, the surface silicon nitride film 33 is removed. Thereafter, as shown in FIG. 3D, a wide bandgap layer 24 is formed on the light receiving surface by depositing P-type a-silicon carbide which is a wide bandgap semiconductor material by a CVD method or the like. here,
It is possible to further lower the temperature by using the photo-CVD method.

【００６３】図９は、上述の方法により形成された裏面
照射型ＣＣＤをセラミック等のパッケージ３８に組み込
み、シリコンウエファ３５とパッケージ３８間をボンデ
ィング３９によって接続した状態を示す。なお、Ｘ線検
出や素粒子検出などの場合は、窓材４０は不要である。FIG. 9 shows a state in which the backside illumination CCD formed by the above-mentioned method is incorporated in a package 38 made of ceramic or the like, and the silicon wafer 35 and the package 38 are connected by a bonding 39. The window member 40 is not necessary in the case of X-ray detection or elementary particle detection.

【００６４】本発明は、上記実施例に限定されるもので
はなく、様々の変形が可能である。例えば、ワイドバン
ドギャップ層の材料としては、上記のＰ型ａ−シリコン
カーバイド以外にＰ型アモルファスシリコンやダイアモ
ンド薄膜、カドミウムテルル、ヒ化ガリウム、ヨウ化セ
シウムなどを使用してもよい。また、上記実施例ではＰ
型の導電型半導体を使用したが、Ｎ型の導電型半導体を
使用してもよい。The present invention is not limited to the above embodiments, but various modifications can be made. For example, as the material of the wide band gap layer, P-type amorphous silicon, diamond thin film, cadmium tellurium, gallium arsenide, cesium iodide, or the like may be used in addition to the above P-type a-silicon carbide. In the above embodiment, P
Although the n-type conductivity type semiconductor is used, an n-type conductivity type semiconductor may be used.

【００６５】[0065]

【発明の効果】以上詳細に説明したように、本発明の半
導体エネルギー検出器によれば、ワイドバンドギャップ
の半導体層が半導体薄板の裏面に設けられ、ヘテロ接合
を形成している。このワイドバンドギャップ層は、半導
体薄板に比べて信号電荷に対するポテンシャルが高く、
良好なアキュームレーション状態を実現する。したがっ
て光の入射等によって発生した信号電荷を効率良く読み
取ることができる。また、チャージアップによって暗電
流が増加することもない。また、ワイドバンドギャップ
層は温度に対して安定であり、比較的高温の環境で使用
する場合にも暗電流の生成源とはならない。従って、エ
ネルギー線に対する感度が向上し、安定した半導体エネ
ルギー検出器を得ることができる。As described above in detail, according to the semiconductor energy detector of the present invention, the semiconductor layer having the wide band gap is provided on the back surface of the semiconductor thin plate to form the heterojunction. This wide band gap layer has a higher potential for signal charges than a semiconductor thin plate,
Achieve a good accumulation state. Therefore, the signal charge generated by the incidence of light or the like can be efficiently read. In addition, dark current does not increase due to charge-up. In addition, the wide band gap layer is stable with respect to temperature and does not serve as a dark current generation source even when used in a relatively high temperature environment. Therefore, the sensitivity to energy rays is improved, and a stable semiconductor energy detector can be obtained.

【００６６】また、本発明の製造方法によれば、金属配
線後に低温でアキュームレーション処理ができ、長時間
の低温酸化等も必要なくなり、簡単なプロセスで感度の
良い、安定した半導体エネルギ検出器を製造できる。Further, according to the manufacturing method of the present invention, the accumulation process can be performed at a low temperature after the metal wiring, and long-time low temperature oxidation or the like is not necessary, and a stable and stable semiconductor energy detector can be obtained by a simple process. Can be manufactured.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に係る実施例の断面構造を示す概略図で
ある。FIG. 1 is a schematic view showing a sectional structure of an embodiment according to the present invention.

【図２】本発明に係わる実施例の裏面照射型検出器を示
す図である。FIG. 2 is a diagram showing a backside illuminated detector according to an embodiment of the present invention.

【図３】本発明に係わる実施例のヘテロ接合の説明図で
ある。FIG. 3 is an explanatory diagram of a heterojunction of an example according to the present invention.

【図４】本発明に係わる実施例の裏面照射型検出器のポ
テンシャルプロファイルを示す図である。FIG. 4 is a diagram showing a potential profile of a backside illuminated detector according to an example of the present invention.

【図５】本発明に係わる実施例の裏面照射型検出器のポ
テンシャルプロファイルを示す図である。FIG. 5 is a diagram showing a potential profile of a backside illuminated detector according to an example of the present invention.

【図６】本発明に係る半導体エネルギー検出器の製造工
程図である。FIG. 6 is a manufacturing process diagram of a semiconductor energy detector according to the present invention.

【図７】金属バンプを形成するための装置を示す図であ
る。FIG. 7 illustrates an apparatus for forming metal bumps.

【図８】本発明に係る半導体エネルギー検出器の製造工
程図である。FIG. 8 is a manufacturing process diagram of a semiconductor energy detector according to the present invention.

【図９】本発明に係る半導体エネルギー検出器の製造工
程図である。FIG. 9 is a manufacturing process diagram of a semiconductor energy detector according to the present invention.

【図１０】フル・フレーム転送方式の構成を示す上面図
である。FIG. 10 is a top view showing a configuration of a full frame transfer system.

【図１１】フル・フレーム転送方式の要部を示す断面図
である。FIG. 11 is a sectional view showing a main part of a full frame transfer system.

【図１２】読み出し回路図とクロックパルス出力波形を
示す図である。FIG. 12 is a diagram showing a read circuit diagram and a clock pulse output waveform.

【図１３】従来の裏面照射型検出器を示す図である。FIG. 13 is a diagram showing a conventional backside illuminated detector.

【図１４】従来の裏面照射型検出器のポテンシャルプロ
ファイルを示す図である。FIG. 14 is a diagram showing a potential profile of a conventional backside illuminated detector.

【符号の説明】[Explanation of symbols]

２２…ｎ−ウェル、２４…ワイドバンドギャップ層、３
５…シリコンウエファ、３１…ＣＣＤ、３２…金属バン
プ、３８…パッケージ、４０…窓材、４８…Ｐ型シリコ
ン層。22 ... n-well, 24 ... wide band gap layer, 3
5 ... Silicon wafer, 31 ... CCD, 32 ... Metal bump, 38 ... Package, 40 ... Window material, 48 ... P-type silicon layer.

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 第１の導電型を有する半導体薄板の表面
に、１次元あるいは２次元的な配列を有する電荷読み出
し部が形成され、前記半導体薄板の前記電荷読み出し部
の形成面に対する裏面から入射する電磁波あるいは荷電
粒子のエネルギを検出する半導体エネルギー検出器にお
いて、 前記半導体薄板の裏面には、第１の導電型を有し、且
つ、半導体薄板の組成材料の有するバンドギャップより
も大きなバンドギャップを有する半導体材料からなる半
導体層が形成され、前記半導体薄板と前記半導体層はヘ
テロ結合していることを特徴とする半導体エネルギー検
出器。1. A charge reading portion having a one-dimensional or two-dimensional array is formed on a surface of a semiconductor thin plate having a first conductivity type, and the semiconductor thin plate is incident from a back surface with respect to a surface on which the charge reading portion is formed. In the semiconductor energy detector for detecting the energy of the electromagnetic wave or charged particles, a band gap larger than the band gap of the composition material of the semiconductor thin plate is provided on the back surface of the semiconductor thin plate. A semiconductor energy detector characterized in that a semiconductor layer made of a semiconductor material is formed, and the semiconductor thin plate and the semiconductor layer are hetero-bonded to each other. 【請求項２】 前記半導体薄板の形成材料と前記半導体
層の形成材料とは同種の材料であり結晶構造が相違して
いる、ことを特徴とする請求項１記載の半導体エネルギ
ー検出器。2. The semiconductor energy detector according to claim 1, wherein the material for forming the semiconductor thin plate and the material for forming the semiconductor layer are the same material and have different crystal structures. 【請求項３】 前記半導体薄板の形成材料と前記半導体
層の形成材料とは異種の材料である、ことを特徴とする
請求項１記載の半導体エネルギー検出器。3. The semiconductor energy detector according to claim 1, wherein the material for forming the semiconductor thin plate and the material for forming the semiconductor layer are different materials. 【請求項４】 前記半導体層の内部で光電変換が実質的
には行なわれない厚さに形成される、ことを特徴とする
請求項１記載の半導体エネルギー検出器。4. The semiconductor energy detector according to claim 1, wherein the semiconductor energy detector is formed to a thickness such that photoelectric conversion is not substantially performed inside the semiconductor layer. 【請求項５】 第１の導電型を有する半導体基板の表面
に、１次元あるいは２次元的な配列を有する電荷読み出
し部を形成する第１の工程と、 前記電荷読み出し部の形成面に対する前記半導体基板の
裏面を加工して、前記半導体基板を半導体薄板とする第
２の工程と、 前記半導体薄板の裏面に、第１の導電型を有し、且つ、
半導体薄板の組成材料の有するバンドギャップよりも大
きなバンドギャップを有するとともに前記半導体薄板の
組成材料とヘテロ接合する半導体材料を堆積して半導体
層を形成する第３の工程と、 を含むことを特徴とする半導体エネルギー検出器の製造
方法。5. A first step of forming a charge reading section having a one-dimensional or two-dimensional array on a surface of a semiconductor substrate having a first conductivity type, and the semiconductor on the surface on which the charge reading section is formed. A second step of processing the back surface of the substrate to form the semiconductor substrate into a semiconductor thin plate; and having a first conductivity type on the back surface of the semiconductor thin plate, and
A third step of depositing a semiconductor material having a bandgap larger than that of the composition material of the semiconductor thin plate and forming a heterojunction with the composition material of the semiconductor thin plate to form a semiconductor layer; Method for manufacturing semiconductor energy detector. 【請求項６】 前記第３の工程での半導体層の形成は、
ＣＶＤ法による、ことを特徴とする請求項５記載の半導
体エネルギー検出器の製造方法。6. The formation of the semiconductor layer in the third step,
The method of manufacturing a semiconductor energy detector according to claim 5, wherein the method is a CVD method.