JPH0629361A - 非実装ダイ用ウエハー・レベル・バーン・イン - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 取扱い効率を高めると共に試験構造物の所要
の寸法を低減化することにある。 【構成】 半導体ウエハー（３０）上の単一化されてい
ないダイスを試験する再使用可能バーン・イン／試験構
造物は２個の半体（１１、１２）で構成されている。試
験構造物の第１半体（１１）はウエハー（３０）を受け
入れるダイ空洞プレートであり、第２半体（１２）はウ
エハー（３０）と電気的試験機器の間に電気的連通状態
（３１、２３）を確立する。試験構造物はバーン・イン
試験と電気的試験が完了するまで開く必要が無い。バー
イン応力と電気的試験の後に単一ダイス又は別々のダイ
スの間に相互接続状態を確立し、単一部品として又は列
として別々のパーツ、列又はクラスター内にダイスを実
装することが可能である。

Description

【発明の詳細な説明】

【産業上の利用分野】本発明は半導体装置用の電気的試
験機器に関するものである。更に詳細には、本発明はウ
エハー上の半導体ダイスの列上で動的バーン・インおよ
び完全な電気的／性能／速度試験を行なう装置および方
法に関するものである。

【従来の技術】半導体装置は機能性と歩留まりの確認お
よび品質と信頼性を確保する目的から一連の試験方法を
受ける。この試験方法には慣用的には依然ウエハー上に
ある間に機能性と速度を決定すべく個々のダイスが最初
に試験される『探り針試験』が含まれている。そのレベ
ルにおいてダイを電気的に試験するため探り針カードが
使用されている。ダイスがウエハーから単一化される前
に電気的接続がウエハー内で一回につき１つのダイとの
みインターフェイス関係にある。機能性ダイスの品質が
良好あることを示す機能性ダイスの歩留まりをウエハー
が有している場合には各個々のダイは半導体装置を形成
すべく全体的にパッケージ内に組み立てられる。慣用的
に、パッケージにはリード・フレームとプラスチック製
又はセラミック製ハウジングが含まれている。次にパッ
ケージ化された装置がバーン・インおよび分離試験を含
む他の一連の試験を受ける。分離試験により装置は組み
立て後およびバーン・イン後に生じる速度とエラーに対
する試験を行なうことが出来る。バーン・インは上昇し
た温度、上昇した動的バイアッシング法において装置
（試験状態下の装置又はＤＵＴ）を電気的に励起するこ
とで欠陥機構を加速する。これは初期の致命的欠陥機構
を誘引すると共に公称試験状態において他の点で明らか
とならない潜在的欠陥を引き出す。これらの方法の改変
により装置で一般化されている如く回路板と回路板組み
立て製造方法の信頼性を確実にする目的上メモリー板と
共にメモリー板の如き回路配列上に装置をバーン・イン
させることが出来る。この閉組み立て試験は一層容易に
これを行なうことが出来るよう装置が別々に実装される
ものと仮定している。半導体の実装は実装の『レベル』
により説明されていた。チップ・カプセルは全体的に実
装の第１レベルを構成し、第２レベルは『カード』又は
印刷回路板であり第３レベルはマザーボードと組み合っ
た第２レベルの実装を含み、第４レベルは第３レベルに
続くものである。各場合において全てのレベルに対する
実装ではコストがかかる。

【発明が解決しようとする課題】慣用的なリード・フレ
ームを使用せずに装置の実装を行なうことが提案されて
いる。この実装では慣用的な試験方法に対し２つの問題
を呈している。第１の問題は別々の試験は慣用的なリー
ド・フレーム実装が使用されないことから一層困難であ
る点にある。その上、多数の装置が単一パッケージ内に
組み込まれ、かくしてパッケージの性能を最低の性能を
有するダイの性能まで引き下げる。この理由は個々のダ
イスを予め分離する能力が探り針試験で得られた能力に
限定されることによる。第２の問題点は、実装がバーン
・イン試験に対して限界となるようバーン・イン応力状
態により悪化される他の限界内容である実装アッセンブ
リー欠陥機構を有することにある。アランン・ウッドお
よびチム・コルベッテの米国特許第４、８９９、１０７
号で表わされる発明によれば、別々のダイに対する再使
用可能なバーン・イン／試験構造が提供される。この構
造は２つの半体から構成され、その１つの半体は試験状
態下の装置（ＤＵＴ）として半導体ダイスを受け入れる
ダイ空洞プレートであり、他方の半体はダイスおよびバ
ーン・イン炉との電気的接触を確立するものである。試
験構造の第１半体には空洞が含まれ、この空洞内には回
路部分を上にしてダイが挿入される。このダイは浮動す
るプラットホーム上に載置す。ダイス・プラットホーム
下方の支持機構は第２半体上の探りチップに対しＤＵＴ
上のダイ接点に対し適切な電気的接触を維持する一定の
均一な圧力又は力を提供する。支持機構はダイ全体の厚
さの変動を補償する。第２半体は堅固で高温の定格基材
を有し、この基材上には各体応するダイ・パッドの探り
針が設置してある。各探り針は高速機能試験目的のため
相互に対し各ダイの各ダイ・パッドが電気的に絶縁され
るよう（Ｐ．Ｃ板と類似している）基材上の電気的トレ
ースに接続してある。各ダイ・パッドに対する接触が同
時的に生じるよう探り針チップは平面状になっている。
探り針チップは８個以上のダイスに適合するよう或る列
に配列してある。探り針からのトレースは慣用的なカー
ド縁部コネクターを受け入れるようエッジ・フィンガー
に終端している。探り針とエッジ・フィンガーの幾何形
状は電気的試験生成物を回避するよう最適化される。各
ダイ上の各パッドが対応する電気的接点と整合するよう
試験構造の２つの半体が結合される。試験構造物は機能
試験装置の最大出力に対し６又は１６個のダイのグルー
プを収納する構成とされている。試験構造物はバーン・
インおよび電気的試験が完了する迄開く必要性は無い。
バーン・イン応力と電気的試験後にダイは試験構造物か
ら除去され、それに応じて離される。完全にバーン・イ
ンされ試験されたダイは全ゆる種類の後続の組み立て適
用に対し利用可能である。この技術ではバーン・イン／
試験構造物の全ての素子を１００％再使用可能とし、一
方、別々の実装された半導体装置で達成される様式と同
様の用式で個々のダイスの試験を可能にする。ダイスが
ウエハー上に依然存在する間に加速されたバーン・イン
と機能性、パラメトリックおよび速度試験を含む加速さ
れたバーン・インおよび機能性／パラメトリック／速度
試験に拡張する能力には多くの利点があろう。組み立て
と実装方法における各段階は方法上制限があるので欠陥
部分の決定又は慣用的なバーン・イン段階における欠陥
の予測を行なう能力が有利である。組み立て前にバーン
・イン段階において欠陥を予測出来ることが更に有利と
なろう。明らかに、組み立て前に一部分が欠陥を生じる
場合は高割合の良好な部品に対し組み立て手段を提供出
来る。ノン・カット製造ウエハーに対する多くの市場が
存在している。これらのウエハーは製造が続く探り針試
験後に配送されることから『探り針ウエハー』と称して
いる。探り針ウエハーの購入は伝統的に『商品』チップ
と考えられるパーツを含む慣用的な実装部品である『Ａ
ＳＩＣ組み立て工場』により主として行なわれる。ノン
・カット・ウエハーの購入は通常、半導体メーカーの最
近の歩留まりに基ずいているが、最近の歩留まりは所定
のウエハー・ロットの歩留まりを強力に示していない。
その上、組み立て工場で使用される組み立て処理技術は
歩留まり上著しい効果がある。速度段階化と言つた特長
付けが歩留まりより一層可変になっている。実装された
ＤＲＡＭはパーツの速度段階に基ずいて消費者側が購入
するが探り針ウエハーの速度段階は殆ど憶測の問題であ
る。これは組み立て工場が『−１０』パーツ（１００ｎ
ｓ）又は殆ど『−６』パーツ（６０ｎｓ）のウエハーを
購入するか否かは確率の問題であることを意味してい
る。最近の生産技術における開発は結果的に所定のウエ
ハーに対してこうした速度特長化が一段と普遍化してい
る。このためウエハーの平均速度を著しく越えない速度
段階を大部分の良好なダイスが備えているようなウエハ
ーを提供出来る。こうした均一性はヒユーズの修理とパ
ッチの達成能力とあわせてアレイのウエハー・スケール
集積化とクラスター実装化を実際的なものとしている。
他の開発内容には探り針から始まつてウエハー上の個々
のダイスを追跡する能力が含まれている。伝統的に、探
り針は不良ダイス（例えば：インク・スポット）を確認
する。組み立て方法はインク・スポットを有しないダイ
スに対してのみ続けられる。コンピユーターの追跡によ
りインク・スポットは良好なダイスと不良ダイスのマッ
プが記憶されて後続の組み立て段階に送られることから
不必要になる。ダイスは単一化されるが、組み立て後に
別々の部品がアレイ内に再組み立てされる場合がある。
その１例はコンピユーター・メモリーにおいてであり、
この場合、１個以上のメモリー・バンクがメモリー・チ
ップの列で構成されている。良好なダイスをウエハー上
で選択しダイスを単一化せずにダイスをアレイ内に組み
立て得ることが有利であろう。これはシリコンの単一部
片上に良好な集合化したダイスの密なアレイを可能にし
よう。本発明の目的は取扱い効率を高めると共に試験構
造物の所要の寸法を低減化することにある。

【課題を解決するための手段】本発明によればウエハー
を再使用可能なバーン・イン／試験構造物に設置するこ
とによりバーン・インと試験がノン・カット・ウエハー
上で行なわれる。ウエハー上の個々のダイスに対して電
気的接触が確立されるよう、試験構造物上には接触パッ
ドが備えてある。この構造物は２つの半体で構成され、
その半体の１つは試験状態下の装置（ＤＵＴ）としてウ
エハーを受け入れるウエハー空洞プレートであり、残り
の半体はウエハーおよびバーン・イン炉との電気的接触
を確立する。試験構造物の第１半体はウエハーを挿入す
る空洞を含む。ウエハーは空洞内に載置され、第２半体
上のプラットホームは電気的接触を確立する固定構造物
の半体に圧力を与える。好適実施態様において、プラッ
トホーム下方の支持機構は第２半体上の探り針チップに
ＤＵＴ上のダイ接点に対して適切な電気的接触を維持す
る一定で均一な圧力又は力を提供する。支持機構は空圧
的−機械的、エラストマー状又は任意の他の適切なバイ
アス機構を含むことが出来る。探り針チップは固定物に
より電気的接触が確立される電気的接触箇所である。こ
れらのチップはウエハー上の***部、降起した電気的隆
起部又は弾性的フィンガーと組み合う平坦な接触領域に
出来る。ウエハー基体は平坦なボンド・パッド又は***
した***接点のいずれかを使用できる。１実施態様によ
れば、ＴＡＢ相互接続回路が電気的接触箇所に対して使
用される。バーン・イン後に、完了回路上にＴＡＢ相互
接続回路を保持するか又は試験後にＴＡＢ相互接続回路
を除去することが出来る。ＴＡＢ相互接続回路が保持さ
れる場合は、ウエハーの最終的な相互接続が試験に必要
に応じて改変されよう。第２半体は堅固な高温定格基材
を有し、この基材上にはウエハー上の各対応するダイに
対する導電性の電気的接点又はパッドが設置してある。
各接点（例えば探り針）は各ダイの各ダイ・パッドが高
速機能試験目的に対し相互に電気的に分離されるよう
（Ｐ．Ｃ板と類似している）基材上の電気的トレースに
接続されている。探り針チップは各ダイ・パッドに対す
る接触が同時的に生じるよう平面状になっている。探り
針からのトレースは慣用的なカード・エッジ・コネクタ
ーを受け入れるようエッジ・フィンガーに終端してい
る。探り針とエッジ・フィンガーの幾何形状は電気的試
験要員を不要にするよう最適化してある。ウエハー上の
各ダイの各パッドが対応する電気的接点チップと整合す
るよう試験構造物の２つの半体が接続される。バーン・
インと電気的試験が完了する迄試験構造物は開く必要は
ない。バーン・イン応力と電気的試験後にウエハーは試
験構造物から除去され、所望に応じて単一化されるか又
は相互に接続される。完全にバーン・インされ試験され
たダイ・ウエハーは次に高い歩留まりと高い信頼性のあ
る半導体を必要とする各種最終使用に対して入手可能で
ある。結果的に生じるダイスは任意形式の後続の組み立
て／実装化適用に対して適用可能である。ウエハー・ス
ケールの集積化が使用される構成においては、回路は回
路列プロトコルに従ってダイスを接続し、これらの回路
は機能性列を提供するため選択的に切断される。機能性
と速度に対し機能性クラスター又は列（良好なダイス）
が一旦試験されバーン・インされると、これらの列は次
にそれに応じてダイス処理される。ダイスのダイス処理
されたクラスター又は列は次に例えばワイヤー・ボン
ド、リボン、ＴＡＢ、テープ又は導電性エラストマーと
いった各種相互接続技術を利用して高密度に実装化可能
である。この技術はバーン・イン／試験構造物の殆どま
たは全ての素子を１００％再使用可能にする一方、ウエ
ハー上にある間に個々のダイスを別々の実装化された半
導体装置で達成されたのと同様の様式にて行なうことが
できる。本発明では又ウエハー・レベルにおいて機能上
の試験とバーン・インを行なうことにより取扱い効率を
高めると共に試験構造物の所要の寸法を低減化する。

【実施例】図１および図２を参照すると、本発明のバー
ン・イン構造物には図１に示されたウエハー空洞用の第
１プレート１１および図２に示された支持プレートたる
第２プレート１２が含まれている。ウエハー空洞用第１
プレート１１にはウエハー受入れ空洞１７が含まれ、こ
のウエハー受入れ空洞は半導体ウエハーを受け入れる寸
法になっている。ウエハー空洞プレートたる第１プレー
ト１１には主プレート部分２１が含まれ、この主プレー
ト部分から電気的接続端子２３に対する複数個の縁部分
が延在している。縁部分の接続端子２３の代わりに電気
的連通のため他の装置を使用することが出来る。ウエハ
ー空洞用プレートたる第１プレート１１は主プレート部
分２１の底面２５がウエハー空洞プレートたる第１プレ
ート１１上のウエハー受入れ空洞１７と整合するよう支
持プレートたる第２プレート１２と整合している。支持
プレートたる第２プレート１２とウエハー空洞プレート
たる第１プレート１１の整合確立のためダボ２７および
ダボ受入れ空洞２８といった整合装置が使用されてい
る。第１プレート１１および第２プレート１２の整合は
図３に示してあり、この図においてウエハー３０が両方
のプレート１１、１２の間に示してある。好適実施態様
において探り針プレートは堅固な基材上に作成され、内
部に導電性パターンを有している。導電性パターンは
（例えば）導電性***部又はパッドに終端している。ウ
エハーを外部回路に接続する目的からＴＡＢ技術の形態
を使用出来る。（この外部回路は通常試験機器又はバー
ン・イン機器である、ウエハー３０に接続される任意の
回路に出来る。）使用される特定のＴＡＢ技術はウエハ
ー接点パッドをＴＡＢ回路に一時的に付着する技術であ
る。ＴＡＢ回路はバーン・インおよび試験能力を提供す
る目的から一時的に接着されるがＴＡＢ回路をバーン・
インと試験方法に引続き除去可能に出来る。ウエハー３
０上のダイスを外部回路に接続できるようにするためＴ
ＡＢ回路は縁部接続子たる接続端子２３に接続される。
次にＴＡＢ回路は試験結果を補償すべく改変できるか又
はウエハー３０から除去出来る。ウエハー３０は個々の
ダイスに分割される前に試験されるので、ウエハー３０
上のダイスの間に相互接続部を提供出来る。これは各個
々のダイに対する接点ピン位置を確立する必要を伴わず
に各ダイに対する接続を幾分容易にしよう。メモリー・
チップの場合、このチップを製造する方法にはアドレス
回路を提供することが含まれるのでウエハー３０上にア
ドレス回路を容易に提供出来る。この特定の回路がダイ
の部分よりむしろダイスをアドレスするのを除き同様の
形式の回路を同時的に容易に生産可能であろう。『オン
・ボード』ドライバー回路は冗長的なＩ／Ｏラインに対
する必要性を簡略化するのを助けるとともに最終使用の
適用に不向きな場合は放棄出来る。支持プレートたる第
２プレート１２にはバイアス機構たるバイアス・プラッ
トホーム４３で支持されている浮動プラットホームたる
バイアス・プラットホーム４１が含まれている。ウエハ
ー３０は浮動プラットホーム４１によってウエハー受入
れ空洞１７内の所定位置に保持されている。図示の実施
態様において、バイアス機構４３はエラストー状ポリマ
ーであるがコイルばねが使用可能である。バイアス機構
４３の目的はウエハー３０がウエハー受入れ空洞１７内
に挿入されて固定物が組み立てられる際ウエハーが探り
針チップたる接点３１と接触するよう浮動プラットホー
ム４１を上方に偏寄させることにある。バイアス機構４
３のバイアス力と浮動プラットホーム４１の移動は充分
均一でなければならず、ウエハー受入れ空洞１７がウエ
ハーを受け入れて支持プレートたる第２プレート１２が
ウエハー空洞プレートたる第１プレート１１に設置され
る際接点チップ３１が各各ダイ・パッドと接触するよう
充分移動しなければならない。移動とバイアシイングの
均一性の結果、ウエハー空洞プレートたる第１プレート
１１と支持プレートたる第２プレート１２の組み合わせ
は各探り針チップたる接点３１がその個々のダイ・パッ
ドに接触するのに充分な程度にウエハー３０を接点チッ
プ３１に対して均一に偏寄させる必要性を補償すること
のみが必要である。これはダボ２７とダボ受入れ空洞２
８で確立された如く横方向の整合がウエハー空洞プレー
トたる第１プレート１１に対する支持プレートたる第２
プレート１２の正確な近密性より重要であることを意味
している。図示の例においては、多数の縁部接続端子２
３が示してあるが、各縁部接続端子２３はウエハー受入
れ空洞１７の端部５１と最適近接状態にある。ダイ・パ
ッドは通常端部５１に位置付けてあるので、縁部の接続
端子２３はダイ・パッドに近接しており、かくしてダイ
・パッドと縁部の接続端子２３の間の回路長さは極めて
短くなる。勿論、設計上の考察から慣用的な如く、これ
より少ないか又は多い縁部接続端子２３を提供すること
が出来る。各半導体ダイス上には多数の接点があること
から多数の縁部接続端子２３が提供されよう。ウエハー
３０の回路の完全な試験を行なう目的上、他の点で必要
とされる外部接続端子の個数を低減化するためアドレス
回路の使用が可能である。この様にして、全体のウエハ
ーは少数の接続部分にて試験を行なうことが出来る。適
切なアドレス回路の例はコンピユーター・メモリー板上
で使用されるアドレスおよびセルフ試験回路配列であろ
う。組み立てられた構造物はバーン・イン炉のごとき慣
用的な試験機器内に適用される。バーン・イン炉の場
合、縁部接続子をバーン・イン回路に接続することが望
まれ、この場合多数の装置に対し共通の接続子が使用さ
れる。いずれにせよ、試験構造物内のダイを（図示せざ
る）現存する別々の装置に接続すべく縁部接続子たる接
続端子２３を使用することが出来る。図４に示された別
の実施態様においては、支持プレート１２′の底面６１
がそこから延在する多数の接点チップ３１′を備えてい
る。接点チップ３１′はダイ・パッドの高さ変動を補償
すべく充分可撓的になっている。接点チップ３１′はウ
エハーがウエハー受入れ部分１７′内に位置付けられた
際接点チップ３１′が電気的にダイス上の個々の接点パ
ッドと電気的に連通するような様式でウエハー受入れ空
洞１７′と整合している。エラストマー状マット６３が
ウエハー３０と支持プレート１２′の間に配設出来る。
エラストマー状マット６３は支持プレート１２′とウエ
ハー３０の間に確実な電気的接触を提供すべくウエハー
３０の接触領域上に導電性***部又はパッドに対応する
パターンにて動作しよう。代替的実施態様においては支
持プレート１２′の主プレート部分２１′に（図示せざ
る）一連の回路トレースが含まれている。この回路トレ
ースは縁部接続子２３′用の個々の接点と連通してい
る。これにより縁部接続子２３′はダイス上の接点パッ
ドを試験構造物の構成に接続する目的で使用できる。

【図面の簡単な説明】

【図１】本発明のウエハー空洞プレートを示す図であ
る。

【図２】図１のウエハー空洞プレートと関連して使用さ
れる支持プレートを示す図である

【図３】図１および図２のプレートの整合状態を示す図
である。

【図４】探り接点が支持プレート上に位置付けてある本
発明の代替実施態様を示す図である。

【符号の説明】

１１ 第１プレート １２ 第２プレート １２′支持プレート １７ ウエハー受入れ空洞 １７′ウエハー受入れ空洞 ２１ 主プレート ２１′主プレート ２３ 接続端子 ２３′縁部接続子 ２５ 底面 ２７ 整合手段（ダボ） ２８ 整合手段（ダボ受入れ空洞） ３０ ウエハー ３１ 接点 ３１′接点チップ ４１ バイアス・プラットホーム ４３ バイアス・プラットホーム ５１ 端部 ６１ 底面 ６３ エラストマー状マット

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ティム・ジェイ・コーベット アメリカ合衆国、83709 アイダホ州、ボ イーズ、ヒドゥン・バレー・リム・ロード 11629

Claims (8)

【特許請求の範囲】
1. 【請求項１】 分離実装半導体装置で行なわれる様式と
   類似した様式で電気的試験を行なうようダイがウエハー
   上に残つている間にウエハー（３０）からダイの形態で
   作成される複数個の半導体装置を試験するウエハー・レ
   ベル試験装置であって： ａ）第１プレート（１１）と； ｂ）第１プレート内のウエハー受入れ空洞（１７）と； ｃ）第１プレートと組み合う第２プレート（１２）と； ｄ）第１プレートを第２プレートに整合させる整合手段
   （２７，２８）と； ｅ）第１プレートと第２プレートの一方のプレートにそ
   のプレートから延在する複数個のウエハー接触導電体が
   備えられ、ウエハー接触導電体がウエハー上の接触箇所
   との電気的連通状態を達成すべく接点（３１）に延在し
   ていること； ｆ）第１プレートと第２プレートが整合手段により整合
   されウエハーがウエハー受入れ空洞内に位置付けられる
   際接点がウエハー上の接触箇所と整合するようウエハー
   接触導電体が位置付けてあること； ｇ）ウエハー接触導電体と電気的に連通状態にある接続
   端子（２３），接続端子が前記プレートの一方のプレー
   トに設置してあることからなるウエハー・レベル試験装
   置。
2. 【請求項２】 分離実装半導体装置で行なわれるのと同
   様の様式で電気的試験を行なうようダイ形態の複数個の
   半導体装置を試験するウエハー・レベル試験装置であっ
   て ａ）第１プレート（１１）と ｂ）第１プレート内のウエハー受入れ空洞（１７）と； ｃ）第１プレートと組み合っている第２プレート（１
   ２）と； ｄ）第１プレートを第２プレートに整合させる整合手段
   （２７、２８）と； ｅ）第１プレートと第２プレートの一方のプレートに複
   数個のウエハー接触導電体が備えられ、この導電体が複
   数個の接点ピン（３１）に終端していること； ｆ）第１プレートと第２プレートが整合手段で整合され
   ウエハーがウエハー受入れ空洞内に位置付けられる際接
   点ピンがウエハー上の接触箇所と整合するよう複数個の
   ウエハー接触導電体を有する前記プレート上に導電体が
   位置付けてあること； ｇ）接点ピンと電気的連通状態にある接続端子（２
   ３）、接続端子が複数個のウエハー接触導電体を有する
   前記プレートに設置してあること；および ｈ）ウエハー受入れ空洞が内部にバイアス・プラットホ
   ームを有し、複数個のウエハー接触導電体を有する前記
   プレート上の個々の接点ピンとウエハーを接触させるべ
   く充分均一なバイアス力をバイアス・プラットホーム
   （４１、４３）がウエハーに対し与えることからなるウ
   エハー・レベル試験装置。
3. 【請求項３】 更に：第１プレートと第２プレートが組
   み合わされた後ウエハー受入れ空洞と整合している複数
   個の接点パッドをウエハー接触導電体が含み、前記整合
   がウエハー上の接触位置のパターンに対応していること
   からなる請求項１又は請求項２記載のウエハー・レベル
   試験装置。
4. 【請求項４】 更に：第１プレートと第２プレートが組
   み合わされた後にウエハー受入れ空洞内に延在するエラ
   ストマー状導電体をウエハー接触導電体が含む請求項１
   又は請求項２記載のウエハー・レベル試験装置。
5. 【請求項５】 ウエハー（３０）上でダイの形態にて複
   数個の半導体装置からなるウエハー・レベル列を分離実
   装半導体装置で達成されたのと同様の様式にて試験する
   方法であって： ａ）複数個の半導体ダイスを上に有し且つ電気的接触位
   置を有する半導体ウエハー（３０）を提供すること； ｂ）第１プレート（１１）と第２プレート（１２）を提
   供し、第１プレートと第２プレートの一方のプレートが
   そこから延在する複数個のウエハー接触導電体（３１）
   を有すること； ｃ）ウエハーを第１プレート内のウエハー受入れ空洞
   （１７）内に設置すること； ｄ）第１プレートと第２プレートを整合させること； ｅ）ウエハー上の電気的接触位置と複数個のウエハー接
   触導電体の間に電気的接触を確立すること； ｆ）第１プレートと第２プレートが整合手段で整合され
   ウエハーがウエハー受入れ空洞内に位置付けられる際接
   点ピンがウエハー上の接触位置と整合するようウエハー
   接触導電体が位置付けてあること；および ｇ）ウエハー接触導電体との電気的連通を接触端子（２
   ３）に提供し、接触端子が前記プレートの一方のプレー
   トに設置してあることからなる試験方法。
6. 【請求項６】 実質的に同様の複数個の半導体ダイスか
   らなり、各ダイスが単一化された際実質的に完全な半導
   体回路列装置であり、ウエハー・レベル半導体列が作成
   されたウエハー基材上で相互に取り付けられる前記複数
   個の単一化されていないダイスからなるウエハー・レベ
   ル半導体列の製造方法であつて： ａ）上に複数個の半導体ダイスを有し上に電気的接触位
   置を有する半導体ウエハー（３０）を提供すること； ｂ）第１プレート（１１）と第２プレート（１２）を提
   供し、第１プレートと第２プレートの一方のプレートが
   そこから延在する複数個のウエハー接触導電体（３１）
   を有すること； ｃ）ウエハーを第１プレート内のウエハー受入れ空洞
   （１７）内に設置すること； ｄ）第１プレートを第２プレートに整合させること； ｅ）ウエハー上の電気的接触位置と複数個のウエハー接
   触導電体の間に電気的接触を確立すること； ｆ）第１プレートと第２プレートが整合手段で整合され
   ウエハーがウエハー受入れ空洞内に位置付けられる際接
   点ピンがウエハー上の接触位置と整合するようウエハー
   接触導電体を位置付けること； ｇ）接続端子（２７）をウエハー接触導電体と電気的連
   通状態にし、接続端子が前記プレートの一方のプレート
   に設置してあること； ｈ）ウエハー受入れ空洞内のウエハー上のダイスを試験
   し、前記試験が分離実装半導体装置で達成される様式と
   同様の様式にて行なわれること； ｉ）ウエハーの機能部分の位置を決定すること；および ｊ）相互接続するダイスを選択することからなる方法。
7. 【請求項７】 更に： ａ）ウエハー上のダイスを相互に接続するためウエハー
   上の導電性相互接続部を提供すること； ｂ）ウエハーの機能部分の位置を決定すること； 機能列を提供するため相互接続部を選択的に無能化する
   ことからなる請求項５又は請求項６記載の方法。
8. 【請求項８】 更に： ａ）ウエハーの機能部分の位置を決定すること； ｂ）ウエハー上のダイスを相互に接続するためウエハー
   上に導電性相互接続部を選択的に提供することからなる
   請求項５又は請求項６記載の方法。