JPH0629303A - Manufacture of semiconductor integrated circuit device - Google Patents
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- JPH0629303A JPH0629303A JP1174392A JP1174392A JPH0629303A JP H0629303 A JPH0629303 A JP H0629303A JP 1174392 A JP1174392 A JP 1174392A JP 1174392 A JP1174392 A JP 1174392A JP H0629303 A JPH0629303 A JP H0629303A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、横型構造のバイポーラトランジスタ及びシ
ョットキーバリアダイオード(ＳＢＤ：Ｓchottkey Ｂar
rier Ｄiode)素子を有する半導体集積回路装置に適用し
て有効な技術に関するものである。The present invention relates to relates to a semiconductor integrated circuit device, in particular, a bipolar transistor and the Schottky barrier diode of the lateral structure (SBD: S chottkey B ar
a technique effectively applied to a semiconductor integrated circuit device having a RIER D IODE) element.
【０００２】[0002]
【従来の技術】半導体集積回路装置に塔載される一般的
な高速高性能のバイポーラトランジスタは所謂バーチカ
ル(縦型)構造で構成される。この縦型構造のバイポーラ
トランジスタは、ｎ型エミッタ領域、ｐ型真性ベース領
域、ｎ型真性コレクタ領域、ｎ型埋込コレクタ領域(グ
ラフトコレクタ領域)の夫々を順次縦方向に配列したｎ
ｐｎ型で構成される。前記ｐ型真性ベース領域の周囲に
は、それと電気的に接続されるｐ型グラフトベース領域
が構成される。2. Description of the Related Art A general high-speed and high-performance bipolar transistor mounted on a semiconductor integrated circuit device has a so-called vertical structure. In this vertical bipolar transistor, an n-type emitter region, a p-type intrinsic base region, an n-type intrinsic collector region, and an n-type buried collector region (graft collector region) are sequentially arranged in the vertical direction.
It is composed of a pn type. A p-type graft base region electrically connected to the p-type intrinsic base region is formed around the p-type intrinsic base region.
【０００３】前述の半導体集積回路装置においては、論
理回路システムの回路構成を簡略化する目的で横型構造
のバイポーラトランジスタ、ショットキーバリアダイオ
ード素子の夫々が組込まれる。横型構造のバイポーラト
ランジスタは、ｎ型埋込ベース領域(グラフトベース領
域)上のｎ型ベース領域(エピタキシャル層)の主面に互
いに離隔してｐ型エミッタ領域、ｐ型コレクタ領域の夫
々を配列したｐｎｐ型で構成される。ショットキーバリ
アダイオード素子は、カソード電位引出用のｎ型埋込半
導体領域上のｎ型半導体領域(ｎ型エピタキシャル層)の
主面にｎ型カソード領域、このｎ型カソード領域の主面
にｐ型アノード領域(金属珪化物)の夫々を縦方向に配列
して構成される。前記ｎ型カソード領域の周囲には、ガ
ードリング(ｎ型半導体領域)が構成される。In the above-mentioned semiconductor integrated circuit device, a lateral type bipolar transistor and a Schottky barrier diode element are incorporated for the purpose of simplifying the circuit configuration of the logic circuit system. In a lateral bipolar transistor, a p-type emitter region and a p-type collector region are arranged separately from each other on the main surface of an n-type base region (epitaxial layer) on an n-type buried base region (graft base region). It is composed of a pnp type. The Schottky barrier diode element has an n-type cathode region on the main surface of an n-type semiconductor region (n-type epitaxial layer) on an n-type buried semiconductor region for extracting a cathode potential, and a p-type on the main surface of this n-type cathode region. Each of the anode regions (metal silicides) is arranged in the vertical direction. A guard ring (n-type semiconductor region) is formed around the n-type cathode region.
【０００４】前記横型構造のバイポーラトランジスタ、
ショットキーバリアダイオード素子の夫々は、製造プロ
セスでの製造工程数を低減するために、前述の縦型構造
のバイポーラトランジスタの製造プロセスを利用して形
成される。例えば、横型構造のバイポーラトランジスタ
のｎ型埋込ベース領域、ｎ型ベース領域の夫々は、前述
の縦型構造のバイポーラトランジスタのｎ型埋込コレク
タ領域、ｎ型真性コレクタ領域の夫々を利用し同一製造
工程で形成される。ｐ型エミッタ領域、ｐ型コレクタ領
域の夫々は、前述のｐ型グラフトベース領域を利用し同
一製造工程で形成される。また、ショットキーバリアダ
イオード素子のカソード電位引出用のｎ型埋込半導体領
域、このｎ型埋込半導体領域上のｎ型半導体領域の夫々
は、前述の縦型構造のバイポーラトランジスタのｎ型埋
込コレクタ領域、ｎ型真性コレクタ領域の夫々を利用し
同一製造工程で形成される。A bipolar transistor having the lateral structure,
Each of the Schottky barrier diode elements is formed by utilizing the above-described manufacturing process of the vertical type bipolar transistor in order to reduce the number of manufacturing steps in the manufacturing process. For example, the n-type buried base region and the n-type base region of the lateral bipolar transistor are the same by utilizing the n-type buried collector region and the n-type intrinsic collector region of the vertical bipolar transistor described above. It is formed in the manufacturing process. Each of the p-type emitter region and the p-type collector region is formed by the same manufacturing process using the above-mentioned p-type graft base region. Further, each of the n-type buried semiconductor region for extracting the cathode potential of the Schottky barrier diode element and the n-type semiconductor region on the n-type buried semiconductor region is the n-type buried semiconductor of the vertical type bipolar transistor described above. The collector region and the n-type intrinsic collector region are used in the same manufacturing process.
【０００５】前記横型構造のバイポーラトランジスタに
おいて、エミッタ接地電流増幅率(ｈFE）を高める技術
が特開平３−２５９５３３号公報に記載されている。こ
の技術は、横型構造のバイポーラトランジスタのｐ型エ
ミッタ領域とｐ型コレクタ領域との間の該ｐ型エミッタ
領域側にｎ型ベース領域(ｎエピタキシャル層)に比べて
不純物濃度が高いｎ型半導体領域(ベース領域)を設け、
エミッタ−ベース間のｐｎ接合からｎ型ベース領域側へ
の空乏層の伸びを抑えてベース幅寸法(ＷB）を小さくし
ている。A technique for increasing the grounded-emitter current amplification factor (h FE ) in the lateral bipolar transistor is described in JP-A-3-259533. In this technique, an n-type semiconductor region having a higher impurity concentration than the n-type base region (n epitaxial layer) on the p-type emitter region side between a p-type emitter region and a p-type collector region of a lateral bipolar transistor is used. (Base area)
Emitter - and to reduce the base width (W B) to suppress the extension of a depletion layer from the pn junction between the base of the n-type base region side.
【０００６】[0006]
【発明が解決しようとする課題】本発明者は、前述の半
導体集積回路装置に組込まれる横型構造のバイポーラト
ランジスタの高濃度ベース領域(ｎ型半導体領域)の形成
が単純に製造プロセスでの製造工程数の増加になるの
で、ショットキーバリアダイオード素子のｎ型カソード
領域と同一製造工程で形成した。SUMMARY OF THE INVENTION The inventor of the present invention simply forms a high-concentration base region (n-type semiconductor region) of a bipolar transistor having a lateral structure incorporated in the above-described semiconductor integrated circuit device in a manufacturing process. Since the number is increased, it is formed in the same manufacturing process as the n-type cathode region of the Schottky barrier diode element.
【０００７】しかしながら、本発明者は、前記半導体集
積回路装置について以下の問題点を見出した。However, the present inventor has found the following problems with the semiconductor integrated circuit device.
【０００８】前記ショットキーバリアダイオード素子
は、ｎ型カソード領域の直列抵抗、特にｎ型半導体領域
(ｎ型エピタキシャル層)の抵抗がダイオード特性〔順方
向電流−電圧特性(ＶF）〕を劣化するので、ｎ型カソー
ド領域をカソード電位引上用のｎ型埋込半導体領域側に
深く形成する必要がある。このため、ショットキーバリ
アダイオード素子のｎ型カソード領域と同一製造工程で
形成される横型構造のバイポーラトランジスタの高濃度
ベース領域は、ｐ型エミッタ領域下に回り込み、ｐ型エ
ミッタ領域からｎ型埋込ベース領域側に流れる無効ベー
ス電流を増大し、結果的に横型構造のバイポーラトラン
ジスタのエミッタ接地電流増幅率が低下する。The Schottky barrier diode element has a series resistance of an n-type cathode region, particularly an n-type semiconductor region.
(n-type epitaxial layer) of the resistance diode characteristics - so degrading the [forward current-voltage characteristics (V F)], is formed deep n-type cathode region in the n-type buried semiconductor region side for the cathode potential pulling There is a need. Therefore, the high-concentration base region of the lateral-type bipolar transistor formed in the same manufacturing process as the n-type cathode region of the Schottky barrier diode element wraps under the p-type emitter region, and the n-type buried region extends from the p-type emitter region. The reactive base current flowing to the base region side is increased, and as a result, the grounded-emitter current amplification factor of the lateral bipolar transistor is reduced.
【０００９】そこで、横型構造のバイポーラトランジス
タの高濃度ベース領域を浅く形成すればよいが、ショッ
トキーバリアダイオード素子のｎ型カソード領域が浅く
なり、前述のように、ショットキーバリアダイオード素
子の順方向電流−電圧特性が低下する。つまり、横型構
造のバイポーラトランジスタの高濃度ベース領域とショ
ットキーバリアダイオード素子のｎ型カソード領域とを
同一製造工程で形成できず、半導体集積回路装置の製造
プロセス数が増加する。Therefore, the high-concentration base region of the lateral type bipolar transistor may be formed shallowly, but the n-type cathode region of the Schottky barrier diode element becomes shallow, and as described above, the forward direction of the Schottky barrier diode element. The current-voltage characteristics deteriorate. That is, the high-concentration base region of the lateral bipolar transistor and the n-type cathode region of the Schottky barrier diode element cannot be formed in the same manufacturing process, and the number of manufacturing processes of the semiconductor integrated circuit device increases.
【００１０】本発明の目的は、横型構造のバイポーラト
ランジスタ及びショットキーバリアダイオード素子を有
する半導体集積回路装置において、前記横型構造のバイ
ポーラトランジスタのエミッタ接地電流増幅率(ｈFE)を
高めると共に、前記ショットキーバリアダイオード素子
の順方向電流−電圧特性(ＶF）を高めることが可能な技
術を提供することにある。An object of the present invention is to increase the grounded-emitter current amplification factor (h FE ) of the lateral bipolar transistor in a semiconductor integrated circuit device having a lateral bipolar transistor and a Schottky barrier diode element, and to increase the shot resistance. forward current key barrier diode - in that to increase the voltage characteristics (V F) to provide a technique capable.
【００１１】本発明の他の目的は、前記目的を達成し、
前記半導体集積回路装置の製造プロセス数を低減するこ
とが可能な技術を提供することにある。Another object of the present invention is to achieve the above object,
It is an object of the present invention to provide a technique capable of reducing the number of manufacturing processes of the semiconductor integrated circuit device.
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【００１３】[0013]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。Among the inventions disclosed in the present application, a brief description will be given to the outline of typical ones.
It is as follows.
【００１４】第１導電型の半導体基板の主面の第１領域
上に第２導電型の第１埋込型半導体領域を介在してこの
第１埋込型半導体領域と同一導電型でかつそれに比べて
不純物濃度が低いベース領域を形成し、この第２導電型
のベース領域の主面に互いに離隔して第１導電型のエミ
ッタ領域、コレクタ領域の夫々が形成された横型構造の
バイポーラトランジスタと、前記第１導電型の半導体基
板の主面の第１領域と異なる第２領域上に前記第１埋込
型半導体領域と同一工程で形成される第２導電型の第２
埋込型半導体領域、前記ベース領域と同一工程で形成さ
れる第２導電型の第１半導体領域の夫々を形成し、この
第１半導体領域の主面に形成された第１半導体領域と同
一導電型でかつそれに比べて不純物濃度が高いカソード
領域、このカソード領域の主面上に形成されるアノード
領域の夫々で形成されるショットキーバリアダイオード
素子とを有する半導体集積回路装置の製造方法におい
て、前記第１導電型の半導体基板の主面の第１領域上に
第１埋込型半導体領域、ベース領域の夫々を形成すると
共に、夫々と同一工程で第２領域上に第２埋込型半導体
領域、第１半導体領域の夫々を形成する工程と、前記第
２領域の第１半導体領域の主面にショットキーバリアダ
イオード素子のカソード領域を形成すると共に、この工
程と同一工程で、第１領域の横型構造のバイポーラトラ
ンジスタのベース領域の主面に、エミッタ領域と接触
し、コレクタ領域と離隔し、しかもエミッタ領域の底面
部と第１埋込型半導体領域との間の領域を除き、前記ベ
ース領域と同一導電型でかつそれに比べて不純物濃度が
高い第２半導体領域を形成する工程とを備える。A first buried type semiconductor region of the second conductivity type is interposed on the first region of the main surface of the semiconductor substrate of the first conductivity type and has the same conductivity type as that of the first buried type semiconductor region. A lateral type bipolar transistor in which a base region having a lower impurity concentration is formed, and a first conductivity type emitter region and a collector region are formed separately from each other on the main surface of the second conductivity type base region. A second conductive type second formed in the same step as the first buried type semiconductor region on a second region different from the first region on the main surface of the first conductive type semiconductor substrate.
An embedded semiconductor region and a second conductivity type first semiconductor region formed in the same step as the base region are formed, and the same conductivity as the first semiconductor region formed on the main surface of the first semiconductor region is formed. In a method of manufacturing a semiconductor integrated circuit device having a cathode region of a mold type having a higher impurity concentration than that, and a Schottky barrier diode element formed in each of the anode regions formed on the main surface of the cathode region, The first buried semiconductor region and the base region are formed on the first region of the main surface of the first conductivity type semiconductor substrate, and the second buried semiconductor region is formed on the second region in the same process. A step of forming each of the first semiconductor regions, a step of forming a cathode region of the Schottky barrier diode element on the main surface of the first semiconductor region of the second region, and a step of On the main surface of the base region of the lateral-type bipolar transistor of the region, the region is in contact with the emitter region and separated from the collector region, and except for the region between the bottom of the emitter region and the first buried semiconductor region. Forming a second semiconductor region having the same conductivity type as the base region and a higher impurity concentration than that of the base region.
【００１５】[0015]
【作用】上述した手段によれば、横型構造のバイポーラ
トランジスタのエミッタ領域を除いて第２導電型の第２
半導体領域(高濃度ベース領域)を形成したので、ショッ
トキーバリアダイオード素子のカソード領域を第２導電
型の第２埋込型半導体領域側に深く形成し、しかも前記
エミッタ領域下の第２半導体領域を除去できる。この結
果、エミッタ領域の底面部から第２導電型の第１埋込型
半導体領域に流れる無効ベース電流を低減でき、横型構
造のバイポーラトランジスタのエミッタ接地電流増幅率
(ｈFE)を向上できると共に、カソード領域と第２導電型
の第２埋込型半導体領域との間の離隔寸法を縮小し、カ
ソード領域につながれる寄生抵抗を小さくできるので、
ショットキーバリアダイオード素子の順方向電流−電圧
特性(ＶF）を向上できる。According to the above-described means, the second conductivity type second transistor is excluded except the emitter region of the lateral type bipolar transistor.
Since the semiconductor region (high-concentration base region) is formed, the cathode region of the Schottky barrier diode element is deeply formed on the second conductivity type second buried semiconductor region side, and the second semiconductor region below the emitter region is formed. Can be removed. As a result, the reactive base current flowing from the bottom of the emitter region to the first conductivity type second buried semiconductor region can be reduced, and the grounded emitter current amplification factor of the lateral type bipolar transistor can be reduced.
Since (h FE ) can be improved, the distance between the cathode region and the second buried type semiconductor region of the second conductivity type can be reduced, and the parasitic resistance connected to the cathode region can be reduced.
Schottky barrier diode forward current of the device - can be improved voltage characteristics (V F).
【００１６】また、前記横型構造のバイポーラトランジ
スタの第２導電型の第２半導体領域とショットキーバリ
アダイオード素子のカソード領域とを同一製造工程で形
成できるので、この製造工程に相当する分、半導体集積
回路装置の製造プロセス数を低減できる。Further, since the second conductivity type second semiconductor region of the lateral bipolar transistor and the cathode region of the Schottky barrier diode element can be formed in the same manufacturing process, the semiconductor integrated portion corresponding to this manufacturing process can be formed. The number of manufacturing processes of circuit devices can be reduced.
【００１７】以下、本発明の構成について、縦型構造の
バイポーラトランジスタ、横型構造のバイポーラトラン
ジスタ及びショットキーバリアダイオード素子を有する
半導体集積回路装置に本発明を適用した、本発明の一実
施例とともに説明する。The structure of the present invention will be described below with reference to an embodiment of the present invention in which the present invention is applied to a semiconductor integrated circuit device having a vertical bipolar transistor, a lateral bipolar transistor and a Schottky barrier diode element. To do.
【００１８】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。In all the drawings for explaining the embodiments, parts having the same functions are designated by the same reference numerals, and the repeated description thereof will be omitted.
【００１９】[0019]
【実施例】本発明の一実施例である縦型構造のバイポー
ラトランジスタ、横型構造のバイポーラトランジスタ及
びショットキーバリアダイオード素子を有する半導体集
積回路装置の概略構成を図１(要部断面図)及び図２（要
部平面図）で示す。なお、図１及び図２において、図
(Ａ)は縦型構造のバイポーラトランジスタＶＴｒを示
し、図(Ｂ)は横型構造のバイポーラトランジスタＨＴｒ
を示し、図(Ｃ)はショットキーバリアダイオード素子Ｓ
ＢＤを示す。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A schematic structure of a semiconductor integrated circuit device having a vertical structure bipolar transistor, a horizontal structure bipolar transistor and a Schottky barrier diode element according to an embodiment of the present invention is shown in FIG. 2 (plan view of the main part). In addition, in FIG. 1 and FIG.
(A) shows a vertical type bipolar transistor VTr, and FIG. (B) shows a horizontal type bipolar transistor HTr.
FIG. 6C shows a Schottky barrier diode element S.
Shows BD.
【００２０】図１及び図２に示すように、本発明の一実
施例である半導体集積回路装置は、単結晶珪素からなる
p-型半導体基板１を主体に構成される。p-型半導体基板
１の素子形成面側の主面上には、n-型エピタキシャル層
２が形成される。この半導体集積回路装置は、縦型構造
のバイポーラトランジスタＶＴｒ、横型構造のバイポー
ラトランジスタＨＶｒ及びショットキーバリアダイオー
ド素子ＳＢＤを塔載する。As shown in FIGS. 1 and 2, a semiconductor integrated circuit device according to an embodiment of the present invention is made of single crystal silicon.
The p-type semiconductor substrate 1 is mainly used. An n − type epitaxial layer 2 is formed on the main surface of the p − type semiconductor substrate 1 on the element formation surface side. In this semiconductor integrated circuit device, a vertical bipolar transistor VTr, a lateral bipolar transistor HVr, and a Schottky barrier diode element SBD are mounted.
【００２１】前記縦型構造のバイポーラトランジスタＶ
Ｔｒは、図１−(Ａ)及び図２−(Ａ）に示すように、素
子分離領域で周囲を規定された領域内において、p-半導
体基板１の主面に構成される。つまり、縦型構造のバイ
ポーラトランジスタＶＴｒは、ｎ型エミッタ領域、ｐ型
ベース領域、ｎ型コレクタ領域の夫々を順次縦方向に配
列したｎｐｎ型で構成される。素子分離領域は、主に、
p-型半導体基板１、素子分離絶縁膜５及びp+型半導体領
域(チャネルストッパ)４で構成される。The vertical type bipolar transistor V
As shown in FIGS. 1- (A) and 2- (A), the Tr is formed on the main surface of the p-semiconductor substrate 1 in the region defined by the element isolation region. That is, the bipolar transistor VTr having the vertical structure is composed of the npn type in which the n-type emitter region, the p-type base region, and the n-type collector region are sequentially arranged in the vertical direction. The element isolation region is mainly
It is composed of a p-type semiconductor substrate 1, an element isolation insulating film 5 and a p + type semiconductor region (channel stopper) 4.
【００２２】前記コレクタ領域は、真性コレクタ領域、
埋込コレクタ領域及びコレクタ電位引上用のn+型半導体
領域６Ａで構成される。真性コレクタ領域はn-型半導体
領域(n-型エピタキシャル層)２で構成される。埋込コレ
クタ領域は、埋込型のn+型半導体領域３Ａで構成され、
p-型半導体基板１とn-型半導体領域２との間に設けられ
る。コレクタ電位引上用のn+型半導体領域６Ａは埋込型
のn+型半導体領域３Ａの一端に接続される。The collector region is an intrinsic collector region,
It is composed of a buried collector region and an n + type semiconductor region 6A for raising the collector potential. The intrinsic collector region is composed of an n-type semiconductor region (n-type epitaxial layer) 2. The buried collector region is composed of a buried n + type semiconductor region 3A,
It is provided between the p − type semiconductor substrate 1 and the n − type semiconductor region 2. The n + type semiconductor region 6A for raising the collector potential is connected to one end of the buried type n + type semiconductor region 3A.
【００２３】前記ｐ型ベース領域は真性ベース領域及び
グラフトベース領域で構成される。真性ベース領域は、
ｐ型半導体領域８Ａで構成され、真性コレクタ領域であ
るn-型半導体領域２の主面に構成される。グラフトベー
ス領域は、p+型半導体領域１２Ａで構成され、ｐ型半導
体領域８Ａの主面に構成される。このp+型半導体領域１
２Ａは、後述のｐ型エミッタ領域の周囲に構成される。
前記ｎ型エミッタ領域は、n+型半導体領域１１で構成さ
れ、ｐ型半導体領域８Ａの主面に構成される。The p-type base region is composed of an intrinsic base region and a graft base region. The intrinsic base region is
It is formed of the p-type semiconductor region 8A and is formed on the main surface of the n − type semiconductor region 2 which is the intrinsic collector region. The graft base region is composed of the p + type semiconductor region 12A and is formed on the main surface of the p type semiconductor region 8A. This p + type semiconductor region 1
2A is formed around a p-type emitter region described later.
The n-type emitter region is composed of the n + -type semiconductor region 11 and is formed on the main surface of the p-type semiconductor region 8A.
【００２４】前記ｎ型エミッタ領域であるn+型半導体領
域１１には、エミッタ開口９を通してエミッタ引出用電
極１０が接続される。このエミッタ引出用電極１０には
層間絶縁膜１３に形成された接続孔１４を通して配線１
７が接続される。エミッタ引出用電極１０は多結晶珪素
膜で形成され、この多結晶珪素膜にはその堆積中又は堆
積後に抵抗値を低減するｎ不純物(例えばＰ)が導入され
る。配線１７は例えばアルミニウム膜又はアルミニウム
合金膜(Ｓｉ、Ｃｕ等が添加される)で形成される。前記
グラフトベース領域であるp+型半導体領域１２Ａ、コレ
クタ電位引上用のn+型半導体領域６Ａの夫々には、層間
絶縁膜１３に形成された接続孔１５を通して配線１７が
接続される。p+型半導体領域１２Ａと配線１７との間及
びn+型半導体領域６Ａと配線１７との間には金属珪化物
１６が介在される。An emitter extraction electrode 10 is connected to the n + type semiconductor region 11 which is the n type emitter region through an emitter opening 9. A wiring 1 is formed in the emitter extraction electrode 10 through a connection hole 14 formed in the interlayer insulating film 13.
7 is connected. The emitter extraction electrode 10 is formed of a polycrystalline silicon film, and an n impurity (for example, P) that reduces the resistance value is introduced into the polycrystalline silicon film during or after the deposition. The wiring 17 is formed of, for example, an aluminum film or an aluminum alloy film (Si, Cu, etc. are added). A wiring 17 is connected to each of the p + type semiconductor region 12A, which is the graft base region, and the n + type semiconductor region 6A for raising the collector potential through a connection hole 15 formed in the interlayer insulating film 13. The metal silicide 16 is interposed between the p + type semiconductor region 12A and the wiring 17 and between the n + type semiconductor region 6A and the wiring 17.
【００２５】前記横型構造のバイポーラトランジスタＨ
Ｖｒは、図１−(Ｂ)及び図２−(Ｂ)に示すように、素子
分離領域で周囲を規定された領域内において、p-型半導
体基板１の主面に構成される。つまり、横型構造のバイ
ポーラトランジスタＨＴｒは、主に、ｎ型コレクタ領域
(ｃ)、ｐ型ベース領域、ｎ型エミッタ(ｅ)領域の夫々を
順次横方向に配列したｎｐｎ型で構成される。The horizontal structure bipolar transistor H
As shown in FIGS. 1- (B) and 2- (B), Vr is formed on the main surface of the p − type semiconductor substrate 1 in the region defined by the element isolation region. In other words, the lateral-type bipolar transistor HTr is mainly used in the n-type collector region.
(c), a p-type base region, and an n-type emitter (e) region are sequentially arranged in the lateral direction to form an npn type.
【００２６】前記ｎ型ベース領域は、主に、真性ベース
領域、埋込ベース領域、ベース電位引上用のn+型半導体
領域６Ｂで構成される。真性ベース領域は、n-型半導体
領域(n-型エピタキシャル層)２で構成される。埋込ベー
ス領域は、埋込型のn+型半導体領域３Ｂで構成され、p-
型半導体基板１とn-型半導体領域２との間に設けられ
る。この埋込型のn+型半導体領域３Ｂは前記埋込コレク
タ領域である埋込型のn+型半導体領域３Ａと同一製造工
程で形成される。ベース電位引上用のn+型半導体領域６
Ｂは埋込型のn+型半導体領域３Ｂの一端側に接続され
る。The n-type base region is mainly composed of an intrinsic base region, a buried base region, and an n + type semiconductor region 6B for pulling up the base potential. The intrinsic base region is composed of an n-type semiconductor region (n-type epitaxial layer) 2. The buried base region is composed of a buried n + type semiconductor region 3B, and p−
It is provided between the type semiconductor substrate 1 and the n − type semiconductor region 2. The buried type n + type semiconductor region 3B is formed in the same manufacturing process as the buried type n + type semiconductor region 3A which is the buried collector region. N + type semiconductor region 6 for pulling up base potential
B is connected to one end of the buried n + type semiconductor region 3B.
【００２７】前記ｐ型コレクタ領域(ｃ)は、p+型半導体
領域１２Ｂで構成され、n-型半導体領域２の主面に構成
される。前記ｐ型エミッタ領域(ｅ)は、p+型半導体領域
１２Ｂで構成され、n-型半導体領域２の主面に構成され
る。このｐ型エミッタ領域(ｅ）、ｐ型コレクタ領域
(ｃ)の夫々は互いに離隔してn-型半導体領域２の主面に
構成される。ｐ型エミッタ領域(ｅ)、ｐ型コレクタ領域
(ｃ)の夫々は前記縦型構造のバイポーラトランジスタＶ
Ｔｒのグラフトベース領域であるp+型半導体領域１２Ａ
と同一製造工程で形成される。The p-type collector region (c) is composed of the p + -type semiconductor region 12B and is formed on the main surface of the n-type semiconductor region 2. The p-type emitter region (e) is composed of the p + type semiconductor region 12B and is formed on the main surface of the n− type semiconductor region 2. This p-type emitter region (e), p-type collector region
Each of (c) is formed on the main surface of the n − type semiconductor region 2 while being separated from each other. p-type emitter region (e), p-type collector region
Each of (c) is a bipolar transistor V of the vertical structure.
P + type semiconductor region 12A which is a graft base region of Tr
It is formed in the same manufacturing process as.
【００２８】前記ｐ型エミッタ領域(ｅ)であるp+型半導
体領域１２Ｂの周囲にはｎ型半導体領域(ベース領域)７
Ｂが構成される。このｎ型半導体領域７Ｂは、ｎ型ベー
ス領域の実質的な動作領域として作用し、前記真性ベー
ス領域であるn-型半導体領域(n-型エピタキシャル層)２
に比べて高い不純物濃度で構成される。ｎ型半導体領域
(高濃度ベース領域)７Ｂは、エミッタ−ベース間のｐｎ
接合から真性ベース領域側への空乏層の伸びを抑え、ベ
ース幅寸法(ＷB)を小さくし、横型構造のバイポーラト
ランジスタＨＴｒのエミッタ接地電流増幅率(ｈFE)を向
上している。ｎ型半導体領域７Ｂは、後述するショット
キーバリアダイオード素子ＳＢＤのカソード領域と同一
製造工程で形成される。An n-type semiconductor region (base region) 7 is formed around the p + -type semiconductor region 12B which is the p-type emitter region (e).
B is constructed. The n-type semiconductor region 7B acts as a substantial operating region of the n-type base region, and is the n-type semiconductor region (n-type epitaxial layer) 2 which is the intrinsic base region.
The impurity concentration is higher than that of. n-type semiconductor region
(High concentration base region) 7B is a pn between the emitter and the base.
Suppressing extension of the depletion layer into the intrinsic base region side from the junction, reducing the base width (W B), has improved emitter ground current amplification factor of the bipolar transistor HTr lateral structure (h FE). The n-type semiconductor region 7B is formed in the same manufacturing process as the cathode region of the Schottky barrier diode element SBD described later.
【００２９】前記ｐ型エミッタ領域(ｅ)であるp+型半導
体領域１２Ｂ、前記ｐ型コレクタ領域(ｃ)であるp+型半
導体領域１２Ｂ、前記ベース電位引上用のn+型半導体領
域６Ｂの夫々には、層間絶縁膜１３に形成された接続孔
１５を通して配線１７が接続される。このp+型半導体領
域１２Ｂ(ｅ)、１２Ｂ(ｃ)、n+型半導体領域６Ｂの夫々
と配線１７との間には金属珪化物１６が介在される。The p + type semiconductor region 12B serving as the p type emitter region (e), the p + type semiconductor region 12B serving as the p type collector region (c), and the n + type semiconductor region 6B for raising the base potential are respectively provided. The wiring 17 is connected through the connection hole 15 formed in the interlayer insulating film 13. A metal silicide 16 is interposed between each of the p + type semiconductor regions 12B (e), 12B (c) and the n + type semiconductor region 6B and the wiring 17.
【００３０】前記ショットキーバリアダイオード素子Ｓ
ＢＤは、図１−(Ｃ)及び図２(Ｃ)に示すように、素子分
離領域で周囲を規定された領域内において、p-型半導体
基板１の主面に構成される。つまり、ショットキーバリ
アダイオード素子ＳＢＤは、主に、アノード領域、カソ
ード領域、カソード電位引出用の埋込型のn+型半導体領
域３Ｃ及びカソード電位引上用のn+型半導体領域６Ｃで
構成される。カソード電位引出用の埋込型のn+型半導体
領域３Ｃは、前記縦型構造のバイポーラトランジスタＶ
Ｔｒの埋込コレクタ領域である埋込型のn+型半導体領域
３Ａと同一製造工程で形成される。カソード領域は、ｎ
型半導体領域７Ｃで構成され、n-型半導体領域（n-型エ
ピタキシャル層）２の主面に構成される。アノード領域
は金属珪化物１６で構成され、ｎ型半導体領域７Ｃの主
面に構成される。金属珪化物１６はＰｔ又はＰｔとＳｉ
との化合物で形成される。The Schottky barrier diode element S
As shown in FIG. 1- (C) and FIG. 2 (C), the BD is formed on the main surface of the p-type semiconductor substrate 1 in the region defined by the element isolation region. That is, the Schottky barrier diode element SBD is mainly composed of an anode region, a cathode region, a buried n + type semiconductor region 3C for drawing the cathode potential, and an n + type semiconductor region 6C for raising the cathode potential. The buried n + type semiconductor region 3C for extracting the cathode potential is the vertical type bipolar transistor V.
It is formed in the same manufacturing process as the buried n + type semiconductor region 3A which is the buried collector region of Tr. The cathode region is n
It is formed of the type semiconductor region 7C and is formed on the main surface of the n − type semiconductor region (n − type epitaxial layer) 2. The anode region is made of metal silicide 16 and is formed on the main surface of the n-type semiconductor region 7C. The metal silicide 16 is Pt or Pt and Si.
It is formed of a compound with.
【００３１】前記カソード領域であるｎ型半導体領域７
Ｃの周囲にはガードリングが構成される。このガードリ
ングはｐ型半導体領域８Ｃで構成され、前記縦型構造の
バイポーラトランジスタＶＴｒの真性ベース領域である
ｐ型半導体領域８Ａと同一製造工程で形成される。前記
アノード領域である金属珪化物１６、カソード電位引上
用のn+型半導体領域６Ｃの夫々には、層間絶縁膜１３に
形成された接続孔１５を通して配線１７が接続される。
このn+型半導体領域６Ｃと配線１７との間には金層珪化
物１６が介在される。The n-type semiconductor region 7 which is the cathode region
A guard ring is formed around C. The guard ring is composed of the p-type semiconductor region 8C and is formed in the same manufacturing process as the p-type semiconductor region 8A which is the intrinsic base region of the vertical bipolar transistor VTr. A wiring 17 is connected to each of the metal silicide 16 which is the anode region and the n + type semiconductor region 6C for raising the cathode potential through a connection hole 15 formed in the interlayer insulating film 13.
A gold layer silicide 16 is interposed between the n + type semiconductor region 6C and the wiring 17.
【００３２】次に、前記半導体集積回路装置の製造方法
について、図３乃至図５（各製造工程毎に示す要部断面
図）を用いて簡単に説明する。なお、図３乃至図５にお
いて、図(Ａ)は縦型構造のバイポーラトランジスタＶＴ
ｒを示し、図(Ｂ)は横型構造のバイポーラトランジスタ
ＨＶｒを示し、図(Ｃ)はショットキーバリアダイオード
素子ＳＢＤを示す。Next, a method of manufacturing the semiconductor integrated circuit device will be briefly described with reference to FIG. 3 to FIG. 5 (cross-sectional views of essential parts shown in each manufacturing process). In FIGS. 3 to 5, FIG. 3A shows a vertical structure bipolar transistor VT.
FIG. 6B shows a bipolar transistor HVr having a lateral structure, and FIG. 6C shows a Schottky barrier diode element SBD.
【００３３】まず、単結晶珪素からなるp-型半導体基板
１を用意する。First, a p-type semiconductor substrate 1 made of single crystal silicon is prepared.
【００３４】次に、前記p-型半導体基板１の主面の活性
領域において、縦型構造のバイポーラトランジスタＶＴ
ｒの形成領域、横型構造のバイポーラトランジスタＨＴ
ｒの形成領域(第１領域)、ショットキーバリアダイオー
ド素子ＳＢＤの形成領域（第２領域）の夫々にｎ型不純
物を選択的に導入した後、前記p-型半導体基板１の主面
の非活性領域においてｐ型不純物を選択的に導入する。Next, in the active region of the main surface of the p-type semiconductor substrate 1, a bipolar transistor VT having a vertical structure is formed.
Forming region of r, lateral structure bipolar transistor HT
After selectively introducing an n-type impurity into each of the formation region of r (first region) and the formation region of Schottky barrier diode element SBD (second region), the main surface of the p − -type semiconductor substrate 1 A p-type impurity is selectively introduced into the active region.
【００３５】次に、前記p-型半導体基板１の主面上の全
面にn-型エピタキシャル層２を成長させる。このn-型エ
ピタキシャル層２の成長により、前記導入されたｎ型不
純物がp-型半導体基板１の主面、n-型エピタキシャル層
２の主面の夫々に拡散され、また、前記導入されたｐ型
不純物がp-型半導体基板１の主面、n-型エピタキシャル
層２の主面の夫々に拡散され、埋込コレクタ領域である
埋込型のn+型半導体領域３Ａ、埋込ベース領域である埋
込型のn+型半導体領域３Ｂ、カソード電位引出用の埋込
型のn+型半導体領域３Ｃ及び埋込型のp+型半導体領域４
が形成される。この埋込型のn+型半導体領域３Ａ、３
Ｂ、３Ｃの夫々は、同一製造工程で形成され、n-型エピ
タキシャル層２に比べて高い不純物濃度で形成される。Next, an n-type epitaxial layer 2 is grown on the entire main surface of the p-type semiconductor substrate 1. By the growth of the n-type epitaxial layer 2, the introduced n-type impurities are diffused into the main surface of the p-type semiconductor substrate 1 and the main surface of the n-type epitaxial layer 2, respectively, and introduced. The p-type impurities are diffused into the main surface of the p-type semiconductor substrate 1 and the main surface of the n-type epitaxial layer 2, respectively, and are buried in the buried n + type semiconductor region 3A and the buried base region. A certain buried type n + type semiconductor region 3B, a buried type n + type semiconductor region 3C for extracting a cathode potential, and a buried type p + type semiconductor region 4
Is formed. The buried n + type semiconductor regions 3A, 3
Each of B and 3C is formed in the same manufacturing process and has a higher impurity concentration than the n − type epitaxial layer 2.
【００３６】次に、前記n-型エピタキシャル層２の主面
の非活性領域に素子分離絶縁膜５を形成する。素子分離
領域５は周知の選択酸化法で形成する。これにより、埋
込型のn+型半導体領域３Ａ上に真性コレク領域となるn-
型半導体領域２、埋込型のn+型半導体領域３Ｂ上に真性
ベース領域となるn-型半導体領域２、埋込型のn+型半導
体領域３Ｃ上にn-型半導体領域２の夫々が形成される。Next, the element isolation insulating film 5 is formed in the non-active region of the main surface of the n − type epitaxial layer 2. The element isolation region 5 is formed by a known selective oxidation method. As a result, an intrinsic collector region n- is formed on the buried n + type semiconductor region 3A.
An n − type semiconductor region 2 serving as an intrinsic base region is formed on the buried type semiconductor region 2 and the buried n + type semiconductor region 3B, and an n − type semiconductor region 2 is formed on the buried type n + type semiconductor region 3C. It
【００３７】次に、前記縦型構造のバイポーラトランジ
スタＶＴｒの形成領域にコレクタ電位引上用のn+型半導
体領域６Ａ、前記横型構造のバイポーラトランジスタＨ
Ｔｒの形成領域にベース電位引上用のn+型半導体領域６
Ｂ、前記ショットキーバリアダイオード素子の形成領域
にカソード電位引上用のn+型半導体領域６Ｃの夫々を形
成する。Next, the n + type semiconductor region 6A for raising the collector potential is formed in the formation region of the vertical type bipolar transistor VTr, and the horizontal type bipolar transistor H.
N + type semiconductor region 6 for pulling up the base potential in the region where Tr is formed
B, n + type semiconductor regions 6C for increasing the cathode potential are formed in the regions where the Schottky barrier diode elements are formed.
【００３８】次に、前記素子分離絶縁膜５上、前記夫々
のn-型半導体領域２上を含むp-型半導体基板１上の全面
に不純物導入用マスク２０を形成する。この不純物導入
用マスク２０は、埋込型のn+型半導体領域３Ｂ上のn-型
半導体領域２、埋込型のn+型半導体領域３Ｃ上のn-型半
導体領域２の夫々の主面上に開口を有する。不純物導入
用マスク２０は、例えばフォトリソグラフィ技術で形成
したフォトレジスト膜で形成する。Next, an impurity introduction mask 20 is formed on the entire surface of the p-type semiconductor substrate 1 including the element isolation insulating film 5 and the respective n-type semiconductor regions 2. The impurity introducing mask 20 is formed on the main surface of each of the n − type semiconductor region 2 on the buried type n + type semiconductor region 3B and the n − type semiconductor region 2 on the buried type n + type semiconductor region 3C. It has an opening. The impurity introduction mask 20 is formed of, for example, a photoresist film formed by a photolithography technique.
【００３９】次に、前記不純物導入用マスク２０を使用
し、埋込型のn+型半導体領域３Ｂ上のn-型半導体領域
２、埋込型のn+型半導体領域３Ｃのn-型半導体領域２の
夫々の主面にｎ型不純物を導入して、図３−(Ｃ)に示す
ように、カソード領域であるｎ型半導体領域７Ｃ、図３
−(Ｂ)に示すように、ベース領域であるｎ型半導体領域
７Ｂの夫々を形成する。このｎ型半導体領域７Ｂ、７Ｃ
の夫々は、n-型半導体領域(n-型エピタキシャル層)２に
比ベて高い不純物濃度で形成される。つまり、ベース領
域であるｎ型半導体領域７Ｂ、カソード領域であるｎ型
半導体領域７Ｃの夫々は同一製造工程で形成される。ｎ
型不純物は、例えば１×１０13〔atoms／cm2〕程度のＡ
ｓを使用し、１００〔ＫｅＶ〕程度のエネルギのイオン
打込み法で導入される。前記ｎ型半導体領域７Ｂは、こ
の後の製造工程で形成されるｐ型エミッタ領域(ｅ)の周
囲と接触し、ｐ型コレク領域(ｃ)と離隔し、しかもｐ型
エミッタ領域(ｅ)と埋込ベース領域である埋込型のn+型
半導体領域３Ｂとの間の領域を除くように構成され、前
記ｎ型半導体領域７Ｃは、埋込型のn+型半導体領域３Ｃ
との間の離隔寸法を縮小するように構成される。Next, using the impurity introduction mask 20, the n-type semiconductor region 2 on the buried type n + type semiconductor region 3B and the n- type semiconductor region 2 of the buried type n + type semiconductor region 3C are used. N-type impurities are introduced into the respective main surfaces of the n-type semiconductor region 7C, which is a cathode region, as shown in FIG.
As shown in (-B), each of the n-type semiconductor regions 7B which are base regions is formed. The n-type semiconductor regions 7B and 7C
Are formed with an impurity concentration higher than that of the n − type semiconductor region (n − type epitaxial layer) 2. That is, the n-type semiconductor region 7B as the base region and the n-type semiconductor region 7C as the cathode region are formed in the same manufacturing process. n
Type impurities are, for example, A of about 1 × 10 13 [atoms / cm 2 ].
s is used and is introduced by an ion implantation method with an energy of about 100 [KeV]. The n-type semiconductor region 7B is in contact with the periphery of the p-type emitter region (e) formed in the subsequent manufacturing process, is separated from the p-type collector region (c), and has the p-type emitter region (e). The n-type semiconductor region 7C is configured so as to exclude the region between the buried n + type semiconductor region 3B and the buried n + type semiconductor region 3C.
Configured to reduce the separation dimension between and.
【００４０】次に、前記不純物導入用マスク２０を除去
する。この後、p-型半導体基板１上の全面に不純物導入
用マスク２１を形成する。この不純物導入用マスク２１
は、埋込型のn+型半導体領域３Ａ上のn-型半導体領域
２、ｎ型半導体領域７Ｃの一部の夫々の主面上に開口を
有する。不純物導入用マスク２１は、前記不純物導入用
マスク２０と同様にフォトレジスト膜で形成される。Next, the impurity introducing mask 20 is removed. After that, an impurity introduction mask 21 is formed on the entire surface of the p − type semiconductor substrate 1. This impurity introduction mask 21
Has an opening on the main surface of each of the n − type semiconductor region 2 and the n type semiconductor region 7C on the buried type n + type semiconductor region 3A. The impurity introducing mask 21 is formed of a photoresist film like the impurity introducing mask 20.
【００４１】次に、前記不純物導入用マスク２１を使用
し、n-型半導体領域２、ｎ型半導体領域７Ｃの夫々の主
面にｐ型不純物を導入して、図４−(Ａ)に示すように、
真性ベース領域であるｐ型半導体領域８Ａ、図４−(Ｃ)
に示すように、ガードリングであるｐ型半導体領域８Ｃ
の夫々を形成する。つまり、真性ベース領域(８Ａ)、ガ
ードリング(８Ｃ)の夫々は同一製造工程で形成される。
このｐ型不純物は、例えば１×１０14〔atoms／cm2〕程
度のＢを使用し、４０〔ＫｅＶ〕程度のエネルギのイオ
ン打込み法で導入される。Next, using the impurity introduction mask 21, p-type impurities are introduced into the main surfaces of the n-type semiconductor region 2 and the n-type semiconductor region 7C, respectively, as shown in FIG. like,
P-type semiconductor region 8A which is an intrinsic base region, FIG. 4- (C)
, The p-type semiconductor region 8C which is a guard ring
Form each of. That is, the intrinsic base region (8A) and the guard ring (8C) are formed in the same manufacturing process.
This p-type impurity is introduced by an ion implantation method using B of about 1 × 10 14 [atoms / cm 2 ] and energy of about 40 [KeV].
【００４２】次に、前記不純物導入用マスク２１を除去
する。Next, the impurity introducing mask 21 is removed.
【００４３】次に、前記ｎ型半導体領域８Ａ上の一部に
エミッタ開口９を通してエミッタ引出用電極１０を形成
する。エミッタ引出用電極１０は多結晶珪素膜で形成さ
れ、この多結晶珪素膜にはその堆積中又は堆積後に抵抗
値を低減するｎ型不純物（例えばＡｓ）が導入される。Next, an electrode 10 for extracting an emitter is formed through a part of the emitter opening 9 on the n-type semiconductor region 8A. The emitter extraction electrode 10 is formed of a polycrystalline silicon film, and an n-type impurity (for example, As) that reduces the resistance value is introduced into the polycrystalline silicon film during or after the deposition.
【００４４】次に、熱処理を施し、前記エミッタ引出用
電極１０に導入されたｎ型不純物をｐ型半導体領域８Ａ
の主面に拡散し、エミッタ領域であるn+型半導体領域１
１を形成する。Then, heat treatment is performed to remove the n-type impurities introduced into the emitter extraction electrode 10 from the p-type semiconductor region 8A.
N + type semiconductor region 1 which is an emitter region diffused to the main surface of
1 is formed.
【００４５】次に、前記p-型半導体基板１上の全面に不
純物導入用マスク２２を形成する。この不純物導入用マ
スク２２は、ｐ型半導体領域８Ａ、n-型半導体領域２の
夫々の主面上に開口を有する。不純物導入用マスク２２
は、前記不純物導入用マスク２０と同様にフォトレジス
ト膜で形成される。Next, an impurity introduction mask 22 is formed on the entire surface of the p-type semiconductor substrate 1. The impurity introduction mask 22 has openings on the main surfaces of the p-type semiconductor region 8A and the n-type semiconductor region 2, respectively. Impurity introduction mask 22
Is formed of a photoresist film like the impurity introduction mask 20.
【００４６】次に、前記不純物導入用マスク２２を使用
し、ｐ型半導体領域８Ａ、n-型半導体領域２の夫々の主
面にｐ型不純物を導入して、図５−(Ａ)に示すように、
グラフトベース領域であるp+型半導体領域１２Ａ、図５
−(Ｂ)に示すように、ｐ型エミッタ領域(ｅ)であるp+型
半導体領域１２Ｂ、ｐ型コレクタ領域(ｃ)であるp+型半
導体領域１２Ｂの夫々を形成する。このｐ型不純物は、
例えば１×１０15〔atoms／cm2〕程度のＢＦ2 を使用
し、７０〔ＫｅＶ〕程度のエネルギのイオン打込み法で
導入される。つまり、縦型構造のバイポーラトランジス
タＶＴｒのグラフトベース領域(１２Ａ)、横型構造のバ
イポーラトランジスタＨＴｒのｐ型エミッタ領域(ｅ)、
ｐ型コレクタ領域(ｃ)の夫々は同一製造工程で形成され
る。Next, using the impurity introduction mask 22, p-type impurities are introduced into the main surfaces of the p-type semiconductor region 8A and the n--type semiconductor region 2, respectively, as shown in FIG. like,
P + type semiconductor region 12A which is a graft base region, FIG.
As shown in − (B), the p + type semiconductor region 12B which is the p type emitter region (e) and the p + type semiconductor region 12B which is the p type collector region (c) are respectively formed. This p-type impurity is
For example, BF 2 of about 1 × 10 15 [atoms / cm 2 ] is used, and ion implantation is performed with an energy of about 70 [KeV]. That is, the graft base region (12A) of the vertical bipolar transistor VTr, the p-type emitter region (e) of the horizontal bipolar transistor HTr,
Each of the p-type collector regions (c) is formed in the same manufacturing process.
【００４７】次に、前記p-型半導体基板１上の全面に層
間絶縁膜１３を形成する。この層間絶縁膜１３は、例え
ばＣＶＤ法で堆積した酸化珪素膜で形成される。この
後、前記層間絶縁膜１３に接続孔１４、１５の夫々を形
成する。Next, an interlayer insulating film 13 is formed on the entire surface of the p-type semiconductor substrate 1. The interlayer insulating film 13 is formed of, for example, a silicon oxide film deposited by the CVD method. After that, the connection holes 14 and 15 are formed in the interlayer insulating film 13.
【００４８】次に、前記カソード領域であるｎ型半導体
領域７Ｃの主面上にアノード領域である金属珪化物１６
を形成する。この製造工程により、前記接続孔１５内の
夫々の主面上にも金属珪化物１６が形成される。Next, the metal silicide 16 as an anode region is formed on the main surface of the n-type semiconductor region 7C as the cathode region.
To form. By this manufacturing process, the metal silicide 16 is also formed on each main surface in the connection hole 15.
【００４９】次に、前記p-半導体基板１上の全面に例え
ばスパッタ法でアルミニウム合金膜を堆積し、このアル
ミニウム合金膜に所定のパターンでパターンニングを施
して、配線１７を形成する。これにより、図１及び図２
に示すように、縦型構造のバイポーラトランジスタＶＴ
ｒ、横型構造のバイポーラトランジスタＨＴｒ及びショ
ットキーバリアダイオード素子ＳＢＤを有する半導体集
積回路装置がほぼ完成する。Next, an aluminum alloy film is deposited on the entire surface of the p-semiconductor substrate 1 by, for example, a sputtering method, and the aluminum alloy film is patterned in a predetermined pattern to form the wiring 17. As a result, FIG. 1 and FIG.
As shown in FIG.
A semiconductor integrated circuit device having r, a lateral bipolar transistor HTr, and a Schottky barrier diode element SBD is almost completed.
【００５０】このように、p-型半導体基板１の主面の横
型構造のバイポーラトランジスタ形成領域(第１領域)上
に埋込ベース領域(３Ｂ)を介在してこの埋込ベース領域
（３Ｂ）と同一導電型でかつそれに比べて不純物濃度が
低いベース領域（n-型半導体領域２）を形成し、このベ
ース領域(２)の主面に互いに離隔してｐ型エミッタ領域
(ｅ)、ｐ型コレクタ領域(ｃ)の夫々が形成された横型構
造のバイポーラトランジスタＨＴｒと、前記p-型半導体
領域１の主面の第１領域と異なるショットキーバリアダ
イオード素子形成領域(第２領域)上に前記埋込ベース領
域(３Ｂ)と同一工程で形成される埋込型のn+型半導体領
域３Ｃ、前記ベース領域(２)と同一工程で形成されるｎ
型半導体領域２の夫々を形成し、このｎ型半導体領域２
の主面に形成されたｎ型半導体領域２と同一導電型でか
つそれに比べて不純物濃度が高いカソード領域(７Ｃ)、
このカソード領域(７Ｃ)の主面上に形成されるアノード
領域(１６)の夫々で形成されるショットキーバリアダイ
オード素子ＳＢＤとを有する半導体集積回路装置におい
て、前記p-型半導体基板１の主面の第１領域上に埋込ベ
ース領域(３Ｂ)、ベース領域(n-型半導体領域２)の夫々
を形成すると共に、この夫々と同一工程で前記p-型半導
体基板１の主面の第２領域上に埋込型のn+型半導体領域
３Ｃ、ｎ型半導体領域２の夫々を形成する工程と、前記
ｎ型半導体領域２の主面にカソード領域(７Ｃ)を形成す
ると共に、この工程と同一工程でベース領域(２)の主面
に、ｐ型エミッタ領域(ｅ)と接触し、ｐ型コレクタ領域
(ｃ)と離隔し、しかもｎ型エミッタ領域(ｅ)と埋込ベー
ス領域(３Ｂ)との間の領域をの除き、前記ベース領域
(２)と同一導電型でかつそれに比べて不純物濃度が高い
ｎ型半導体領域７Ｃを形成する工程とを備える。これに
より、横型構造のバイポーラトランジスタＨＴｒのｎ型
エミッタ領域(ｅ)を除いてｎ型半導体領域７Ｂ（高濃度
ベース領域）を形成したので、ショットキーバリアダイ
オード素子ＳＢＤのカソード領域(７Ｃ)を埋込型のn+型
半導体領域３Ｃ側に深く形成し、しかも前記エミッタ領
域(ｅ)下のｎ型半導体領域７Ｂを除去できる。Thus, the embedded base region (3B) is interposed on the lateral structure bipolar transistor formation region (first region) of the main surface of the p-type semiconductor substrate 1, and the embedded base region (3B) is interposed therebetween. A base region (n-type semiconductor region 2) of the same conductivity type as that of the p-type emitter region and having a lower impurity concentration than that of the p-type emitter region is formed on the main surface of the base region (2).
(e), a lateral type bipolar transistor HTr in which each of the p-type collector region (c) is formed, and a Schottky barrier diode element formation region (first region) different from the first region of the main surface of the p − type semiconductor region 1 2), a buried n + type semiconductor region 3C formed in the same step as the buried base region 3B, and n formed in the same step as the base region 2
Each of the n-type semiconductor regions 2 is formed by forming each of the n-type semiconductor regions 2.
A cathode region (7C) having the same conductivity type as that of the n-type semiconductor region 2 formed on the main surface and having a higher impurity concentration than that;
In a semiconductor integrated circuit device having a Schottky barrier diode element SBD formed in each of the anode regions (16) formed on the main surface of the cathode region (7C), the main surface of the p − type semiconductor substrate 1 Of the buried base region (3B) and the base region (n-type semiconductor region 2) are formed on the first region of the p-type semiconductor substrate 1 and the second region of the main surface of the p-type semiconductor substrate 1 The step of forming the buried n + type semiconductor region 3C and the n type semiconductor region 2 on the region, and the step of forming the cathode region (7C) on the main surface of the n type semiconductor region 2 are the same as this step. In the process, the main surface of the base region (2) contacts the p-type emitter region (e),
The base region apart from (c) and except for the region between the n-type emitter region (e) and the buried base region (3B).
(2) The step of forming an n-type semiconductor region 7C having the same conductivity type and a higher impurity concentration than that of (2). As a result, the n-type semiconductor region 7B (high-concentration base region) is formed except the n-type emitter region (e) of the lateral bipolar transistor HTr, so that the cathode region (7C) of the Schottky barrier diode element SBD is filled. It is possible to deeply form the embedded n + type semiconductor region 3C side and remove the n type semiconductor region 7B below the emitter region (e).
【００５１】この結果、ｐ型エミッタ領域(ｅ)の底面部
から埋込ベース領域(３Ｂ)に流れ込む無効ベース電流を
低減でき、横型構造のバイポーラトランジスタＨＴｒの
エミッタ接地電流増幅率を向上できると共に、カソード
領域(７Ｃ)と埋込型のn+型半導体領域３Ｃとの間の離隔
寸法(n-型半導体領域２の厚さ)を縮小し、カソード領域
(７Ｃ)につながれる寄生抵抗(直列抵抗)を小さくできる
ので、ショットキーバリアダイオード素子ＳＢＤの順次
方向電流−電圧特性を向上できる。As a result, the reactive base current flowing from the bottom of the p-type emitter region (e) into the buried base region (3B) can be reduced, and the grounded-emitter current amplification factor of the lateral bipolar transistor HTr can be improved and The distance between the cathode region (7C) and the buried n + type semiconductor region 3C (the thickness of the n − type semiconductor region 2) is reduced to reduce the cathode region.
Since the parasitic resistance (series resistance) connected to (7C) can be reduced, the sequential current-voltage characteristics of the Schottky barrier diode element SBD can be improved.
【００５２】また、前記横型構造のバイポーラトランジ
スタＨＴｒのｎ型半導体領域７Ｂとシットキーバリアダ
イオード素子ＳＢＤのカソード領域(７Ｃ)とを同一製造
工程で形成できるので、この製造工程に相当する分、半
導体集積回路装置の製造プロセス数を低減できる。Further, since the n-type semiconductor region 7B of the lateral bipolar transistor HTr and the cathode region (7C) of the sit-key barrier diode element SBD can be formed in the same manufacturing process, the semiconductor corresponding to this manufacturing process can be formed. The number of manufacturing processes of integrated circuit devices can be reduced.
【００５３】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。As described above, the invention made by the present inventor is
Although the present invention has been specifically described based on the above-mentioned embodiments, the present invention is not limited to the above-mentioned embodiments, and it goes without saying that various modifications can be made without departing from the scope of the invention.
【００５４】[0054]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows.
【００５５】横型構造のバイポーラトランジスタ及びシ
ョットキーバリアダイオード素子を有する半導体集積回
路装置において、前記横型構造のバイポーラトランジス
タのエミッタ接地増幅率(ｈFE)を向上できると共に、前
記ショットキーバリアダイオード素子の順方向電流−電
圧特性(ＶF）を向上できる。In a semiconductor integrated circuit device having a lateral bipolar transistor and a Schottky barrier diode element, the grounded-emitter amplification factor (h FE ) of the lateral bipolar transistor can be improved and the order of the Schottky barrier diode element can be improved. direction current - can be improved voltage characteristics (V F).
【００５６】また、前記半導体集積回路装置の製造プロ
セス数を低減できる。Further, the number of manufacturing processes of the semiconductor integrated circuit device can be reduced.
【図面の簡単な説明】[Brief description of drawings]
【図１】 本発明の一実施例である縦型構造のバイポー
ラトランジスタ、横型構造のバイポーラトランジスタ及
びショットキーバリアダイオードを有する半導体集積回
路装置の要部断面図。FIG. 1 is a cross-sectional view of essential parts of a semiconductor integrated circuit device having a vertical bipolar transistor, a lateral bipolar transistor, and a Schottky barrier diode, which is an embodiment of the present invention.
【図２（Ａ）】 前記半導体集積回路装置の要部平面
図。FIG. 2A is a plan view of an essential part of the semiconductor integrated circuit device.
【図２（Ｂ）】 前記半導体集積回路装置の要部平面
図。FIG. 2B is a plan view of an essential part of the semiconductor integrated circuit device.
【図２（Ｃ）】 前記半導体集積回路装置の要部平面
図。FIG. 2C is a plan view of an essential part of the semiconductor integrated circuit device.
【図３】 前記半導体集積回路装置の製造方法を説明す
るための各製造工程毎に示す要部断面図。FIG. 3 is a cross-sectional view of an essential part showing each manufacturing step for explaining the method for manufacturing the semiconductor integrated circuit device.
【図４】 前記半導体集積回路装置の製造方法を説明す
るための各製造工程毎に示す要部断面図。FIG. 4 is a cross-sectional view of a main part showing each manufacturing step for explaining the manufacturing method of the semiconductor integrated circuit device.
【図５】 前記半導体集積回路装置の製造方法を説明す
るための各製造工程毎に示す要部断面図。FIG. 5 is a cross-sectional view of a main part showing each manufacturing step for explaining the manufacturing method of the semiconductor integrated circuit device.
１…p-型半導体基板、２…n-型半導体領域(n-型エピタ
キシャル層)、３Ａ，３Ｂ，３Ｃ…埋込型のn+型半導体
領域、５…素子分離絶縁膜、７Ｂ，７Ｃ…ｎ型半導体領
域、８Ａ，８Ｃ…ｐ型半導体領域、１１…n+型半導体領
域、１２Ａ，１２Ｂ…p+型半導体領域、１３…層間絶縁
膜、１５…接続孔、１６…金属珪化物、１７…配線、Ｖ
Ｔｒ…縦型構造のバイポーラトランジスタ、ＨＴｒ…横
型構造のバイポーラトランジスタ、ＳＢＤ…ショットキ
ーバリアダイオード素子。1 ... p-type semiconductor substrate, 2 ... n-type semiconductor region (n-type epitaxial layer), 3A, 3B, 3C ... Buried n + type semiconductor region, 5 ... Element isolation insulating film, 7B, 7C ... n Type semiconductor region, 8A, 8C ... P type semiconductor region, 11 ... N + type semiconductor region, 12A, 12B ... P + type semiconductor region, 13 ... Interlayer insulating film, 15 ... Connection hole, 16 ... Metal silicide, 17 ... Wiring, V
Tr ... Vertical structure bipolar transistor, HTr ... Horizontal structure bipolar transistor, SBD ... Schottky barrier diode element.
Claims (1)
域上に第２導電型の第１埋込型半導体領域を介在してこ
の第１埋込型半導体領域と同一導電型でかつそれに比べ
て不純物濃度が低いベース領域を形成し、この第２導電
型のベース領域の主面に互いに離隔して第１導電型のエ
ミッタ領域、コレクタ領域の夫々が形成された横型構造
のバイポーラトランジスタと、前記第１導電型の半導体
基板の主面の第１領域と異なる第２領域上に前記第１埋
込型半導体領域と同一工程で形成される第２導電型の第
２埋込型半導体領域、前記ベース領域と同一工程で形成
される第２導電型の第１半導体領域の夫々を形成し、こ
の第１半導体領域の主面に形成された第１半導体領域と
同一導電型でかつそれに比べて不純物濃度が高いカソー
ド領域、このカソード領域の主面上に形成されるアノー
ド領域の夫々で形成されるショットキーバリアダイオー
ド素子とを有する半導体集積回路装置の製造方法におい
て、前記第１導電型の半導体基板の主面の第１領域上に
第１埋込型半導体領域、ベース領域の夫々を形成すると
共に、夫々と同一工程で第２領域上に第２埋込型半導体
領域、第１半導体領域の夫々を形成する工程と、前記第
２領域の第１半導体領域の主面にショットキーバリアダ
イオード素子のカソード領域を形成すると共に、この工
程と同一工程で、第１領域の横型構造のバイポーラトラ
ンジスタのベース領域の主面に、エミッタ領域と接触
し、コレクタ領域と離隔し、しかもエミッタ領域の底面
部と第１埋込型半導体領域との間の領域を除き、前記ベ
ース領域と同一導電型でかつそれに比べて不純物濃度が
高い第２半導体領域を形成する工程とを備えたことを特
徴とする半導体集積回路装置の製造方法。1. A semiconductor device having the same conductivity type as the first buried type semiconductor region with a first buried type semiconductor region of the second conductivity type interposed on the first region of the main surface of the first conductivity type semiconductor substrate. A bipolar structure having a lateral structure in which a base region having an impurity concentration lower than that of the first conductivity type is formed, and a first conductivity type emitter region and a collector region are formed separately from each other on the main surface of the second conductivity type base region. A second conductive type second buried type formed in the same step as the first buried type semiconductor region on a second region different from the first region of the main surface of the first conductive type semiconductor substrate. Forming a semiconductor region and a first semiconductor region of the second conductivity type formed in the same step as the base region, and having the same conductivity type as the first semiconductor region formed on the main surface of the first semiconductor region; This cathode region, which has a higher impurity concentration, In a method of manufacturing a semiconductor integrated circuit device having a Schottky barrier diode element formed on each of the anode regions formed on the main surface of the first region, the first region of the main surface of the semiconductor substrate of the first conductivity type is provided. Forming a first buried type semiconductor region and a base region on the second region, and forming a second buried type semiconductor region and the first semiconductor region on the second region in the same step, respectively; The cathode region of the Schottky barrier diode element is formed on the main surface of the first semiconductor region of the second region, and the emitter is formed on the main surface of the base region of the lateral bipolar transistor of the first region in the same step as this step. A region which is in contact with the region, is separated from the collector region, and is of the same conductivity type as that of the base region except for a region between the bottom surface of the emitter region and the first buried type semiconductor region. The method of manufacturing a semiconductor integrated circuit device characterized by comprising a step in which the impurity concentration to form a high second semiconductor region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174392A JPH0629303A (en) | 1992-01-27 | 1992-01-27 | Manufacture of semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174392A JPH0629303A (en) | 1992-01-27 | 1992-01-27 | Manufacture of semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629303A true JPH0629303A (en) | 1994-02-04 |
Family
ID=11786506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1174392A Pending JPH0629303A (en) | 1992-01-27 | 1992-01-27 | Manufacture of semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629303A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61136510A (en) * | 1984-12-07 | 1986-06-24 | Mitsubishi Rayon Co Ltd | Production of impact-resistant resin |
-
1992
- 1992-01-27 JP JP1174392A patent/JPH0629303A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61136510A (en) * | 1984-12-07 | 1986-06-24 | Mitsubishi Rayon Co Ltd | Production of impact-resistant resin |
| JPH0674303B2 (en) * | 1984-12-07 | 1994-09-21 | 三菱レイヨン株式会社 | Method for manufacturing impact resistant resin |
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