JPH06290281A - Microprocessor - Google Patents
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- JPH06290281A JPH06290281A JP5075926A JP7592693A JPH06290281A JP H06290281 A JPH06290281 A JP H06290281A JP 5075926 A JP5075926 A JP 5075926A JP 7592693 A JP7592693 A JP 7592693A JP H06290281 A JPH06290281 A JP H06290281A
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- clock signal
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- signal
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はマイクロプロセッサに関
し、特に携帯用の情報処理装置として使用されるマイク
ロプロセッサに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microprocessor, and more particularly to a microprocessor used as a portable information processing device.
【０００２】[0002]
【従来の技術】従来の、この種のマイクロプロセッサの
例として、図３に示されるのは、日本電気（株）製のＶ
５０ＨＬの構成を示すブロック図である。図３に示され
るように、当該マイクロプロセッサ３０１は、ＣＰＵ３
０２と、クロック・ジェネレータ（ＣＧ）３０３と、Ｄ
ＭＡコントロール・ユニット（ＤＭＡＵ）３０４と、リ
フレッシュ・コントロール・ユニット（ＲＥＦＵ）３０
５と、バス・アービトレーション・ユニット（ＢＡＵ）
３０６と、ウェイト・コントロール・ユニット（ＷＣ
Ｕ）３０７と、バス・インタフェース・ユニット（ＢＩ
Ｕ）３０８と、シリアル・コントロール・ユニット（Ｓ
ＣＵ）３０９と、タイマ・カウンタ・ユニット（ＴＣ
Ｕ）３１０と、割込みコントロール・ユニット（ＩＣ
Ｕ）３１１とを備えて構成される。2. Description of the Related Art As an example of a conventional microprocessor of this type, a microprocessor manufactured by NEC Corp. is shown in FIG.
It is a block diagram which shows the structure of 50HL. As shown in FIG. 3, the microprocessor 301 includes a CPU 3
02, a clock generator (CG) 303, and D
MA control unit (DMU) 304 and refresh control unit (REFU) 30
5 and Bus Arbitration Unit (BAU)
306 and weight control unit (WC
U) 307 and a bus interface unit (BI
U) 308 and serial control unit (S
CU) 309 and timer counter unit (TC)
U) 310 and interrupt control unit (IC
U) 311 and configured.
【０００３】この従来のマイクロプロセッサ３１０の動
作は、内蔵されるクロック・ジェネレータ３０３におい
て発生され出力されるクロック信号により規定される。
図４は、従来のマイクロプロセッサに内蔵されているク
ロック・ジェネレータの構成を示すブロック図である。
図４に示されるように、当該クロック・ジェネレータ３
０３は、外付けされる振動子１１４およびコンデンサ１
１５、１１６に対応して、発振回路１０２と、発振回路
１０２より出力されるクロック信号を２分周する２分周
器１０９と、１乃至８の範囲内にある整数値により、２
分周器１０９の出力の周波数を可変分周するプログラマ
ブル分周器１１０と、当該プログラマブル分周器１１０
に分周値を設定するためのスタンバイ・コントロール・
レジスタ（以下、ＳＢＣＲと略記する）１１１と、２乃
至１６の範囲内にある整数値により、２分周器１０９の
出力の周波数を可変分周するプログラマブル分周器１１
２と、プログラマブル分周器１１２に分周値を設定する
ためのタイマ・クロック選択レジスタ（以下、ＴＣＫＳ
と略記する）１１３とを備えて構成される。以下、図３
および図４を参照して、本従来例の動作について説明す
る。The operation of the conventional microprocessor 310 is defined by a clock signal generated and output by a clock generator 303 incorporated therein.
FIG. 4 is a block diagram showing a configuration of a clock generator incorporated in a conventional microprocessor.
As shown in FIG. 4, the clock generator 3
03 is an externally attached oscillator 114 and capacitor 1
Corresponding to Nos. 15 and 116, the oscillation circuit 102, the divide-by-two frequency divider 109 that divides the clock signal output from the oscillation circuit 102 into two, and the integer value within the range of 1 to 8
A programmable frequency divider 110 that variably divides the frequency of the output of the frequency divider 109, and the programmable frequency divider 110.
Standby control for setting the frequency division value to
A programmable divider 11 that variably divides the frequency of the output of the divide-by-2 divider 109 by a register (hereinafter abbreviated as SBCR) 111 and an integer value within the range of 2 to 16.
2 and a timer / clock selection register (hereinafter, TCKS) for setting a frequency division value in the programmable frequency divider 112.
113). Below, FIG.
The operation of the conventional example will be described with reference to FIG.
【０００４】マイクロプロセッサ３０１を動作させるた
めには、クロック・ジェネレータ３０３に対して、外付
けの水晶振動子またはセラミック発振子を接続する必要
がある。図４の従来例においては、水晶振動子１１４と
コンデンサ１１５および１１６が接続されている。この
場合、これらの水晶振動子１１４とコンデンサ１１５お
よび１１６が接続される発振回路１０２の発振周波数
は、水晶振動子１１４の発振周波数により決定される。
例えば、図３のＣＰＵ３０２の最大動作周波数が１６Ｍ
Ｈｚの場合には、３２ＭＨｚにおいて発振する水晶振動
子が接続される。発振回路１０２は、上述した適当なコ
ンデンサ１１５を接続することにより、例えば期待値で
ある３２ＭＨｚの発振が開始され、その出力のクロック
信号は、２分周回路１０９において１／２の周波数に分
周されて、１６ＭＨｚのクロック信号として出力され
る。この１６ＭＨｚのクロック信号は、１〜８分周のプ
ログラマブル分周器１１０および２〜１６分周のプログ
ラマブル分周器１１２に入力される。プログラマブル分
周器１１０においては、ＳＢＣＲ１１１により決定され
る分周比に応じて分周されたクロック信号が出力され、
ＣＰＵ３０２等に送出される。このクロック信号により
ＣＰＵ３０２の動作クロック信号が決定される。この場
合において、１分周が選択されたものとすると、ＣＰＵ
３０２の動作クロック信号の周波数は１６ＭＨｚとな
る。この周波数の値は、上述したように、ＣＰＵ３０２
の最大動作周波数である。この最大動作周波数は、電源
電圧を降下させるに従って低下してゆくが、この最大動
作周波数１６ＭＨｚは、電源電圧５Ｖ時の最大動作周波
数を表わしている。また、電源電圧が３Ｖの場合には、
その電源電圧に対応する最大動作周波数は８ＭＨｚとな
る。このように、電源電圧によって、マイクロプロセッ
サ３０１の最大動作周波数が変化することは、一般によ
く知られているところである。このことは、クロック・
ジェネレータ３０３にも当てはまる事実であり、この場
合に、電源電圧が５Ｖであれば３２ＭＨｚにて発振する
が、電源電圧が３Ｖの場合には、１６ＭＨｚまでしか発
振させることができない。In order to operate the microprocessor 301, it is necessary to connect an external crystal oscillator or ceramic oscillator to the clock generator 303. In the conventional example of FIG. 4, a crystal oscillator 114 and capacitors 115 and 116 are connected. In this case, the oscillation frequency of the oscillation circuit 102 to which the crystal oscillator 114 and the capacitors 115 and 116 are connected is determined by the oscillation frequency of the crystal oscillator 114.
For example, the maximum operating frequency of the CPU 302 in FIG.
In the case of Hz, a crystal oscillator that oscillates at 32 MHz is connected. The oscillator circuit 102 starts oscillating at, for example, an expected value of 32 MHz by connecting the above-mentioned appropriate capacitor 115, and the output clock signal is divided by the divide-by-2 circuit 109 into a frequency of 1/2. And is output as a 16 MHz clock signal. The 16 MHz clock signal is input to the programmable frequency divider 110 for 1 to 8 frequency division and the programmable frequency divider 112 for 2 to 16 frequency division. In the programmable frequency divider 110, a clock signal frequency-divided according to the frequency division ratio determined by the SBCR 111 is output,
It is sent to the CPU 302 or the like. This clock signal determines the operation clock signal of the CPU 302. In this case, if the frequency division by 1 is selected, the CPU
The frequency of the operation clock signal of 302 is 16 MHz. This frequency value is, as described above, the CPU 302
Is the maximum operating frequency of. The maximum operating frequency decreases as the power supply voltage drops, and the maximum operating frequency of 16 MHz represents the maximum operating frequency when the power supply voltage is 5V. When the power supply voltage is 3V,
The maximum operating frequency corresponding to the power supply voltage is 8 MHz. As described above, it is generally well known that the maximum operating frequency of the microprocessor 301 changes depending on the power supply voltage. This is the clock
This is also the case with the generator 303. In this case, if the power supply voltage is 5 V, oscillation is performed at 32 MHz, but if the power supply voltage is 3 V, oscillation can be performed only up to 16 MHz.
【０００５】ここで、この従来のマイクロプロセッサ３
０１を用いて、特に携帯用のシステムを構築する場合に
ついて考えるものとする。この場合、当該システムの電
源として高い電圧と低い電圧の２系統の電源を持つもの
とし、特に高い電圧を５Ｖ、低い電圧を３Ｖとする。こ
のシステムにおいては、ＡＣ電源またはＤＣ電源がセッ
ト側にあれば特に低い電圧にすることはなく、高い電圧
で使用すればよい。しかしながら、携帯している場合に
は、システムに電源を内蔵する必要があり、一般に小型
の電池が当該システムの電源として用いられる。この電
池の電源容量は小さく、システムを長時間動作させるた
めには、低い電圧を使用することが有効である。このた
めに、上述したシステムにおいては、携帯時には電圧を
降下させて低い電圧で当該システムを動作させている。Here, this conventional microprocessor 3
Let us consider the case of constructing a portable system using 01. In this case, it is assumed that the system has two systems of power sources, a high voltage and a low voltage, and a particularly high voltage is 5V and a low voltage is 3V. In this system, if the AC power supply or the DC power supply is on the set side, it is not necessary to set the voltage to a particularly low voltage, and it may be used at a high voltage. However, when carried, it is necessary to incorporate a power supply in the system, and a small battery is generally used as the power supply for the system. This battery has a small power supply capacity, and it is effective to use a low voltage in order to operate the system for a long time. For this reason, in the above-mentioned system, the voltage is dropped and the system is operated at a low voltage when being carried.
【０００６】この従来のマイクロプロセッサ３０１を、
上述した携帯用システムに使用する場合には、クロック
・ジェネレータ３０３における水晶振動子１１４として
は、より低い電圧で発振可能な振動子を選択して用いる
ことが必要となる。例えば、電源電圧が５Ｖにおいて
は、３２ＭＨｚ以下の振動子を接続することができる
が、電源電圧３Ｖでは１６ＭＨｚ以下の振動子に制限さ
れるために、電源電圧として３Ｖおよび５Ｖの両方の電
圧を選択して使用する場合には、３Ｖの時の発振周波数
に合わせた振動子を選択する必要がある。そして更に、
従来のマイクロプロセッサにおいては、その処理速度が
動作周波数に比例して速くなるということも周知の事実
である。このため、システムの処理速度自体も、低い電
源電圧の時の最大動作周波数により上限が制限される。
即ち、５Ｖ時の動作周波数１６ＭＨｚで動作可能なシス
テムが、３Ｖ、５Ｖの２電源を用いると８ＭＨｚの動作
周波数に制限され、従って処理速度も制限される。This conventional microprocessor 301 is
When used in the portable system described above, it is necessary to select and use a crystal oscillator 114 in the clock generator 303 that can oscillate at a lower voltage. For example, when the power supply voltage is 5 V, a vibrator of 32 MHz or less can be connected, but when the power supply voltage of 3 V is limited to the vibrator of 16 MHz or less, both the power supply voltage of 3 V and the voltage of 5 V are selected. In the case of using the same, it is necessary to select a vibrator according to the oscillation frequency at 3V. And further,
It is a well known fact that the processing speed of a conventional microprocessor increases in proportion to the operating frequency. Therefore, the processing speed itself of the system is also limited by the maximum operating frequency at a low power supply voltage.
That is, a system that can operate at an operating frequency of 16 MHz at 5 V is limited to an operating frequency of 8 MHz by using two power sources of 3 V and 5 V, and thus the processing speed is also limited.
【０００７】[0007]
【発明が解決しようとする課題】上述した従来のマイク
ロプロセッサにおいては、当該マイクロプロセッサが、
電源電圧を下げて低消費電力化を必要とする携帯用のシ
ステムに使用される場合には、本来は、高い電源電圧を
供給されて、処理性能の高いシステムを実現することが
できるにもかかわらず、携帯時においては、その処理性
能が低電源電圧値により影響されて最大動作周波数の値
が低い値に制約され、このために本来の高性能処理機能
を、当該マイクロプロセッサを含んて形成されるシステ
ムの構築に生かすことができないという欠点がある。In the conventional microprocessor described above, the microprocessor is
When used in a portable system that requires lower power consumption by lowering the power supply voltage, it is possible to realize a system with high processing performance by originally being supplied with a high power supply voltage. However, when it is carried, its processing performance is affected by the low power supply voltage value, and the maximum operating frequency value is restricted to a low value. Therefore, the original high-performance processing function is formed including the microprocessor. However, it has the drawback that it cannot be used for the construction of the system.
【０００８】[0008]
【課題を解決するための手段】本発明のマイクロプロセ
ッサは、所定のクロック発生手段より出力される第１の
クロック信号を入力して、当該第１のクロック信号に位
相同期し且つ当該第１のクロック信号の周波数と整数比
の関係にある周波数の第２のクロック信号を出力するＰ
ＬＬ（Phase Lock Loop)回路を含む第１の周波数逓倍手
段と、前記ＰＬＬ回路より出力される第２のクロック信
号を受けて、当該第２のクロック信号の周波数を逓倍し
て出力し、ＣＰＵ等に対する駆動用のクロック信号とし
て内部回路に供給する逓倍数可変の第２の周波数逓倍手
段と、を少なくとも備えて構成されるクロック・ジェネ
レータを含むことを特徴としている。A microprocessor of the present invention inputs a first clock signal output from a predetermined clock generating means, is phase-synchronized with the first clock signal, and has the first clock signal. P that outputs a second clock signal having a frequency having an integer ratio relationship with the frequency of the clock signal
A first frequency multiplying means including an LL (Phase Lock Loop) circuit, and a second clock signal output from the PLL circuit are received, and the frequency of the second clock signal is multiplied and output. And a second frequency multiplying unit having a variable multiplication number which is supplied to the internal circuit as a driving clock signal for the clock generator.
【０００９】なお、前記第１の周波数逓倍手段は、前記
第１のクロック信号を参照信号として入力し、前記ＰＬ
Ｌ回路における帰還信号との位相差を検出して出力する
位相差検出器と、前記位相差検出器より出力される位相
差信号を入力して、当該位相差信号の低域周波数成分を
抽出して出力するローパス・フィルタと、前記ローパス
・フィルタの出力電圧により発振周波数を制御され、発
振出力を前記第１のクロック信号として出力する電圧制
御発振器と、前記電圧制御発振器より出力される第１の
クロック信号を入力して、予め設定される周波数逓倍比
分だけ第１のクロック信号の周波数を逓倍し、前記帰還
信号として出力するプログラマブル・カウンタとを含む
前記ＰＬＬ回路と、前記プログラマブル・カウンタにお
ける周波数逓倍比を、書込み作用を介して予め設定する
ことのできる発振周波数可変レジスタとを備えて構成し
てもよい。The first frequency multiplying means receives the first clock signal as a reference signal and outputs the PL signal.
A phase difference detector that detects and outputs a phase difference from the feedback signal in the L circuit and a phase difference signal output from the phase difference detector are input to extract a low frequency component of the phase difference signal. An output frequency of the low-pass filter, a voltage-controlled oscillator whose oscillation frequency is controlled by the output voltage of the low-pass filter, and which outputs an oscillation output as the first clock signal, and a first voltage-controlled oscillator output from the voltage-controlled oscillator. A PLL circuit including a programmable counter that inputs a clock signal, multiplies the frequency of the first clock signal by a preset frequency multiplication ratio, and outputs the frequency as the feedback signal, and frequency multiplication in the programmable counter. The ratio may be configured with an oscillating frequency variable register whose preset ratio can be set via a write operation.
【００１０】[0010]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【００１１】図１は本発明の一実施例に内蔵されるクロ
ック・ジェネレータの構成を示すブロック図である。図
１に示されるように、当該クロック・ジェネレータ１０
１は、外付けされる振動子１１４およびコンデンサ１１
５、１１６に対応して、発振回路１０２と、位相差検出
器１０４、ローパス・フィルタ１０５、電圧制御発振器
１０６およびプログラマブル・カウンタ１０７を含むＰ
ＬＬ回路１０３と、発振周波数可変レジスタ１０８と、
ＰＬＬ回路１０３より出力されるクロック信号を２分周
する２分周器１０９と、１乃至８の範囲内にある整数値
の分周比により、２分周器１０９より出力されるクロッ
ク信号の周波数を可変分周するプログラマブル分周器１
１０と、当該プログラマブル分周器１１０に分周値を設
定するためのスタンバイ・コントロール・レジスタ（Ｓ
ＢＣＲ）１１１と、２乃至１６の範囲内にある整数値の
分周比により、２分周器１０９より出力されるクロック
信号の周波数を可変分周するプログラマブル分周器１１
２と、プログラマブル分周器１１２に分周値を設定する
ためのタイマ・クロック選択レジスタ（ＴＣＫＳ）１１
３とを備えて構成される。本実施例と従来例との相違点
は、図４との対比により明らかなように、本実施例にお
いては、発振回路１０２と２分周回路１０９との間にＰ
ＬＬ回路が挿入されており、また当該ＰＬＬ回路１０３
に含まれるプログラマブル・カウンタ１０７には、発振
周波数可変レジスタ１０８が接続されていることであ
る。以下、図１を参照して、当該クロック・ジェネレー
タの動作について説明する。FIG. 1 is a block diagram showing the configuration of a clock generator incorporated in an embodiment of the present invention. As shown in FIG. 1, the clock generator 10
1 is an oscillator 114 and a capacitor 11 which are externally attached
5 and 116, P including an oscillation circuit 102, a phase difference detector 104, a low-pass filter 105, a voltage-controlled oscillator 106, and a programmable counter 107.
An LL circuit 103, an oscillation frequency variable register 108,
The frequency of the clock signal output from the divide-by-two frequency divider 109 is determined by dividing the clock signal output from the PLL circuit 103 into two by two and the integer division ratio within the range of 1 to 8. Programmable frequency divider 1 for variable frequency division
10 and a standby control register (S) for setting a frequency division value in the programmable frequency divider 110.
BCR) 111 and a programmable frequency divider 11 that variably divides the frequency of the clock signal output from the frequency divider 102 by the frequency division ratio of an integer value within the range of 2 to 16.
2 and a timer / clock selection register (TCKS) 11 for setting a frequency division value in the programmable frequency divider 112.
And 3. The difference between the present embodiment and the conventional example is clear from the comparison with FIG. 4 that in the present embodiment, P is provided between the oscillator circuit 102 and the divide-by-2 circuit 109.
The LL circuit is inserted, and the PLL circuit 103 concerned
The oscillation frequency variable register 108 is connected to the programmable counter 107 included in. The operation of the clock generator will be described below with reference to FIG.
【００１２】図１において、発振回路１０２は、前述の
従来例の場合と同様に、振動子１１４および適当なコン
デンサ１１５を接続することにより、例えば期待値であ
る１６ＭＨｚの発振が開始され、１６ＭＨｚのクロック
信号として出力されて、ＰＬＬ回路１０３に含まれる位
相差検出器１０４に入力される。この位相差検出器１０
４には、発振周波数が３２ＭＨｚの電圧制御発振器１０
６の発振出力が、プログラマブル・カウンタ１０７を介
して２分周された１６ＨＭｚの信号も入力されており、
これらの１６ＭＨｚの両信号の位相差が検出されて、当
該位相差信号はローパス・フィルタ１０５を経由して、
前述の電圧制御発振器１０６に対する周波数制御信号と
して入力される。当該ＰＬＬ回路１０３は、よく知られ
ているように発振回路１０２の発振出力信号を参照信号
とする位相同期系を形成しており、当該位相同期系にお
ける位相同期状態においては、電圧制御発振器１０６の
発振出力は、発振回路１０２の発振出力信号の周波数の
２倍の周波数の信号として出力される。なお、上記の説
明においては、発振回路１０２の発振出力信号の周波数
を１６ＭＨｚとし、電圧制御発振器１０６の発振出力信
号の周波数を３２ＭＨｚとしているが、この場合には、
発振周波数可変レジスタ１０８による制御作用を介し
て、プログラマブル・カウンタ１０７は２分周器として
作用し、電圧制御発振器１０６の３２ＭＨｚの発振出力
信号の周波数を１６ＭＨｚの信号として出力して、位相
差検出器１０４に送出している。従って、一般的には、
発振周波数可変レジスタ１０８による周波数制御作用を
介して、プログラマブル・カウンタ１０７の周波数逓分
数または周波数逓倍数を任意に設定することにより、当
該ＰＬＬ回路１０３による周波数逓倍数または周波数逓
分数を任意に調整することができる。In FIG. 1, as in the case of the above-described conventional example, in the oscillator circuit 102, the oscillator 114 and an appropriate capacitor 115 are connected to start oscillation of, for example, the expected value of 16 MHz, and the oscillation of 16 MHz. It is output as a clock signal and input to the phase difference detector 104 included in the PLL circuit 103. This phase difference detector 10
4 is a voltage controlled oscillator 10 having an oscillation frequency of 32 MHz.
The oscillating output of 6 is also inputted through the programmable counter 107 to the signal of 16 HMz whose frequency is divided by 2,
The phase difference between these 16 MHz signals is detected, and the phase difference signal passes through the low-pass filter 105,
It is input as a frequency control signal to the voltage controlled oscillator 106 described above. As is well known, the PLL circuit 103 forms a phase-locked system that uses the oscillation output signal of the oscillator circuit 102 as a reference signal. The oscillation output is output as a signal having a frequency twice the frequency of the oscillation output signal of the oscillation circuit 102. In the above description, the frequency of the oscillation output signal of the oscillation circuit 102 is 16 MHz and the frequency of the oscillation output signal of the voltage controlled oscillator 106 is 32 MHz, but in this case,
Through the control action of the oscillation frequency variable register 108, the programmable counter 107 acts as a frequency divider, and outputs the frequency of the oscillation output signal of 32 MHz of the voltage controlled oscillator 106 as a signal of 16 MHz to detect the phase difference detector. To 104. Therefore, in general,
By arbitrarily setting the frequency multiplication number or frequency multiplication number of the programmable counter 107 via the frequency control operation by the oscillation frequency variable register 108, the frequency multiplication number or frequency multiplication number by the PLL circuit 103 is arbitrarily adjusted. be able to.
【００１３】なお、ＰＬＬ回路１０３より出力される３
２ＭＨｚのクロック信号が、２分周器１０９において２
分周されて出力される以降の動作については、前述の従
来例の場合と同一であり、その説明は省略する。It should be noted that 3 output from the PLL circuit 103
The 2 MHz clock signal is output to 2 in the frequency divider 109.
The operations after frequency division and output are the same as those in the above-mentioned conventional example, and the description thereof is omitted.
【００１４】図２に示されるのは、本実施例を使用して
形成されるシステムの一例であり、ハンディ端末を想定
したシステム例である。図２に示されるように、本シス
テムは、水晶振動子１１４が外部接続されるクロック・
ジェネレータ（ＣＧ）１０１ならびにＣＰＵ、タイマ・
カウント・ユニット（ＴＣＵ）、割込みコントロール・
ユニット（ＩＣＵ）、シリアル・コントロール・ユニッ
ト（ＳＣＵ）、ＤＭＡコントロール・ユニット（ＤＭＡ
Ｕ）等を含む本実施例のマイクロプロセッサ２０１と、
当該システムを制御するプログラムが格納されているＲ
ＯＭ２０２および２０３と、ＳＲＡＭ２０４と、ＤＲＡ
Ｍ２０５および２０６と、時計回路２０７と、電源電圧
５Ｖで動作するデバイスと電源電圧３Ｖで動作するデバ
イスとを接続するためのレベル変換回路２０８と、シリ
アル・コントローラ２０９と、ドライバ２１０と、ＬＣ
Ｄコントローラ２１１と、グラフィック用ＲＡＭ２１２
と、ＬＣＤパネルに出力される文字が格納されているＲ
ＯＭ２１３と、ポート用ＬＳＩ２１４と、キー・ボード
２１５と、スピーカ２１６とを備えて構成される。FIG. 2 shows an example of a system formed by using this embodiment, which is an example of a system assuming a handy terminal. As shown in FIG. 2, this system uses a clock
Generator (CG) 101, CPU, timer
Count unit (TCU), interrupt control,
Unit (ICU), Serial Control Unit (SCU), DMA Control Unit (DMA
U) etc. of the microprocessor 201 of the present embodiment,
R that stores the program that controls the system
OM202 and 203, SRAM204, DRA
M205 and 206, a clock circuit 207, a level conversion circuit 208 for connecting a device operating at a power supply voltage of 5V and a device operating at a power supply voltage of 3V, a serial controller 209, a driver 210, and an LC.
D controller 211 and graphic RAM 212
And R that stores the characters output to the LCD panel
An OM 213, a port LSI 214, a key board 215, and a speaker 216 are provided.
【００１５】図２に示されるシステムにおいては、マイ
クロプロセッサ２０１、ＲＯＭ２０２および２０３、Ｓ
ＲＡＭ２０４、ＤＲＡＭ２０５および２０６、時計回路
２０７を含むデバイスは、電源電圧として３Ｖおよび５
Ｖの両方の電源電圧で動作可能であり、また、シリアル
・コントローラ２０９、ドライバ２１０、ＬＣＤコント
ローラ２１１、グラフィック用ＲＡＭ２１２、ＲＯＭ２
１３、ポート用ＬＳＩ２１４およびキー・ボード２１５
等を含むデバイスは、電源電圧として５Ｖのみで動作す
る。本例においては、本発明のマイクロプロセッサ２０
１内のクロック・ジェネレータ１０１（図１参照）に含
まれるプログラマブル・カウンタ１０７の分周比は、発
振周波数可変レジスタ１０８により２分周に設定され
る。従って、図１においてＰＬＬ回路１０３が位相同期
（位相ロック）の状態にある時には、発振回路１０２よ
り出力されるクロック信号の周波数が１６ＭＨｚの場合
においては、電圧制御発振器１０６より出力される発振
出力は、周波数が３２ＭＨｚのクロック信号として出力
されて２分周器１０９に入力される。そして、この場合
において、ＳＢＣＲ１１１により、プログラマブル分周
器１１０が１分周に設定されるものとすると、当該プロ
グラマブル分周器１１０より出力されるクロック信号の
周波数は１６ＭＨｚとなり、マイクロプロセッサ２０１
は、最大動作周波数１６ＭＨｚで動作することになる。In the system shown in FIG. 2, a microprocessor 201, ROMs 202 and 203, S
Devices including the RAM 204, the DRAMs 205 and 206, and the clock circuit 207 have power supply voltages of 3V and 5V.
It can operate with both power supply voltages of V, and also has a serial controller 209, a driver 210, an LCD controller 211, a graphic RAM 212, and a ROM 2.
13, port LSI 214 and key board 215
A device including, for example, operates only at 5V as a power supply voltage. In this example, the microprocessor 20 of the present invention
The frequency division ratio of the programmable counter 107 included in the clock generator 101 (see FIG. 1) in 1 is set to 2 by the oscillation frequency variable register 108. Therefore, in FIG. 1, when the PLL circuit 103 is in the phase locked (phase locked) state, when the frequency of the clock signal output from the oscillation circuit 102 is 16 MHz, the oscillation output output from the voltage controlled oscillator 106 is , And is output as a clock signal having a frequency of 32 MHz and input to the divide-by-2 frequency divider 109. In this case, if the SBCR 111 sets the programmable frequency divider 110 to divide by 1, the frequency of the clock signal output from the programmable frequency divider 110 is 16 MHz, and the microprocessor 201
Will operate at a maximum operating frequency of 16 MHz.
【００１６】また、電源として電池を用いてシステムを
動作させる場合には、上記のマイクロプロセッサ２０
１、ＲＯＭ２０２および２０３、ＳＲＡＭ２０４、ＤＲ
ＡＭ２０５および２０６、時計回路２０７を含む、電源
電圧として３Ｖおよび５Ｖで動作するデバイス部分につ
いては、電源電圧を一律に３Ｖとして、システム全体お
の消費電力を削減する。この場合、本発明のマイクロプ
ロセッサ２０１のプログラマブル・カウンタ１０８は１
分周に設定され、またスタンバイ・コントロール・レジ
スタ（ＳＢＣＲ）１１１も前と同様に１分周に設定され
る。上記の場合と同様に、発振回路１０２からは１６Ｍ
Ｈｚのクロック信号が出力され、プログラマブル・カウ
ンタ１０７の分周比は１に設定されるため、ＰＬＬ回路
１０３より出力される位相同期信号は、１６ＭＨｚのク
ロック信号として出力されて、２分周器１０９に入力さ
れる。従って、この２分周器１０９からは８ＭＨｚのク
ロック信号が出力され、スタンバイ・コントロール・レ
ジスタ（ＳＢＣＲ）１１１により１分周に設定されてい
るプログラマブル・分周器１１０を介してＣＰＵ等に出
力される。この場合には、マイクロプロセッサの最大動
作周波数は８ＭＨｚとなる。When the system is operated by using a battery as a power source, the microprocessor 20 described above is used.
1, ROM 202 and 203, SRAM 204, DR
Regarding the device parts including AM 205 and 206 and the clock circuit 207 that operate at 3V and 5V as the power supply voltage, the power supply voltage is uniformly set to 3V to reduce the power consumption of the entire system. In this case, the programmable counter 108 of the microprocessor 201 of the present invention is 1
The frequency is set to 1 and the standby control register (SBCR) 111 is also set to 1 as before. Similar to the above case, the oscillation circuit 102 outputs 16M
Since a clock signal of Hz is output and the frequency division ratio of the programmable counter 107 is set to 1, the phase synchronization signal output from the PLL circuit 103 is output as a clock signal of 16 MHz, and the frequency divider 109 divides by two. Entered in. Therefore, a clock signal of 8 MHz is output from the divide-by-two frequency divider 109, and is output to the CPU or the like via the programmable frequency-divider 110 which is set to one by the standby control register (SBCR) 111. It In this case, the maximum operating frequency of the microprocessor is 8 MHz.
【００１７】以上の説明により明らかなように、従来例
においては、電源電圧が５Ｖおよび３Ｖの場合の両方と
もに８ＭＨｚの動作周波数しか選択することができなか
ったが、本発明によれば、各電源電圧に対応する最大動
作周波数を任意に選択することが可能となる。なお、本
実施例においては、一例として、振動子１１４の発振周
波数が１６ＭＨｚの場合について動作説明を行っている
が、この振動子１１４の発振周波数は、この周波数に限
定されるものではない。また、プログラム・カウンタ１
０７における分周比も１／１および１／２の値に限定さ
れるものではなく、適用されるシステムに対して最適の
値を選択すればよい。As is clear from the above description, in the conventional example, it was possible to select only the operating frequency of 8 MHz in both cases where the power supply voltage was 5 V and 3 V, but according to the present invention, each power supply is selected. It is possible to arbitrarily select the maximum operating frequency corresponding to the voltage. Note that, in the present embodiment, as an example, the operation is described for the case where the oscillation frequency of the oscillator 114 is 16 MHz, but the oscillation frequency of the oscillator 114 is not limited to this frequency. Also, program counter 1
The division ratio at 07 is not limited to the values of 1/1 and 1/2, and the optimum value may be selected for the applied system.
【００１８】[0018]
【発明の効果】以上説明したように、本発明は、動作ク
ロック信号発生手段を内蔵し、且つ可変電源電圧を用い
て運用されるマイクロプロセッサに適用されて、前記動
作クロック信号発生手段より出力されるクロック信号
を、ＰＬＬ回路を含む周波数シンセサイザ機能を介して
可変周波数クロック信号として出力することにより、電
源電圧の変化に対応して、当該電源電圧に応じた最大動
作周波数を任意に選択することができ、且つ、これによ
り、本発明のマイクロプロセッサを含む、より高い処理
機能を有するシステムを構築することができるという効
果がある。As described above, the present invention is applied to a microprocessor which incorporates an operating clock signal generating means and is operated by using a variable power supply voltage, and outputs from the operating clock signal generating means. By outputting the clock signal as a variable frequency clock signal via a frequency synthesizer function including a PLL circuit, it is possible to arbitrarily select the maximum operating frequency corresponding to the power supply voltage in response to the change in the power supply voltage. In addition, there is an effect that it is possible to construct a system having a higher processing function including the microprocessor of the present invention.
【図１】本発明の一実施例に含まれるクロック・ジェネ
レータのブロック図である。FIG. 1 is a block diagram of a clock generator included in an embodiment of the present invention.
【図２】前記一実施例を含んで形成されるシステム構成
例のブロック図である。FIG. 2 is a block diagram of a system configuration example formed including the one embodiment.
【図３】従来例の構成を示すブロック図である。FIG. 3 is a block diagram showing a configuration of a conventional example.
【図４】従来例に含まれるクロック・ジェネレータのブ
ロック図である。FIG. 4 is a block diagram of a clock generator included in a conventional example.
１０１、３０３ クロック・ジェネレータ（ＣＧ） １０２ 発振回路 １０３ ＰＬＬ回路 １０４ 位相差検出回路 １０５ ローパス・フィルタ １０６ 電圧制御発振器 １０７ プログラマブル・カウンタ １０８ 発振周波数可変レジスタ １０９ ２分周器 １１０、１１２ プログラマブル分周器 １１１ スタンバイ・コントロール・レジスタ（ＳＢ
ＣＲ） １１３ タイマ・クロック選択レジスタ（ＴＣＫＳ） １１４ 振動子 １１５、１１６ コンデンサ ２０１、３０１ マイクロプロセッサ ２０２、２０３、２１３ ＲＯＭ ２０４ ＳＲＡＭ ２０５、２０６ ＤＲＡＭ ２０７ 時計回路 ２０８ レベル変換回路 ２０９ シリアル・コントローラ ２１０ ドライバ ２１１ ＬＣＤコントローラ ２１２ ブラフィック用ＲＡＭ ２１４ ポート用ＬＳＩ ２１５ キー・ボード ２１６ スピーカ ３０２ ＣＰＵ ３０４ ＤＭＡコントロール・ユニット（ＤＭＡＵ） ３０５ リフレッシュ・コントロール・ユニット（Ｒ
ＥＦＵ） ３０６ バス・アービトレーション・ユニット（ＢＡ
Ｕ） ３０７ ウェイト・コントロール・ユニット（ＷＣ
Ｕ） ３０８ バス・インタフェース・ユニット（ＢＩＵ） ３０９ シリル・コントロール・ユニット（ＳＣＵ） ３１０ タイム・カウント・ユニット（ＴＣＵ） ３１１ 割込みコントロール・ユニット101, 303 Clock generator (CG) 102 Oscillation circuit 103 PLL circuit 104 Phase difference detection circuit 105 Low-pass filter 106 Voltage controlled oscillator 107 Programmable counter 108 Oscillation frequency variable register 109 2 frequency divider 110, 112 Programmable frequency divider 111 Standby control register (SB
CR) 113 timer / clock selection register (TCKS) 114 oscillator 115, 116 capacitor 201, 301 microprocessor 202, 203, 213 ROM 204 SRAM 205, 206 DRAM 207 clock circuit 208 level conversion circuit 209 serial controller 210 driver 211 LCD Controller 212 Flash RAM 214 Port LSI 215 Key board 216 Speaker 302 CPU 304 DMA control unit (DMU) 305 Refresh control unit (R
EFU) 306 Bus Arbitration Unit (BA)
U) 307 Weight Control Unit (WC
U) 308 Bus Interface Unit (BIU) 309 Cyril Control Unit (SCU) 310 Time Count Unit (TCU) 311 Interrupt Control Unit
Claims (2)
第１のクロック信号を入力して、当該第１のクロック信
号に位相同期し且つ当該第１のクロック信号の周波数と
整数比の関係にある周波数の第２のクロック信号を出力
するＰＬＬ（Phase Lock Loop)回路を含む第１の周波数
逓倍手段と、 前記ＰＬＬ回路より出力される第２のクロック信号を受
けて、当該第２のクロック信号の周波数を逓倍して出力
し、ＣＰＵ等に対する駆動用のクロック信号として内部
回路に供給する逓倍数可変の第２の周波数逓倍手段と、 を少なくとも備えて構成されるクロック・ジェネレータ
を含むことを特徴とするマイクロプロセッサ。1. A first clock signal output from a predetermined clock generating means is input, phase-synchronized with the first clock signal, and has an integer ratio relationship with the frequency of the first clock signal. A first frequency multiplying means including a PLL (Phase Lock Loop) circuit for outputting a second clock signal of a frequency; and a second clock signal output from the PLL circuit for receiving the second clock signal of the second clock signal. And a clock generator configured to include at least a second frequency multiplying unit, which multiplies a frequency and outputs the same, and supplies it to an internal circuit as a clock signal for driving a CPU or the like. A microprocessor to do.
のクロック信号を参照信号として入力し、前記ＰＬＬ回
路における帰還信号との位相差を検出して出力する位相
差検出器と、 前記位相差検出器より出力される位相差信号を入力し
て、当該位相差信号の低域周波数成分を抽出して出力す
るローパス・フィルタと、 前記ローパス・フィルタの出力電圧により発振周波数を
制御され、発振出力を前記第１のクロック信号として出
力する電圧制御発振器と、 前記電圧制御発振器より出力される第１のクロック信号
を入力して、予め設定される周波数逓倍比分だけ第１の
クロック信号の周波数を逓倍し、前記帰還信号として出
力するプログラマブル・カウンタと、 を含む前記ＰＬＬ回路と、 前記プログラマブル・カウンタにおける周波数逓倍比
を、書込み作用を介して予め設定することのできる発振
周波数可変レジスタと、 を備えることを特徴とする請求項１記載のマイクロプロ
セッサ。2. The first frequency multiplying means includes the first frequency multiplication means.
Of the phase difference detector for inputting the clock signal as the reference signal and detecting and outputting the phase difference with the feedback signal in the PLL circuit, and inputting the phase difference signal output from the phase difference detector, A low-pass filter that extracts and outputs a low-frequency component of a phase difference signal; a voltage-controlled oscillator that controls an oscillation frequency by an output voltage of the low-pass filter and outputs an oscillation output as the first clock signal; A programmable counter for inputting the first clock signal output from the voltage controlled oscillator, multiplying the frequency of the first clock signal by a preset frequency multiplication ratio, and outputting the multiplied signal as the feedback signal; The frequency multiplication ratio in the PLL circuit and the programmable counter can be preset by a write operation. The microprocessor according to claim 1, comprising: a variable frequency register, a.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075926A JPH06290281A (en) | 1993-04-01 | 1993-04-01 | Microprocessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075926A JPH06290281A (en) | 1993-04-01 | 1993-04-01 | Microprocessor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06290281A true JPH06290281A (en) | 1994-10-18 |
Family
ID=13590385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5075926A Withdrawn JPH06290281A (en) | 1993-04-01 | 1993-04-01 | Microprocessor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06290281A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998020407A1 (en) * | 1996-11-07 | 1998-05-14 | Hitachi, Ltd. | Semiconductor integrated circuit and microcomputer |
| US6255882B1 (en) * | 1998-04-28 | 2001-07-03 | Nec Corporation | Method and system of switching clock signal |
| JP2007133527A (en) * | 2005-11-09 | 2007-05-31 | Fujifilm Corp | Clock signal generation circuit, semiconductor integrated circuit, and frequency-division rate control method |
-
1993
- 1993-04-01 JP JP5075926A patent/JPH06290281A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998020407A1 (en) * | 1996-11-07 | 1998-05-14 | Hitachi, Ltd. | Semiconductor integrated circuit and microcomputer |
| US6255882B1 (en) * | 1998-04-28 | 2001-07-03 | Nec Corporation | Method and system of switching clock signal |
| JP2007133527A (en) * | 2005-11-09 | 2007-05-31 | Fujifilm Corp | Clock signal generation circuit, semiconductor integrated circuit, and frequency-division rate control method |
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