JPH0628309A - 16ビット幅モードにおいてisaバスとインタフェースする高スピード読出のための8ビット幅ローカルバス上の8ビット幅バッファメモリを使用する方法および装置 - Google Patents
16ビット幅モードにおいてisaバスとインタフェースする高スピード読出のための8ビット幅ローカルバス上の8ビット幅バッファメモリを使用する方法および装置Info
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- JPH0628309A JPH0628309A JP5104379A JP10437993A JPH0628309A JP H0628309 A JPH0628309 A JP H0628309A JP 5104379 A JP5104379 A JP 5104379A JP 10437993 A JP10437993 A JP 10437993A JP H0628309 A JPH0628309 A JP H0628309A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
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Abstract
(57)【要約】
【目的】 データ転送速度を落とさずに、周辺装置のバ
ッファメモリのハードウェアコストを下げる。 【構成】 16ビットISAバスとインタフェースする
高スピード読出のための8ビット幅ローカルバス上の8
ビット幅バッファメモリを使用する方法および装置であ
って、プリフェッチを使用して、もし次のメモリアドレ
スが予測されたメモリアドレスにマッチするならば、前
記プリフェッチデータを前記バスに与えることによって
ISAバス仕様に従った高スピード連続転送を最小アク
セスタイムで与える。
ッファメモリのハードウェアコストを下げる。 【構成】 16ビットISAバスとインタフェースする
高スピード読出のための8ビット幅ローカルバス上の8
ビット幅バッファメモリを使用する方法および装置であ
って、プリフェッチを使用して、もし次のメモリアドレ
スが予測されたメモリアドレスにマッチするならば、前
記プリフェッチデータを前記バスに与えることによって
ISAバス仕様に従った高スピード連続転送を最小アク
セスタイムで与える。
Description
【0001】
【発明の分野】この発明はコンピュータシステムバスの
アーキテクチャに関し、特に、16ビットISAバスに
アクセスする周辺装置のための8ビットローカルバスア
ーキテクチャに関する。
アーキテクチャに関し、特に、16ビットISAバスに
アクセスする周辺装置のための8ビットローカルバスア
ーキテクチャに関する。
【0002】
【発明の背景】「周辺装置」という用語はホストコンピ
ュータシステムのバスに接続されるサブシステムまたは
システムを意味するようになった。そのような周辺装置
はプリンタ、またはイーサネット(Ethernet) のような
ローカルエリアネットワーク(LAN)コントローラの
ようなデバイスを含む。通常周辺装置システムはホスト
コンピュータと同じマスタクロックの厳格なタイミング
コントロール下にはなく、この非同期関係の結果、周辺
装置はしばしば、ホストがそのバス上でのデータの送信
/受信の準備ができるまで、周辺装置によって受取られ
たまたは周辺装置によって送られるべきデータの一時記
憶を許容するバッファと呼ばれるローカルメモリ能力を
必要とする。
ュータシステムのバスに接続されるサブシステムまたは
システムを意味するようになった。そのような周辺装置
はプリンタ、またはイーサネット(Ethernet) のような
ローカルエリアネットワーク(LAN)コントローラの
ようなデバイスを含む。通常周辺装置システムはホスト
コンピュータと同じマスタクロックの厳格なタイミング
コントロール下にはなく、この非同期関係の結果、周辺
装置はしばしば、ホストがそのバス上でのデータの送信
/受信の準備ができるまで、周辺装置によって受取られ
たまたは周辺装置によって送られるべきデータの一時記
憶を許容するバッファと呼ばれるローカルメモリ能力を
必要とする。
【0003】合衆国において大抵のパーソナルコンピュ
ータシステムは、一般的にいわゆる「ISA」バスアー
キテクチャを使用する。ISAバスは16メガバイトま
での直接アドレスによるアドレッシングの可能なメモリ
アドレス空間を有する。ISAバスは16ビットおよび
8ビットバス転送の双方をサポートするが、区画化され
た128kバイトブロック内のすべてのメモリデバイス
が同じデータバスバイト幅、つまり8ビットまたは16
ビットのいずれかを使用することを必要とするという制
限を有する。この制限は、16ビットまたは8ビットセ
グメントのいずれがアドレスされているかをデコードす
るために、ISAバスが上位アドレスビット23−17
を使用するという事実から生じる。したがって、バスの
下位17ビットからのアドレスは利用可能でない。
ータシステムは、一般的にいわゆる「ISA」バスアー
キテクチャを使用する。ISAバスは16メガバイトま
での直接アドレスによるアドレッシングの可能なメモリ
アドレス空間を有する。ISAバスは16ビットおよび
8ビットバス転送の双方をサポートするが、区画化され
た128kバイトブロック内のすべてのメモリデバイス
が同じデータバスバイト幅、つまり8ビットまたは16
ビットのいずれかを使用することを必要とするという制
限を有する。この制限は、16ビットまたは8ビットセ
グメントのいずれがアドレスされているかをデコードす
るために、ISAバスが上位アドレスビット23−17
を使用するという事実から生じる。したがって、バスの
下位17ビットからのアドレスは利用可能でない。
【0004】データ転送のスピードに関しては、16ビ
ット幅のデータ転送が好ましい。最も頻繁には、これは
周辺装置が16ビット幅のデバイスとして応答すること
を必要とする、なぜなら128Kメモリブロックは通常
16ビット転送に割り当てられるからである。
ット幅のデータ転送が好ましい。最も頻繁には、これは
周辺装置が16ビット幅のデバイスとして応答すること
を必要とする、なぜなら128Kメモリブロックは通常
16ビット転送に割り当てられるからである。
【0005】これらの影響は、128Kブロックが8ビ
ット転送に割り当てられた場合よりも周辺バッファメモ
リのコストを増大させる、なぜなら半導体メモリの大抵
の構成要素は8ビット幅バイトとして構成されているか
らである。したがって、単一の32K×8バッファメモ
リデバイスを設けることは1対の16K×8ビットデバ
イスを設けることよりもハードウェアにおいて一般的に
より安価となるであろう。しかしながら、2つの16K
×8ビットデバイスは並列に接続されて16ビット転送
をサポートできるが、32K×8ビットデバイスは8ビ
ット転送をサポートするのみであろう。したがって、バ
ッファメモリのための単一の集積回路メモリチップを使
用するいかなる努力も過去に行なわれていなかった、な
ぜなら16ビット転送が一般的に必要とされたからであ
る。
ット転送に割り当てられた場合よりも周辺バッファメモ
リのコストを増大させる、なぜなら半導体メモリの大抵
の構成要素は8ビット幅バイトとして構成されているか
らである。したがって、単一の32K×8バッファメモ
リデバイスを設けることは1対の16K×8ビットデバ
イスを設けることよりもハードウェアにおいて一般的に
より安価となるであろう。しかしながら、2つの16K
×8ビットデバイスは並列に接続されて16ビット転送
をサポートできるが、32K×8ビットデバイスは8ビ
ット転送をサポートするのみであろう。したがって、バ
ッファメモリのための単一の集積回路メモリチップを使
用するいかなる努力も過去に行なわれていなかった、な
ぜなら16ビット転送が一般的に必要とされたからであ
る。
【0006】先行技術の周辺装置16ビットバッファメ
モリ制御を図1、図2および図3を参照して説明する。
この場合、スタティックランダムアクセスメモリ(SR
AM)が周辺装置のためのバッファを提供する。アーキ
テクチャがISAバスにアクセスするためのものである
ため、ローカルメモリ管理は16ビットバスであり、S
RAMは2つの並列8ビットチップであるように構成さ
れてきた。先行技術はローカルバスが16ビット幅であ
るということを要求したため、周辺装置制御読出専用メ
モリ(ROM)もまた16ビットモードで通信するため
に2つのチップとして設けられるように制約された。シ
ステムアドレスバスは周辺ロジック1によりデコードさ
れ、それはそれからチップを選択し、バッファアクセス
の場合、チップセレクト、SRAM CS/OEを発生
した。図2を参照して、読出に関して、ローカルアドレ
スバスはシステムアドレスバスから或る数のアドレスビ
ットを取除くことによって導出され、ローカルバッファ
メモリの領域をアクセスする。ローカルデータバスもま
た16ビット幅であった。64KバイトのSRAMの場
合、15ビットのアドレスバスで十分である。周辺装置
ロジック1はストローブ「LDB入力ストローブ」を送
り、16ビットローカルデータバス上のSRAMデータ
を1対の8ビットラッチ、2および3に同時にラッチす
る。周辺装置ロジックからのシステムのデータバス(S
DB)出力イネーブルが発生すると、フェッチされた1
6ビット幅のデータは同時に出力ドライバ4および5を
介して16ビットデータバスのシステムに利用可能にさ
れる。メモリ読出の負方向への遷移6(図3)からSD
B出力イネーブルの負方向の遷移、7(図3)までの間
の時間はおおよそ300ナノ秒(ns)である。(この
16ビット読出は、ISAバスの要求仕様に従って、周
辺装置が少なくとも1つの待ち状態を発生することを必
要とする。ISAの待ち状態の仕様は、要求の受信の後
応答に173nsより長い時間がかかる場合には、周辺
装置が少なくとも1つの待ち状態を発生するように規定
している。各待ち状態は125nsだけサイクルタイム
を増加する)。
モリ制御を図1、図2および図3を参照して説明する。
この場合、スタティックランダムアクセスメモリ(SR
AM)が周辺装置のためのバッファを提供する。アーキ
テクチャがISAバスにアクセスするためのものである
ため、ローカルメモリ管理は16ビットバスであり、S
RAMは2つの並列8ビットチップであるように構成さ
れてきた。先行技術はローカルバスが16ビット幅であ
るということを要求したため、周辺装置制御読出専用メ
モリ(ROM)もまた16ビットモードで通信するため
に2つのチップとして設けられるように制約された。シ
ステムアドレスバスは周辺ロジック1によりデコードさ
れ、それはそれからチップを選択し、バッファアクセス
の場合、チップセレクト、SRAM CS/OEを発生
した。図2を参照して、読出に関して、ローカルアドレ
スバスはシステムアドレスバスから或る数のアドレスビ
ットを取除くことによって導出され、ローカルバッファ
メモリの領域をアクセスする。ローカルデータバスもま
た16ビット幅であった。64KバイトのSRAMの場
合、15ビットのアドレスバスで十分である。周辺装置
ロジック1はストローブ「LDB入力ストローブ」を送
り、16ビットローカルデータバス上のSRAMデータ
を1対の8ビットラッチ、2および3に同時にラッチす
る。周辺装置ロジックからのシステムのデータバス(S
DB)出力イネーブルが発生すると、フェッチされた1
6ビット幅のデータは同時に出力ドライバ4および5を
介して16ビットデータバスのシステムに利用可能にさ
れる。メモリ読出の負方向への遷移6(図3)からSD
B出力イネーブルの負方向の遷移、7(図3)までの間
の時間はおおよそ300ナノ秒(ns)である。(この
16ビット読出は、ISAバスの要求仕様に従って、周
辺装置が少なくとも1つの待ち状態を発生することを必
要とする。ISAの待ち状態の仕様は、要求の受信の後
応答に173nsより長い時間がかかる場合には、周辺
装置が少なくとも1つの待ち状態を発生するように規定
している。各待ち状態は125nsだけサイクルタイム
を増加する)。
【0007】
【発明の概要】この発明の一目的は、データ転送速度を
減ずる不利益を伴わず周辺装置のバッファメモリのため
のハードウェアのコストを下げることである。
減ずる不利益を伴わず周辺装置のバッファメモリのため
のハードウェアのコストを下げることである。
【0008】さらなる目的は、単一の8ビット幅のバッ
ファメモリチップを使用するが16ビットメモリ転送が
サポートされるようにメモリを管理することである。
ファメモリチップを使用するが16ビットメモリ転送が
サポートされるようにメモリを管理することである。
【0009】さらなる目的は、8ビット幅のバッファメ
モリチップを使用するネットワークコントローラを提供
し、かつ連続転送のための速度が標準16ビット転送の
速度よりも8ビット幅メモリを用いてより速くなるよう
な連続的読出コマンドのためのプリフェッチステップを
使用することである。
モリチップを使用するネットワークコントローラを提供
し、かつ連続転送のための速度が標準16ビット転送の
速度よりも8ビット幅メモリを用いてより速くなるよう
な連続的読出コマンドのためのプリフェッチステップを
使用することである。
【0010】
【実施例】本発明者はネットワークコントローラのバッ
ファリングに対する要求を研究し、バッファへの/から
の圧倒的多数のデータフェッチは連続的であるというこ
とを見出した。これらの事実を視野に入れ、本発明者は
周辺装置に関するメモリ管理のハードウェアのコストを
実質的に減じ、一方で同時に全体の転送時間を減じるこ
とができた。
ファリングに対する要求を研究し、バッファへの/から
の圧倒的多数のデータフェッチは連続的であるというこ
とを見出した。これらの事実を視野に入れ、本発明者は
周辺装置に関するメモリ管理のハードウェアのコストを
実質的に減じ、一方で同時に全体の転送時間を減じるこ
とができた。
【0011】具体的には、図4に示されるように、本出
願人らは、先行技術からローカルアーキテクチャを変更
し、ローカルデータバスを16ビット幅の代わりに8ビ
ット幅に変換した。これにより単一の8ビット幅SRA
Mチップ10およびPROMチップ11の使用を可能に
して、ハードウェアのコストが大幅に節減された。チッ
プセレクトは周辺装置制御回路1′において、先行技術
と同様の態様でデコーダによって提供される。さらに、
周辺装置制御回路1′は連続的転送のための従来の16
ビット転送より33%速い8ビットローカルバスを管理
するための新規な読出シーケンスを与える。おおよそす
べての読出転送の99%が連続的であるため、8ビット
バス転送速度が元来16ビット転送より遅いにもかかわ
らず、本出願人らの設計は、多数の連続転送を含むアプ
リケーションにつき16ビットバスデバイスより速い全
体の速度を結果としてもたらす。
願人らは、先行技術からローカルアーキテクチャを変更
し、ローカルデータバスを16ビット幅の代わりに8ビ
ット幅に変換した。これにより単一の8ビット幅SRA
Mチップ10およびPROMチップ11の使用を可能に
して、ハードウェアのコストが大幅に節減された。チッ
プセレクトは周辺装置制御回路1′において、先行技術
と同様の態様でデコーダによって提供される。さらに、
周辺装置制御回路1′は連続的転送のための従来の16
ビット転送より33%速い8ビットローカルバスを管理
するための新規な読出シーケンスを与える。おおよそす
べての読出転送の99%が連続的であるため、8ビット
バス転送速度が元来16ビット転送より遅いにもかかわ
らず、本出願人らの設計は、多数の連続転送を含むアプ
リケーションにつき16ビットバスデバイスより速い全
体の速度を結果としてもたらす。
【0012】図5、図6および図7を参照して、図7の
タイミングサイクルは、連続的読出に関して、要求、つ
まりメモリ読出における負方向遷移11の、100ナノ
秒足らず後のSDB出力イネーブルの負方向遷移12の
時点でデータがデータバス上において利用可能であると
いうことを示す。これは、周辺装置制御回路1′がSR
AM10メモリのロケーションの次のアドレスからデー
タをプリフェッチしたから可能となった。プリフェッチ
とは、先の読出サイクルの終わりの部分で、(SRAM
データがシステムバスに利用可能にされた後、)インク
リメントにより次のアドレスを得、(図5、12)、続
いてSRAMプリフェッチ信号13を活性化させ、それ
によりラッチ20から内部アドレスバス21に、さらに
アドレスバッファ22に次のアドレスが与えられる。下
位LDB入力ストローブ15が発行されると下位バイト
ラッチ14にローカル8ビット幅バス上のデータの第1
のバイトがラッチされ、続いて上位LDB入力ストロー
ブ17が発行されると上位バイトラッチ16へのロード
が行なわれる。第2バイトのアドレスはバイト制御23
によって与えられ、それはアドレスバッファにおける最
下位ビット(LSB)として使用される。これによりプ
リフェッチサイクルが終了する。
タイミングサイクルは、連続的読出に関して、要求、つ
まりメモリ読出における負方向遷移11の、100ナノ
秒足らず後のSDB出力イネーブルの負方向遷移12の
時点でデータがデータバス上において利用可能であると
いうことを示す。これは、周辺装置制御回路1′がSR
AM10メモリのロケーションの次のアドレスからデー
タをプリフェッチしたから可能となった。プリフェッチ
とは、先の読出サイクルの終わりの部分で、(SRAM
データがシステムバスに利用可能にされた後、)インク
リメントにより次のアドレスを得、(図5、12)、続
いてSRAMプリフェッチ信号13を活性化させ、それ
によりラッチ20から内部アドレスバス21に、さらに
アドレスバッファ22に次のアドレスが与えられる。下
位LDB入力ストローブ15が発行されると下位バイト
ラッチ14にローカル8ビット幅バス上のデータの第1
のバイトがラッチされ、続いて上位LDB入力ストロー
ブ17が発行されると上位バイトラッチ16へのロード
が行なわれる。第2バイトのアドレスはバイト制御23
によって与えられ、それはアドレスバッファにおける最
下位ビット(LSB)として使用される。これによりプ
リフェッチサイクルが終了する。
【0013】したがって、もし次の読出要求がプリフェ
ッチされたアドレスからのデータを要求するならば、周
辺システムのラッチは次の連続的SRAMアドレスから
のデータを即座に利用可能にする。図5を参照して示さ
れるように、新しいアドレスと先のインクリメントされ
たアドレスとの間のマッチは、一致検査装置18によっ
てオンザフライで行なわれ、もしマッチが見られれば、
SRAMアドレスマッチ信号が周辺ロジック1′′に送
られ、そこでそれは処理されてSDB出力イネーブルが
出力され、それは8ビットラッチ14および16に先に
ラッチされたデータの(図5)、16ビットシステムデ
ータバスへの同時の16ビット出力転送を与える。デー
タが利用可能にされた後、SRAMプリフェッチは図7
に描かれるように再び実行され、そこではインクリメン
トされたローカルアドレスのSRAMデータがフェッチ
されかつラッチされる。そのような連続転送が含まれる
転送時間は、ISAサイクルタイムよりも少ない。した
がって、読出連続ノードにおいて、本件発明の装置では
いかなる待ち状態も必要とされない。
ッチされたアドレスからのデータを要求するならば、周
辺システムのラッチは次の連続的SRAMアドレスから
のデータを即座に利用可能にする。図5を参照して示さ
れるように、新しいアドレスと先のインクリメントされ
たアドレスとの間のマッチは、一致検査装置18によっ
てオンザフライで行なわれ、もしマッチが見られれば、
SRAMアドレスマッチ信号が周辺ロジック1′′に送
られ、そこでそれは処理されてSDB出力イネーブルが
出力され、それは8ビットラッチ14および16に先に
ラッチされたデータの(図5)、16ビットシステムデ
ータバスへの同時の16ビット出力転送を与える。デー
タが利用可能にされた後、SRAMプリフェッチは図7
に描かれるように再び実行され、そこではインクリメン
トされたローカルアドレスのSRAMデータがフェッチ
されかつラッチされる。そのような連続転送が含まれる
転送時間は、ISAサイクルタイムよりも少ない。した
がって、読出連続ノードにおいて、本件発明の装置では
いかなる待ち状態も必要とされない。
【0014】周辺制御ロジックブロック1′′、図5
は、ISAバスに接続され、上に説明されたメモリ管理
のためのすべての制御信号を提供する。図6は周辺制御
ロジックブロック回路への入力およびそれからの出力を
示すブロック図であり、バッファメモリ制御1′のこの
部分は12の異なった制御信号を出力するということを
例示する。種々のタイミング制御信号出力を発生するの
には標準的なロジックが使用される。これらのタイミン
グ制御信号は、それらが制御する回路の部分に接続され
て図4および図5に示される。
は、ISAバスに接続され、上に説明されたメモリ管理
のためのすべての制御信号を提供する。図6は周辺制御
ロジックブロック回路への入力およびそれからの出力を
示すブロック図であり、バッファメモリ制御1′のこの
部分は12の異なった制御信号を出力するということを
例示する。種々のタイミング制御信号出力を発生するの
には標準的なロジックが使用される。これらのタイミン
グ制御信号は、それらが制御する回路の部分に接続され
て図4および図5に示される。
【0015】図8は読出が非連続的であり、いかなるマ
ッチも先に説明されたアドレスの比較のステップの間に
発見されない場合の本願発明の装置のタイミング図であ
る。図8の条件に関するサイクルタイムTは先行技術の
16ビット読出サイクルより長い、なぜならこの場合、
Tは600ナノ秒に等しいからである。アクセスタイム
は400ナノ秒であり、それは図3の標準16ビットロ
ーカルバスの1つの待ち状態アサートに対して2つの待
ち状態をアサートするであろう。しかしながら、これは
設計上のトレードオフであり、ネットワーク転送の大多
数が連続的であるため、この事実の影響は本件発明のネ
ットワークコントローラの全体のスピードにおいて重要
ではない。
ッチも先に説明されたアドレスの比較のステップの間に
発見されない場合の本願発明の装置のタイミング図であ
る。図8の条件に関するサイクルタイムTは先行技術の
16ビット読出サイクルより長い、なぜならこの場合、
Tは600ナノ秒に等しいからである。アクセスタイム
は400ナノ秒であり、それは図3の標準16ビットロ
ーカルバスの1つの待ち状態アサートに対して2つの待
ち状態をアサートするであろう。しかしながら、これは
設計上のトレードオフであり、ネットワーク転送の大多
数が連続的であるため、この事実の影響は本件発明のネ
ットワークコントローラの全体のスピードにおいて重要
ではない。
【0016】説明を完全なものにするために、8ビット
のローカルデータバスのための書込タイミングサイクル
を図9に示す。このサイクルも16ビット書込転送サイ
クルよりも長い。
のローカルデータバスのための書込タイミングサイクル
を図9に示す。このサイクルも16ビット書込転送サイ
クルよりも長い。
【0017】書込サイクルにおいて、SDバスデータは
待ち状態をアサートすることなくラッチされる。書込デ
ータはメモリに書込コマンドがアサートされなくなった
後短い期間の後、メモリに書込まれる。遅延書込は、も
し周辺装置の書込サイクルが次の書込コマンドの前に完
了され得るならば、スループットに対してごく僅かな影
響しか与えないであろう。
待ち状態をアサートすることなくラッチされる。書込デ
ータはメモリに書込コマンドがアサートされなくなった
後短い期間の後、メモリに書込まれる。遅延書込は、も
し周辺装置の書込サイクルが次の書込コマンドの前に完
了され得るならば、スループットに対してごく僅かな影
響しか与えないであろう。
【0018】ネットワーク制御バッファの役割は、デー
タを一時的に記憶することであるため、ネットワークバ
ッファの転送速度は平均書込時間+平均読取時間の和で
ある。この発明の8ビット転送のための平均書込時間は
16ビットの先行技術よりも増大するが、平均読取時間
が同じパーセンテージ近くまで減少されているため、全
体のスピードは先行技術と同じかそれよりも優れてお
り、しかも8ビット幅データバスアーキテクチャは、上
に説明された理由のため大幅に安価に製造できるハード
ウェアを結果としてもたらすという利点を有する。
タを一時的に記憶することであるため、ネットワークバ
ッファの転送速度は平均書込時間+平均読取時間の和で
ある。この発明の8ビット転送のための平均書込時間は
16ビットの先行技術よりも増大するが、平均読取時間
が同じパーセンテージ近くまで減少されているため、全
体のスピードは先行技術と同じかそれよりも優れてお
り、しかも8ビット幅データバスアーキテクチャは、上
に説明された理由のため大幅に安価に製造できるハード
ウェアを結果としてもたらすという利点を有する。
【0019】この発明の実施例を図面に関して述べかつ
説明したが、この発明の範囲は前掲の特許請求の範囲に
よって決定されるということが意図される。
説明したが、この発明の範囲は前掲の特許請求の範囲に
よって決定されるということが意図される。
【図1】周辺装置のための先行技術のバッファメモリア
ーキテクチャのブロック図である。
ーキテクチャのブロック図である。
【図2】周辺バッファメモリのためのデータおよびアド
レスバス制御のための先行技術のアーキテクチャのブロ
ック図である。
レスバス制御のための先行技術のアーキテクチャのブロ
ック図である。
【図3】周辺バッファメモリのための先行技術の16ビ
ットデータ転送のためのタイミング図である。
ットデータ転送のためのタイミング図である。
【図4】16ビットデータバスにインタフェースする本
発明の8ビットローカルバスメモリバッファアーキテク
チャの実施例のブロック図である。
発明の8ビットローカルバスメモリバッファアーキテク
チャの実施例のブロック図である。
【図5】この発明のためのデータおよびアドレスバスア
ーキテクチャのためのブロック図である。
ーキテクチャのためのブロック図である。
【図6】周辺装置制御ロジック回路出力の図である。
【図7】プリフェッチを用いた本発明の8−16ビット
連続読出のためのタイミング図である。
連続読出のためのタイミング図である。
【図8】プリフェッチを用いた本発明の8ビット−16
ビット非連続読出のためのタイミング図である。
ビット非連続読出のためのタイミング図である。
【図9】8ビットローカルデータバス書込サイクルのた
めのタイミング図である。
めのタイミング図である。
10 SRAMチップ 11 PROMチップ 13 プリフェッチ信号 17 上位LDB入力ストローブ 20 ラッチ 23 バイト制御
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フィリップ・ンガイ アメリカ合衆国、94002 カリフォルニア 州、ベルモント、セコイア・ドライブ、 2717
Claims (6)
- 【請求項1】 16ビット幅モードにおいてISAバス
とインタフェースする高スピード読出のための8ビット
幅ローカルバス上の8ビット幅バッファメモリを使用す
るための方法であって、 前記ISAバスにおけるメモリフェッチアドレスを含む
前記ISAバスからのメモリ読出コマンドに応答してロ
ーカルメモリ読出シーケンスを実行するステップと、 前記メモリフェッチアドレスを予測された次のアドレス
にマッチするステップとを含み、前記予測された次のア
ドレスは前記ISAバスから導出された次の先のメモリ
フェッチアドレスのインクリメンテーションであり、さ
らに前記マッチするステップからのマッチの示唆に応答
し、前記予測された次のアドレス位置から導出された前
記ISAシステムデータに即座にデータを提供するステ
ップを含み、前記データを提供するステップはISAバ
ス仕様の最小アクセス時間内で完了される、方法。 - 【請求項2】 即座にデータを提供するステップは、 1対の8ビットラッチに接続された1対の8ビット出力
ドライバを可能化するステップを含み、前記メモリデー
タは前記予測された次のアドレスより先にフェッチさ
れ、前記1対の8ビットラッチにロードされる、請求項
1に記載の方法。 - 【請求項3】 ローカルメモリ読出シーケンスを実行す
るステップは、データを即座に提供するステップの後、
ローカルメモリからデータをプリフェッチするステップ
を含み、それは前記次の先のメモリアドレスを2だけイ
ンクリメントするステップと、 前記インクリメントされたアドレスをラッチするステッ
プと、 前記インクリメントされたアドレスから8ビットデータ
バイトをフェッチし前記8ビットバイトを第1の8ビッ
トラッチにロードするステップと、 前記アドレスを1だけインクリメントするステップと、 前記第2の8ビットデータバイトからの第2の8ビット
データバイトを第2の8ビットラッチにフェッチするス
テップとを含む、請求項2に記載の方法。 - 【請求項4】 16ビットモードにおけるISAバスと
インタフェースするための周辺メモリバッファ装置であ
って、 アドレスバスと、 8ビット幅ローカルデータバスを提供するための手段
と、 RAMとを含み、前記RAMは8ビット幅に構成され、
前記8ビット幅データバスと前記アドレスバスとに接続
され、さらに前記RAMからの1対の連続的8ビット幅
読出フェッチアクセスを実行し、前記1対の連続的アク
セスの各ステップにおいてフェッチされたデータを第1
および第2の別個のラッチへラッチするための手段と、 前記第1のラッチを前記ISAデータバスの一部に接続
し、前記第2のラッチを前記ISAデータバスの残りの
部分に接続するための手段と、 前記第1および第2のラッチを同時に可能化し前記IS
Aバスに16ビット出力転送を与える手段とを含む、装
置。 - 【請求項5】 前記第1および第2のラッチをプリフェ
ッチおよびロードする手段を含み、それはレジスタに記
憶されたアドレスを予測された次のアドレスまでインク
リメントする手段と、 前記予測された次のアドレスを記憶する手段と、 前記SRAMの前記予測された次のアドレスから8ビッ
トデータをフェッチし、前記データを前記第1のラッチ
にロードする手段と、 前記予測された次のアドレスをインクリメントし、前記
SRAMから8ビットデータをフェッチし、前記データ
を前記第2のラッチにロードする手段とを含む、請求項
4に記載の装置。 - 【請求項6】 前記第1のラッチを前記ISAデータバ
スの一部に接続し、前記第2のラッチを前記ISAバス
の残りの部分に接続する前記手段は、 1対の直列の8ビット出力ラッチを含み、前記出力ラッ
チの一方は前記第1のラッチに接続され、前記出力ラッ
チの他方は前記第2のラッチに接続され、前記出力ラッ
チの両方ともが同じイネーブル信号に接続され、それに
よって前記第1のラッチに記憶された8ビットデータが
前記第2のラッチに記憶された8ビットデータと連続す
るようにされて、前記ISAバスに16ビットデータと
して同時に出力される、請求項4または5のいずれかに
記載の装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US87755392A | 1992-05-01 | 1992-05-01 | |
US877553 | 1992-05-01 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0628309A true JPH0628309A (ja) | 1994-02-04 |
Family
ID=25370219
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5104379A Withdrawn JPH0628309A (ja) | 1992-05-01 | 1993-04-30 | 16ビット幅モードにおいてisaバスとインタフェースする高スピード読出のための8ビット幅ローカルバス上の8ビット幅バッファメモリを使用する方法および装置 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0568329A1 (ja) |
JP (1) | JPH0628309A (ja) |
KR (1) | KR930023834A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020024552A (ja) * | 2018-08-07 | 2020-02-13 | 富士通株式会社 | 情報処理装置、情報処理装置の制御方法及び情報処理装置の制御プログラム |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06149662A (ja) * | 1992-11-02 | 1994-05-31 | Toshiba Corp | Romバースト転送の連続読みだし拡大方式およびその方式を用いたrom内蔵型マイクロコンピュータシステム |
US5555424A (en) * | 1994-10-06 | 1996-09-10 | The Dow Chemical Company | Extended Harvard architecture computer memory system with programmable variable address increment |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4292674A (en) * | 1979-07-27 | 1981-09-29 | Sperry Corporation | One word buffer memory system |
JPS61175845A (ja) * | 1985-01-31 | 1986-08-07 | Toshiba Corp | マイクロプロセツサシステム |
US5014236A (en) * | 1988-01-29 | 1991-05-07 | International Business Machines Corporation | Input/output bus expansion interface |
-
1993
- 1993-04-28 EP EP93303302A patent/EP0568329A1/en not_active Withdrawn
- 1993-04-30 JP JP5104379A patent/JPH0628309A/ja not_active Withdrawn
- 1993-05-01 KR KR1019930007543A patent/KR930023834A/ko not_active Application Discontinuation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020024552A (ja) * | 2018-08-07 | 2020-02-13 | 富士通株式会社 | 情報処理装置、情報処理装置の制御方法及び情報処理装置の制御プログラム |
Also Published As
Publication number | Publication date |
---|---|
EP0568329A1 (en) | 1993-11-03 |
KR930023834A (ko) | 1993-12-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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