JPH06282487A - キャッシュ装置 - Google Patents

Abstract

(57)【要約】 【目的】 走行させるプログラムに適するように、動的
に制御方式を変更し得るキャッシュ装置を提供する。 【構成】 ヒット率計算部５は、ヒット率を計算する。
ヒット率条件判定部６は、ヒット率計算部５によって得
られたヒット率が所定のヒット率条件に合致するか否か
を判定する。制御部７は、ヒット率条件判定部６による
判定結果に応じてキャッシュ制御方式を切り替える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータシステム
においてメモリアクセスを実効的に高速化するためのキ
ャッシュ装置に関するものである。

【０００２】

【従来の技術】コンピュータシステムにおいては、一般
に、ＣＰＵの処理速度に比べて主記憶へのアクセス速度
は数倍から十数倍遅く、メモリアクセス速度がボトルネ
ックとなり、高速な命令実行が望めない。そこで従来よ
り、例えば、「キャッシュ記憶」（長島・堀越、情報処
理、ｖｏｌ．２１、Ｎｏ．４、ｐ．３３２−３４０、１
９８０）に示されているように、主記憶の内容の一部を
小容量の高速メモリに保持させることにより、実効的に
メモリアクセスを高速化するキャッシュ装置が用いられ
る。

【０００３】このような従来のキャッシュ装置は、制御
方式が固定的であった。また、ＥＥＰＲＯＭなどのよう
に、既に存在するデータをメモリチップ全体またはメモ
リチップ内の当該ブロックから消去してからでないとデ
ータを書き込めないデバイスを主記憶に使用する場合に
は、データを書き込む前に書き込み先を含むメモリチッ
プまたはメモリチップ内ブロックの全データを退避する
必要があった。

【０００４】

【発明が解決しようとする課題】しかしながら従来のキ
ャッシュ装置では、上記のように制御方式が固定的であ
ったため、走行させるプログラムに適したキャッシュ制
御ができない、という問題点を有していた。また、ＥＥ
ＰＲＯＭなどのように、既に存在するデータをメモリチ
ップ全体またはメモリチップ内の当該ブロックから消去
してからでないとデータを書き込めないデバイスを主記
憶に使用する場合には、上記のように、データを書き込
む前に書き込み先を含むメモリチップまたはメモリチッ
プ内ブロックの全データを退避する必要があるので、従
来のキャッシュ装置では使用することができない、とい
う問題点を有していた。

【０００５】本発明はかかる事情に鑑みて成されたもの
であり、走行させるプログラムに適するように、動的に
制御方式を変更し得るキャッシュ装置を提供することを
目的とする。また本発明は、ＥＥＰＲＯＭなどデータ書
き込み前にブロック単位またはチップ単位でデータを退
避する必要のあるデバイスによって主記憶が構成されて
いる場合にも使用可能なキャッシュ装置を提供すること
を目的とする。

【０００６】

【課題を解決するための手段】請求項１の発明は、ヒッ
ト率を計算するヒット率計算手段と、このヒット率計算
手段によって得られたヒット率が所定のヒット率条件に
合致するか否かを判定するヒット率条件判定手段と、こ
のヒット率条件判定手段による判定結果に応じてキャッ
シュ制御方式を切り替える制御手段と、を備えたことを
特徴としている。

【０００７】請求項２の発明は、ヒット率を計算するヒ
ット率計算手段と、このヒット率計算手段によって得ら
れたヒット率が所定のヒット率条件に合致するか否かを
判定するヒット率条件判定手段と、一定量のメモリデー
タを保持するデータ保持手段と、一定量のメモリデータ
を前記データ保持手段に転送する転送手段と、を備え、
前記ヒット率条件判定手段によってヒット率条件が成立
したと判断されたときに一定量のメモリデータの前記デ
ータ保持手段への転送を開始する構成としたことを特徴
としている。

【０００８】請求項３の発明は、ヒット率を計算するヒ
ット率計算手段と、このヒット率計算手段によって得ら
れたヒット率が所定のヒット率条件に合致するか否かを
判定するヒット率条件判定手段と、キャッシュの無効エ
ントリを検索して無効エントリにデータを読み込むエン
トリロード手段と、第１のキャッシュメモリと、前記ヒ
ット率条件判定手段によってヒット率条件が成立したと
判断されたときに無効エントリへのデータ読み込みを行
なう第２のキャッシュメモリと、を備えたことを特徴と
している。

【０００９】

【作用】請求項１の発明において、ヒット率計算手段
は、ヒット率を計算する。ヒット率条件判定手段は、ヒ
ット率計算手段によって得られたヒット率が所定のヒッ
ト率条件に合致するか否かを判定する。制御手段は、ヒ
ット率条件判定手段による判定結果に応じてキャッシュ
制御方式を切り替える。

【００１０】請求項２の発明において、ヒット率計算手
段は、ヒット率を計算する。ヒット率条件判定手段は、
ヒット率計算手段によって得られたヒット率が所定のヒ
ット率条件に合致するか否かを判定する。データ保持手
段は、一定量のメモリデータを保持する。転送手段は、
一定量のメモリデータをデータ保持手段に転送する。そ
して、ヒット率条件判定手段によってヒット率条件が成
立したと判断されたときに一定量のメモリデータのデー
タ保持手段への転送を開始する。

【００１１】請求項３の発明において、ヒット率計算手
段は、ヒット率を計算する。ヒット率条件判定手段は、
ヒット率計算手段によって得られたヒット率が所定のヒ
ット率条件に合致するか否かを判定する。エントリロー
ド手段は、キャッシュの無効エントリを検索して無効エ
ントリにデータを読み込む。第２のキャッシュメモリ
は、ヒット率条件判定手段によってヒット率条件が成立
したと判断されたときに無効エントリへのデータ読み込
みを行なう。

【００１２】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。 （実施例１）図１は本発明の実施例１におけるキャッシ
ュ装置の構成図で、このキャッシュ装置は、キャッシュ
制御部１と、キャッシュメモリ２と、主記憶３とを備え
ている。キャッシュ制御部１は、ヒット率計算部５と、
ヒット率条件判定部６と、制御部７とを備えている。ヒ
ット率計算部５は、メモリアクセスカウンタ９と、ヒッ
トカウンタ１０と、割算器１１とを備えている。ヒット
率条件判定部６は、ヒット率しきい値設定レジスタ１２
と、比較器１３とを備えている。キャッシュメモリ２
は、ダイレクトマップ方式、ライトスルー方式であり、
ラインサイズ４ワードでワード毎のバリッドビットを持
っている。

【００１３】次に動作を説明する。このキャッシュ装置
は、キャッシュミス時にエントリをリプレースする場
合、ヒット率の値によってリプレースするサイズを変更
することができる。このエントリリプレースサイズの変
更は、キャッシュ制御部１の制御部７により行なう。ま
た、１回の主記憶アクセスで可能なデータサイズは最大
１ワードである。

【００１４】図外のＣＰＵからメモリアクセスが発生し
たとき、キャッシュメモリ２に該当するエントリがある
か否か検索される。ヒットした場合、読み出しであれば
キャッシュメモリ２からデータが供給され、書き込みで
あれば当該キャッシュエントリにデータを書き込み、ラ
イトスルー方式であるため、さらに、主記憶３にもデー
タ書き込みを行なう。読み出し、書き込みとも、ミスヒ
ットしたときには、エントリリプレースが発生する。即
ち、当該エントリに新しいタグ情報を設定し、該当する
メモリアドレスからデータを読み込んでエントリをアッ
プデートする。このとき、ヒット率の値によって、ライ
ンサイズの４ワードでアップデートするか、必要なワー
ドだけをアップデートするかを切り替える。次にその切
り替え動作について説明する。

【００１５】先ずヒット率計算部５が、リードあるいは
ライトのメモリアクセス状態信号とキャッシュメモリ２
からのヒット／ミス信号とに基づいてヒット率を計算す
る。即ち、メモリアクセスが発生する度に、メモリアク
セスカウンタ９をインクリメントして総メモリアクセス
回数をカウントし、キャッシュメモリ２がヒットしてい
れば、ヒットカウンタ１０をインクリメントして総ヒッ
ト回数を得る。さらに、割算器１１で総ヒット回数を総
メモリアクセス回数で割ることによってアクセス毎のヒ
ット率を計算し、ヒット率条件判定部６に送る。これに
よりヒット率条件判定部６が、予めヒット率しきい値設
定レジスタ１２に設定されているしきい値と得られたヒ
ット率とを比較器１３で比較し、ヒット率がしきい値以
上であれば制御部７に条件成立を通知する。これにより
制御部７が、ヒット率条件成立を受けて、リプレースサ
イズを４ワードから１ワードに切り替える。

【００１６】このように、ヒット率を計算するヒット率
計算部５と、ヒット率計算部５によって得られたヒット
率が所定のヒット率条件に合致するか否かを判定するヒ
ット率条件判定部６と、ヒット率条件判定部６による判
定結果に応じてキャッシュ制御方式を切り替える制御部
７とを備えたので、キャッシュ制御方式を動的に変更で
きる。したがって、キャッシュメモリ２に主記憶３のコ
ピーが少ないときにはリプレースサイズを４ワードと大
きくすることにより、キャッシュメモリ２にデータが存
在する確率を向上させることができる。また、ヒット率
がある程度大きくなったときには、リプレースサイズを
１ワードに切り替えることにより、エントリリプレース
のためのメモリトラヒックを下げることができ、オーバ
ーヘッドを低減できる。

【００１７】なお上記実施例１では、ヒット率に応じて
エントリリプレースサイズを切り替える構成としたが、
本発明は必ずしもこのような構成に限定されるものでは
なく、ライトスルーとライトバックとの切り替え、リプ
レースアルゴリズムの切り替えなどの他のキャッシュ制
御や、ダイレクトマップ方式からセクタキャッシュ方式
への切り替えなどの構成方式の切り替えを採用してもよ
い。 （実施例２）図２は本発明の実施例２におけるキャッシ
ュ装置の構成図で、このキャッシュ装置は、キャッシュ
制御部１と、キャッシュメモリ２と、ＥＥＰＲＯＭ主記
憶１５と、退避データ転送制御部１６と、退避メモリ１
７と、バッファ１８と、セレクタ１９とを備えている。
キャッシュ制御部１は、ヒット率計算部５と、ヒット率
条件判定部６と、制御部７と、ブロック選択部２１とを
備えている。退避データ転送制御部１６は、ブロックア
ドレスレジスタ２２と、オフセットカウンタ２３とを備
えている。ヒット率計算部５は、メモリアクセスカウン
タ９と、ヒットカウンタ１０と、割算器１１とを備えて
いる。ヒット率条件判定部６は、ヒット率しきい値設定
レジスタ１２と、比較器１３とを備えている。ＥＥＰＲ
ＯＭ主記憶１５は、５１２バイト単位でブロック消去可
能なＥＥＰＲＯＭにより構成されている。退避メモリ１
７は、５１２バイトである。キャッシュメモリ２は、ラ
インサイズ１ワードのダイレクトマップ方式で、ライト
ヒット時の主記憶更新はライトバック方式で行なう。

【００１８】次に動作を説明する。図外のＣＰＵからメ
モリアクセスが発生したとき、キャッシュメモリ２に該
当するエントリがあるか否か検索される。ヒットした場
合、読み出しならキャッシュメモリ２からデータが供給
され、書き込みなら当該キャッシュエントリにデータを
書き込むが、ライトバック方式であるため、ＥＥＰＲＯ
Ｍ主記憶１５にはデータ書き込みを行なわない。読み出
し、書き込みとも、ミスヒットし、かつそのエントリに
有効データが存在するときには、エントリリプレースが
発生する。この実施例２では、エントリリプレース時の
主記憶更新発生時と、ヒット率が予め設定した値以上に
なったときに、退避メモリ１７への主記憶データ退避を
起動する。

【００１９】ヒット率が予め設定した値より小さいとき
に、エントリリプレースが発生した場合には、ミスヒッ
トしたエントリの内容をＥＥＰＲＯＭ主記憶１５に反映
した上で、タグ情報の書換を含むエントリアップデート
を行なう必要がある。ＥＥＰＲＯＭ主記憶１５はＥＥＰ
ＲＯＭで構成されているため、主記憶反映時に、先ず当
該データを含む５１２バイトのブロックデータ読み出し
を行なわなければならない。このためキャッシュ制御部
１の制御部７が、ミスヒットしたエントリのタグからブ
ロックアドレスに相当する部分を退避データ転送制御部
１６のブロックアドレスレジスタ２２に設定する。これ
により退避データ転送制御部１６が、オフセットカウン
タ２３を順次インクリメントすることによってアドレス
を生成し、ＥＥＰＲＯＭ主記憶１５から該当するブロッ
クのデータを順次退避メモリ１７へ転送する。転送終了
後、退避データ転送制御部１６が、オフセットカウンタ
２３にミスヒットエントリのタグからブロック内オフセ
ットに相当する部分を設定し、ミスヒットしたキャッシ
ュエントリのデータを退避メモリ１７に書き込む。その
後、キャッシュ制御部１が、キャッシュエントリのアッ
プデートを行い、キャッシュ動作を再開する。そして退
避データ転送制御部１６が、ＥＥＰＲＯＭ主記憶１５の
当該ブロックの消去を行い、消去終了後、退避メモリ１
７の内容を当該ブロックに書き戻す。書き戻す際のアド
レス生成は、ＥＥＰＲＯＭ主記憶１５から読み出すとき
と同様に行なう。但し、書き戻し中にキャッシュメモリ
２やＣＰＵからのＥＥＰＲＯＭ主記憶読み出しが発生し
た場合には読み出しを優先する。また、ブロック消去あ
るいはＥＥＰＲＯＭ主記憶１５への書き戻し中に発生し
たエントリリプレースのための処理は、書き戻し終了ま
で待たされる。

【００２０】次にヒット率が予め設定した値以上になっ
たときの動作を説明する。ヒット率計算部５が、リード
あるいはライトのメモリアクセス状態信号とキャッシュ
メモリ２からのヒット／ミス信号とに基づいてヒット率
を計算する。即ち、メモリアクセスが発生する度に、メ
モリアクセスカウンタ９をインクリメントして総メモリ
アクセス回数をカウントし、キャッシュメモリ２がヒッ
トしていれば、ヒットカウンタ１０をインクリメントし
て総ヒット回数を得る。さらに、割算器１１で総ヒット
回数を総メモリアクセス回数で割ることによってアクセ
ス毎のヒット率を計算し、ヒット率条件判定部６に送
る。これによりヒット率条件判定部６が、予めヒット率
しきい値設定レジスタ１２に設定されたしきい値と得ら
れたヒット率とを比較器１３で比較し、ヒット率がしき
い値以上であれば制御部７に条件成立を通知する。これ
により制御部７が、ヒット率条件成立を受けて、退避メ
モリ１７へのデータ退避を起動する。そしてブロック選
択部２１が、退避すべき主記憶ブロックを選び、そのブ
ロックアドレスを退避データ転送制御部１６のブロック
アドレスレジスタ２２に設定する。これにより退避デー
タ転送制御部１６が、オフセットカウンタ２３を０から
順次インクリメントしてアドレスを生成し、ＥＥＰＲＯ
Ｍ主記憶１５からデータを読み出し、退避メモリ１７に
順次格納していく。この間、キャッシュメモリ２がヒッ
トしている限りはＥＥＰＲＯＭ主記憶１５にはＣＰＵま
たはキャッシュメモリ２からのアクセスは発生しないた
め、ＣＰＵの動作とデータの退避とを並行して行なうこ
とができる。つまり、キャッシュミスヒットで、かつミ
スヒットエントリに有効なデータがあるとき、即ちエン
トリリプレースが発生するまで、ＣＰＵ動作とデータ退
避とを並行処理できる。

【００２１】エントリリプレースが発生すると、退避デ
ータ転送制御部１６が、コピーバックすべきエントリの
ブロックアドレスと現在退避しているブロックアドレス
とを比較する。ブロックアドレスが一致していれば、デ
ータ退避をそのまま継続して行い、以後は上記の退避、
消去、書き戻しの処理を行なう。ブロックアドレスが一
致しなければ、上記のヒット率が設定値より低いときに
エントリリプレースが発生した場合の処理と同じ処理を
する。つまり、当該ブロックのデータ退避をやり直す。

【００２２】エントリリプレースが発生するまでにデー
タ退避転送が終了したときには、そこで処理を中断す
る。その後エントリリプレースが発生したとき、退避デ
ータ転送制御部１６が、コピーバックすべきエントリの
ブロックアドレスと現在退避しているブロックアドレス
とを比較する。ブロックアドレスが一致していれば、消
去、書き戻しの処理を行なう。ブロックアドレスが一致
しなければ、当該ブロックのデータ退避からやり直す。

【００２３】このように、ヒット率を計算するヒット率
計算部５と、ヒット率計算部５によって得られたヒット
率が所定のヒット率条件に合致するか否かを判定するヒ
ット率条件判定部６と、一定量のメモリデータを保持す
る退避メモリ１７と、一定量のメモリデータを退避メモ
リ１７に転送する退避データ転送制御部１６とを備え、
ヒット率条件判定部６によってヒット率条件が成立した
と判断されたときに一定量のメモリデータの退避メモリ
１７への転送を開始する構成としたので、ＥＥＰＲＯＭ
などデータ書き込み前に該当データを含むブロックの消
去を行なう必要のあるデバイスを主記憶に使用した場合
でも、キャッシュ装置を実現できる。しかも、ヒット率
がある程度大きくなってきたときには、ＣＰＵ動作とデ
ータの退避とを並行して実行でき、オーバーヘッドを低
減できる。 （実施例３）図３は本発明の実施例３におけるキャッシ
ュ装置の構成図で、このキャッシュ装置は、キャッシュ
制御部１と、ＥＥＰＲＯＭ主記憶１５と、バッファ１８
と、セレクタ１９と、セレクタ２４と、第１キャッシュ
メモリ２５と、第２キャッシュメモリ２６と、エントリ
ロード制御部２７とを備えている。キャッシュ制御部１
は、ヒット率計算部５と、ヒット率条件判定部６と、制
御部７と、ブロック選択部２１とを備えている。エント
リロード制御部２７は、ブロックアドレスレジスタ２８
と、インデックスカウンタ２９とを備えている。ヒット
率計算部５は、メモリアクセスカウンタ９と、ヒットカ
ウンタ１０と、割算器１１とを備えている。ヒット率条
件判定部６は、ヒット率しきい値設定レジスタ１２と、
比較器１３とを備えている。ＥＥＰＲＯＭ主記憶１５
は、５１２バイト単位でブロック消去可能なＥＥＰＲＯ
Ｍにより構成されている。第１キャッシュメモリ２５お
よび第２キャッシュメモリ２６は、ラインサイズ１ワー
ド、容量５１２バイトのダイレクトマップ方式で、ライ
トヒット時の主記憶更新はライトバック方式で行なう。
また、ヒット率計算部５が使用するヒット情報は、第２
キャッシュメモリ２６のものである。

【００２４】次に動作を説明する。ヒット率が予め設定
した値より小さいときには、第２キャッシュメモリ２６
はキャッシュ動作をしているが、ヒット率が設定値以上
になったときには、第２キャッシュメモリ２６をＥＥＰ
ＲＯＭ主記憶１５のブロックデータ退避に使用する。ヒ
ット率が予め設定した値より小さいときには、第１キャ
ッシュメモリ２５でエントリリプレースが発生しない限
り、第２キャッシュメモリ２６は、キャッシュ動作をし
ている。また、第２キャッシュメモリ２６は、エントリ
リプレース処理は行なわない。つまり、第２キャッシュ
メモリ２６は、ミスヒットが起こり、かつミスヒットエ
ントリに有効データがあっても、ＥＥＰＲＯＭ主記憶１
５に書き戻さずに、そのままアップデートする。ＣＰＵ
が使用する読み出しデータは、通常のキャッシュ動作を
行なっている第１キャッシュメモリ２５のデータであ
る。

【００２５】第１キャッシュメモリ２５でエントリリプ
レースが発生した場合には、キャッシュ制御部１の制御
部７が、ミスヒットしたエントリのタグからブロックア
ドレスに相当する部分をエントリロード制御部２７のブ
ロックアドレスレジスタ２８に設定する。そしてミスヒ
ットしたエントリのインデックス情報によって第２キャ
ッシュメモリ２６の同じインデックス位置に相当するエ
ントリにミスヒットデータを書き込む。その後、キャッ
シュ制御部１が、第１キャッシュメモリ２５のエントリ
のアップデートを行い、第１キャッシュメモリ２５のキ
ャッシュ動作を再開する。そしてエントリロード制御部
２７が、第２キャッシュメモリ２６のタグを検索し、タ
グのブロックアドレスに相当する部分がブロックアドレ
スレジスタ２８と一致しないエントリを順次捜し、その
エントリにデータをＥＥＰＲＯＭ主記憶１５から読み込
んでいく。そのときのアドレスは、ブロックアドレスレ
ジスタ２８の内容とそのエントリの位置情報とで生成さ
れる。全読み込みが終了した時点で、エントリロード制
御部２７が、ＥＥＰＲＯＭ主記憶１５の当該ブロックの
消去を行い、消去終了後、第２キャッシュメモリ２６の
内容を当該ブロックに書き戻す。書き戻しが終了する
と、メモリアクセスカウンタ９とヒットカウンタ１０と
をリセットし、第２キャッシュメモリ２６が、エントリ
リプレース処理を除くキャッシュ動作に戻る。なお、書
き戻す際のアドレス生成は、ブロックアドレスレジスタ
２８とインデックスカウンタ２９とで生成する。書き戻
し中にＥＥＰＲＯＭ主記憶読み出しが発生した場合に
は、読み出しを優先する。また、ブロック消去あるいは
ＥＥＰＲＯＭ主記憶１５への書き戻し中に発生した第１
キャッシュメモリ２５のエントリリプレースのための処
理は、書き戻し終了まで待たされる。

【００２６】次にヒット率が予め設定した値以上になっ
たときの動作を説明する。ヒット率計算部５が、リード
あるいはライトのメモリアクセス状態信号と第２キャッ
シュメモリ２６から送られるヒット／ミス信号とに基づ
いてヒット率を計算する。即ち、メモリアクセスが発生
する度に、メモリアクセスカウンタ９をインクリメント
して総メモリアクセス回数をカウントし、第２キャッシ
ュメモリ２６がヒットしていれば、ヒットカウンタ１０
をインクリメントして総ヒット回数を得る。さらに、割
算器１１で総ヒット回数を総メモリアクセス回数で割る
ことによってアクセス毎のヒット率を計算し、ヒット率
条件判定部６に送る。これによりヒット率条件判定部６
が、予めヒット率しきい値設定レジスタ１２に設定され
たしきい値と得られたヒット率とを比較器１３で比較
し、ヒット率がしきい値以上であれば制御部７に条件成
立を通知する。これにより制御部７が、ヒット率条件成
立を受けて、第２キャッシュメモリ２６へのエントリロ
ードが起動される。第１キャッシュメモリ２５でエント
リリプレースが発生しない限りは、ＣＰＵの動作と第２
キャッシュメモリ２６へのエントリロードとを並行して
行なうことができる。

【００２７】第１キャッシュメモリ２５でエントリリプ
レースが発生すると、コピーバックすべきエントリのブ
ロックアドレスをブロックアドレスレジスタ２８に設定
し、以後は上記のエントリロード、消去、書き戻しの処
理を行なう。第１キャッシュメモリ２５でエントリリプ
レースが発生するまでに第２キャッシュメモリ２６のエ
ントリロードが終了したときには、そこで処理を中断す
る。その後、第１キャッシュメモリ２５でエントリリプ
レースが発生したとき、上記のエントリロード、消去、
書き戻しの処理を行なう。即ち、エントリロード起動時
に設定したブロックアドレスとリプレースエントリのブ
ロックとが一致していればデータ退避を省略できる。一
致していなければ全エントリの読み直しになるが、この
動作は上記の処理で自動的に行なわれる。

【００２８】このように、ヒット率を計算するヒット率
計算部５と、ヒット率計算部５によって得られたヒット
率が所定のヒット率条件に合致するか否かを判定するヒ
ット率条件判定部６と、キャッシュの無効エントリを検
索して無効エントリにデータを読み込むエントリロード
制御部２７と、第１キャッシュメモリ２５と、ヒット率
条件判定部６によってヒット率条件が成立したと判断さ
れたときに無効エントリへのデータ読み込みを行なう第
２キャッシュメモリ２６とを備えたので、ＥＥＰＲＯＭ
などデータ書き込み前に該当データを含むブロックの消
去を行なう必要のあるデバイスを主記憶に使用した場合
でも、キャッシュ装置を実現できる。しかも、退避すべ
きデータを第２キャッシュメモリ２６に先行して読み込
めるので、オーバーヘッドが少ないキャッシュ装置を実
現できる。

【００２９】

【発明の効果】以上説明したように本発明によれば、ヒ
ット率を計算するヒット率計算手段と、ヒット率計算手
段によって得られたヒット率が所定のヒット率条件に合
致するか否かを判定するヒット率条件判定手段と、ヒッ
ト率条件判定手段による判定結果に応じてキャッシュ制
御方式を切り替える制御手段と、を備えたので、予め設
定したヒット率条件に従って、キャッシュ制御方式を変
更することを可能にでき、プログラム走行中にキャッシ
ュヒット率によって制御を変更することが可能になり、
効率的なキャッシュ装置を実現することができる。例え
ば、キャッシュメモリに主記憶のコピーが少ないときに
はリプレースサイズを大きくすることにより、キャッシ
ュメモリにデータが存在する確率を向上させることがで
きる。また、ヒット率がある程度大きくなったときに
は、リプレースサイズを小さくすることにより、エント
リリプレースのためのメモリトラヒックを下げることが
でき、オーバーヘッドを低減できる。

【００３０】また、ヒット率を計算するヒット率計算手
段と、ヒット率計算手段によって得られたヒット率が所
定のヒット率条件に合致するか否かを判定するヒット率
条件判定手段と、一定量のメモリデータを保持するデー
タ保持手段と、一定量のメモリデータを前記データ保持
手段に転送する転送手段と、を備え、前記ヒット率条件
判定手段によってヒット率条件が成立したと判断された
ときに一定量のメモリデータの前記データ保持手段への
転送を開始する構成とすれば、ＥＥＰＲＯＭなど書き込
み前にブロック単位またはチップ全体のデータを退避す
る必要のあるデバイスを主記憶に使用した場合のキャッ
シュ装置を実現することができる。しかも、ヒット率が
ある程度大きくなってきたときには、ＣＰＵ動作とデー
タの退避とを並行して実行でき、オーバーヘッドを低減
できる。

【００３１】また、ヒット率を計算するヒット率計算手
段と、ヒット率計算手段によって得られたヒット率が所
定のヒット率条件に合致するか否かを判定するヒット率
条件判定手段と、キャッシュの無効エントリを検索して
無効エントリにデータを読み込むエントリロード手段
と、第１のキャッシュメモリと、ヒット率条件判定手段
によってヒット率条件が成立したと判断されたときに無
効エントリへのデータ読み込みを行なう第２のキャッシ
ュメモリと、を備えれば、ＥＥＰＲＯＭなど書き込み前
にブロック単位またはチップ全体のデータを退避する必
要のあるデバイスを主記憶に使用した場合のキャッシュ
装置を実現することができる。しかも、退避すべきデー
タを第２キャッシュメモリに先行して読み込めるので、
オーバーヘッドが少ないキャッシュ装置を実現できる。

【図面の簡単な説明】

【図１】本発明の実施例１におけるキャッシュ装置の構
成図である。

【図２】本発明の実施例２におけるキャッシュ装置の構
成図である。

【図３】本発明の実施例３におけるキャッシュ装置の構
成図である。

【符号の説明】

５ ヒット率計算部 ６ ヒット率条件判定部 ７ 制御部 １６ 退避データ転送制御部 １７ 退避メモリ ２５ 第１キャッシュメモリ ２６ 第２キャッシュメモリ ２７ エントリロード制御部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ヒット率を計算するヒット率計算手段
   と、 前記ヒット率計算手段によって得られたヒット率が所定
   のヒット率条件に合致するか否かを判定するヒット率条
   件判定手段と、 前記ヒット率条件判定手段による判定結果に応じてキャ
   ッシュ制御方式を切り替える制御手段と、 を備えたことを特徴とするキャッシュ装置。
2. 【請求項２】 ヒット率を計算するヒット率計算手段
   と、 前記ヒット率計算手段によって得られたヒット率が所定
   のヒット率条件に合致するか否かを判定するヒット率条
   件判定手段と、 一定量のメモリデータを保持するデータ保持手段と、 一定量のメモリデータを前記データ保持手段に転送する
   転送手段と、 を備え、前記ヒット率条件判定手段によってヒット率条
   件が成立したと判断されたときに一定量のメモリデータ
   の前記データ保持手段への転送を開始する構成としたこ
   とを特徴とするキャッシュ装置。
3. 【請求項３】 ヒット率を計算するヒット率計算手段
   と、 前記ヒット率計算手段によって得られたヒット率が所定
   のヒット率条件に合致するか否かを判定するヒット率条
   件判定手段と、 キャッシュの無効エントリを検索して無効エントリにデ
   ータを読み込むエントリロード手段と、 第１のキャッシュメモリと、 前記ヒット率条件判定手段によってヒット率条件が成立
   したと判断されたときに無効エントリへのデータ読み込
   みを行なう第２のキャッシュメモリと、 を備えたことを特徴とするキャッシュ装置。