JPH06282487A - キャッシュ装置 - Google Patents
キャッシュ装置Info
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- JPH06282487A JPH06282487A JP5066996A JP6699693A JPH06282487A JP H06282487 A JPH06282487 A JP H06282487A JP 5066996 A JP5066996 A JP 5066996A JP 6699693 A JP6699693 A JP 6699693A JP H06282487 A JPH06282487 A JP H06282487A
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- memory
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Abstract
(57)【要約】
【目的】 走行させるプログラムに適するように、動的
に制御方式を変更し得るキャッシュ装置を提供する。 【構成】 ヒット率計算部5は、ヒット率を計算する。
ヒット率条件判定部6は、ヒット率計算部5によって得
られたヒット率が所定のヒット率条件に合致するか否か
を判定する。制御部7は、ヒット率条件判定部6による
判定結果に応じてキャッシュ制御方式を切り替える。
に制御方式を変更し得るキャッシュ装置を提供する。 【構成】 ヒット率計算部5は、ヒット率を計算する。
ヒット率条件判定部6は、ヒット率計算部5によって得
られたヒット率が所定のヒット率条件に合致するか否か
を判定する。制御部7は、ヒット率条件判定部6による
判定結果に応じてキャッシュ制御方式を切り替える。
Description
【0001】
【産業上の利用分野】本発明は、コンピュータシステム
においてメモリアクセスを実効的に高速化するためのキ
ャッシュ装置に関するものである。
においてメモリアクセスを実効的に高速化するためのキ
ャッシュ装置に関するものである。
【0002】
【従来の技術】コンピュータシステムにおいては、一般
に、CPUの処理速度に比べて主記憶へのアクセス速度
は数倍から十数倍遅く、メモリアクセス速度がボトルネ
ックとなり、高速な命令実行が望めない。そこで従来よ
り、例えば、「キャッシュ記憶」(長島・堀越、情報処
理、vol.21、No.4、p.332−340、1
980)に示されているように、主記憶の内容の一部を
小容量の高速メモリに保持させることにより、実効的に
メモリアクセスを高速化するキャッシュ装置が用いられ
る。
に、CPUの処理速度に比べて主記憶へのアクセス速度
は数倍から十数倍遅く、メモリアクセス速度がボトルネ
ックとなり、高速な命令実行が望めない。そこで従来よ
り、例えば、「キャッシュ記憶」(長島・堀越、情報処
理、vol.21、No.4、p.332−340、1
980)に示されているように、主記憶の内容の一部を
小容量の高速メモリに保持させることにより、実効的に
メモリアクセスを高速化するキャッシュ装置が用いられ
る。
【0003】このような従来のキャッシュ装置は、制御
方式が固定的であった。また、EEPROMなどのよう
に、既に存在するデータをメモリチップ全体またはメモ
リチップ内の当該ブロックから消去してからでないとデ
ータを書き込めないデバイスを主記憶に使用する場合に
は、データを書き込む前に書き込み先を含むメモリチッ
プまたはメモリチップ内ブロックの全データを退避する
必要があった。
方式が固定的であった。また、EEPROMなどのよう
に、既に存在するデータをメモリチップ全体またはメモ
リチップ内の当該ブロックから消去してからでないとデ
ータを書き込めないデバイスを主記憶に使用する場合に
は、データを書き込む前に書き込み先を含むメモリチッ
プまたはメモリチップ内ブロックの全データを退避する
必要があった。
【0004】
【発明が解決しようとする課題】しかしながら従来のキ
ャッシュ装置では、上記のように制御方式が固定的であ
ったため、走行させるプログラムに適したキャッシュ制
御ができない、という問題点を有していた。また、EE
PROMなどのように、既に存在するデータをメモリチ
ップ全体またはメモリチップ内の当該ブロックから消去
してからでないとデータを書き込めないデバイスを主記
憶に使用する場合には、上記のように、データを書き込
む前に書き込み先を含むメモリチップまたはメモリチッ
プ内ブロックの全データを退避する必要があるので、従
来のキャッシュ装置では使用することができない、とい
う問題点を有していた。
ャッシュ装置では、上記のように制御方式が固定的であ
ったため、走行させるプログラムに適したキャッシュ制
御ができない、という問題点を有していた。また、EE
PROMなどのように、既に存在するデータをメモリチ
ップ全体またはメモリチップ内の当該ブロックから消去
してからでないとデータを書き込めないデバイスを主記
憶に使用する場合には、上記のように、データを書き込
む前に書き込み先を含むメモリチップまたはメモリチッ
プ内ブロックの全データを退避する必要があるので、従
来のキャッシュ装置では使用することができない、とい
う問題点を有していた。
【0005】本発明はかかる事情に鑑みて成されたもの
であり、走行させるプログラムに適するように、動的に
制御方式を変更し得るキャッシュ装置を提供することを
目的とする。また本発明は、EEPROMなどデータ書
き込み前にブロック単位またはチップ単位でデータを退
避する必要のあるデバイスによって主記憶が構成されて
いる場合にも使用可能なキャッシュ装置を提供すること
を目的とする。
であり、走行させるプログラムに適するように、動的に
制御方式を変更し得るキャッシュ装置を提供することを
目的とする。また本発明は、EEPROMなどデータ書
き込み前にブロック単位またはチップ単位でデータを退
避する必要のあるデバイスによって主記憶が構成されて
いる場合にも使用可能なキャッシュ装置を提供すること
を目的とする。
【0006】
【課題を解決するための手段】請求項1の発明は、ヒッ
ト率を計算するヒット率計算手段と、このヒット率計算
手段によって得られたヒット率が所定のヒット率条件に
合致するか否かを判定するヒット率条件判定手段と、こ
のヒット率条件判定手段による判定結果に応じてキャッ
シュ制御方式を切り替える制御手段と、を備えたことを
特徴としている。
ト率を計算するヒット率計算手段と、このヒット率計算
手段によって得られたヒット率が所定のヒット率条件に
合致するか否かを判定するヒット率条件判定手段と、こ
のヒット率条件判定手段による判定結果に応じてキャッ
シュ制御方式を切り替える制御手段と、を備えたことを
特徴としている。
【0007】請求項2の発明は、ヒット率を計算するヒ
ット率計算手段と、このヒット率計算手段によって得ら
れたヒット率が所定のヒット率条件に合致するか否かを
判定するヒット率条件判定手段と、一定量のメモリデー
タを保持するデータ保持手段と、一定量のメモリデータ
を前記データ保持手段に転送する転送手段と、を備え、
前記ヒット率条件判定手段によってヒット率条件が成立
したと判断されたときに一定量のメモリデータの前記デ
ータ保持手段への転送を開始する構成としたことを特徴
としている。
ット率計算手段と、このヒット率計算手段によって得ら
れたヒット率が所定のヒット率条件に合致するか否かを
判定するヒット率条件判定手段と、一定量のメモリデー
タを保持するデータ保持手段と、一定量のメモリデータ
を前記データ保持手段に転送する転送手段と、を備え、
前記ヒット率条件判定手段によってヒット率条件が成立
したと判断されたときに一定量のメモリデータの前記デ
ータ保持手段への転送を開始する構成としたことを特徴
としている。
【0008】請求項3の発明は、ヒット率を計算するヒ
ット率計算手段と、このヒット率計算手段によって得ら
れたヒット率が所定のヒット率条件に合致するか否かを
判定するヒット率条件判定手段と、キャッシュの無効エ
ントリを検索して無効エントリにデータを読み込むエン
トリロード手段と、第1のキャッシュメモリと、前記ヒ
ット率条件判定手段によってヒット率条件が成立したと
判断されたときに無効エントリへのデータ読み込みを行
なう第2のキャッシュメモリと、を備えたことを特徴と
している。
ット率計算手段と、このヒット率計算手段によって得ら
れたヒット率が所定のヒット率条件に合致するか否かを
判定するヒット率条件判定手段と、キャッシュの無効エ
ントリを検索して無効エントリにデータを読み込むエン
トリロード手段と、第1のキャッシュメモリと、前記ヒ
ット率条件判定手段によってヒット率条件が成立したと
判断されたときに無効エントリへのデータ読み込みを行
なう第2のキャッシュメモリと、を備えたことを特徴と
している。
【0009】
【作用】請求項1の発明において、ヒット率計算手段
は、ヒット率を計算する。ヒット率条件判定手段は、ヒ
ット率計算手段によって得られたヒット率が所定のヒッ
ト率条件に合致するか否かを判定する。制御手段は、ヒ
ット率条件判定手段による判定結果に応じてキャッシュ
制御方式を切り替える。
は、ヒット率を計算する。ヒット率条件判定手段は、ヒ
ット率計算手段によって得られたヒット率が所定のヒッ
ト率条件に合致するか否かを判定する。制御手段は、ヒ
ット率条件判定手段による判定結果に応じてキャッシュ
制御方式を切り替える。
【0010】請求項2の発明において、ヒット率計算手
段は、ヒット率を計算する。ヒット率条件判定手段は、
ヒット率計算手段によって得られたヒット率が所定のヒ
ット率条件に合致するか否かを判定する。データ保持手
段は、一定量のメモリデータを保持する。転送手段は、
一定量のメモリデータをデータ保持手段に転送する。そ
して、ヒット率条件判定手段によってヒット率条件が成
立したと判断されたときに一定量のメモリデータのデー
タ保持手段への転送を開始する。
段は、ヒット率を計算する。ヒット率条件判定手段は、
ヒット率計算手段によって得られたヒット率が所定のヒ
ット率条件に合致するか否かを判定する。データ保持手
段は、一定量のメモリデータを保持する。転送手段は、
一定量のメモリデータをデータ保持手段に転送する。そ
して、ヒット率条件判定手段によってヒット率条件が成
立したと判断されたときに一定量のメモリデータのデー
タ保持手段への転送を開始する。
【0011】請求項3の発明において、ヒット率計算手
段は、ヒット率を計算する。ヒット率条件判定手段は、
ヒット率計算手段によって得られたヒット率が所定のヒ
ット率条件に合致するか否かを判定する。エントリロー
ド手段は、キャッシュの無効エントリを検索して無効エ
ントリにデータを読み込む。第2のキャッシュメモリ
は、ヒット率条件判定手段によってヒット率条件が成立
したと判断されたときに無効エントリへのデータ読み込
みを行なう。
段は、ヒット率を計算する。ヒット率条件判定手段は、
ヒット率計算手段によって得られたヒット率が所定のヒ
ット率条件に合致するか否かを判定する。エントリロー
ド手段は、キャッシュの無効エントリを検索して無効エ
ントリにデータを読み込む。第2のキャッシュメモリ
は、ヒット率条件判定手段によってヒット率条件が成立
したと判断されたときに無効エントリへのデータ読み込
みを行なう。
【0012】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。 (実施例1)図1は本発明の実施例1におけるキャッシ
ュ装置の構成図で、このキャッシュ装置は、キャッシュ
制御部1と、キャッシュメモリ2と、主記憶3とを備え
ている。キャッシュ制御部1は、ヒット率計算部5と、
ヒット率条件判定部6と、制御部7とを備えている。ヒ
ット率計算部5は、メモリアクセスカウンタ9と、ヒッ
トカウンタ10と、割算器11とを備えている。ヒット
率条件判定部6は、ヒット率しきい値設定レジスタ12
と、比較器13とを備えている。キャッシュメモリ2
は、ダイレクトマップ方式、ライトスルー方式であり、
ラインサイズ4ワードでワード毎のバリッドビットを持
っている。
説明する。 (実施例1)図1は本発明の実施例1におけるキャッシ
ュ装置の構成図で、このキャッシュ装置は、キャッシュ
制御部1と、キャッシュメモリ2と、主記憶3とを備え
ている。キャッシュ制御部1は、ヒット率計算部5と、
ヒット率条件判定部6と、制御部7とを備えている。ヒ
ット率計算部5は、メモリアクセスカウンタ9と、ヒッ
トカウンタ10と、割算器11とを備えている。ヒット
率条件判定部6は、ヒット率しきい値設定レジスタ12
と、比較器13とを備えている。キャッシュメモリ2
は、ダイレクトマップ方式、ライトスルー方式であり、
ラインサイズ4ワードでワード毎のバリッドビットを持
っている。
【0013】次に動作を説明する。このキャッシュ装置
は、キャッシュミス時にエントリをリプレースする場
合、ヒット率の値によってリプレースするサイズを変更
することができる。このエントリリプレースサイズの変
更は、キャッシュ制御部1の制御部7により行なう。ま
た、1回の主記憶アクセスで可能なデータサイズは最大
1ワードである。
は、キャッシュミス時にエントリをリプレースする場
合、ヒット率の値によってリプレースするサイズを変更
することができる。このエントリリプレースサイズの変
更は、キャッシュ制御部1の制御部7により行なう。ま
た、1回の主記憶アクセスで可能なデータサイズは最大
1ワードである。
【0014】図外のCPUからメモリアクセスが発生し
たとき、キャッシュメモリ2に該当するエントリがある
か否か検索される。ヒットした場合、読み出しであれば
キャッシュメモリ2からデータが供給され、書き込みで
あれば当該キャッシュエントリにデータを書き込み、ラ
イトスルー方式であるため、さらに、主記憶3にもデー
タ書き込みを行なう。読み出し、書き込みとも、ミスヒ
ットしたときには、エントリリプレースが発生する。即
ち、当該エントリに新しいタグ情報を設定し、該当する
メモリアドレスからデータを読み込んでエントリをアッ
プデートする。このとき、ヒット率の値によって、ライ
ンサイズの4ワードでアップデートするか、必要なワー
ドだけをアップデートするかを切り替える。次にその切
り替え動作について説明する。
たとき、キャッシュメモリ2に該当するエントリがある
か否か検索される。ヒットした場合、読み出しであれば
キャッシュメモリ2からデータが供給され、書き込みで
あれば当該キャッシュエントリにデータを書き込み、ラ
イトスルー方式であるため、さらに、主記憶3にもデー
タ書き込みを行なう。読み出し、書き込みとも、ミスヒ
ットしたときには、エントリリプレースが発生する。即
ち、当該エントリに新しいタグ情報を設定し、該当する
メモリアドレスからデータを読み込んでエントリをアッ
プデートする。このとき、ヒット率の値によって、ライ
ンサイズの4ワードでアップデートするか、必要なワー
ドだけをアップデートするかを切り替える。次にその切
り替え動作について説明する。
【0015】先ずヒット率計算部5が、リードあるいは
ライトのメモリアクセス状態信号とキャッシュメモリ2
からのヒット/ミス信号とに基づいてヒット率を計算す
る。即ち、メモリアクセスが発生する度に、メモリアク
セスカウンタ9をインクリメントして総メモリアクセス
回数をカウントし、キャッシュメモリ2がヒットしてい
れば、ヒットカウンタ10をインクリメントして総ヒッ
ト回数を得る。さらに、割算器11で総ヒット回数を総
メモリアクセス回数で割ることによってアクセス毎のヒ
ット率を計算し、ヒット率条件判定部6に送る。これに
よりヒット率条件判定部6が、予めヒット率しきい値設
定レジスタ12に設定されているしきい値と得られたヒ
ット率とを比較器13で比較し、ヒット率がしきい値以
上であれば制御部7に条件成立を通知する。これにより
制御部7が、ヒット率条件成立を受けて、リプレースサ
イズを4ワードから1ワードに切り替える。
ライトのメモリアクセス状態信号とキャッシュメモリ2
からのヒット/ミス信号とに基づいてヒット率を計算す
る。即ち、メモリアクセスが発生する度に、メモリアク
セスカウンタ9をインクリメントして総メモリアクセス
回数をカウントし、キャッシュメモリ2がヒットしてい
れば、ヒットカウンタ10をインクリメントして総ヒッ
ト回数を得る。さらに、割算器11で総ヒット回数を総
メモリアクセス回数で割ることによってアクセス毎のヒ
ット率を計算し、ヒット率条件判定部6に送る。これに
よりヒット率条件判定部6が、予めヒット率しきい値設
定レジスタ12に設定されているしきい値と得られたヒ
ット率とを比較器13で比較し、ヒット率がしきい値以
上であれば制御部7に条件成立を通知する。これにより
制御部7が、ヒット率条件成立を受けて、リプレースサ
イズを4ワードから1ワードに切り替える。
【0016】このように、ヒット率を計算するヒット率
計算部5と、ヒット率計算部5によって得られたヒット
率が所定のヒット率条件に合致するか否かを判定するヒ
ット率条件判定部6と、ヒット率条件判定部6による判
定結果に応じてキャッシュ制御方式を切り替える制御部
7とを備えたので、キャッシュ制御方式を動的に変更で
きる。したがって、キャッシュメモリ2に主記憶3のコ
ピーが少ないときにはリプレースサイズを4ワードと大
きくすることにより、キャッシュメモリ2にデータが存
在する確率を向上させることができる。また、ヒット率
がある程度大きくなったときには、リプレースサイズを
1ワードに切り替えることにより、エントリリプレース
のためのメモリトラヒックを下げることができ、オーバ
ーヘッドを低減できる。
計算部5と、ヒット率計算部5によって得られたヒット
率が所定のヒット率条件に合致するか否かを判定するヒ
ット率条件判定部6と、ヒット率条件判定部6による判
定結果に応じてキャッシュ制御方式を切り替える制御部
7とを備えたので、キャッシュ制御方式を動的に変更で
きる。したがって、キャッシュメモリ2に主記憶3のコ
ピーが少ないときにはリプレースサイズを4ワードと大
きくすることにより、キャッシュメモリ2にデータが存
在する確率を向上させることができる。また、ヒット率
がある程度大きくなったときには、リプレースサイズを
1ワードに切り替えることにより、エントリリプレース
のためのメモリトラヒックを下げることができ、オーバ
ーヘッドを低減できる。
【0017】なお上記実施例1では、ヒット率に応じて
エントリリプレースサイズを切り替える構成としたが、
本発明は必ずしもこのような構成に限定されるものでは
なく、ライトスルーとライトバックとの切り替え、リプ
レースアルゴリズムの切り替えなどの他のキャッシュ制
御や、ダイレクトマップ方式からセクタキャッシュ方式
への切り替えなどの構成方式の切り替えを採用してもよ
い。 (実施例2)図2は本発明の実施例2におけるキャッシ
ュ装置の構成図で、このキャッシュ装置は、キャッシュ
制御部1と、キャッシュメモリ2と、EEPROM主記
憶15と、退避データ転送制御部16と、退避メモリ1
7と、バッファ18と、セレクタ19とを備えている。
キャッシュ制御部1は、ヒット率計算部5と、ヒット率
条件判定部6と、制御部7と、ブロック選択部21とを
備えている。退避データ転送制御部16は、ブロックア
ドレスレジスタ22と、オフセットカウンタ23とを備
えている。ヒット率計算部5は、メモリアクセスカウン
タ9と、ヒットカウンタ10と、割算器11とを備えて
いる。ヒット率条件判定部6は、ヒット率しきい値設定
レジスタ12と、比較器13とを備えている。EEPR
OM主記憶15は、512バイト単位でブロック消去可
能なEEPROMにより構成されている。退避メモリ1
7は、512バイトである。キャッシュメモリ2は、ラ
インサイズ1ワードのダイレクトマップ方式で、ライト
ヒット時の主記憶更新はライトバック方式で行なう。
エントリリプレースサイズを切り替える構成としたが、
本発明は必ずしもこのような構成に限定されるものでは
なく、ライトスルーとライトバックとの切り替え、リプ
レースアルゴリズムの切り替えなどの他のキャッシュ制
御や、ダイレクトマップ方式からセクタキャッシュ方式
への切り替えなどの構成方式の切り替えを採用してもよ
い。 (実施例2)図2は本発明の実施例2におけるキャッシ
ュ装置の構成図で、このキャッシュ装置は、キャッシュ
制御部1と、キャッシュメモリ2と、EEPROM主記
憶15と、退避データ転送制御部16と、退避メモリ1
7と、バッファ18と、セレクタ19とを備えている。
キャッシュ制御部1は、ヒット率計算部5と、ヒット率
条件判定部6と、制御部7と、ブロック選択部21とを
備えている。退避データ転送制御部16は、ブロックア
ドレスレジスタ22と、オフセットカウンタ23とを備
えている。ヒット率計算部5は、メモリアクセスカウン
タ9と、ヒットカウンタ10と、割算器11とを備えて
いる。ヒット率条件判定部6は、ヒット率しきい値設定
レジスタ12と、比較器13とを備えている。EEPR
OM主記憶15は、512バイト単位でブロック消去可
能なEEPROMにより構成されている。退避メモリ1
7は、512バイトである。キャッシュメモリ2は、ラ
インサイズ1ワードのダイレクトマップ方式で、ライト
ヒット時の主記憶更新はライトバック方式で行なう。
【0018】次に動作を説明する。図外のCPUからメ
モリアクセスが発生したとき、キャッシュメモリ2に該
当するエントリがあるか否か検索される。ヒットした場
合、読み出しならキャッシュメモリ2からデータが供給
され、書き込みなら当該キャッシュエントリにデータを
書き込むが、ライトバック方式であるため、EEPRO
M主記憶15にはデータ書き込みを行なわない。読み出
し、書き込みとも、ミスヒットし、かつそのエントリに
有効データが存在するときには、エントリリプレースが
発生する。この実施例2では、エントリリプレース時の
主記憶更新発生時と、ヒット率が予め設定した値以上に
なったときに、退避メモリ17への主記憶データ退避を
起動する。
モリアクセスが発生したとき、キャッシュメモリ2に該
当するエントリがあるか否か検索される。ヒットした場
合、読み出しならキャッシュメモリ2からデータが供給
され、書き込みなら当該キャッシュエントリにデータを
書き込むが、ライトバック方式であるため、EEPRO
M主記憶15にはデータ書き込みを行なわない。読み出
し、書き込みとも、ミスヒットし、かつそのエントリに
有効データが存在するときには、エントリリプレースが
発生する。この実施例2では、エントリリプレース時の
主記憶更新発生時と、ヒット率が予め設定した値以上に
なったときに、退避メモリ17への主記憶データ退避を
起動する。
【0019】ヒット率が予め設定した値より小さいとき
に、エントリリプレースが発生した場合には、ミスヒッ
トしたエントリの内容をEEPROM主記憶15に反映
した上で、タグ情報の書換を含むエントリアップデート
を行なう必要がある。EEPROM主記憶15はEEP
ROMで構成されているため、主記憶反映時に、先ず当
該データを含む512バイトのブロックデータ読み出し
を行なわなければならない。このためキャッシュ制御部
1の制御部7が、ミスヒットしたエントリのタグからブ
ロックアドレスに相当する部分を退避データ転送制御部
16のブロックアドレスレジスタ22に設定する。これ
により退避データ転送制御部16が、オフセットカウン
タ23を順次インクリメントすることによってアドレス
を生成し、EEPROM主記憶15から該当するブロッ
クのデータを順次退避メモリ17へ転送する。転送終了
後、退避データ転送制御部16が、オフセットカウンタ
23にミスヒットエントリのタグからブロック内オフセ
ットに相当する部分を設定し、ミスヒットしたキャッシ
ュエントリのデータを退避メモリ17に書き込む。その
後、キャッシュ制御部1が、キャッシュエントリのアッ
プデートを行い、キャッシュ動作を再開する。そして退
避データ転送制御部16が、EEPROM主記憶15の
当該ブロックの消去を行い、消去終了後、退避メモリ1
7の内容を当該ブロックに書き戻す。書き戻す際のアド
レス生成は、EEPROM主記憶15から読み出すとき
と同様に行なう。但し、書き戻し中にキャッシュメモリ
2やCPUからのEEPROM主記憶読み出しが発生し
た場合には読み出しを優先する。また、ブロック消去あ
るいはEEPROM主記憶15への書き戻し中に発生し
たエントリリプレースのための処理は、書き戻し終了ま
で待たされる。
に、エントリリプレースが発生した場合には、ミスヒッ
トしたエントリの内容をEEPROM主記憶15に反映
した上で、タグ情報の書換を含むエントリアップデート
を行なう必要がある。EEPROM主記憶15はEEP
ROMで構成されているため、主記憶反映時に、先ず当
該データを含む512バイトのブロックデータ読み出し
を行なわなければならない。このためキャッシュ制御部
1の制御部7が、ミスヒットしたエントリのタグからブ
ロックアドレスに相当する部分を退避データ転送制御部
16のブロックアドレスレジスタ22に設定する。これ
により退避データ転送制御部16が、オフセットカウン
タ23を順次インクリメントすることによってアドレス
を生成し、EEPROM主記憶15から該当するブロッ
クのデータを順次退避メモリ17へ転送する。転送終了
後、退避データ転送制御部16が、オフセットカウンタ
23にミスヒットエントリのタグからブロック内オフセ
ットに相当する部分を設定し、ミスヒットしたキャッシ
ュエントリのデータを退避メモリ17に書き込む。その
後、キャッシュ制御部1が、キャッシュエントリのアッ
プデートを行い、キャッシュ動作を再開する。そして退
避データ転送制御部16が、EEPROM主記憶15の
当該ブロックの消去を行い、消去終了後、退避メモリ1
7の内容を当該ブロックに書き戻す。書き戻す際のアド
レス生成は、EEPROM主記憶15から読み出すとき
と同様に行なう。但し、書き戻し中にキャッシュメモリ
2やCPUからのEEPROM主記憶読み出しが発生し
た場合には読み出しを優先する。また、ブロック消去あ
るいはEEPROM主記憶15への書き戻し中に発生し
たエントリリプレースのための処理は、書き戻し終了ま
で待たされる。
【0020】次にヒット率が予め設定した値以上になっ
たときの動作を説明する。ヒット率計算部5が、リード
あるいはライトのメモリアクセス状態信号とキャッシュ
メモリ2からのヒット/ミス信号とに基づいてヒット率
を計算する。即ち、メモリアクセスが発生する度に、メ
モリアクセスカウンタ9をインクリメントして総メモリ
アクセス回数をカウントし、キャッシュメモリ2がヒッ
トしていれば、ヒットカウンタ10をインクリメントし
て総ヒット回数を得る。さらに、割算器11で総ヒット
回数を総メモリアクセス回数で割ることによってアクセ
ス毎のヒット率を計算し、ヒット率条件判定部6に送
る。これによりヒット率条件判定部6が、予めヒット率
しきい値設定レジスタ12に設定されたしきい値と得ら
れたヒット率とを比較器13で比較し、ヒット率がしき
い値以上であれば制御部7に条件成立を通知する。これ
により制御部7が、ヒット率条件成立を受けて、退避メ
モリ17へのデータ退避を起動する。そしてブロック選
択部21が、退避すべき主記憶ブロックを選び、そのブ
ロックアドレスを退避データ転送制御部16のブロック
アドレスレジスタ22に設定する。これにより退避デー
タ転送制御部16が、オフセットカウンタ23を0から
順次インクリメントしてアドレスを生成し、EEPRO
M主記憶15からデータを読み出し、退避メモリ17に
順次格納していく。この間、キャッシュメモリ2がヒッ
トしている限りはEEPROM主記憶15にはCPUま
たはキャッシュメモリ2からのアクセスは発生しないた
め、CPUの動作とデータの退避とを並行して行なうこ
とができる。つまり、キャッシュミスヒットで、かつミ
スヒットエントリに有効なデータがあるとき、即ちエン
トリリプレースが発生するまで、CPU動作とデータ退
避とを並行処理できる。
たときの動作を説明する。ヒット率計算部5が、リード
あるいはライトのメモリアクセス状態信号とキャッシュ
メモリ2からのヒット/ミス信号とに基づいてヒット率
を計算する。即ち、メモリアクセスが発生する度に、メ
モリアクセスカウンタ9をインクリメントして総メモリ
アクセス回数をカウントし、キャッシュメモリ2がヒッ
トしていれば、ヒットカウンタ10をインクリメントし
て総ヒット回数を得る。さらに、割算器11で総ヒット
回数を総メモリアクセス回数で割ることによってアクセ
ス毎のヒット率を計算し、ヒット率条件判定部6に送
る。これによりヒット率条件判定部6が、予めヒット率
しきい値設定レジスタ12に設定されたしきい値と得ら
れたヒット率とを比較器13で比較し、ヒット率がしき
い値以上であれば制御部7に条件成立を通知する。これ
により制御部7が、ヒット率条件成立を受けて、退避メ
モリ17へのデータ退避を起動する。そしてブロック選
択部21が、退避すべき主記憶ブロックを選び、そのブ
ロックアドレスを退避データ転送制御部16のブロック
アドレスレジスタ22に設定する。これにより退避デー
タ転送制御部16が、オフセットカウンタ23を0から
順次インクリメントしてアドレスを生成し、EEPRO
M主記憶15からデータを読み出し、退避メモリ17に
順次格納していく。この間、キャッシュメモリ2がヒッ
トしている限りはEEPROM主記憶15にはCPUま
たはキャッシュメモリ2からのアクセスは発生しないた
め、CPUの動作とデータの退避とを並行して行なうこ
とができる。つまり、キャッシュミスヒットで、かつミ
スヒットエントリに有効なデータがあるとき、即ちエン
トリリプレースが発生するまで、CPU動作とデータ退
避とを並行処理できる。
【0021】エントリリプレースが発生すると、退避デ
ータ転送制御部16が、コピーバックすべきエントリの
ブロックアドレスと現在退避しているブロックアドレス
とを比較する。ブロックアドレスが一致していれば、デ
ータ退避をそのまま継続して行い、以後は上記の退避、
消去、書き戻しの処理を行なう。ブロックアドレスが一
致しなければ、上記のヒット率が設定値より低いときに
エントリリプレースが発生した場合の処理と同じ処理を
する。つまり、当該ブロックのデータ退避をやり直す。
ータ転送制御部16が、コピーバックすべきエントリの
ブロックアドレスと現在退避しているブロックアドレス
とを比較する。ブロックアドレスが一致していれば、デ
ータ退避をそのまま継続して行い、以後は上記の退避、
消去、書き戻しの処理を行なう。ブロックアドレスが一
致しなければ、上記のヒット率が設定値より低いときに
エントリリプレースが発生した場合の処理と同じ処理を
する。つまり、当該ブロックのデータ退避をやり直す。
【0022】エントリリプレースが発生するまでにデー
タ退避転送が終了したときには、そこで処理を中断す
る。その後エントリリプレースが発生したとき、退避デ
ータ転送制御部16が、コピーバックすべきエントリの
ブロックアドレスと現在退避しているブロックアドレス
とを比較する。ブロックアドレスが一致していれば、消
去、書き戻しの処理を行なう。ブロックアドレスが一致
しなければ、当該ブロックのデータ退避からやり直す。
タ退避転送が終了したときには、そこで処理を中断す
る。その後エントリリプレースが発生したとき、退避デ
ータ転送制御部16が、コピーバックすべきエントリの
ブロックアドレスと現在退避しているブロックアドレス
とを比較する。ブロックアドレスが一致していれば、消
去、書き戻しの処理を行なう。ブロックアドレスが一致
しなければ、当該ブロックのデータ退避からやり直す。
【0023】このように、ヒット率を計算するヒット率
計算部5と、ヒット率計算部5によって得られたヒット
率が所定のヒット率条件に合致するか否かを判定するヒ
ット率条件判定部6と、一定量のメモリデータを保持す
る退避メモリ17と、一定量のメモリデータを退避メモ
リ17に転送する退避データ転送制御部16とを備え、
ヒット率条件判定部6によってヒット率条件が成立した
と判断されたときに一定量のメモリデータの退避メモリ
17への転送を開始する構成としたので、EEPROM
などデータ書き込み前に該当データを含むブロックの消
去を行なう必要のあるデバイスを主記憶に使用した場合
でも、キャッシュ装置を実現できる。しかも、ヒット率
がある程度大きくなってきたときには、CPU動作とデ
ータの退避とを並行して実行でき、オーバーヘッドを低
減できる。 (実施例3)図3は本発明の実施例3におけるキャッシ
ュ装置の構成図で、このキャッシュ装置は、キャッシュ
制御部1と、EEPROM主記憶15と、バッファ18
と、セレクタ19と、セレクタ24と、第1キャッシュ
メモリ25と、第2キャッシュメモリ26と、エントリ
ロード制御部27とを備えている。キャッシュ制御部1
は、ヒット率計算部5と、ヒット率条件判定部6と、制
御部7と、ブロック選択部21とを備えている。エント
リロード制御部27は、ブロックアドレスレジスタ28
と、インデックスカウンタ29とを備えている。ヒット
率計算部5は、メモリアクセスカウンタ9と、ヒットカ
ウンタ10と、割算器11とを備えている。ヒット率条
件判定部6は、ヒット率しきい値設定レジスタ12と、
比較器13とを備えている。EEPROM主記憶15
は、512バイト単位でブロック消去可能なEEPRO
Mにより構成されている。第1キャッシュメモリ25お
よび第2キャッシュメモリ26は、ラインサイズ1ワー
ド、容量512バイトのダイレクトマップ方式で、ライ
トヒット時の主記憶更新はライトバック方式で行なう。
また、ヒット率計算部5が使用するヒット情報は、第2
キャッシュメモリ26のものである。
計算部5と、ヒット率計算部5によって得られたヒット
率が所定のヒット率条件に合致するか否かを判定するヒ
ット率条件判定部6と、一定量のメモリデータを保持す
る退避メモリ17と、一定量のメモリデータを退避メモ
リ17に転送する退避データ転送制御部16とを備え、
ヒット率条件判定部6によってヒット率条件が成立した
と判断されたときに一定量のメモリデータの退避メモリ
17への転送を開始する構成としたので、EEPROM
などデータ書き込み前に該当データを含むブロックの消
去を行なう必要のあるデバイスを主記憶に使用した場合
でも、キャッシュ装置を実現できる。しかも、ヒット率
がある程度大きくなってきたときには、CPU動作とデ
ータの退避とを並行して実行でき、オーバーヘッドを低
減できる。 (実施例3)図3は本発明の実施例3におけるキャッシ
ュ装置の構成図で、このキャッシュ装置は、キャッシュ
制御部1と、EEPROM主記憶15と、バッファ18
と、セレクタ19と、セレクタ24と、第1キャッシュ
メモリ25と、第2キャッシュメモリ26と、エントリ
ロード制御部27とを備えている。キャッシュ制御部1
は、ヒット率計算部5と、ヒット率条件判定部6と、制
御部7と、ブロック選択部21とを備えている。エント
リロード制御部27は、ブロックアドレスレジスタ28
と、インデックスカウンタ29とを備えている。ヒット
率計算部5は、メモリアクセスカウンタ9と、ヒットカ
ウンタ10と、割算器11とを備えている。ヒット率条
件判定部6は、ヒット率しきい値設定レジスタ12と、
比較器13とを備えている。EEPROM主記憶15
は、512バイト単位でブロック消去可能なEEPRO
Mにより構成されている。第1キャッシュメモリ25お
よび第2キャッシュメモリ26は、ラインサイズ1ワー
ド、容量512バイトのダイレクトマップ方式で、ライ
トヒット時の主記憶更新はライトバック方式で行なう。
また、ヒット率計算部5が使用するヒット情報は、第2
キャッシュメモリ26のものである。
【0024】次に動作を説明する。ヒット率が予め設定
した値より小さいときには、第2キャッシュメモリ26
はキャッシュ動作をしているが、ヒット率が設定値以上
になったときには、第2キャッシュメモリ26をEEP
ROM主記憶15のブロックデータ退避に使用する。ヒ
ット率が予め設定した値より小さいときには、第1キャ
ッシュメモリ25でエントリリプレースが発生しない限
り、第2キャッシュメモリ26は、キャッシュ動作をし
ている。また、第2キャッシュメモリ26は、エントリ
リプレース処理は行なわない。つまり、第2キャッシュ
メモリ26は、ミスヒットが起こり、かつミスヒットエ
ントリに有効データがあっても、EEPROM主記憶1
5に書き戻さずに、そのままアップデートする。CPU
が使用する読み出しデータは、通常のキャッシュ動作を
行なっている第1キャッシュメモリ25のデータであ
る。
した値より小さいときには、第2キャッシュメモリ26
はキャッシュ動作をしているが、ヒット率が設定値以上
になったときには、第2キャッシュメモリ26をEEP
ROM主記憶15のブロックデータ退避に使用する。ヒ
ット率が予め設定した値より小さいときには、第1キャ
ッシュメモリ25でエントリリプレースが発生しない限
り、第2キャッシュメモリ26は、キャッシュ動作をし
ている。また、第2キャッシュメモリ26は、エントリ
リプレース処理は行なわない。つまり、第2キャッシュ
メモリ26は、ミスヒットが起こり、かつミスヒットエ
ントリに有効データがあっても、EEPROM主記憶1
5に書き戻さずに、そのままアップデートする。CPU
が使用する読み出しデータは、通常のキャッシュ動作を
行なっている第1キャッシュメモリ25のデータであ
る。
【0025】第1キャッシュメモリ25でエントリリプ
レースが発生した場合には、キャッシュ制御部1の制御
部7が、ミスヒットしたエントリのタグからブロックア
ドレスに相当する部分をエントリロード制御部27のブ
ロックアドレスレジスタ28に設定する。そしてミスヒ
ットしたエントリのインデックス情報によって第2キャ
ッシュメモリ26の同じインデックス位置に相当するエ
ントリにミスヒットデータを書き込む。その後、キャッ
シュ制御部1が、第1キャッシュメモリ25のエントリ
のアップデートを行い、第1キャッシュメモリ25のキ
ャッシュ動作を再開する。そしてエントリロード制御部
27が、第2キャッシュメモリ26のタグを検索し、タ
グのブロックアドレスに相当する部分がブロックアドレ
スレジスタ28と一致しないエントリを順次捜し、その
エントリにデータをEEPROM主記憶15から読み込
んでいく。そのときのアドレスは、ブロックアドレスレ
ジスタ28の内容とそのエントリの位置情報とで生成さ
れる。全読み込みが終了した時点で、エントリロード制
御部27が、EEPROM主記憶15の当該ブロックの
消去を行い、消去終了後、第2キャッシュメモリ26の
内容を当該ブロックに書き戻す。書き戻しが終了する
と、メモリアクセスカウンタ9とヒットカウンタ10と
をリセットし、第2キャッシュメモリ26が、エントリ
リプレース処理を除くキャッシュ動作に戻る。なお、書
き戻す際のアドレス生成は、ブロックアドレスレジスタ
28とインデックスカウンタ29とで生成する。書き戻
し中にEEPROM主記憶読み出しが発生した場合に
は、読み出しを優先する。また、ブロック消去あるいは
EEPROM主記憶15への書き戻し中に発生した第1
キャッシュメモリ25のエントリリプレースのための処
理は、書き戻し終了まで待たされる。
レースが発生した場合には、キャッシュ制御部1の制御
部7が、ミスヒットしたエントリのタグからブロックア
ドレスに相当する部分をエントリロード制御部27のブ
ロックアドレスレジスタ28に設定する。そしてミスヒ
ットしたエントリのインデックス情報によって第2キャ
ッシュメモリ26の同じインデックス位置に相当するエ
ントリにミスヒットデータを書き込む。その後、キャッ
シュ制御部1が、第1キャッシュメモリ25のエントリ
のアップデートを行い、第1キャッシュメモリ25のキ
ャッシュ動作を再開する。そしてエントリロード制御部
27が、第2キャッシュメモリ26のタグを検索し、タ
グのブロックアドレスに相当する部分がブロックアドレ
スレジスタ28と一致しないエントリを順次捜し、その
エントリにデータをEEPROM主記憶15から読み込
んでいく。そのときのアドレスは、ブロックアドレスレ
ジスタ28の内容とそのエントリの位置情報とで生成さ
れる。全読み込みが終了した時点で、エントリロード制
御部27が、EEPROM主記憶15の当該ブロックの
消去を行い、消去終了後、第2キャッシュメモリ26の
内容を当該ブロックに書き戻す。書き戻しが終了する
と、メモリアクセスカウンタ9とヒットカウンタ10と
をリセットし、第2キャッシュメモリ26が、エントリ
リプレース処理を除くキャッシュ動作に戻る。なお、書
き戻す際のアドレス生成は、ブロックアドレスレジスタ
28とインデックスカウンタ29とで生成する。書き戻
し中にEEPROM主記憶読み出しが発生した場合に
は、読み出しを優先する。また、ブロック消去あるいは
EEPROM主記憶15への書き戻し中に発生した第1
キャッシュメモリ25のエントリリプレースのための処
理は、書き戻し終了まで待たされる。
【0026】次にヒット率が予め設定した値以上になっ
たときの動作を説明する。ヒット率計算部5が、リード
あるいはライトのメモリアクセス状態信号と第2キャッ
シュメモリ26から送られるヒット/ミス信号とに基づ
いてヒット率を計算する。即ち、メモリアクセスが発生
する度に、メモリアクセスカウンタ9をインクリメント
して総メモリアクセス回数をカウントし、第2キャッシ
ュメモリ26がヒットしていれば、ヒットカウンタ10
をインクリメントして総ヒット回数を得る。さらに、割
算器11で総ヒット回数を総メモリアクセス回数で割る
ことによってアクセス毎のヒット率を計算し、ヒット率
条件判定部6に送る。これによりヒット率条件判定部6
が、予めヒット率しきい値設定レジスタ12に設定され
たしきい値と得られたヒット率とを比較器13で比較
し、ヒット率がしきい値以上であれば制御部7に条件成
立を通知する。これにより制御部7が、ヒット率条件成
立を受けて、第2キャッシュメモリ26へのエントリロ
ードが起動される。第1キャッシュメモリ25でエント
リリプレースが発生しない限りは、CPUの動作と第2
キャッシュメモリ26へのエントリロードとを並行して
行なうことができる。
たときの動作を説明する。ヒット率計算部5が、リード
あるいはライトのメモリアクセス状態信号と第2キャッ
シュメモリ26から送られるヒット/ミス信号とに基づ
いてヒット率を計算する。即ち、メモリアクセスが発生
する度に、メモリアクセスカウンタ9をインクリメント
して総メモリアクセス回数をカウントし、第2キャッシ
ュメモリ26がヒットしていれば、ヒットカウンタ10
をインクリメントして総ヒット回数を得る。さらに、割
算器11で総ヒット回数を総メモリアクセス回数で割る
ことによってアクセス毎のヒット率を計算し、ヒット率
条件判定部6に送る。これによりヒット率条件判定部6
が、予めヒット率しきい値設定レジスタ12に設定され
たしきい値と得られたヒット率とを比較器13で比較
し、ヒット率がしきい値以上であれば制御部7に条件成
立を通知する。これにより制御部7が、ヒット率条件成
立を受けて、第2キャッシュメモリ26へのエントリロ
ードが起動される。第1キャッシュメモリ25でエント
リリプレースが発生しない限りは、CPUの動作と第2
キャッシュメモリ26へのエントリロードとを並行して
行なうことができる。
【0027】第1キャッシュメモリ25でエントリリプ
レースが発生すると、コピーバックすべきエントリのブ
ロックアドレスをブロックアドレスレジスタ28に設定
し、以後は上記のエントリロード、消去、書き戻しの処
理を行なう。第1キャッシュメモリ25でエントリリプ
レースが発生するまでに第2キャッシュメモリ26のエ
ントリロードが終了したときには、そこで処理を中断す
る。その後、第1キャッシュメモリ25でエントリリプ
レースが発生したとき、上記のエントリロード、消去、
書き戻しの処理を行なう。即ち、エントリロード起動時
に設定したブロックアドレスとリプレースエントリのブ
ロックとが一致していればデータ退避を省略できる。一
致していなければ全エントリの読み直しになるが、この
動作は上記の処理で自動的に行なわれる。
レースが発生すると、コピーバックすべきエントリのブ
ロックアドレスをブロックアドレスレジスタ28に設定
し、以後は上記のエントリロード、消去、書き戻しの処
理を行なう。第1キャッシュメモリ25でエントリリプ
レースが発生するまでに第2キャッシュメモリ26のエ
ントリロードが終了したときには、そこで処理を中断す
る。その後、第1キャッシュメモリ25でエントリリプ
レースが発生したとき、上記のエントリロード、消去、
書き戻しの処理を行なう。即ち、エントリロード起動時
に設定したブロックアドレスとリプレースエントリのブ
ロックとが一致していればデータ退避を省略できる。一
致していなければ全エントリの読み直しになるが、この
動作は上記の処理で自動的に行なわれる。
【0028】このように、ヒット率を計算するヒット率
計算部5と、ヒット率計算部5によって得られたヒット
率が所定のヒット率条件に合致するか否かを判定するヒ
ット率条件判定部6と、キャッシュの無効エントリを検
索して無効エントリにデータを読み込むエントリロード
制御部27と、第1キャッシュメモリ25と、ヒット率
条件判定部6によってヒット率条件が成立したと判断さ
れたときに無効エントリへのデータ読み込みを行なう第
2キャッシュメモリ26とを備えたので、EEPROM
などデータ書き込み前に該当データを含むブロックの消
去を行なう必要のあるデバイスを主記憶に使用した場合
でも、キャッシュ装置を実現できる。しかも、退避すべ
きデータを第2キャッシュメモリ26に先行して読み込
めるので、オーバーヘッドが少ないキャッシュ装置を実
現できる。
計算部5と、ヒット率計算部5によって得られたヒット
率が所定のヒット率条件に合致するか否かを判定するヒ
ット率条件判定部6と、キャッシュの無効エントリを検
索して無効エントリにデータを読み込むエントリロード
制御部27と、第1キャッシュメモリ25と、ヒット率
条件判定部6によってヒット率条件が成立したと判断さ
れたときに無効エントリへのデータ読み込みを行なう第
2キャッシュメモリ26とを備えたので、EEPROM
などデータ書き込み前に該当データを含むブロックの消
去を行なう必要のあるデバイスを主記憶に使用した場合
でも、キャッシュ装置を実現できる。しかも、退避すべ
きデータを第2キャッシュメモリ26に先行して読み込
めるので、オーバーヘッドが少ないキャッシュ装置を実
現できる。
【0029】
【発明の効果】以上説明したように本発明によれば、ヒ
ット率を計算するヒット率計算手段と、ヒット率計算手
段によって得られたヒット率が所定のヒット率条件に合
致するか否かを判定するヒット率条件判定手段と、ヒッ
ト率条件判定手段による判定結果に応じてキャッシュ制
御方式を切り替える制御手段と、を備えたので、予め設
定したヒット率条件に従って、キャッシュ制御方式を変
更することを可能にでき、プログラム走行中にキャッシ
ュヒット率によって制御を変更することが可能になり、
効率的なキャッシュ装置を実現することができる。例え
ば、キャッシュメモリに主記憶のコピーが少ないときに
はリプレースサイズを大きくすることにより、キャッシ
ュメモリにデータが存在する確率を向上させることがで
きる。また、ヒット率がある程度大きくなったときに
は、リプレースサイズを小さくすることにより、エント
リリプレースのためのメモリトラヒックを下げることが
でき、オーバーヘッドを低減できる。
ット率を計算するヒット率計算手段と、ヒット率計算手
段によって得られたヒット率が所定のヒット率条件に合
致するか否かを判定するヒット率条件判定手段と、ヒッ
ト率条件判定手段による判定結果に応じてキャッシュ制
御方式を切り替える制御手段と、を備えたので、予め設
定したヒット率条件に従って、キャッシュ制御方式を変
更することを可能にでき、プログラム走行中にキャッシ
ュヒット率によって制御を変更することが可能になり、
効率的なキャッシュ装置を実現することができる。例え
ば、キャッシュメモリに主記憶のコピーが少ないときに
はリプレースサイズを大きくすることにより、キャッシ
ュメモリにデータが存在する確率を向上させることがで
きる。また、ヒット率がある程度大きくなったときに
は、リプレースサイズを小さくすることにより、エント
リリプレースのためのメモリトラヒックを下げることが
でき、オーバーヘッドを低減できる。
【0030】また、ヒット率を計算するヒット率計算手
段と、ヒット率計算手段によって得られたヒット率が所
定のヒット率条件に合致するか否かを判定するヒット率
条件判定手段と、一定量のメモリデータを保持するデー
タ保持手段と、一定量のメモリデータを前記データ保持
手段に転送する転送手段と、を備え、前記ヒット率条件
判定手段によってヒット率条件が成立したと判断された
ときに一定量のメモリデータの前記データ保持手段への
転送を開始する構成とすれば、EEPROMなど書き込
み前にブロック単位またはチップ全体のデータを退避す
る必要のあるデバイスを主記憶に使用した場合のキャッ
シュ装置を実現することができる。しかも、ヒット率が
ある程度大きくなってきたときには、CPU動作とデー
タの退避とを並行して実行でき、オーバーヘッドを低減
できる。
段と、ヒット率計算手段によって得られたヒット率が所
定のヒット率条件に合致するか否かを判定するヒット率
条件判定手段と、一定量のメモリデータを保持するデー
タ保持手段と、一定量のメモリデータを前記データ保持
手段に転送する転送手段と、を備え、前記ヒット率条件
判定手段によってヒット率条件が成立したと判断された
ときに一定量のメモリデータの前記データ保持手段への
転送を開始する構成とすれば、EEPROMなど書き込
み前にブロック単位またはチップ全体のデータを退避す
る必要のあるデバイスを主記憶に使用した場合のキャッ
シュ装置を実現することができる。しかも、ヒット率が
ある程度大きくなってきたときには、CPU動作とデー
タの退避とを並行して実行でき、オーバーヘッドを低減
できる。
【0031】また、ヒット率を計算するヒット率計算手
段と、ヒット率計算手段によって得られたヒット率が所
定のヒット率条件に合致するか否かを判定するヒット率
条件判定手段と、キャッシュの無効エントリを検索して
無効エントリにデータを読み込むエントリロード手段
と、第1のキャッシュメモリと、ヒット率条件判定手段
によってヒット率条件が成立したと判断されたときに無
効エントリへのデータ読み込みを行なう第2のキャッシ
ュメモリと、を備えれば、EEPROMなど書き込み前
にブロック単位またはチップ全体のデータを退避する必
要のあるデバイスを主記憶に使用した場合のキャッシュ
装置を実現することができる。しかも、退避すべきデー
タを第2キャッシュメモリに先行して読み込めるので、
オーバーヘッドが少ないキャッシュ装置を実現できる。
段と、ヒット率計算手段によって得られたヒット率が所
定のヒット率条件に合致するか否かを判定するヒット率
条件判定手段と、キャッシュの無効エントリを検索して
無効エントリにデータを読み込むエントリロード手段
と、第1のキャッシュメモリと、ヒット率条件判定手段
によってヒット率条件が成立したと判断されたときに無
効エントリへのデータ読み込みを行なう第2のキャッシ
ュメモリと、を備えれば、EEPROMなど書き込み前
にブロック単位またはチップ全体のデータを退避する必
要のあるデバイスを主記憶に使用した場合のキャッシュ
装置を実現することができる。しかも、退避すべきデー
タを第2キャッシュメモリに先行して読み込めるので、
オーバーヘッドが少ないキャッシュ装置を実現できる。
【図1】本発明の実施例1におけるキャッシュ装置の構
成図である。
成図である。
【図2】本発明の実施例2におけるキャッシュ装置の構
成図である。
成図である。
【図3】本発明の実施例3におけるキャッシュ装置の構
成図である。
成図である。
5 ヒット率計算部 6 ヒット率条件判定部 7 制御部 16 退避データ転送制御部 17 退避メモリ 25 第1キャッシュメモリ 26 第2キャッシュメモリ 27 エントリロード制御部
Claims (3)
- 【請求項1】 ヒット率を計算するヒット率計算手段
と、 前記ヒット率計算手段によって得られたヒット率が所定
のヒット率条件に合致するか否かを判定するヒット率条
件判定手段と、 前記ヒット率条件判定手段による判定結果に応じてキャ
ッシュ制御方式を切り替える制御手段と、 を備えたことを特徴とするキャッシュ装置。 - 【請求項2】 ヒット率を計算するヒット率計算手段
と、 前記ヒット率計算手段によって得られたヒット率が所定
のヒット率条件に合致するか否かを判定するヒット率条
件判定手段と、 一定量のメモリデータを保持するデータ保持手段と、 一定量のメモリデータを前記データ保持手段に転送する
転送手段と、 を備え、前記ヒット率条件判定手段によってヒット率条
件が成立したと判断されたときに一定量のメモリデータ
の前記データ保持手段への転送を開始する構成としたこ
とを特徴とするキャッシュ装置。 - 【請求項3】 ヒット率を計算するヒット率計算手段
と、 前記ヒット率計算手段によって得られたヒット率が所定
のヒット率条件に合致するか否かを判定するヒット率条
件判定手段と、 キャッシュの無効エントリを検索して無効エントリにデ
ータを読み込むエントリロード手段と、 第1のキャッシュメモリと、 前記ヒット率条件判定手段によってヒット率条件が成立
したと判断されたときに無効エントリへのデータ読み込
みを行なう第2のキャッシュメモリと、 を備えたことを特徴とするキャッシュ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5066996A JPH06282487A (ja) | 1993-03-25 | 1993-03-25 | キャッシュ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5066996A JPH06282487A (ja) | 1993-03-25 | 1993-03-25 | キャッシュ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06282487A true JPH06282487A (ja) | 1994-10-07 |
Family
ID=13332132
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5066996A Pending JPH06282487A (ja) | 1993-03-25 | 1993-03-25 | キャッシュ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06282487A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6990232B2 (en) | 2000-08-31 | 2006-01-24 | Canon Kabushiki Kaisha | Image processing apparatus, control method thereof, and image processing method |
WO2012095957A1 (ja) * | 2011-01-12 | 2012-07-19 | 富士通株式会社 | キャッシュメモリ装置,キャッシュメモリの制御装置,情報処理装置,キャッシュメモリの制御方法,及びキャッシュメモリ装置の閾値決定プログラム |
JP2019525330A (ja) * | 2016-07-20 | 2019-09-05 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated | キャッシュテスト領域に基づくプリフェッチデータに対するキャッシュ転送ポリシーの選択 |
-
1993
- 1993-03-25 JP JP5066996A patent/JPH06282487A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6990232B2 (en) | 2000-08-31 | 2006-01-24 | Canon Kabushiki Kaisha | Image processing apparatus, control method thereof, and image processing method |
WO2012095957A1 (ja) * | 2011-01-12 | 2012-07-19 | 富士通株式会社 | キャッシュメモリ装置,キャッシュメモリの制御装置,情報処理装置,キャッシュメモリの制御方法,及びキャッシュメモリ装置の閾値決定プログラム |
JP5494834B2 (ja) * | 2011-01-12 | 2014-05-21 | 富士通株式会社 | キャッシュメモリ装置,キャッシュメモリの制御装置,情報処理装置,キャッシュメモリの制御方法,及びキャッシュメモリ装置の閾値決定プログラム |
JP2019525330A (ja) * | 2016-07-20 | 2019-09-05 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated | キャッシュテスト領域に基づくプリフェッチデータに対するキャッシュ転送ポリシーの選択 |
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