JPH06275639A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06275639A JPH06275639A JP8406893A JP8406893A JPH06275639A JP H06275639 A JPH06275639 A JP H06275639A JP 8406893 A JP8406893 A JP 8406893A JP 8406893 A JP8406893 A JP 8406893A JP H06275639 A JPH06275639 A JP H06275639A
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- film
- polysilicon
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Abstract
(57)【要約】
【目的】 ポリシリコンゲート電極の低抵抗化とソース
領域及びドレイン領域の形成を同一イオン注入工程によ
り形成し、かつゲート電極を低抵抗化し、ソース領域・
ドレイン領域の接合深さを浅くする。 【構成】 基板2上にゲート酸化膜6を介してポリシリ
コン膜30を堆積し、その表面にシリコン酸化膜32を
形成する。ゲート電極が形成される部分にレジストパタ
ーン34を形成し、それをマスクにしてポリシリコン膜
32に異方性エッチングを施し、ソース形成領域上とド
レイン形成領域上にイオン注入の際のエネルギー緩和に
必要な膜厚のポリシリコン膜をエネルギー緩和層36と
して残す。その後、ゲート電極8と基板2に同時に不純
物イオンを注入する。基板2にはエネルギー緩和層36
を通してイオンが注入される。その後、注入不純物の拡
散と活性化のための熱処理を施す。
領域及びドレイン領域の形成を同一イオン注入工程によ
り形成し、かつゲート電極を低抵抗化し、ソース領域・
ドレイン領域の接合深さを浅くする。 【構成】 基板2上にゲート酸化膜6を介してポリシリ
コン膜30を堆積し、その表面にシリコン酸化膜32を
形成する。ゲート電極が形成される部分にレジストパタ
ーン34を形成し、それをマスクにしてポリシリコン膜
32に異方性エッチングを施し、ソース形成領域上とド
レイン形成領域上にイオン注入の際のエネルギー緩和に
必要な膜厚のポリシリコン膜をエネルギー緩和層36と
して残す。その後、ゲート電極8と基板2に同時に不純
物イオンを注入する。基板2にはエネルギー緩和層36
を通してイオンが注入される。その後、注入不純物の拡
散と活性化のための熱処理を施す。
Description
【0001】
【産業上の利用分野】本発明はMOS型半導体装置の製
造方法に関し、特にサブミクロン以下と称されるような
微細パターンを有するMOS型半導体装置とその製造方
法に関するものである。
造方法に関し、特にサブミクロン以下と称されるような
微細パターンを有するMOS型半導体装置とその製造方
法に関するものである。
【0002】
【従来の技術】一般に、半導体集積回路装置(以下、L
SIという)プロセスは、微細化が進むほどその工程数
が増加する傾向にある。また、MOS型LSIのプロセ
スでは、微細化が進むほど短チャネル効果やホットキャ
リア効果など種々の問題が生じる。
SIという)プロセスは、微細化が進むほどその工程数
が増加する傾向にある。また、MOS型LSIのプロセ
スでは、微細化が進むほど短チャネル効果やホットキャ
リア効果など種々の問題が生じる。
【0003】同一基板にNチャネルMOSトランジスタ
とPチャネルMOSトランジスタを形成したCMOSデ
バイスでは、ポリシリコンゲート電極としてはN+ポリ
シリコンゲート電極が広く用いられている。これは、ポ
リシリコン膜上にリンガラスを堆積し、熱処理によって
リンをポリシリコン膜に拡散させて低抵抗化を図ったシ
リコンゲート電極である。そのようなCMOSデバイス
では、Nチャネル側を表面チャネル型、Pチャネル側を
埋込みチャネル型にしている場合が多い。
とPチャネルMOSトランジスタを形成したCMOSデ
バイスでは、ポリシリコンゲート電極としてはN+ポリ
シリコンゲート電極が広く用いられている。これは、ポ
リシリコン膜上にリンガラスを堆積し、熱処理によって
リンをポリシリコン膜に拡散させて低抵抗化を図ったシ
リコンゲート電極である。そのようなCMOSデバイス
では、Nチャネル側を表面チャネル型、Pチャネル側を
埋込みチャネル型にしている場合が多い。
【0004】しかし、微細化が進みサブミクロン以下の
プロセスになると、埋込み型構造では短チャネル効果を
抑制することが困難になるため、Pチャネル型も表面型
に移行せざるを得ない状況になっている。その場合、P
チャネル型用に新たにP+ポリシリコンゲート電極(ア
クセプタ注入によるポリシリコンゲート電極の低抵抗
化)や、N+ポリシリコンゲート電極とP+ポリシリコン
ゲート電極とを接続するためのサリサイド構造の採用が
必要になるなど、工程数は増加する一方である。
プロセスになると、埋込み型構造では短チャネル効果を
抑制することが困難になるため、Pチャネル型も表面型
に移行せざるを得ない状況になっている。その場合、P
チャネル型用に新たにP+ポリシリコンゲート電極(ア
クセプタ注入によるポリシリコンゲート電極の低抵抗
化)や、N+ポリシリコンゲート電極とP+ポリシリコン
ゲート電極とを接続するためのサリサイド構造の採用が
必要になるなど、工程数は増加する一方である。
【0005】また、P+ポリシリコンゲート電極の採用
に当り、ゲート電極の低抵抗化は不純物注入による手法
を用いなければならないが、注入時又はその注入不純物
の活性化時において、ゲート電極に注入された不純物が
ゲート酸化膜を突き抜けて基板チャネル部分へ侵入して
しまう恐れが生じる。チャネル部分に不純物が侵入する
と、しきい値電圧がシフトしたり、耐圧劣化などの諸問
題が生じ、所望のMOS特性が得られなくなる。
に当り、ゲート電極の低抵抗化は不純物注入による手法
を用いなければならないが、注入時又はその注入不純物
の活性化時において、ゲート電極に注入された不純物が
ゲート酸化膜を突き抜けて基板チャネル部分へ侵入して
しまう恐れが生じる。チャネル部分に不純物が侵入する
と、しきい値電圧がシフトしたり、耐圧劣化などの諸問
題が生じ、所望のMOS特性が得られなくなる。
【0006】短チャネル効果耐圧の向上のためには素子
構造を表面チャネル型に移行するだけでは十分とはいえ
ない。そこで、素子構造を短チャネル効果やホットキャ
リア効果の耐性に優れたLDD(Lightly Doped Drai
n)構造やGOLD(Gate Overlap LDD)構造にし、か
つソース領域とドレイン領域の接合深さをより浅くして
耐圧を上げる方法がとられている。LDD構造やGOL
D構造を作成する際にも、またサリサイドを形成する際
にもゲート電極の両端にサイドウォールを形成する必要
があるので、ゲート電極の厚さをあまり薄くすることは
できない。厚いゲート電極に不純物を厚さ方向に十分導
入するためには、ゲート電極への不純物注入はソース形
成領域とドレイン形成領域への不純物注入に比べて一般
に高いエネルギーで行なう必要がある。
構造を表面チャネル型に移行するだけでは十分とはいえ
ない。そこで、素子構造を短チャネル効果やホットキャ
リア効果の耐性に優れたLDD(Lightly Doped Drai
n)構造やGOLD(Gate Overlap LDD)構造にし、か
つソース領域とドレイン領域の接合深さをより浅くして
耐圧を上げる方法がとられている。LDD構造やGOL
D構造を作成する際にも、またサリサイドを形成する際
にもゲート電極の両端にサイドウォールを形成する必要
があるので、ゲート電極の厚さをあまり薄くすることは
できない。厚いゲート電極に不純物を厚さ方向に十分導
入するためには、ゲート電極への不純物注入はソース形
成領域とドレイン形成領域への不純物注入に比べて一般
に高いエネルギーで行なう必要がある。
【0007】
【発明が解決しようとする課題】不純物注入により低抵
抗化したポリシリコンゲート(注入ゲート)を用いる場
合、製造工程を簡略化して工程数を低減し、またそれに
よる歩留まりの向上を図るためには、不純物イオン注入
でソース領域及びドレイン領域の形成とポリシリコンゲ
ート電極の低抵抗化を同時に実現できることが望まれ
る。しかし、ソース領域とドレイン領域の接合を浅く形
成することを優先した場合にはゲート電極への注入も浅
くなるためゲート電極の低抵抗化が不十分となって空乏
化が起こり、高速動作に支障を来す。逆にポリシリコン
ゲート電極の低抵抗化を優先した場合、ソース領域とド
レイン領域の接合深さが深くなり、短チャネル効果を引
き起こし、極端な場合にはパンチスルーを引き起こす。
抗化したポリシリコンゲート(注入ゲート)を用いる場
合、製造工程を簡略化して工程数を低減し、またそれに
よる歩留まりの向上を図るためには、不純物イオン注入
でソース領域及びドレイン領域の形成とポリシリコンゲ
ート電極の低抵抗化を同時に実現できることが望まれ
る。しかし、ソース領域とドレイン領域の接合を浅く形
成することを優先した場合にはゲート電極への注入も浅
くなるためゲート電極の低抵抗化が不十分となって空乏
化が起こり、高速動作に支障を来す。逆にポリシリコン
ゲート電極の低抵抗化を優先した場合、ソース領域とド
レイン領域の接合深さが深くなり、短チャネル効果を引
き起こし、極端な場合にはパンチスルーを引き起こす。
【0008】そこで、本発明はポリシリコンゲート電極
の低抵抗化とソース領域及びドレイン領域の形成を同一
イオン注入工程により形成することにより、工程数を減
らして製造工程を簡略化し、それによる歩留まりの向上
を図り、かつゲート電極の低抵抗化も十分に達成し、し
かもソース領域とドレイン領域の接合深さを浅くする方
法を提供することを目的とするものである。
の低抵抗化とソース領域及びドレイン領域の形成を同一
イオン注入工程により形成することにより、工程数を減
らして製造工程を簡略化し、それによる歩留まりの向上
を図り、かつゲート電極の低抵抗化も十分に達成し、し
かもソース領域とドレイン領域の接合深さを浅くする方
法を提供することを目的とするものである。
【0009】
【課題を解決するための手段】本発明の一態様では、シ
リコン基板上にゲート酸化膜を介して膜厚が200〜4
00nmのポリシリコンゲート電極、ソース形成領域及
びドレイン形成領域上には注入エネルギーの緩和を目的
としたエネルギー緩和層を形成した状態で、イオン注入
及び熱処理後にシリコン基板での接合深さが200nm
以下で、かつゲート電極の厚さ方向の全体にわたって不
純物が導入されるエネルギーで、ゲート電極とシリコン
基板とに同時に不純物イオンを注入してソース領域及び
ドレイン領域の形成とゲート電極の低抵抗化とを行なう
工程を含んでMOS型半導体装置を製造する。
リコン基板上にゲート酸化膜を介して膜厚が200〜4
00nmのポリシリコンゲート電極、ソース形成領域及
びドレイン形成領域上には注入エネルギーの緩和を目的
としたエネルギー緩和層を形成した状態で、イオン注入
及び熱処理後にシリコン基板での接合深さが200nm
以下で、かつゲート電極の厚さ方向の全体にわたって不
純物が導入されるエネルギーで、ゲート電極とシリコン
基板とに同時に不純物イオンを注入してソース領域及び
ドレイン領域の形成とゲート電極の低抵抗化とを行なう
工程を含んでMOS型半導体装置を製造する。
【0010】好ましい態様では、エネルギー緩和層を形
成した状態でのゲート電極とシリコン基板への同時イオ
ン注入工程を、ゲート電極側面にサイドウォールスペー
サを形成する前と形成後のそれぞれで行ない、LDD又
はGOLD構造のMOSトランジスタを製造する。
成した状態でのゲート電極とシリコン基板への同時イオ
ン注入工程を、ゲート電極側面にサイドウォールスペー
サを形成する前と形成後のそれぞれで行ない、LDD又
はGOLD構造のMOSトランジスタを製造する。
【0011】さらに好ましい態様では、エネルギー緩和
層を形成するために、ゲート酸化膜上にポリシリコン膜
を堆積し、そのポリシリコン膜にゲート電極用のパター
ン化を施す際、ソース領域上とドレイン領域上にイオン
注入時のエネルギー緩和に必要な膜厚だけそのポリシリ
コン膜を残存させる。その際、さらに好ましい態様で
は、ゲート酸化膜上にエネルギー緩和層として適当な膜
厚の第1層目ポリシリコン膜を堆積した後、その表面に
金属膜を薄く堆積し、さらにその金属膜上に第2層目ポ
リシリコン膜を、第1層目ポリシリコン膜と第2層目ポ
リシリコン膜の合計膜厚がゲート電極として必要な膜厚
になるまで堆積した後、ポリシリコン膜にゲート電極用
のパターン化を施す際、前記金属膜をエッチングの終点
検出用の膜として第2層目ポリシリコン膜をエッチング
する。
層を形成するために、ゲート酸化膜上にポリシリコン膜
を堆積し、そのポリシリコン膜にゲート電極用のパター
ン化を施す際、ソース領域上とドレイン領域上にイオン
注入時のエネルギー緩和に必要な膜厚だけそのポリシリ
コン膜を残存させる。その際、さらに好ましい態様で
は、ゲート酸化膜上にエネルギー緩和層として適当な膜
厚の第1層目ポリシリコン膜を堆積した後、その表面に
金属膜を薄く堆積し、さらにその金属膜上に第2層目ポ
リシリコン膜を、第1層目ポリシリコン膜と第2層目ポ
リシリコン膜の合計膜厚がゲート電極として必要な膜厚
になるまで堆積した後、ポリシリコン膜にゲート電極用
のパターン化を施す際、前記金属膜をエッチングの終点
検出用の膜として第2層目ポリシリコン膜をエッチング
する。
【0012】本発明の他の態様では、シリコン基板上に
ゲート酸化膜を介してイオン注入時のエネルギー緩和に
必要な膜厚のポリシリコン膜を堆積し、その上に金属膜
を堆積した後、ゲート電極部に前記金属膜を残し、ソー
ス形成領域上とドレイン形成領域上には前記ポリシリコ
ン膜のみを残し、イオン注入及び熱処理後にシリコン基
板での接合深さが200nm以下で、かつゲート電極の
厚さ方向の全体にわたって不純物が導入されるエネルギ
ーで、ゲート電極とシリコン基板とに同時に不純物イオ
ンを注入してソース領域及びドレイン領域の形成とゲー
ト電極の低抵抗化とを行なう工程を含んでMOS型半導
体装置を製造する。
ゲート酸化膜を介してイオン注入時のエネルギー緩和に
必要な膜厚のポリシリコン膜を堆積し、その上に金属膜
を堆積した後、ゲート電極部に前記金属膜を残し、ソー
ス形成領域上とドレイン形成領域上には前記ポリシリコ
ン膜のみを残し、イオン注入及び熱処理後にシリコン基
板での接合深さが200nm以下で、かつゲート電極の
厚さ方向の全体にわたって不純物が導入されるエネルギ
ーで、ゲート電極とシリコン基板とに同時に不純物イオ
ンを注入してソース領域及びドレイン領域の形成とゲー
ト電極の低抵抗化とを行なう工程を含んでMOS型半導
体装置を製造する。
【0013】図1により本発明の製造方法の特徴のある
工程を概念的に示す。シリコン基板2のウエル領域4
(ウエル領域でないこともある)の表面にゲート酸化膜
6を介してポリシリコン膜を堆積し、それを写真製版と
エッチングによりパターン化することによりゲート電極
8を形成する。ソース形成領域とドレイン形成領域上に
は基板への不純物イオン注入の際に注入エネルギーを緩
和するエネルギー緩和層10を設ける。12は素子分離
用フィールド酸化膜である。
工程を概念的に示す。シリコン基板2のウエル領域4
(ウエル領域でないこともある)の表面にゲート酸化膜
6を介してポリシリコン膜を堆積し、それを写真製版と
エッチングによりパターン化することによりゲート電極
8を形成する。ソース形成領域とドレイン形成領域上に
は基板への不純物イオン注入の際に注入エネルギーを緩
和するエネルギー緩和層10を設ける。12は素子分離
用フィールド酸化膜である。
【0014】この状態で、ゲート電極8と基板2に不純
物イオンを同時に注入する。基板2に対しては不純物は
エネルギー緩和層10を通して注入されるため、その注
入深さはゲート電極8の注入深さに比べて浅くなる。1
4,15は基板への不純物注入領域、16はゲート電極
への不純物注入領域を表わしている。その後、熱処理が
施されることによって注入された不純物は矢印17のよ
うに拡散し、かつ活性化されて基板では所望の浅い接合
を有するソース領域とドレイン領域が形成され、ゲート
電極8では十分な低抵抗化がなされる。
物イオンを同時に注入する。基板2に対しては不純物は
エネルギー緩和層10を通して注入されるため、その注
入深さはゲート電極8の注入深さに比べて浅くなる。1
4,15は基板への不純物注入領域、16はゲート電極
への不純物注入領域を表わしている。その後、熱処理が
施されることによって注入された不純物は矢印17のよ
うに拡散し、かつ活性化されて基板では所望の浅い接合
を有するソース領域とドレイン領域が形成され、ゲート
電極8では十分な低抵抗化がなされる。
【0015】ここで、エネルギー緩和層10の材質及び
その厚さ、並びに不純物イオンの注入エネルギー及びド
ーズ量は、所望のゲート電極の厚さ、例えば200〜4
00nm、所望のソース領域とドレイン領域の接合深
さ、例えば約200nm、及び熱処理時の不純物拡散長
を考慮して予め適宜設定しておく。
その厚さ、並びに不純物イオンの注入エネルギー及びド
ーズ量は、所望のゲート電極の厚さ、例えば200〜4
00nm、所望のソース領域とドレイン領域の接合深
さ、例えば約200nm、及び熱処理時の不純物拡散長
を考慮して予め適宜設定しておく。
【0016】図2は、ゲート電極側面のサイドウォール
の形成工程を挾んでエネルギー緩和層を通して行なうイ
オン注入工程を2回設けることによって、浅い接合を有
するLDD構造又はGOLD構造のMOSトランジスタ
を製造する方法を概略的に表わしたものである。 (A)基板2のウエル領域4(この場合もウエル領域で
ないこともある)上にゲート酸化膜6を介してポリシリ
コン膜のゲート電極8、ソース形成領域とドレイン形成
領域上にはエネルギー緩和層10を設けた状態で、1回
目の不純物同時イオン注入を行なう。このイオン注入工
程ではドーズ量を少なくしてソース領域とドレイン領域
には低濃度の不純物導入領域20a,22aを形成す
る。ゲート電極8にも同じイオンが注入される。
の形成工程を挾んでエネルギー緩和層を通して行なうイ
オン注入工程を2回設けることによって、浅い接合を有
するLDD構造又はGOLD構造のMOSトランジスタ
を製造する方法を概略的に表わしたものである。 (A)基板2のウエル領域4(この場合もウエル領域で
ないこともある)上にゲート酸化膜6を介してポリシリ
コン膜のゲート電極8、ソース形成領域とドレイン形成
領域上にはエネルギー緩和層10を設けた状態で、1回
目の不純物同時イオン注入を行なう。このイオン注入工
程ではドーズ量を少なくしてソース領域とドレイン領域
には低濃度の不純物導入領域20a,22aを形成す
る。ゲート電極8にも同じイオンが注入される。
【0017】(B)次に、既知の方法に従って高温酸化
膜を堆積し、エッチバックを施すことによってゲート電
極の側面にサイドウォール24を形成する。ソース領域
とドレイン領域を形成するとともにゲート電極を低抵抗
化するのに十分なドーズ量で2回目の同じイオン注入を
行なう。20b,22bは基板での高濃度不純物導入領
域20a,22aであり、ゲート電極8にも同じイオン
が高濃度に注入される。
膜を堆積し、エッチバックを施すことによってゲート電
極の側面にサイドウォール24を形成する。ソース領域
とドレイン領域を形成するとともにゲート電極を低抵抗
化するのに十分なドーズ量で2回目の同じイオン注入を
行なう。20b,22bは基板での高濃度不純物導入領
域20a,22aであり、ゲート電極8にも同じイオン
が高濃度に注入される。
【0018】(C)その後、サイドフォール24及びエ
ネルギー緩和層10を除去する。注入された不純物の拡
散と活性化のために熱処理を施す。これにより浅い接合
のソース領域とドレイン領域が形成され、ゲート電極2
4が低抵抗化される。(C)の熱処理工程はサイドウォ
ール及びエネルギー緩和層を除去する前に行なってもよ
く、又はさらに後の工程でサイドウォールが再び形成さ
れた後に行なってもよい。後のサイドウォールはサリサ
イド形成のために必要なものである。また、エネルギー
緩和層が絶縁体である場合で、かつサリサイド形成を行
なわない場合は、サイドウォール及びエネルギー緩和層
を除去しなくてもよい場合がある。
ネルギー緩和層10を除去する。注入された不純物の拡
散と活性化のために熱処理を施す。これにより浅い接合
のソース領域とドレイン領域が形成され、ゲート電極2
4が低抵抗化される。(C)の熱処理工程はサイドウォ
ール及びエネルギー緩和層を除去する前に行なってもよ
く、又はさらに後の工程でサイドウォールが再び形成さ
れた後に行なってもよい。後のサイドウォールはサリサ
イド形成のために必要なものである。また、エネルギー
緩和層が絶縁体である場合で、かつサリサイド形成を行
なわない場合は、サイドウォール及びエネルギー緩和層
を除去しなくてもよい場合がある。
【0019】ここでも、エネルギー緩和層10の材質及
びその厚さ、並びに不純物イオンの注入エネルギー及び
ドーズ量は、所望のゲート電極の厚さ、例えば200〜
400nm、所望のソース領域とドレイン領域の接合深
さ、例えば約200nm、及び熱処理時の不純物拡散長
を考慮して予め適宜設定しておく。
びその厚さ、並びに不純物イオンの注入エネルギー及び
ドーズ量は、所望のゲート電極の厚さ、例えば200〜
400nm、所望のソース領域とドレイン領域の接合深
さ、例えば約200nm、及び熱処理時の不純物拡散長
を考慮して予め適宜設定しておく。
【0020】図2のプロセスは本発明を概略的に示した
ものであり、NチャネルMOSトランジスタとPチャネ
ルMOSトランジスタの形成順序などを考慮した場合の
実際のプロセスは図2より複雑なものとなる。
ものであり、NチャネルMOSトランジスタとPチャネ
ルMOSトランジスタの形成順序などを考慮した場合の
実際のプロセスは図2より複雑なものとなる。
【0021】図3は、エネルギー緩和層としてゲート電
極と同じポリシリコン膜を用いる場合を表わしている。 (A)シリコン基板2上にゲート酸化膜6を形成した
後、表面にCVD法によりポリシリコン膜30を堆積
し、その表面を所定の膜厚だけ酸化してシリコン酸化膜
32を形成する。この酸化膜32は後の工程でエネルギ
ー緩和層をエッチングにより除去する際のゲート電極の
保護膜として用いるものである。この例でも4はウエル
領域であるが、ウエル領域に形成されるMOSトランジ
スタに限定されるものではない。
極と同じポリシリコン膜を用いる場合を表わしている。 (A)シリコン基板2上にゲート酸化膜6を形成した
後、表面にCVD法によりポリシリコン膜30を堆積
し、その表面を所定の膜厚だけ酸化してシリコン酸化膜
32を形成する。この酸化膜32は後の工程でエネルギ
ー緩和層をエッチングにより除去する際のゲート電極の
保護膜として用いるものである。この例でも4はウエル
領域であるが、ウエル領域に形成されるMOSトランジ
スタに限定されるものではない。
【0022】(B)既知の写真製版によりゲート電極が
形成される部分にレジストパターン34を形成する。 (C)レジストパターン34をマスクにしてポリシリコ
ン膜32に異方性エッチングを施す。この異方性エッチ
ング工程においてはプラズマモニタ(プラズマ密度、導
入ガス圧、イオン照射エネルギー、照射量、照射時間モ
ニタなど)やその他の検知技術を用いてソース形成領域
上とドレイン形成領域上のポリシリコン膜の膜厚をイオ
ン注入の際のエネルギー緩和に必要な膜厚だけ残存させ
る。36はこのようにポリシリコン膜が一部残存して形
成されたエネルギー緩和層である。
形成される部分にレジストパターン34を形成する。 (C)レジストパターン34をマスクにしてポリシリコ
ン膜32に異方性エッチングを施す。この異方性エッチ
ング工程においてはプラズマモニタ(プラズマ密度、導
入ガス圧、イオン照射エネルギー、照射量、照射時間モ
ニタなど)やその他の検知技術を用いてソース形成領域
上とドレイン形成領域上のポリシリコン膜の膜厚をイオ
ン注入の際のエネルギー緩和に必要な膜厚だけ残存させ
る。36はこのようにポリシリコン膜が一部残存して形
成されたエネルギー緩和層である。
【0023】(D)レジスト34を除去した後、ゲート
電極8と基板2とに同時に不純物イオンを注入する。基
板2にはエネルギー緩和層36を通してイオンが注入さ
れる。ここでも、エネルギー緩和層36の材質及びその
厚さ、並びに不純物イオンの注入エネルギー及びドーズ
量は、所望のゲート電極の厚さ、例えば200〜400
nm、所望のソース領域とドレイン領域の接合深さ、例
えば約200nm、及び熱処理時の不純物拡散長を考慮
して予め適宜設定しておく。
電極8と基板2とに同時に不純物イオンを注入する。基
板2にはエネルギー緩和層36を通してイオンが注入さ
れる。ここでも、エネルギー緩和層36の材質及びその
厚さ、並びに不純物イオンの注入エネルギー及びドーズ
量は、所望のゲート電極の厚さ、例えば200〜400
nm、所望のソース領域とドレイン領域の接合深さ、例
えば約200nm、及び熱処理時の不純物拡散長を考慮
して予め適宜設定しておく。
【0024】(E)次に、異方性エッチングによりソー
ス領域上とドレイン領域上のエネルギー緩和層36を除
去する。この際、ゲート電極8上のシリコン酸化膜32
は、ポリシリコン膜に比べてエッチレートが小さく、例
えばマグネトロンRIE装置でエッチングガスにCl2
を用いてエッチングする場合、そのエッチング選択比は
数十という値になり、そのためシリコン酸化膜32はゲ
ート電極8の保護膜として働く。したがって、このシリ
コン酸化膜32の膜厚はエネルギー緩和層36の厚さや
シリコン酸化膜32とポリシリコン膜36とのエッチン
グ選択比を考慮して予め定めておく。その後、注入不純
物の拡散と活性化のための熱処理を施す。
ス領域上とドレイン領域上のエネルギー緩和層36を除
去する。この際、ゲート電極8上のシリコン酸化膜32
は、ポリシリコン膜に比べてエッチレートが小さく、例
えばマグネトロンRIE装置でエッチングガスにCl2
を用いてエッチングする場合、そのエッチング選択比は
数十という値になり、そのためシリコン酸化膜32はゲ
ート電極8の保護膜として働く。したがって、このシリ
コン酸化膜32の膜厚はエネルギー緩和層36の厚さや
シリコン酸化膜32とポリシリコン膜36とのエッチン
グ選択比を考慮して予め定めておく。その後、注入不純
物の拡散と活性化のための熱処理を施す。
【0025】図3の方法を図2の方法に適用してLDD
やGOLD構造とすることもできる。図3で、エネルギ
ー緩和層のポリシリコン膜36を除去する際に、ゲート
電極上にエッチング保護膜のシリコン酸化膜32を設け
るのは一例であり、これに限るものではない。
やGOLD構造とすることもできる。図3で、エネルギ
ー緩和層のポリシリコン膜36を除去する際に、ゲート
電極上にエッチング保護膜のシリコン酸化膜32を設け
るのは一例であり、これに限るものではない。
【0026】図4は本発明の請求項4に対応した発明を
概略的に表わしたものであり、ソース形成領域上とドレ
イン形成領域上にポリシリコン膜をエネルギー緩和層と
して必要な膜厚だけ残す方法として、ポリシリコン膜の
エッチングの終点を検知するための金属膜42を設けた
例である。
概略的に表わしたものであり、ソース形成領域上とドレ
イン形成領域上にポリシリコン膜をエネルギー緩和層と
して必要な膜厚だけ残す方法として、ポリシリコン膜の
エッチングの終点を検知するための金属膜42を設けた
例である。
【0027】図4で、シリコン基板2上にゲート酸化膜
6を形成した後、CVD法によりエネルギー緩和層とし
て適当な膜厚のポリシリコン膜40を形成する。ポリシ
リコン膜40の膜厚はゲート電極の所望の厚さ、例えば
200〜400nm、ソース領域とドレイン領域の所望
の接合深さ、約200nm、及び熱処理時の不純物拡散
長を考慮して予め定めておく。
6を形成した後、CVD法によりエネルギー緩和層とし
て適当な膜厚のポリシリコン膜40を形成する。ポリシ
リコン膜40の膜厚はゲート電極の所望の厚さ、例えば
200〜400nm、ソース領域とドレイン領域の所望
の接合深さ、約200nm、及び熱処理時の不純物拡散
長を考慮して予め定めておく。
【0028】次に、ポリシリコン膜40上にエッチング
時の終点検知のための金属薄膜42を堆積する。金属薄
膜42の材質としてはシリサイドを形成するTi、M
o、Wなどの高融点金属が好ましい。金属薄膜42の膜
厚は数nm程度が適当であるが、これは密着性の低下や
応力の発生などを防ぐためであり、そのような問題が回
避できるならば金属薄膜42の材質や膜厚はこれらに限
られるものではない。金属薄膜42は堆積量が少ない場
合は表面張力などにより島状に堆積しやすいが、それで
も差し支えない。
時の終点検知のための金属薄膜42を堆積する。金属薄
膜42の材質としてはシリサイドを形成するTi、M
o、Wなどの高融点金属が好ましい。金属薄膜42の膜
厚は数nm程度が適当であるが、これは密着性の低下や
応力の発生などを防ぐためであり、そのような問題が回
避できるならば金属薄膜42の材質や膜厚はこれらに限
られるものではない。金属薄膜42は堆積量が少ない場
合は表面張力などにより島状に堆積しやすいが、それで
も差し支えない。
【0029】次に、金属薄膜42上にポリシリコン膜4
4を堆積させる。ポリシリコン膜42とポリシリコン膜
44の合計膜厚が所望のゲート電極の膜厚になるように
ポリシリコン膜44の膜厚を設定する。次に、ポリシリ
コン膜44の表面を酸化してエネルギー緩和層を除去す
る際のゲート電極の保護膜となるシリコン酸化膜32を
形成する。
4を堆積させる。ポリシリコン膜42とポリシリコン膜
44の合計膜厚が所望のゲート電極の膜厚になるように
ポリシリコン膜44の膜厚を設定する。次に、ポリシリ
コン膜44の表面を酸化してエネルギー緩和層を除去す
る際のゲート電極の保護膜となるシリコン酸化膜32を
形成する。
【0030】その後、既知の写真製版によりゲート電極
部分を被うレジストパターン34を形成し、それをマス
クとして金属薄膜42が現れるまでゲート電極以外の部
分を異方性エッチングによりエッチングする。その後、
レジスト34を除去すればゲート電極部8は所望の膜厚
の2層ポリシリコン膜40,44からなり、ソース形成
領域とドレイン形成領域には1層のポリシリコン膜40
が残った状態となる。その後、ゲート電極8と基板2に
同時不純物イオン注入を施すことにより、基板2での浅
い接合のソース領域、ドレイン領域の形成と、ゲート電
極8の低抵抗化を実現することができる。
部分を被うレジストパターン34を形成し、それをマス
クとして金属薄膜42が現れるまでゲート電極以外の部
分を異方性エッチングによりエッチングする。その後、
レジスト34を除去すればゲート電極部8は所望の膜厚
の2層ポリシリコン膜40,44からなり、ソース形成
領域とドレイン形成領域には1層のポリシリコン膜40
が残った状態となる。その後、ゲート電極8と基板2に
同時不純物イオン注入を施すことにより、基板2での浅
い接合のソース領域、ドレイン領域の形成と、ゲート電
極8の低抵抗化を実現することができる。
【0031】図4のように予めエッチング終点を検出す
るための金属薄膜42を設けておくことにより、エネル
ギー緩和層の正確な膜厚制御が可能となる。また、この
結果はソース領域、ドレイン領域の接合深さの制御が容
易になるのと等価である。
るための金属薄膜42を設けておくことにより、エネル
ギー緩和層の正確な膜厚制御が可能となる。また、この
結果はソース領域、ドレイン領域の接合深さの制御が容
易になるのと等価である。
【0032】図5は、請求項5に対応し、ゲート電極を
ポリシリコン膜と金属膜の2層構造とし、かつソース形
成領域とドレイン形成領域にはエネルギー緩和層として
ポリシリコン膜を残すようにした例を表わしている。図
5で、シリコン基板2上にゲート酸化膜6を形成した
後、CVD法によりエネルギー緩和層として必要な膜厚
のポリシリコン膜40を形成する。ここでも、エネルギ
ー緩和層40の材質及びその厚さ、並びに不純物イオン
の注入エネルギー及びドーズ量は、所望のゲート電極の
厚さ、例えば200〜400nm、所望のソース領域と
ドレイン領域の接合深さ、例えば約200nm、及び熱
処理時の不純物拡散長を考慮して予め適宜設定してお
く。
ポリシリコン膜と金属膜の2層構造とし、かつソース形
成領域とドレイン形成領域にはエネルギー緩和層として
ポリシリコン膜を残すようにした例を表わしている。図
5で、シリコン基板2上にゲート酸化膜6を形成した
後、CVD法によりエネルギー緩和層として必要な膜厚
のポリシリコン膜40を形成する。ここでも、エネルギ
ー緩和層40の材質及びその厚さ、並びに不純物イオン
の注入エネルギー及びドーズ量は、所望のゲート電極の
厚さ、例えば200〜400nm、所望のソース領域と
ドレイン領域の接合深さ、例えば約200nm、及び熱
処理時の不純物拡散長を考慮して予め適宜設定してお
く。
【0033】次に、所望のゲート膜厚になるまで金属膜
50を堆積させる。この金属膜の材質としてはシリサイ
ドを形成するTi、Mo、Wなどの高融点金属が好まし
い。高融点金属は密着性の低下や熱処理時の型崩れなど
を防ぐために好都合であるが、そのような問題が回避で
きるならば金属膜50の材質はこれらに限られるもので
はない。ただし、金属膜50の膜厚はゲート電極8への
不純物注入の投影飛程を考慮してあまり厚くすることが
できず、100nm程度が限界である。次に、写真製版
によりゲート電極部にレジストパターン34を形成し、
レジストパターン34をマスクとしてポリシリコン膜4
0の表面を終点とする異方性エッチングを行なう。
50を堆積させる。この金属膜の材質としてはシリサイ
ドを形成するTi、Mo、Wなどの高融点金属が好まし
い。高融点金属は密着性の低下や熱処理時の型崩れなど
を防ぐために好都合であるが、そのような問題が回避で
きるならば金属膜50の材質はこれらに限られるもので
はない。ただし、金属膜50の膜厚はゲート電極8への
不純物注入の投影飛程を考慮してあまり厚くすることが
できず、100nm程度が限界である。次に、写真製版
によりゲート電極部にレジストパターン34を形成し、
レジストパターン34をマスクとしてポリシリコン膜4
0の表面を終点とする異方性エッチングを行なう。
【0034】その後、レジスト34を除去することによ
り、ゲート電極8と基板2とに同時不純物イオン注入が
可能となる。同時イオン注入工程後のエネルギー緩和層
40の除去は、金属膜50とポリシリコン膜40のエッ
チング選択比を利用して行なう。この際、金属膜50の
一部はエッチングされるが、予めこれを考慮して金属膜
50の材質の選択や、金属膜50とポリシリコン膜40
の膜厚配分を定めておけばよい。
り、ゲート電極8と基板2とに同時不純物イオン注入が
可能となる。同時イオン注入工程後のエネルギー緩和層
40の除去は、金属膜50とポリシリコン膜40のエッ
チング選択比を利用して行なう。この際、金属膜50の
一部はエッチングされるが、予めこれを考慮して金属膜
50の材質の選択や、金属膜50とポリシリコン膜40
の膜厚配分を定めておけばよい。
【0035】
(実施例1)本発明をPMOS半導体素子の製造に適用
した例を図6を参照して説明する。ソース領域、ドレイ
ン領域の形成、及びポリシリコンゲート電極の低抵抗化
を同時イオン注入で行ない、接合深さとゲート電極の空
乏化について詳しく検討した。
した例を図6を参照して説明する。ソース領域、ドレイ
ン領域の形成、及びポリシリコンゲート電極の低抵抗化
を同時イオン注入で行ない、接合深さとゲート電極の空
乏化について詳しく検討した。
【0036】素子は(A)に示されるように、ゲート電
極8のポリシリコン膜の膜厚を300nmとし、その上
面のシリコン酸化膜32の膜厚を17〜19nmとし、
エネルギー緩和層としてのポリシリコン膜36の膜厚を
50nmとした。注入イオンとしてBF2イオンを注入
エネルギー80KeV、ドーズ量3×1015/cm2で
イオン注入した。その後、ゲート電極8上のシリコン酸
化膜32、並びにソース形成領域、ドレイン形成領域上
のエネルギー緩和層36及びゲート酸化膜6を除去し、
窒素雰囲気中で850℃、30分間の熱処理を行なっ
た。ゲート酸化膜6の膜厚は12.5nm、基板2のN
ウエルの濃度を1017/cm3とした。
極8のポリシリコン膜の膜厚を300nmとし、その上
面のシリコン酸化膜32の膜厚を17〜19nmとし、
エネルギー緩和層としてのポリシリコン膜36の膜厚を
50nmとした。注入イオンとしてBF2イオンを注入
エネルギー80KeV、ドーズ量3×1015/cm2で
イオン注入した。その後、ゲート電極8上のシリコン酸
化膜32、並びにソース形成領域、ドレイン形成領域上
のエネルギー緩和層36及びゲート酸化膜6を除去し、
窒素雰囲気中で850℃、30分間の熱処理を行なっ
た。ゲート酸化膜6の膜厚は12.5nm、基板2のN
ウエルの濃度を1017/cm3とした。
【0037】この条件で形成されたPMOS半導体素子
のソース領域及びドレイン領域中のボロン濃度の深さ方
向プロファイルを(B)に示す。なお、図6(B)、
(C)及び次の実施例の図7(B)、(C)の不純物濃
度プロファイルはSIMS法により測定した。深さD1
は基板表面からの深さである。図6(B)で、実線が熱
処理前、破線が熱処理後である。この図から熱処理後で
もソース領域とドレイン領域の接合深さ(ウエル濃度と
ボロン濃度が一致する深さ)が200nm以下に抑えら
れている。また、シート抵抗測定の結果から、シート抵
抗は250〜300Ωという低い値が得られた。この結
果からソース領域とドレイン領域は十分な活性化がなさ
れていることが分かる。
のソース領域及びドレイン領域中のボロン濃度の深さ方
向プロファイルを(B)に示す。なお、図6(B)、
(C)及び次の実施例の図7(B)、(C)の不純物濃
度プロファイルはSIMS法により測定した。深さD1
は基板表面からの深さである。図6(B)で、実線が熱
処理前、破線が熱処理後である。この図から熱処理後で
もソース領域とドレイン領域の接合深さ(ウエル濃度と
ボロン濃度が一致する深さ)が200nm以下に抑えら
れている。また、シート抵抗測定の結果から、シート抵
抗は250〜300Ωという低い値が得られた。この結
果からソース領域とドレイン領域は十分な活性化がなさ
れていることが分かる。
【0038】図6(C)はポリシリコンゲート電極8中
のボロン濃度の深さ方向プロファイルを示したものであ
る。深さD2は(A)に示されるポリシリコンゲート電
極8の上面からの深さである。実線が熱処理前、破線が
熱処理後であり、”O”で示されるピークは任意の単位
で表わした酸素濃度である。この図(C)から、熱処理
によりボロンがポリシリコンゲート電極8中で十分拡散
していることが分かる。またウエル側(基板側)へのボ
ロンの突き抜けも生じていないことが分かる。
のボロン濃度の深さ方向プロファイルを示したものであ
る。深さD2は(A)に示されるポリシリコンゲート電
極8の上面からの深さである。実線が熱処理前、破線が
熱処理後であり、”O”で示されるピークは任意の単位
で表わした酸素濃度である。この図(C)から、熱処理
によりボロンがポリシリコンゲート電極8中で十分拡散
していることが分かる。またウエル側(基板側)へのボ
ロンの突き抜けも生じていないことが分かる。
【0039】ゲート電極8のシート抵抗は測定結果から
300Ωという低い値が得られた。この結果から、ゲー
ト電極8の深い部分については不明であるが、それ以外
の部分は十分な活性化がなされていることが分かる。し
かし、ポリシリコン中の不純物拡散は粒界移動のものが
多いと考えられ、不純物濃度と活性化率は一致するとは
限らない。すなわち、ポリシリコンゲートの深い部分で
は活性化率が低いということも考えられる。そこで、部
分空乏化の有無をより明確に知るため、C−V測定を行
なって調べたところ、蓄積容量の低下は見られず、空乏
化していないことが確認された。以上の結果から、本発
明により製造したPMOS素子は、ソース領域とドレイ
ン領域で浅い接合を有し、ゲート電極の十分な低抵抗化
(空乏層がない)が図られることが分かる。
300Ωという低い値が得られた。この結果から、ゲー
ト電極8の深い部分については不明であるが、それ以外
の部分は十分な活性化がなされていることが分かる。し
かし、ポリシリコン中の不純物拡散は粒界移動のものが
多いと考えられ、不純物濃度と活性化率は一致するとは
限らない。すなわち、ポリシリコンゲートの深い部分で
は活性化率が低いということも考えられる。そこで、部
分空乏化の有無をより明確に知るため、C−V測定を行
なって調べたところ、蓄積容量の低下は見られず、空乏
化していないことが確認された。以上の結果から、本発
明により製造したPMOS素子は、ソース領域とドレイ
ン領域で浅い接合を有し、ゲート電極の十分な低抵抗化
(空乏層がない)が図られることが分かる。
【0040】(実施例2)本発明をNMOS半導体素子
の製造に適用した例を図7を参照して説明する。素子は
(A)に示されるように、ゲート電極8のポリシリコン
膜の膜厚を300nmとし、その上面のシリコン酸化膜
32の膜厚を15〜16nmとし、エネルギー緩和層と
してのポリシリコン膜36の膜厚を50nmとした。注
入イオンとしてAsイオンを注入エネルギー120Ke
V、ドーズ量6×1015/cm2でイオン注入した。そ
の後、ゲート電極8上のシリコン酸化膜32、並びにソ
ース形成領域、ドレイン形成領域上のエネルギー緩和層
36及びゲート酸化膜6を除去し、窒素雰囲気中で90
0℃、30分間の熱処理を行なった。ゲート酸化膜6の
膜厚は12.5nm、基板2のPウエルの濃度を1017
/cm3とした。
の製造に適用した例を図7を参照して説明する。素子は
(A)に示されるように、ゲート電極8のポリシリコン
膜の膜厚を300nmとし、その上面のシリコン酸化膜
32の膜厚を15〜16nmとし、エネルギー緩和層と
してのポリシリコン膜36の膜厚を50nmとした。注
入イオンとしてAsイオンを注入エネルギー120Ke
V、ドーズ量6×1015/cm2でイオン注入した。そ
の後、ゲート電極8上のシリコン酸化膜32、並びにソ
ース形成領域、ドレイン形成領域上のエネルギー緩和層
36及びゲート酸化膜6を除去し、窒素雰囲気中で90
0℃、30分間の熱処理を行なった。ゲート酸化膜6の
膜厚は12.5nm、基板2のPウエルの濃度を1017
/cm3とした。
【0041】この条件で形成されたNMOS半導体素子
のソース領域及びドレイン領域中のAs濃度の深さ方向
プロファイルを(B)に示す。実線が熱処理前、破線が
熱処理後である。この図から熱処理後でもソース領域と
ドレイン領域の接合深さ(ウエル濃度とAs濃度が一致
する深さ)が200nm以下に抑えられている。
のソース領域及びドレイン領域中のAs濃度の深さ方向
プロファイルを(B)に示す。実線が熱処理前、破線が
熱処理後である。この図から熱処理後でもソース領域と
ドレイン領域の接合深さ(ウエル濃度とAs濃度が一致
する深さ)が200nm以下に抑えられている。
【0042】(C)はポリシリコンゲート電極8中のA
s濃度の深さ方向プロファイルを示したものである。実
線が熱処理前、破線が熱処理後であり、”O”で示され
るピークは任意の単位で表わした酸素濃度である。この
図(C)から、熱処理によりAsがポリシリコンゲート
電極8中で十分拡散していることが分かる。またウエル
側(基板側)へのAsの突き抜けも生じていないことが
分かる。
s濃度の深さ方向プロファイルを示したものである。実
線が熱処理前、破線が熱処理後であり、”O”で示され
るピークは任意の単位で表わした酸素濃度である。この
図(C)から、熱処理によりAsがポリシリコンゲート
電極8中で十分拡散していることが分かる。またウエル
側(基板側)へのAsの突き抜けも生じていないことが
分かる。
【0043】ゲート電極8のシート抵抗は測定結果から
150Ωという低い値が得られた。この結果から、ゲー
ト電極8の深い部分については不明であるが、それ以外
の部分は十分な活性化がなされていることが分かる。A
sの場合も、ポリシリコン中の不純物拡散は粒界移動の
ものが多いと考えられ、不純物濃度と活性化率は一致す
るとは限らない。すなわち、ポリシリコンゲートの深い
部分では活性化率が低いということも考えられる。そこ
で、部分空乏化の有無をより明確に知るため、C−V測
定を行なって調べたところ、蓄積容量の低下は見られ
ず、空乏化していないことが確認された。以上の結果か
ら、本発明により製造したNMOS素子は、ソース領域
とドレイン領域で浅い接合を有し、ゲート電極の十分な
低抵抗化(空乏層がない)が図られることが分かる。
150Ωという低い値が得られた。この結果から、ゲー
ト電極8の深い部分については不明であるが、それ以外
の部分は十分な活性化がなされていることが分かる。A
sの場合も、ポリシリコン中の不純物拡散は粒界移動の
ものが多いと考えられ、不純物濃度と活性化率は一致す
るとは限らない。すなわち、ポリシリコンゲートの深い
部分では活性化率が低いということも考えられる。そこ
で、部分空乏化の有無をより明確に知るため、C−V測
定を行なって調べたところ、蓄積容量の低下は見られ
ず、空乏化していないことが確認された。以上の結果か
ら、本発明により製造したNMOS素子は、ソース領域
とドレイン領域で浅い接合を有し、ゲート電極の十分な
低抵抗化(空乏層がない)が図られることが分かる。
【0044】
【発明の効果】本発明では、シリコン基板上にゲート酸
化膜を介してポリシリコンゲート電極、ソース形成領域
及びドレイン形成領域上には注入エネルギーの緩和を目
的としたエネルギー緩和層を形成した状態で不純物イオ
ンを注入するようにしたので、ポリシリコンゲート電極
の低抵抗化とソース領域及びドレイン領域の形成を同一
イオン注入工程により実行することができて、工程数を
減らし、製造工程を簡略化し、それによる歩留まりの向
上を図ることができる。しかも、ソース領域とドレイン
領域の接合深さを浅くして短チャネル効果耐圧やパンチ
スルー耐圧の向上を図りながら、ゲート電極の低抵抗化
を十分に達成して高速動作の障害となるポリシリコンゲ
ート電極空乏化の問題を解決することができる。
化膜を介してポリシリコンゲート電極、ソース形成領域
及びドレイン形成領域上には注入エネルギーの緩和を目
的としたエネルギー緩和層を形成した状態で不純物イオ
ンを注入するようにしたので、ポリシリコンゲート電極
の低抵抗化とソース領域及びドレイン領域の形成を同一
イオン注入工程により実行することができて、工程数を
減らし、製造工程を簡略化し、それによる歩留まりの向
上を図ることができる。しかも、ソース領域とドレイン
領域の接合深さを浅くして短チャネル効果耐圧やパンチ
スルー耐圧の向上を図りながら、ゲート電極の低抵抗化
を十分に達成して高速動作の障害となるポリシリコンゲ
ート電極空乏化の問題を解決することができる。
【図1】請求項1に対応した製造方法の一工程を示す概
略断面図である。
略断面図である。
【図2】請求項2に対応した製造方法を示す工程断面図
である。
である。
【図3】請求項3に対応した製造方法を示す工程断面図
である。
である。
【図4】請求項4に対応した製造方法の一工程を示す概
略断面図である。
略断面図である。
【図5】請求項5に対応した製造方法の一工程を示す概
略断面図である。
略断面図である。
【図6】本発明をPMOS素子に適用した実施例を示し
たもので、(A)は素子の部分断面図、(B)はソース
領域とドレイン領域のボロン注入プロファイルを示す
図、(C)はゲート電極中のボロン注入プロファイルを
示す図である。
たもので、(A)は素子の部分断面図、(B)はソース
領域とドレイン領域のボロン注入プロファイルを示す
図、(C)はゲート電極中のボロン注入プロファイルを
示す図である。
【図7】本発明をNMOS素子に適用した実施例を示し
たもので、(A)は素子の部分断面図、(B)はソース
領域とドレイン領域のAs注入プロファイルを示す図、
(C)はゲート電極中のAs注入プロファイルを示す図
である。
たもので、(A)は素子の部分断面図、(B)はソース
領域とドレイン領域のAs注入プロファイルを示す図、
(C)はゲート電極中のAs注入プロファイルを示す図
である。
2 シリコン基板 4 ウエル領域 6 ゲート酸化膜 8 ポリシリコンゲート電極 10,36 エネルギー緩和層 14,15,16,20a,20b,22a,22b 不純物イオン注入領域 24 サイドウォール 30,40,44 ポリシリコン膜 34 レジストパターン 42 金属薄膜 44 金属膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 8617−4M H01L 21/265 H
Claims (5)
- 【請求項1】 シリコン基板上にゲート酸化膜を介して
膜厚が200〜400nmのポリシリコンゲート電極、
ソース形成領域及びドレイン形成領域上には注入エネル
ギーの緩和を目的としたエネルギー緩和層を形成した状
態で、イオン注入及び熱処理後にシリコン基板での接合
深さが200nm以下で、かつゲート電極の厚さ方向の
全体にわたって不純物が導入されるエネルギーで、ゲー
ト電極とシリコン基板とに同時に不純物イオンを注入し
てソース領域及びドレイン領域の形成とゲート電極の低
抵抗化とを行なう工程を含むMOS型半導体装置の製造
方法。 - 【請求項2】 エネルギー緩和層を形成した状態でのゲ
ート電極とシリコン基板への同時イオン注入工程を、ゲ
ート電極側面にサイドウォールスペーサを形成する前と
形成後のそれぞれで行ない、LDD又はGOLD構造の
MOSトランジスタを製造する請求項1に記載の半導体
装置の製造方法。 - 【請求項3】 ポリシリコン膜を堆積し、そのポリシリ
コン膜にゲート電極用のパターン化を施す際、ソース領
域上とドレイン領域上にイオン注入時のエネルギー緩和
に必要な膜厚だけそのポリシリコン膜を残存させること
により前記エネルギー緩和層を形成する請求項1に記載
の半導体装置の製造方法。 - 【請求項4】 前記エネルギー緩和層として適当な膜厚
の第1層目ポリシリコン膜を堆積した後、その表面に金
属膜を薄く堆積し、さらにその金属膜上に第2層目ポリ
シリコン膜を、第1層目ポリシリコン膜と第2層目ポリ
シリコン膜の合計膜厚がゲート電極として必要な膜厚に
なるまで堆積した後、ポリシリコン膜にゲート電極用の
パターン化を施す際、前記金属膜をエッチングの終点検
出用の膜として第2層目ポリシリコン膜をエッチングす
る請求項3に記載の半導体装置の製造方法。 - 【請求項5】 シリコン基板上にゲート酸化膜を介して
イオン注入時のエネルギー緩和に必要な膜厚のポリシリ
コン膜を堆積し、その上に金属膜を堆積した後、ゲート
電極部に前記金属膜を残し、ソース形成領域上とドレイ
ン形成領域上には前記ポリシリコン膜のみを残し、イオ
ン注入及び熱処理後にシリコン基板での接合深さが20
0nm以下で、かつゲート電極の厚さ方向の全体にわた
って不純物が導入されるエネルギーで、ゲート電極とシ
リコン基板とに同時に不純物イオンを注入してソース領
域及びドレイン領域の形成とゲート電極の低抵抗化とを
行なう工程を含むMOS型半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08406893A JP3231462B2 (ja) | 1993-03-17 | 1993-03-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08406893A JP3231462B2 (ja) | 1993-03-17 | 1993-03-17 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06275639A true JPH06275639A (ja) | 1994-09-30 |
JP3231462B2 JP3231462B2 (ja) | 2001-11-19 |
Family
ID=13820184
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08406893A Expired - Fee Related JP3231462B2 (ja) | 1993-03-17 | 1993-03-17 | 半導体装置の製造方法 |
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JP (1) | JP3231462B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100237276B1 (ko) * | 1995-10-31 | 2000-01-15 | 가네꼬 히사시 | Coms 구조의 반도체 장치 제조 방법 |
JP2010067748A (ja) * | 2008-09-10 | 2010-03-25 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
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1993
- 1993-03-17 JP JP08406893A patent/JP3231462B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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KR100237276B1 (ko) * | 1995-10-31 | 2000-01-15 | 가네꼬 히사시 | Coms 구조의 반도체 장치 제조 방법 |
JP2010067748A (ja) * | 2008-09-10 | 2010-03-25 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
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Publication number | Publication date |
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JP3231462B2 (ja) | 2001-11-19 |
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