JP2618422B2 - Semiconductor storage device - Google Patents
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Description
【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 （１）本発明の基本原理（第５、６図） （２）本発明の一実施例（第１〜４図） 発明の効果 〔概 要〕 読出しポートと書込みポートをパイプライン化した半
導体記憶装置に関し、 書込み動作を比較的低速で行いつつ低コストで容易に
実現できる読出し動作の高速化を図った半導体記憶装置
を提供することを目的とし、 記憶情報の読出しに用いる読出しポートと該情報の書
込みに用いる書込みポートを有し、読出しポートあるい
は書込みポートにアドレス情報を与えると、該アドレス
情報に対応するメモリセルがデコーダにより選択されて
リードアンプを介して記憶情報を読出し、ライトアンプ
を介して該情報を書き込む半導体記憶装置において、前
記読出しポートを第１のクロツク信号に応答して動作す
るパイプライン構造とするとともに、前記書込みポート
を前記第１のクロツク信号と異なる第２のクロツク信号
に応答して動作するパイプライン構造とし、且つ、前記
読み出しポート側のパイプライン構造の段数と、前記書
込みポート側のパイプライン構造の段数とを異ならせた
ことを特徴とする。DETAILED DESCRIPTION OF THE INVENTION [Table of Contents] Outline Industrial application field Conventional technology Problems to be solved by the invention Means for solving the problem Actions Embodiment (1) Basic principle of the present invention (fifth (FIG. 6, FIG. 6) (2) One embodiment of the present invention (FIGS. 1-4) [Summary] In a semiconductor memory device in which a read port and a write port are pipelined, a write operation is performed at a relatively low speed. To provide a semiconductor memory device capable of speeding up a read operation which can be easily realized at low cost while having a read port used for reading stored information and a write port used for writing the information. Alternatively, when address information is given to the write port, the memory cell corresponding to the address information is selected by the decoder, and the storage information is read out via the read amplifier, and the write amplifier is turned on. In the semiconductor memory device for writing the information, the read port has a pipeline structure which operates in response to a first clock signal, and the write port has a second clock signal different from the first clock signal. , And the number of stages of the pipeline structure on the read port side and the number of stages of the pipeline structure on the write port side are made different.
本発明は、半導体記憶装置に関し、詳細には読出しポ
ートと書込みポートをパイプライン化した半導体記憶装
置に関する。The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device in which a read port and a write port are pipelined.
近時、ディジタル技術の応用分野は多枝に亘ってお
り、大量のデータを高速で処理することが要望されてい
る。Recently, the application fields of digital technology are multi-branched, and there is a demand for processing a large amount of data at high speed.
ところで、デジタル技術と切り離せないものとして半
導体記憶装置（以下、単にメモリという）があるが、メ
モリには読出し速度のみ高速化が要求される場合があ
る。例えば、パーソナルコンピュータやワークステーシ
ョン等では使用者にわかりやすく処理結果を伝えるため
に画像情報として出力する機会が多く、装置内のメモリ
（以下、フレームバッファという）に書き込まれている
処理結果をCRTディスプレイ等の表示装置に出力してい
る。すなわち、表示装置の走査周波数と画素数で決まる
速度でフレームバッファからリアルタイムで処理結果を
読出しており、画素数の増加に伴って読出し速度は高速
化する傾向にある。また、表示装置の画素数は表示能
力、すなわち解像度を向上させるために増加する傾向に
あり、このような表示装置に対応する場合、フレームバ
ッファの情報を十分な速さで読み出す必要がある。By the way, there is a semiconductor memory device (hereinafter simply referred to as a memory) that cannot be separated from the digital technology, but the memory may be required to increase only the reading speed. For example, personal computers and workstations often output image information in order to convey the processing results to the user in an easy-to-understand manner. The processing results written in the internal memory of the device (hereinafter referred to as frame buffer) are displayed on a CRT display. And the like. That is, the processing result is read out from the frame buffer in real time at a speed determined by the scanning frequency of the display device and the number of pixels, and the reading speed tends to increase as the number of pixels increases. In addition, the number of pixels of the display device tends to increase in order to improve the display capability, that is, the resolution. In order to cope with such a display device, it is necessary to read out information from the frame buffer at a sufficient speed.
また、通信分野でも通信速度の高速化が図られてお
り、メモリ内に記憶された情報を高速で読出して通信系
に出力することが行われている。In the communication field, communication speed has been increased, and information stored in a memory is read at a high speed and output to a communication system.
このような読出しの高速化に対応する従来の半導体記
憶装置としては、ECLで構成したスタティクRAM（Ｓ・RA
M）があり、２〜3nsのサイクルタイムを実現している。As a conventional semiconductor memory device corresponding to such a high-speed reading, a static RAM (S-RA
M) to realize a cycle time of 2 to 3 ns.
また、Ｃ・MOS系のＳ・RAMでは25nsのサイクルタイム
が実現されており、サイクルタイムの高速化という点で
はかなり高いレベルで達成されている。Further, a cycle time of 25 ns is realized in the C-MOS type S-RAM, which is achieved at a considerably high level in terms of shortening the cycle time.
しかしながら、このような従来の半導体記憶装置にあ
っては、単に動作速度を高速化するものであったため、
次のような問題点があった。However, in such a conventional semiconductor memory device, the operation speed is simply increased, so that
There were the following problems.
すなわち、前述のフレームバッファのように読出しの
み高速化が要望される装置では書込み時間には余裕があ
る場合が多く、これはCPU等書込み側の処理速度が比較
的低速でしか行えないことによる。例えば、CPUのクロ
ックを10MHzとしても、書込み速度は高々１〜2MHz（1ms
〜500ns）程度である。In other words, in an apparatus such as the above-described frame buffer which requires only high-speed reading only, there is often a margin in writing time, because the processing speed on the writing side such as a CPU can be performed only at a relatively low speed. For example, even if the CPU clock is 10 MHz, the writing speed is at most 1-2 MHz (1 ms).
~ 500 ns).
このように、書込み側は比較的低速でも良いにもかか
わらず、読出しの高速化に対応するためのみに高速のメ
モリを必要としていた。As described above, although the writing side may be at a relatively low speed, a high-speed memory is required only to cope with an increase in reading speed.
この場合、前述のECLのＳ・RAMでは速度は十分に高速
であるが、高集積化が困難であることから画像用メモ
リ、すなわち、大容量のフレームバッファを構成するた
めには多くのチップを組み合わせる必要がある。また、
高速化のために消費電力も大きいことから、冷却方法を
十分に考慮する必要があり、一般的には液冷システムが
用いられる。さらに、ECL自体が高価であることからECL
のＳ・RAMを多数用いて高速かつ大容量のフレームバッ
ファを実現する場合、コストも大きなものとなる。以上
のことから、小型化が困難であり、装置が高価なものに
なる傾向にある。In this case, the above-mentioned ECL SRAM has a sufficiently high speed, but it is difficult to achieve high integration. Therefore, many chips are required to configure an image memory, that is, a large-capacity frame buffer. Need to be combined. Also,
Since power consumption is large for speeding up, it is necessary to sufficiently consider a cooling method, and a liquid cooling system is generally used. Furthermore, since ECL itself is expensive, ECL
When a high-speed and large-capacity frame buffer is realized by using a large number of S.RAMs, the cost becomes large. From the above, miniaturization is difficult and the apparatus tends to be expensive.
また、Ｃ・MOS系のＳ・RAMの場合、ECLのＳ・RAMが持
つ欠点はほぼ解決されるものの今日の技術水準では速度
の点で用途が限られる場合がある。すなわち、１フレー
ムが60Hzで800×400画素の表示を想定した場合、各画素
に対応するドットクロック周波数は19.2MHzとなり時間
にして約52nsである。この場合、前述のサイクルタイム
が25nsのＣ・MOS系Ｓ・RAMで対応することができる。と
ころが、高解像度化の要求に伴って1000×1000画素の表
示を可能とする表示装置もあり、この場合は17ns以下の
サイクルタイムを実現する必要が生じて25nsのＳ・RAM
では対応できない。Further, in the case of the C-MOS type S / RAM, the disadvantages of the ECL S / RAM can be almost completely solved, but the application may be limited in terms of speed in today's state of the art. That is, assuming a display of 800 × 400 pixels at 60 Hz in one frame, the dot clock frequency corresponding to each pixel is 19.2 MHz, which is about 52 ns in time. In this case, a C-MOS S-RAM having a cycle time of 25 ns can be used. However, there is a display device capable of displaying 1000 × 1000 pixels in response to a demand for higher resolution. In this case, it is necessary to realize a cycle time of 17 ns or less, and a 25 ns SRAM
Can not respond.
このように、メモリの高速化は高度な技術を必要とす
るとともに、コストアップを招来するという問題点があ
った。As described above, there has been a problem that increasing the speed of the memory requires advanced technology and also increases the cost.
そこで本発明は、書込み動作を比較的低速で行いつつ
低コストで容易に実現できる読出し動作の高速化を図っ
た半導体記憶装置を提供することを目的としている。SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor memory device in which a read operation can be easily performed at a low cost while a write operation is performed at a relatively low speed.
本発明による半導体記憶装置は上記目的達成のため、
記憶情報の読出しに用いる読出しポートと該情報の書込
みに用いる書込みポートを有し、読出しポートあるいは
書込みポートにアドレス情報を与えると、該アドレス情
報に対応するメモリセルがデコーダにより選択されてリ
ードアンプを介して記憶情報を読出し、ライトアンプを
介して該情報を書き込む半導体記憶装置において、前記
読出しポートを第１のクロツク信号に応答して動作する
パイプライン構造とするとともに、前記書込みポートを
前記第１のクロツク信号と異なる第２のクロツク信号に
応答して動作するパイプライン構造とし、且つ、前記読
み出しポート側のパイプライン構造の段数と、前記書込
みポート側のパイプライン構造の段数とを異ならせたこ
とを特徴とする。The semiconductor memory device according to the present invention achieves the above object,
It has a read port used for reading stored information and a write port used for writing the information. When address information is given to the read port or the write port, a memory cell corresponding to the address information is selected by a decoder, and a read amplifier is selected. In a semiconductor memory device for reading stored information via a write amplifier and writing the information via a write amplifier, the read port has a pipeline structure operating in response to a first clock signal, and the write port is connected to the first clock signal. And a pipeline structure which operates in response to a second clock signal different from the clock signal of the above, and the number of stages of the pipeline structure on the read port side is different from the number of stages of the pipeline structure on the write port side. It is characterized by the following.
本発明では、たとえば、読み出しポート側のパイプラ
イン構造の段数を書き込みポート側のパイプライン構造
の段数よりも多くして読み出し時のサイクルタイムを細
分化するとともに、読み出しポート側のパイプライン構
造に与える第１のクロック信号の周波数を書き込みポー
ト側のパイプライン構造に与える第２のクロック信号の
周波数よりも高くすることにより、読み出し動作の一層
の高速化を達成しつつ、書き込みと読み出しの動作を独
立化（書き込みは低速動作、読み出しは高速動作）を図
ることができる。In the present invention, for example, the number of stages of the pipeline structure on the read port side is made larger than the number of stages of the pipeline structure on the write port side to divide the cycle time at the time of reading, and is given to the pipeline structure on the read port side. By making the frequency of the first clock signal higher than the frequency of the second clock signal applied to the pipeline structure on the write port side, the read and write operations can be performed independently while achieving a higher speed read operation. (A low-speed operation for writing and a high-speed operation for reading).
以下、本発明を図面に基づいて説明するが、最初に、
第５、６図を参照してパイプライン構造に関する基本原
理を説明する。Hereinafter, the present invention will be described with reference to the drawings.
The basic principle of the pipeline structure will be described with reference to FIGS.
メモリが単一の動作、例えば読出しを連続して行う場
合、１回の読出しに最低必要な時間がサイクルタイムと
呼ばれ、メモリの応答性すなわち、速度を決定する重要
な要素であることは良く知られている。When a memory performs a single operation, for example, continuous reading, the minimum time required for one reading is called a cycle time, and is often an important factor that determines the responsiveness of the memory, that is, the speed. Are known.
ここで、サイクルタイムtcの内訳を考察すると、次式
のように考えられる。Here, considering the breakdown of the cycle time tc, the following equation can be considered.
tc＝tr＋ｔrd＋ts＋td …… 但し、tr:ローデコード時間 ｔrd：リードタイム ts:センス時間 td:出力ドライブ時間 このように、１サイクルタイムの期間に様々なステッ
プを経てデータの読出しが行われているが、一つのステ
ップを１クロックサイクル毎に行うことにより、読出し
に要する時間をリードタイムｔrdのみとすることが可能
となる。例えば、あるRAMのサイクルタイムtcが30nsで
あって、内訳が次式のようになっているとすると、 tc＝tr＋ｔrd＋ts＋td ＝（７＋12＋８＋３）ns …… 各ステップのうち最も長いのはリードタイムtrdであ
ることから各ステップを分解して処理することにより最
大のリードタイム（12ns）で読出しを行うことができ
る。このように、各ステップをクロックに同期させて分
解し、別々のタイミングで処理する方式をパイプライン
方式という。tc = tr + trd + ts + td where tr: low decode time trd: lead time ts: sense time td: output drive time As described above, data is read through various steps during one cycle time. By performing one step every clock cycle, the time required for reading can be reduced to only the lead time trd. For example, if the cycle time tc of a certain RAM is 30 ns, and the breakdown is as follows, tc = tr + trd + ts + td = (7 + 12 + 8 + 3) ns The longest of the steps is the lead time trd. Therefore, reading can be performed with the maximum lead time (12 ns) by disassembling and processing each step. In this way, a method in which each step is decomposed in synchronization with a clock and processed at different timings is called a pipeline method.
このようなパイプライン方式の半導体記憶装置として
は、例えば、第５図に示すものがある。同図において、
アドレスデータAdrはクロック（CLK）の１サイクル目で
フリップフロップ（FF）１によりラッチされ、デコーダ
２によりアドレスデータAdrに対応したワードラインデ
ータWLにデコードされる。ワードラインデータWLはCLK
の２サイクル目でFF3によりラッチされ、メモリ４のワ
ードラインが選択される。ワードラインが選択される
と、CLKの３サイクル目でFF5によりビットラインデータ
BLがラッチされ、所定のメモリセルが選択されてデータ
がセンスアンプ６に入力される。センスアンプ６の出力
はCLKの４サイクル目でFF7によりラッチされ、これが出
力データDrとなる。これをタイミングチャート化すると
第６図に示すようになり、各クロックサイクル毎に所定
の信号が順次ラッチされて出力データDrが得られる。し
たがって、前述のように分解した各ステップのうち最も
時間の長いものが処理できるようにクロック信号CLKの
周波数を定めることにより、読出しデータDrの読出しを
該クロック信号CLKの周波数で行うことができ、メモリ
４の構成が同一であってもパイプライン化しない場合に
比較して読出し速度の高速化を図ることができる。この
場合、アドレスデータAdrをラッチしてから出力データD
rが確定するまでに４クロックサイクル必要であるが、
読出しを高速で行う用途では若干の遅れは問題とならな
い場合が多い。なお、書込みも同様にして行われること
から説明は省略する。FIG. 5 shows an example of such a pipeline type semiconductor memory device. In the figure,
The address data Adr is latched by the flip-flop (FF) 1 in the first cycle of the clock (CLK), and is decoded by the decoder 2 into word line data WL corresponding to the address data Adr. Word line data WL is CLK
Is latched by FF3 in the second cycle, and the word line of the memory 4 is selected. When the word line is selected, the bit line data is output by FF5 in the third cycle of CLK.
BL is latched, a predetermined memory cell is selected, and data is input to the sense amplifier 6. The output of the sense amplifier 6 is latched by FF7 in the fourth cycle of CLK, and this is output data Dr. The timing chart is shown in FIG. 6, and a predetermined signal is sequentially latched every clock cycle to obtain output data Dr. Therefore, by determining the frequency of the clock signal CLK so that the longest one of the steps decomposed as described above can be processed, reading of the read data Dr can be performed at the frequency of the clock signal CLK, Even if the configuration of the memory 4 is the same, the reading speed can be increased as compared with the case where the memory 4 is not pipelined. In this case, after latching the address data Adr, the output data D
It takes four clock cycles for r to be determined,
In applications where reading is performed at a high speed, a slight delay often does not matter. Since the writing is performed in the same manner, the description is omitted.
以下、本発明の一実施例を図面に基づいて説明する。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
第１図は本発明に係る半導体記憶装置の一実施例に適
用したＳ・RAMの構成を示す図である。説明の都合上、
まず、このＳ・RAMについて説明し、前述のパイプライ
ン化したRAMと同一構成部材には同一符号を付してその
説明を省略する。FIG. 1 is a diagram showing a configuration of an S-RAM applied to one embodiment of a semiconductor memory device according to the present invention. For the sake of explanation,
First, this SRAM will be described, and the same components as those of the above-described pipelined RAM will be denoted by the same reference numerals and description thereof will be omitted.
同図において、11はＳ・RAMであり、Ｓ・RAM11はいわ
ゆるマルチポートメモリである。書込み側のアドレスデ
ータAdwはFF12に入力され、FF12はクロック信号（発明
の要旨に記載の第２のクロック信号に相当するもの）CL
Kwに従ってアドレスデータAdwをラッチする。クロック
信号CLKwは読出し側のクロック信号（発明の要旨に記載
の第１のクロック信号に相当するもの）CLKrと全く異な
るタイミングであり、クロック信号CLKwは書込み側の処
理速度に応じて設定されるとともにクロック信号CLKrは
表示装置等読出し側の要求に応じて設定される。FF12に
よりラッチされたアドレスデータAdwはデコーダ13に入
力され、デコーダ13はアドレスデータAdwに応じた書込
み側のワードラインデータWLwにデコードする。すなわ
ち、デコーダ13は、メモリ14内の行アドレスを選択す
る。一方、書込みデータDwは書込みアンプ15に入力さ
れ、書込みアンプ15はアドレスデータAdwに基づく書込
み側のビットラインBLwを選択する。これにより、メモ
リ14内のアドレスデータAdwに対応する図示されないメ
モリセルに書込みデータDwが書き込まれる。In FIG. 1, reference numeral 11 denotes an S-RAM, and the S-RAM 11 is a so-called multi-port memory. The write-side address data Adw is input to the FF12, and the FF12 is a clock signal (corresponding to the second clock signal described in the Summary of the Invention) CL.
Latch the address data Adw according to Kw. The clock signal CLKw has a timing completely different from that of the read-side clock signal (corresponding to the first clock signal described in the gist of the invention) CLKr, and the clock signal CLKw is set according to the processing speed of the write side. The clock signal CLKr is set in response to a request from the reading side such as a display device. The address data Adw latched by the FF 12 is input to the decoder 13, and the decoder 13 decodes the write-side word line data WLw corresponding to the address data Adw. That is, the decoder 13 selects a row address in the memory 14. On the other hand, the write data Dw is input to the write amplifier 15, and the write amplifier 15 selects the write-side bit line BLw based on the address data Adw. As a result, the write data Dw is written to a memory cell (not shown) corresponding to the address data Adw in the memory 14.
メモリ14のメモリセルは第２図に示すように、フリッ
プフロップ21を有し、フリップフロップ21は二つのイン
バータ22、23がたすき掛けに接続されて構成される。フ
リップフロップ21には書込み用の転送ゲート24、25が接
続され、転送ゲート24、25のデータ、すなわち書込みの
ワードラインWLwと書込みのビットラインBLwおよびBLw
がそれぞれアクティブになるとフリップフロップ21がセ
ットされ、所定のデータを保持する。また、フリップフ
ロップ21には読出し用の転送ゲート26が接続されてお
り、転送ゲート26はトランジスタ26a、26bからなる。転
送ゲート26は読出し側のワードラインWLRがアクティブ
のときフリップフロップ21のデータをビットラインBLR
に転送するものであるが、ビットラインBLRは予めプリ
チャージされており、フリップフロップ21のデータとビ
ットラインWLRが共にアクティブのときトランジスタ26a
およびトランジスタ26bがONしてビットラインBLRのプリ
チャージ電圧をディスチャージする。この場合、プリチ
ャージ電圧をディスチャージするのみでフリップフロッ
プ21のデータがビットラインBLRに転送できることか
ら、読出し速度の高速化が期待できる。As shown in FIG. 2, the memory cell of the memory 14 has a flip-flop 21, and the flip-flop 21 is configured by two inverters 22 and 23 connected in a cross. The transfer gates 24 and 25 for writing are connected to the flip-flop 21, and the data of the transfer gates 24 and 25, that is, the word line WLw for writing and the bit lines BLw and BLw for writing are written.
Become active, flip-flop 21 is set and holds predetermined data. Further, a transfer gate 26 for reading is connected to the flip-flop 21, and the transfer gate 26 includes transistors 26a and 26b. The transfer gate 26 transfers the data of the flip-flop 21 to the bit line BL R when the read side word line WL R is active.
The bit line BL R is precharged in advance, and when both the data of the flip-flop 21 and the bit line WL R are active, the transistor 26a
And the transistor 26b is turned ON to discharge the precharge voltage of the bit line BL R. In this case, since the data of the flip-flop 21 only discharges the precharge voltage can be transferred to the bit line BL R, faster read speed can be expected.
第３図は上記Ｓ・RAM11の読出しデータDrと他のデー
タ（演算データ）Doを演算する場合のデータ処理回路で
あり、同図において、読出しアドレスAdrは図示されな
いアドレスコントローラ、例えばCRTコントローラ等か
ら出力される。また、演算データDoはアドレス以外のデ
ータであり、例えば、ビデオRAM（Ｖ・RAM）等に格納さ
れたテキストデータである。演算データDoはパイプライ
ンレジスタ31に入力されており、パイプラインレジスタ
31は図示は略されているが、読出しクロックCLKrに同期
してデータを伝達するフリップフロップを有する。この
場合、フリップフロップは演算データDoの一つのビット
に対して４段が直列に接続されており、この段数はＳ・
RAM11の読出しポートのパイプライン段数、すなわち、F
F1、３、５および７の数と一致させてある。パイプライ
ンレジスタ31に演算データDoが入力されると、パイプラ
インレジスタ31内部のフリップフロップは読出しクロッ
クCLKrに従って演算データDoを順次次段のフリップフロ
ップに伝達し、最終的にはパイプラインレジスタ31から
演算データDodが出力される。すなわち、演算データDod
は演算データDoよりも読出しクロックCLKrの４クロック
サイクル分だけ遅れて出力される。FIG. 3 shows a data processing circuit for calculating the read data Dr of the SRAM 11 and other data (operation data) Do. In FIG. 3, the read address Adr is obtained from an address controller (not shown) such as a CRT controller. Is output. The operation data Do is data other than the address, and is, for example, text data stored in a video RAM (V.RAM) or the like. The operation data Do is input to the pipeline register 31, and the pipeline register 31
Although not shown, 31 has a flip-flop for transmitting data in synchronization with the read clock CLKr. In this case, four stages of flip-flops are connected in series for one bit of the operation data Do, and the number of stages is S ·
The number of pipeline stages of the read port of RAM11, that is, F
Matched to the numbers of F1, 3, 5 and 7. When the operation data Do is input to the pipeline register 31, the flip-flop inside the pipeline register 31 sequentially transmits the operation data Do to the next-stage flip-flop in accordance with the read clock CLKr. The operation data Dod is output. That is, the operation data Dod
Are output with a delay of four clock cycles of the read clock CLKr from the operation data Do.
上記構成において、Ｓ・RAM11に対するデータの書込
みは第４図に示すように行われる。すなわち、アドレス
データAdwは書込みクロックCLKwの立ち上がりでＳ・RAM
11のFF12にラッチされ、書込みデータDwは書込みクロッ
クCLKwの２クロックサイクル目で書込みアンプ15に入力
される。したがって、書込みデータがメモリ14内に書き
込まれるのはアドレスを指定してから１クロック遅れて
行われる。この場合、書込みクロックCLKwは読出しクロ
ックCLKrとは別のタイミングで良く、書込み側の装置、
例えばCPUの処理速度に応じたタイミングとすることが
できる。一方、読出し側はパイプライン段数を４段とし
てリードサイクルの高速化を図ってあるので、表示装置
等の要求に応じた高速度の読出しを行うことができる。
この場合、Ｓ・RAM11の各メモリセルは同一構成であ
り、ECLのような特別に高速動作を意図したものではな
い。したがって、Ｓ・RAM11を容易に実現できるので低
コストで読出し速度の高速化を図ることができる。ま
た、Ｓ・RAM11からの読出しデータDrと他の演算データD
oを演算するような場合、第３図に示したように演算デ
ータDoをパイプラインレジスタ31により演算データDod
とすることにより、Ｓ・RAM11からの読出しデータDrと
演算データDodのタイミングを完全に一致させることが
できる。したがって、演算精度を向上させることができ
る。In the above configuration, data writing to the SRAM 11 is performed as shown in FIG. That is, the address data Adw is applied to the S-RAM at the rise of the write clock CLKw.
The write data Dw is latched in the FF12 of 11 and the write data Dw is input to the write amplifier 15 in the second clock cycle of the write clock CLKw. Therefore, the write data is written in the memory 14 one clock after the address is specified. In this case, the write clock CLKw may be at a different timing from the read clock CLKr, and the write-side device,
For example, the timing can be set according to the processing speed of the CPU. On the other hand, since the read side has a pipeline stage number of four to speed up the read cycle, high-speed reading can be performed according to a request of a display device or the like.
In this case, each memory cell of the SRAM 11 has the same configuration, and is not intended for a special high-speed operation like ECL. Therefore, since the S.RAM 11 can be easily realized, the reading speed can be increased at low cost. Also, the read data Dr from the SRAM 11 and other operation data D
In the case of calculating o, as shown in FIG. 3, the operation data Do is output from the pipeline register 31 to the operation data Dod.
Thus, the timing of the read data Dr from the S • RAM 11 and the timing of the operation data Dod can be completely matched. Therefore, the calculation accuracy can be improved.
本発明によれば、読み出し動作の一層の高速化を達成
しつつ、書き込みと読み出しの動作の独立化（書き込み
は低速動作、読み出しは高速動作）を図ることができ
る。According to the present invention, it is possible to achieve independent operation of writing and reading (low-speed operation for writing and high-speed operation for reading) while further improving the speed of the reading operation.
第１〜４図は本発明に係る半導体記憶装置の一実施例を
示す図であり、 第１図はそのＳ・RAMの構成を示す構成図、 第２図はそのＳ・RAMのメモリセルを示す回路図、 第３図はその全体構成図、 第４図はそのＳ・RAMの書込み動作を示すタイミングチ
ャート、 第５、６図はパイプライン化したRAMの基本原理を説明
する図であり、 第５図はその一例を示す構成図、 第６図はその読出し動作を示すタイミングチャート、 である。 CLKr……クロック（第１のクロック信号）、CLKw……ク
ロック（第２のクロック信号）、１、３、５、７、12…
…フリップフロップ、11……Ｓ・RAM、14……メモリ、3
1……パイプラインレジスタ。1 to 4 are diagrams showing one embodiment of a semiconductor memory device according to the present invention. FIG. 1 is a configuration diagram showing a configuration of the S-RAM, and FIG. 2 is a diagram showing a memory cell of the S-RAM. FIG. 3 is an overall configuration diagram, FIG. 4 is a timing chart showing a write operation of the SRAM, and FIGS. 5 and 6 are diagrams for explaining the basic principle of a pipelined RAM. FIG. 5 is a block diagram showing one example, and FIG. 6 is a timing chart showing the read operation. CLKr... Clock (first clock signal), CLKw... Clock (second clock signal), 1, 3, 5, 7, 12,.
… Flip-flop, 11… SRAM, 14… Memory, 3
1 ... Pipeline register.
Claims (1)
該情報の書込みに用いる書込みポートを有し、 読出しポートあるいは書込みポートにアドレス情報を与
えると、該アドレス情報に対応するメモリセルがデコー
ダにより選択されてリードアンプを介して記憶情報を読
出し、ライトアンプを介して該情報を書き込む半導体記
憶装置において、 前記読出しポートを第１のクロツク信号に応答して動作
するパイプライン構造とするとともに、 前記書込みポートを前記第１のクロツク信号と異なる第
２のクロツク信号に応答して動作するパイプライン構造
とし、且つ、 前記読み出しポート側のパイプライン構造の段数と、前
記書込みポート側のパイプライン構造の段数とを異なら
せたことを特徴とする半導体記憶装置。An information processing apparatus has a read port used for reading stored information and a write port used for writing the information. When address information is given to the read port or the write port, a memory cell corresponding to the address information is selected by a decoder. In a semiconductor memory device which reads stored information via a read amplifier and writes the information via a write amplifier, the read port has a pipeline structure which operates in response to a first clock signal, and A port having a pipeline structure which operates in response to a second clock signal different from the first clock signal, and wherein the number of stages of the pipeline structure on the read port side and the number of stages of the pipeline structure on the write port side And a semiconductor storage device characterized in that:
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|---|---|---|---|
| JP63027223A JP2618422B2 (en) | 1988-02-08 | 1988-02-08 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63027223A JP2618422B2 (en) | 1988-02-08 | 1988-02-08 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01204292A JPH01204292A (en) | 1989-08-16 |
| JP2618422B2 true JP2618422B2 (en) | 1997-06-11 |
Family
ID=12215098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63027223A Expired - Lifetime JP2618422B2 (en) | 1988-02-08 | 1988-02-08 | Semiconductor storage device |
Country Status (1)
| Country | Link |
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| JP (1) | JP2618422B2 (en) |
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-
1988
- 1988-02-08 JP JP63027223A patent/JP2618422B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01204292A (en) | 1989-08-16 |
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