JPH06266651A - Ｄｍａ制御回路 - Google Patents
Ｄｍａ制御回路Info
- Publication number
- JPH06266651A JPH06266651A JP8019193A JP8019193A JPH06266651A JP H06266651 A JPH06266651 A JP H06266651A JP 8019193 A JP8019193 A JP 8019193A JP 8019193 A JP8019193 A JP 8019193A JP H06266651 A JPH06266651 A JP H06266651A
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- Japan
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- cpu
- bus
- dma
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Abstract
(57)【要約】
【目的】 ＤＭＡ動作中であってもＣＰＵをホールド状
態とはせず、ＣＰＵによる並列的な処理を行なえるよう
にすることで、コンピュータ装置の性能に柔軟性を持た
せ得るＤＭＡ制御回路を提供する。 【構成】 割込み入力端子１２にバス使用許可要求信号
が入力されたときに、ラッチ回路４を介してバス使用許
可信号を出力するＣＰＵ３と、このＣＰＵ３にバス使用
許可要求信号を送出し、ＣＰＵ３からのバス使用許可信
号を受けたときにＤＭＡ処理動作を開始するＤＭＡコン
トローラ２と、ＣＰＵ３側のバス８とＤＭＡコントロー
ラ２、メモリ６および周辺装置（入出力装置７）が接続
される側のバス９との間に設けられ、ＣＰＵ３からのバ
ス使用許可信号を受けたときにバス８，９間を分離し、
このバス使用許可信号が解除されたときにバス８，９間
を接続するバスバッファ５とを有している。
態とはせず、ＣＰＵによる並列的な処理を行なえるよう
にすることで、コンピュータ装置の性能に柔軟性を持た
せ得るＤＭＡ制御回路を提供する。 【構成】 割込み入力端子１２にバス使用許可要求信号
が入力されたときに、ラッチ回路４を介してバス使用許
可信号を出力するＣＰＵ３と、このＣＰＵ３にバス使用
許可要求信号を送出し、ＣＰＵ３からのバス使用許可信
号を受けたときにＤＭＡ処理動作を開始するＤＭＡコン
トローラ２と、ＣＰＵ３側のバス８とＤＭＡコントロー
ラ２、メモリ６および周辺装置（入出力装置７）が接続
される側のバス９との間に設けられ、ＣＰＵ３からのバ
ス使用許可信号を受けたときにバス８，９間を分離し、
このバス使用許可信号が解除されたときにバス８，９間
を接続するバスバッファ５とを有している。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＭＡコントローラが
動作中でもＣＰＵによる並列的な処理を可能とするＤＭ
Ａ制御回路に関する。
動作中でもＣＰＵによる並列的な処理を可能とするＤＭ
Ａ制御回路に関する。
【０００２】
【従来の技術】ＣＰＵ（セントラル・プロセッシング・
ユニット）、ＤＭＡ（ダイレクト・メモリ・アクセス）
コントローラ、メモリ、入出力装置、その他表示装置な
どを備えるコンピュータ装置では、ＤＭＡコントローラ
によってＣＰＵを介することなく入出力装置とメモリと
の直接的なデータのやり取りを行なうことができる。こ
のようなコンピュータ装置では、ＣＰＵとＤＭＡコント
ローラとがデータバスおよびアドレスバスからなるシス
テムバス（以下、単にバスという）によって直結してい
る。このＤＭＡコントローラによってＤＭＡ動作を行な
う際は、ＤＭＡコントローラがバスを使用するために、
ホールドリクエスト信号をＣＰＵのホールドリクエスト
入力端子に出力する。ＣＰＵは、この信号を受けると、
ＤＭＡコントローラにＤＭＡ動作を許諾するためのホー
ルドアクノリッジ信号を返送する。これを受けてＤＭＡ
コントローラによるＤＡＭ動作が開始されるが、ＣＰＵ
はこのＤＭＡ動作中ホールド状態となる。
ユニット）、ＤＭＡ（ダイレクト・メモリ・アクセス）
コントローラ、メモリ、入出力装置、その他表示装置な
どを備えるコンピュータ装置では、ＤＭＡコントローラ
によってＣＰＵを介することなく入出力装置とメモリと
の直接的なデータのやり取りを行なうことができる。こ
のようなコンピュータ装置では、ＣＰＵとＤＭＡコント
ローラとがデータバスおよびアドレスバスからなるシス
テムバス（以下、単にバスという）によって直結してい
る。このＤＭＡコントローラによってＤＭＡ動作を行な
う際は、ＤＭＡコントローラがバスを使用するために、
ホールドリクエスト信号をＣＰＵのホールドリクエスト
入力端子に出力する。ＣＰＵは、この信号を受けると、
ＤＭＡコントローラにＤＭＡ動作を許諾するためのホー
ルドアクノリッジ信号を返送する。これを受けてＤＭＡ
コントローラによるＤＡＭ動作が開始されるが、ＣＰＵ
はこのＤＭＡ動作中ホールド状態となる。
【０００３】
【発明が解決しようとする課題】このような従来のＤＭ
Ａ制御では、ＤＭＡコントローラの動作中にＣＰＵがホ
ールド状態となるため、ＣＰＵによるプログラムの実行
が一切停止される。すなわち、ＣＰＵとＤＭＡコントロ
ーラはバスを排他的に使用するため、ＤＭＡ動作中は装
置全体の性能が著しく制約される。当然ホールド状態に
あるＣＰＵは、自身のプログラムではホールド状態を検
出できない。
Ａ制御では、ＤＭＡコントローラの動作中にＣＰＵがホ
ールド状態となるため、ＣＰＵによるプログラムの実行
が一切停止される。すなわち、ＣＰＵとＤＭＡコントロ
ーラはバスを排他的に使用するため、ＤＭＡ動作中は装
置全体の性能が著しく制約される。当然ホールド状態に
あるＣＰＵは、自身のプログラムではホールド状態を検
出できない。
【０００４】そこで、特開平１−１８７６６８２号に
は、２つのＤＭＡコントローラを有し、ＣＰＵおよび一
方のＤＭＡコントローラが接続されるバスと、他方のＤ
ＭＡコントローラが接続されるバスとをバススイッチに
よって切り離せるようにした制御方式が提案されてい
る。しかし、この提案では、バススイッチでバスを切り
離すことで、２つのＤＭＡコントローラが並列して処理
を行なえるようにしたものであり、ＤＭＡ処理中はＣＰ
Ｕがホールド状態にあることから、ＣＰＵ自らはＤＭＡ
コントローラが動作中にあるか否かを知ることはでき
ず、ＣＰＵ自身がバススイッチの制御を最適化するプロ
グラムを稼働できないという問題点がある。
は、２つのＤＭＡコントローラを有し、ＣＰＵおよび一
方のＤＭＡコントローラが接続されるバスと、他方のＤ
ＭＡコントローラが接続されるバスとをバススイッチに
よって切り離せるようにした制御方式が提案されてい
る。しかし、この提案では、バススイッチでバスを切り
離すことで、２つのＤＭＡコントローラが並列して処理
を行なえるようにしたものであり、ＤＭＡ処理中はＣＰ
Ｕがホールド状態にあることから、ＣＰＵ自らはＤＭＡ
コントローラが動作中にあるか否かを知ることはでき
ず、ＣＰＵ自身がバススイッチの制御を最適化するプロ
グラムを稼働できないという問題点がある。
【０００５】本発明は、このような従来の技術が有する
課題を解決するために提案されたものであり、ＤＭＡ動
作中であってもＣＰＵによる並列的な処理を可能とし、
コンピュータ装置の性能に柔軟性を持たせ得るＤＭＡ制
御回路を提供することを目的とする。
課題を解決するために提案されたものであり、ＤＭＡ動
作中であってもＣＰＵによる並列的な処理を可能とし、
コンピュータ装置の性能に柔軟性を持たせ得るＤＭＡ制
御回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に本発明は、ＣＰＵから延びるバスに、ＤＭＡコントロ
ーラと、ＣＰＵおよびＤＭＡコントローラの処理対象と
なるメモリと、ＤＭＡ処理動作の対象となる周辺装置と
が接続され、ＤＭＡコントローラによって行なわれるメ
モリとこの周辺装置の間でのデータ転送を制御するＤＭ
Ａ制御回路であって、割込み入力端子にバス使用許可要
求信号が入力されたときに、ラッチ手段を介してバス使
用許可信号を出力するＣＰＵと、このＣＰＵにバス使用
許可要求信号を送出し、ＣＰＵからのバス使用許可信号
を受けたときにＤＭＡ処理動作を開始するＤＭＡコント
ローラと、ＣＰＵ側のバスと、ＤＭＡコントローラ、上
記メモリおよび上記周辺装置が接続される側のバスとの
間に設けられ、ＣＰＵからのバス使用許可信号を受けた
ときに、バス間を分離し、このバス使用許可信号が解除
されたときに、バス間を接続するバスバッファとを有す
る構成としてある。
に本発明は、ＣＰＵから延びるバスに、ＤＭＡコントロ
ーラと、ＣＰＵおよびＤＭＡコントローラの処理対象と
なるメモリと、ＤＭＡ処理動作の対象となる周辺装置と
が接続され、ＤＭＡコントローラによって行なわれるメ
モリとこの周辺装置の間でのデータ転送を制御するＤＭ
Ａ制御回路であって、割込み入力端子にバス使用許可要
求信号が入力されたときに、ラッチ手段を介してバス使
用許可信号を出力するＣＰＵと、このＣＰＵにバス使用
許可要求信号を送出し、ＣＰＵからのバス使用許可信号
を受けたときにＤＭＡ処理動作を開始するＤＭＡコント
ローラと、ＣＰＵ側のバスと、ＤＭＡコントローラ、上
記メモリおよび上記周辺装置が接続される側のバスとの
間に設けられ、ＣＰＵからのバス使用許可信号を受けた
ときに、バス間を分離し、このバス使用許可信号が解除
されたときに、バス間を接続するバスバッファとを有す
る構成としてある。
【０００７】
【作用】上述した構成によれば、ＤＭＡ動作を開始する
際にＤＭＡコントローラはバス使用許可信号をＣＰＵの
割込み入力端子に送り、ＣＰＵはこの信号を受けてＤＭ
Ａコントローラとバスバッファにバス使用許可信号を出
力するので、バスバッファによってＣＰＵ側のバスとＤ
ＭＡコントロール側のバスが切り離され、ＤＭＡコント
ローラによってＤＭＡ処理動作が行なわれる。このと
き、ＣＰＵはホールド状態にないので、ＣＰＵ側のバス
を利用して他の処理を並列して行なうことができる。Ｄ
ＭＡ動作が完了すると、バスバッファによってバス間が
接続されるので、ＣＰＵに全てのバスが渡され通常の動
作が行なわれる。
際にＤＭＡコントローラはバス使用許可信号をＣＰＵの
割込み入力端子に送り、ＣＰＵはこの信号を受けてＤＭ
Ａコントローラとバスバッファにバス使用許可信号を出
力するので、バスバッファによってＣＰＵ側のバスとＤ
ＭＡコントロール側のバスが切り離され、ＤＭＡコント
ローラによってＤＭＡ処理動作が行なわれる。このと
き、ＣＰＵはホールド状態にないので、ＣＰＵ側のバス
を利用して他の処理を並列して行なうことができる。Ｄ
ＭＡ動作が完了すると、バスバッファによってバス間が
接続されるので、ＣＰＵに全てのバスが渡され通常の動
作が行なわれる。
【０００８】
【実施例】以下、具体的な実施例を図面に基づき詳細に
説明する。図１に、本発明によるＤＭＡ制御回路を用い
たコンピュータ装置の構成図を示す。この図で、このＤ
ＭＡ制御回路１は、ＤＭＡコントローラ２と、割込み入
力端子１２を備えたＣＰＵ３と、このＣＰＵ３から出力
される信号をラッチするラッチ回路４と、ＤＭＡ制御の
対象となる周辺装置をＣＰＵ３から切り離すバスバッフ
ァ５とから構成されている。ＣＰＵ３側のバス８とＤＭ
Ａコントローラ２側のバス９とはバスバッファ５を介し
て接続され、ＣＰＵ３はバス８を介してラッチ回路４と
ＤＭＡ処理の対象外の周辺装置１０に接続されている。
また、ＤＭＡコントローラ２はバス９を介してメモリ６
とＤＭＡ処理の対象となる周辺装置である入出力装置
（Ｉ／Ｏ装置）７などに接続されている。
説明する。図１に、本発明によるＤＭＡ制御回路を用い
たコンピュータ装置の構成図を示す。この図で、このＤ
ＭＡ制御回路１は、ＤＭＡコントローラ２と、割込み入
力端子１２を備えたＣＰＵ３と、このＣＰＵ３から出力
される信号をラッチするラッチ回路４と、ＤＭＡ制御の
対象となる周辺装置をＣＰＵ３から切り離すバスバッフ
ァ５とから構成されている。ＣＰＵ３側のバス８とＤＭ
Ａコントローラ２側のバス９とはバスバッファ５を介し
て接続され、ＣＰＵ３はバス８を介してラッチ回路４と
ＤＭＡ処理の対象外の周辺装置１０に接続されている。
また、ＤＭＡコントローラ２はバス９を介してメモリ６
とＤＭＡ処理の対象となる周辺装置である入出力装置
（Ｉ／Ｏ装置）７などに接続されている。
【０００９】つぎに、このように構成されるＤＭＡ制御
回路の動作を説明する。まず、ＤＭＡコントローラ２
が、ＤＭＡ処理を開始しようとするとき、このコントロ
ーラ２のホールドリクエスト出力端子１１からバス使用
許可要求信号となるホールドリクエスト信号をＣＰＵ３
の割込み入力端子１２に出力する。ＣＰＵ３は、自身が
実行するプログラムによってこのホールドリクエスト信
号を検出すると、ラッチ回路４を介してＤＭＡコントロ
ーラ１のホールドアクノリッジ入力端子１３にバス９の
使用を許可する信号を送出する。このバス使用許可信号
は、同時にバスバッファ５のディセーブル信号入力端子
１４にも送られるので、バスバッファ５はこの信号を受
けると、バス８，９間を切り離し、ＤＭＡ処理の対象と
なるメモリ６やＩ／Ｏ装置７などを、ＣＰＵに接続され
るバス８から分離する操作を行なう。
回路の動作を説明する。まず、ＤＭＡコントローラ２
が、ＤＭＡ処理を開始しようとするとき、このコントロ
ーラ２のホールドリクエスト出力端子１１からバス使用
許可要求信号となるホールドリクエスト信号をＣＰＵ３
の割込み入力端子１２に出力する。ＣＰＵ３は、自身が
実行するプログラムによってこのホールドリクエスト信
号を検出すると、ラッチ回路４を介してＤＭＡコントロ
ーラ１のホールドアクノリッジ入力端子１３にバス９の
使用を許可する信号を送出する。このバス使用許可信号
は、同時にバスバッファ５のディセーブル信号入力端子
１４にも送られるので、バスバッファ５はこの信号を受
けると、バス８，９間を切り離し、ＤＭＡ処理の対象と
なるメモリ６やＩ／Ｏ装置７などを、ＣＰＵに接続され
るバス８から分離する操作を行なう。
【００１０】その後は、ＤＭＡコントローラ２により、
Ｉ／Ｏ装置７がバス９を介して直接的にメモリ６にデー
タの読み書きが行なえるように制御される。このとき、
ＣＰＵ３はホールド状態にないので、ＤＭＡ処理の対象
外の周辺装置、すなわちＣＰＵ３側のバス８に接続され
る周辺装置１０に対して全てアクセスすることができ、
ＤＭＡ処理に並行して他の処理を行なうことができる。
Ｉ／Ｏ装置７がバス９を介して直接的にメモリ６にデー
タの読み書きが行なえるように制御される。このとき、
ＣＰＵ３はホールド状態にないので、ＤＭＡ処理の対象
外の周辺装置、すなわちＣＰＵ３側のバス８に接続され
る周辺装置１０に対して全てアクセスすることができ、
ＤＭＡ処理に並行して他の処理を行なうことができる。
【００１１】ＤＭＡ処理を完了すると、ＤＭＡコントロ
ーラ２はホールドリクエスト出力端子１１からバス９の
使用要求を解除する信号をＣＰＵ３の割込み入力端子１
２に送出する。ＣＰＵ３は、自身が実行するプログラム
によってこの信号を検出すると、ＤＭＡコントローラ２
のホールドアクノリッジ入力端子１３に、バス９の使用
解除を通知する信号を与える。また、この信号は同時に
バスバッファ５のディセーブル信号入力端子１４にも送
られるので、バスバッファ５はこの信号を受けると、バ
ス８，９間を接続し、ＣＰＵ３によるバス８，９相互の
アクセスを可能とする。
ーラ２はホールドリクエスト出力端子１１からバス９の
使用要求を解除する信号をＣＰＵ３の割込み入力端子１
２に送出する。ＣＰＵ３は、自身が実行するプログラム
によってこの信号を検出すると、ＤＭＡコントローラ２
のホールドアクノリッジ入力端子１３に、バス９の使用
解除を通知する信号を与える。また、この信号は同時に
バスバッファ５のディセーブル信号入力端子１４にも送
られるので、バスバッファ５はこの信号を受けると、バ
ス８，９間を接続し、ＣＰＵ３によるバス８，９相互の
アクセスを可能とする。
【００１２】このように、このＤＭＡ制御回路１では、
ＤＭＡ転送の開始を割込み信号のかたちでＣＰＵ３に通
知しているので、ＣＰＵ３はＤＭＡ動作中にホールド状
態とはならず、ＣＰＵ自らが起動するＤＭＡ転送ばかり
でなく、例えば、シリアル通信によって外部から起動さ
れるＤＭＡ転送の場合であっても、ＣＰＵ３にてＤＭＡ
コントローラ２が動作中であるか否かを知ることができ
る。したがって、ＤＭＡ転送がどのように起動されかを
問わず、ＣＰＵ３はバスバッファ５の制御を最適化した
プログラムを稼働することができ、処理能力を向上でき
るという利点がある。
ＤＭＡ転送の開始を割込み信号のかたちでＣＰＵ３に通
知しているので、ＣＰＵ３はＤＭＡ動作中にホールド状
態とはならず、ＣＰＵ自らが起動するＤＭＡ転送ばかり
でなく、例えば、シリアル通信によって外部から起動さ
れるＤＭＡ転送の場合であっても、ＣＰＵ３にてＤＭＡ
コントローラ２が動作中であるか否かを知ることができ
る。したがって、ＤＭＡ転送がどのように起動されかを
問わず、ＣＰＵ３はバスバッファ５の制御を最適化した
プログラムを稼働することができ、処理能力を向上でき
るという利点がある。
【００１３】
【発明の効果】以上説明したように本発明によれば、Ｄ
ＭＡ動作中でもＣＰＵはホールド状態とはならないの
で、ＤＭＡ処理の対象外の周辺装置には全てアクセスす
ることができ、ＤＭＡコントローラの処理とは並行に独
立した他の処理を行なうことができる。これにより、Ｄ
ＭＡコントローラを用いるコンピュータ装置において、
一定時間当りの処理能力であるスループットを大幅に向
上できる。
ＭＡ動作中でもＣＰＵはホールド状態とはならないの
で、ＤＭＡ処理の対象外の周辺装置には全てアクセスす
ることができ、ＤＭＡコントローラの処理とは並行に独
立した他の処理を行なうことができる。これにより、Ｄ
ＭＡコントローラを用いるコンピュータ装置において、
一定時間当りの処理能力であるスループットを大幅に向
上できる。
【図１】本発明によるＤＭＡ制御回路を用いたコンピュ
ータ装置のブロック図である。
ータ装置のブロック図である。
１ ＤＭＡ制御回路 ２ ＤＭＡコントローラ ３ ＣＰＵ ４ ラッチ回路 ５ バスバッファ ６ メモリ ７ 入出力装置 ８，９ バス １０ 周辺装置 １１ ホールドリクエスト出力端子 １２ 割込み入力端子 １３ ホールドアクノリッジ入力端子 １４ ディセーブル信号入力端子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１１月２４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【課題を解決するための手段】この目的を達成するため
に本発明は、ＣＰＵから延びるバスに、ＤＭＡコントロ
ーラと、ＣＰＵおよびＤＭＡコントローラの処理対象と
なるメモリと、ＤＭＡ処理動作の対象となる周辺装置と
が接続され、ＤＭＡコントローラによって行なわれるメ
モリとこの周辺装置の間でのデータ転送を制御するＤＭ
Ａ制御回路であって、ＤＭＡ動作を開始する際に前記Ｄ
ＭＡコントローラがバス使用許可信号を前記ＣＰＵに送
り、この信号を受けた前記ＣＰＵがＤＭＡコントローラ
にバス使用許可信号を出力するとともにＣＰＵ側のバス
とＤＭＡコントローラ側のバスを切り離し、ＤＭＡコン
トローラにおける処理とＣＰＵにおける処理を並列して
行なわせる構成としてある。また、割込み入力端子にバ
ス使用許可要求信号が入力されたときに、ラッチ手段を
介してバス使用許可信号を出力するＣＰＵと、このＣＰ
Ｕにバス使用許可要求信号を送出し、ＣＰＵからのバス
使用許可信号を受けたときにＤＭＡ処理動作を開始する
ＤＭＡコントローラと、ＣＰＵ側のバスと、ＤＭＡコン
トローラ、上記メモリおよび上記周辺装置が接続される
側のバスとの間に設けられ、ＣＰＵからのバス使用許可
信号を受けたときに、バス間を分離し、このバス使用許
可信号が解除されたときに、バス間を接続するバスバッ
ファとを有する構成としてある。
に本発明は、ＣＰＵから延びるバスに、ＤＭＡコントロ
ーラと、ＣＰＵおよびＤＭＡコントローラの処理対象と
なるメモリと、ＤＭＡ処理動作の対象となる周辺装置と
が接続され、ＤＭＡコントローラによって行なわれるメ
モリとこの周辺装置の間でのデータ転送を制御するＤＭ
Ａ制御回路であって、ＤＭＡ動作を開始する際に前記Ｄ
ＭＡコントローラがバス使用許可信号を前記ＣＰＵに送
り、この信号を受けた前記ＣＰＵがＤＭＡコントローラ
にバス使用許可信号を出力するとともにＣＰＵ側のバス
とＤＭＡコントローラ側のバスを切り離し、ＤＭＡコン
トローラにおける処理とＣＰＵにおける処理を並列して
行なわせる構成としてある。また、割込み入力端子にバ
ス使用許可要求信号が入力されたときに、ラッチ手段を
介してバス使用許可信号を出力するＣＰＵと、このＣＰ
Ｕにバス使用許可要求信号を送出し、ＣＰＵからのバス
使用許可信号を受けたときにＤＭＡ処理動作を開始する
ＤＭＡコントローラと、ＣＰＵ側のバスと、ＤＭＡコン
トローラ、上記メモリおよび上記周辺装置が接続される
側のバスとの間に設けられ、ＣＰＵからのバス使用許可
信号を受けたときに、バス間を分離し、このバス使用許
可信号が解除されたときに、バス間を接続するバスバッ
ファとを有する構成としてある。
Claims (1)
- 【請求項１】 ＣＰＵから延びるバスに、ＤＭＡコント
ローラと、ＣＰＵおよびＤＭＡコントローラの処理対象
となるメモリと、ＤＭＡ処理動作の対象となる周辺装置
とが接続され、ＤＭＡコントローラによって行なわれる
メモリとこの周辺装置の間でのデータ転送を制御するＤ
ＭＡ制御回路であって、 割込み入力端子にバス使用許可要求信号が入力されたと
きに、ラッチ手段を介してバス使用許可信号を出力する
ＣＰＵと、 このＣＰＵにバス使用許可要求信号を送出し、ＣＰＵか
らのバス使用許可信号を受けたときにＤＭＡ処理動作を
開始するＤＭＡコントローラと、 ＣＰＵ側のバスと、ＤＭＡコントローラ、上記メモリお
よび上記周辺装置が接続される側のバスとの間に設けら
れ、ＣＰＵからのバス使用許可信号を受けたときに、バ
ス間を分離し、このバス使用許可信号が解除されたとき
に、バス間を接続するバスバッファとを有することを特
徴とするＤＭＡ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8019193A JPH06266651A (ja) | 1993-03-15 | 1993-03-15 | Ｄｍａ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8019193A JPH06266651A (ja) | 1993-03-15 | 1993-03-15 | Ｄｍａ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06266651A true JPH06266651A (ja) | 1994-09-22 |
Family
ID=13711492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8019193A Pending JPH06266651A (ja) | 1993-03-15 | 1993-03-15 | Ｄｍａ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06266651A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03262063A (ja) * | 1990-03-13 | 1991-11-21 | Fuji Xerox Co Ltd | Ｄｍａ転送のバス制御回路 |
-
1993
- 1993-03-15 JP JP8019193A patent/JPH06266651A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03262063A (ja) * | 1990-03-13 | 1991-11-21 | Fuji Xerox Co Ltd | Ｄｍａ転送のバス制御回路 |
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