JPH0626235B2 - Semiconductor integrated circuit device - Google Patents
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- JPH0626235B2 JPH0626235B2 JP59125154A JP12515484A JPH0626235B2 JP H0626235 B2 JPH0626235 B2 JP H0626235B2 JP 59125154 A JP59125154 A JP 59125154A JP 12515484 A JP12515484 A JP 12515484A JP H0626235 B2 JPH0626235 B2 JP H0626235B2
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Description
【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に適用して有効な技術に
関するものであり、特に、多結晶シリコン膜上部に、高
融点金属膜又は高融点金属とシリコンとの化合物である
シリサイド膜を形成してなる導電膜を有する半導体集積
回路装置を適用して有効な技術に関するものである。Description: TECHNICAL FIELD The present invention relates to a technique effectively applied to a semiconductor integrated circuit device, and particularly to a refractory metal film or a refractory metal and silicon on top of a polycrystalline silicon film. The present invention relates to a technique effectively applied to a semiconductor integrated circuit device having a conductive film formed by forming a silicide film which is a compound of
［背景技術］ 半導体集積回路装置は、多結晶シリコン膜とその上部に
積層される高融点金属膜又はシリサイド膜とで形成され
る導電膜を配線として採用する傾向にある。BACKGROUND ART A semiconductor integrated circuit device tends to employ a conductive film formed of a polycrystalline silicon film and a refractory metal film or a silicide film stacked on the polycrystalline silicon film as wiring.
これは、半導体技術における電気的，機械的信頼性が高
い多結晶シリコン膜に比べて抵抗値が小さく、半導体集
積回路装置の動作速度の高速化ができるという特徴があ
る。This is characterized in that the resistance value is smaller than that of a polycrystalline silicon film having high electrical and mechanical reliability in semiconductor technology, and the operating speed of a semiconductor integrated circuit device can be increased.
しかしながら、本発明者は、前記多結晶シリコン膜と高
融点金属膜又はシリサイド膜とで形成される導電膜上部
にフォスフォシリケートガラス（以下、ＰＳＧという）
膜を形成し、平坦化のためにグラスフローを施した場合
に、グラスフローによる不要な応力により、多結晶シリ
コン膜から高融点金属膜又はシリサイド膜がハガレてし
まい、半導体集積回路装置の電気的信頼性を低下させる
という問題点を発見した。However, the present inventor has found that a phosphosilicate glass (hereinafter referred to as PSG) is formed on a conductive film formed of the polycrystalline silicon film and the refractory metal film or the silicide film.
When a film is formed and a glass flow is performed for flattening, the refractory metal film or the silicide film is peeled off from the polycrystalline silicon film due to unnecessary stress due to the glass flow, and the electrical conductivity of the semiconductor integrated circuit device is increased. I discovered the problem of reducing reliability.
そこで、本発明者は、前記導電膜とＰＳＧ膜との間（以
下、介在部という）に、高融点金属膜又はシリサイド膜
のハガレを防止する絶縁膜を設ける技術手段を見い出し
た（特開昭５８−２１６３１９号，同５８−２１６３２
０号）。Therefore, the present inventor has found a technical means for providing an insulating film between the conductive film and the PSG film (hereinafter, referred to as an intervening portion) to prevent peeling of the refractory metal film or the silicide film (Japanese Patent Laid-Open No. 2006-242242). 58-216319 and 58-21632.
No. 0).
このハガレを防止する絶縁膜としては、多結晶シリコン
膜と高融点金属膜又はシリサイド膜とを強固に締付ける
ために、酸化シリコン膜，窒化シリコン膜又はグラスフ
ローを生じない程度のＰＳＧ膜を用いている。As the insulating film for preventing this peeling, a silicon oxide film, a silicon nitride film, or a PSG film that does not cause glass flow is used to firmly clamp the polycrystalline silicon film and the refractory metal film or the silicide film. There is.
しかしながら、かかる技術における実験ならびにその検
討の結果、本発明者は、以下に述べるような原因によっ
て、半導体集積回路装置の電気的信頼性を低下させると
いう新たなる問題点を見い出した。However, as a result of experiments and examinations in such a technique, the present inventor has found a new problem that the electrical reliability of the semiconductor integrated circuit device is deteriorated due to the causes described below.
（１）ハガレを防止する絶縁膜として酸化シリコン膜又
は窒化シリコン膜を用いた場合に、ＭＩＳＦＥＴ形成領
域でのゲッタリング効果が極めて小さいので、そのしき
い値電圧に変動を生じる。(1) When a silicon oxide film or a silicon nitride film is used as an insulating film for preventing peeling, the gettering effect in the MISFET formation region is extremely small, and thus the threshold voltage thereof varies.
（２）グラスフローを生じない程度のＰＳＧ膜を用いた
場合に、ＰＳＧ膜からグラスフローのためのリンがｐチ
ャンネル型ＭＩＳＦＥＴ形成領域に漏れるので、そのソ
ース，ドレイン領域の接合耐圧が劣化する。(2) When a PSG film that does not cause glass flow is used, phosphorus for the glass flow leaks from the PSG film to the p-channel type MISFET formation region, so that the junction breakdown voltage of the source and drain regions deteriorates.
［発明の目的］ 本発明の目的は、多結晶シリコン膜と高融点金属膜又は
そのシリサイド膜とからなる導電膜を有し、その上部に
グラスフローを施したＰＳＧ膜を設けてなる半導体集積
回路装置において、その電気的信頼性を向上することが
可能な技術手段を提供することにある。[Object of the Invention] An object of the present invention is to provide a semiconductor integrated circuit having a conductive film made of a polycrystalline silicon film and a refractory metal film or a silicide film thereof, and a glass flow PSG film provided on the conductive film. An object of the present invention is to provide a technical means capable of improving the electrical reliability of the device.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。[Outline of the Invention] The outline of a typical one of the inventions disclosed in the present application will be briefly described as follows.
すなわち、多結晶シリコン膜と高融点金属膜又はシリサ
イド膜とで形成されるゲート電極を有するＭＩＳＦＥＴ
と、その上部に設けられるＰＳＧ膜との介在部に、リン
漏れを抑制しかつゲッタリング効果を有する絶縁膜と、
その上部に高融点金属膜又はシリサイド膜のハガレを生
じる不要な応力を緩和する絶縁膜とを設けたので、半導
体集積回路装置の電気的信頼性を向上することができ
る。That is, a MISFET having a gate electrode formed of a polycrystalline silicon film and a refractory metal film or a silicide film.
And an insulating film that suppresses phosphorus leakage and has a gettering effect at an intervening portion between the PSG film and the PSG film provided above the insulating film.
Since the insulating film for relieving unnecessary stress that causes peeling of the refractory metal film or the silicide film is provided thereover, the electrical reliability of the semiconductor integrated circuit device can be improved.
以下、本発明の構成について、本発明を、ＣＭＩＳを備
えた半導体集積回路装置に適用した実施例とともに説明
する。Hereinafter, a configuration of the present invention will be described together with an embodiment in which the present invention is applied to a semiconductor integrated circuit device including a CMIS.
［実施例Ｉ］ 第１図は、本発明の実施例Ｉを説明するためのＣＭＩＳ
を備えた半導体集積回路装置の要部断面図、第２図は、
第１図のＣＭＩＳ上部に設けられるそれぞれの絶縁膜の
膜厚とリン濃度とを示す図である。Example I FIG. 1 is a CMIS for explaining Example I of the present invention.
2 is a cross-sectional view of a main part of a semiconductor integrated circuit device including
It is a figure which shows the film thickness and phosphorus concentration of each insulating film provided in the upper part of CMIS of FIG.
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。In all the drawings of the embodiments, those having the same function are designated by the same reference numerals, and the repeated description thereof will be omitted.
第１図において、１は単結晶シリコンからなるｎ−型の
半導体基板、２は半導体基板１の所定主面部に設けられ
たｐ−型のウエル領域である。In FIG. 1, reference numeral 1 is an n − type semiconductor substrate made of single crystal silicon, and 2 is a p − type well region provided on a predetermined main surface portion of the semiconductor substrate 1.
３はＭＩＳＦＥＴ等の半導体素子間となる半導体基板１
及びウエル領域２の主面上部に設けられた素子分離用絶
縁膜、４は素子分離用絶縁膜３の下部の半導体基板１又
はウエル領域２の主面部に設けられたｎ型又はｐ型のチ
ャネルストッパ領域である。3 is a semiconductor substrate 1 between semiconductor elements such as MISFET
And an element isolation insulating film 4 provided on the main surface of the well region 2 is an n-type or p-type channel provided on the main surface portion of the semiconductor substrate 1 or the well region 2 below the element isolation insulating film 3. This is the stopper area.
５は半導体基板１及びウエル領域２の主面上部に設けら
れたゲート絶縁膜、６はゲート絶縁膜の上部に設けられ
たゲート電極である。Reference numeral 5 is a gate insulating film provided on the main surfaces of the semiconductor substrate 1 and the well region 2, and 6 is a gate electrode provided on the gate insulating film.
このゲート電極６は、多結晶シリコン膜６Ａと、その上
部に積層された高融点金属膜又はシリサイド膜６Ｂとに
より構成されており、多結晶シリコン膜からなるゲート
電極に比べてその抵抗値が小さいので、半導体集積回路
装置の動作速度の高速化を図ることができる。高融点金
属膜又はシリサイド膜６Ｂは、例えば、モリブデン，チ
タン，タンタル，タングステン又はそれらのシリサイド
により形成されている。The gate electrode 6 is composed of a polycrystalline silicon film 6A and a refractory metal film or a silicide film 6B laminated on the polycrystalline silicon film 6A, and its resistance value is smaller than that of a gate electrode made of a polycrystalline silicon film. Therefore, the operating speed of the semiconductor integrated circuit device can be increased. The refractory metal film or the silicide film 6B is formed of, for example, molybdenum, titanium, tantalum, tungsten, or a silicide thereof.
７はゲート電極６の両側部の半導体基板１の主面部に設
けられたｐ＋型の半導体領域、８はゲート電極６の両側
部のウエル領域２の主面部に設けられたｎ＋型の半導体
領域であり、これらはソース領域又はドレイン領域を構
成するためのものである。Reference numeral 7 is ap + type semiconductor region provided on both sides of the gate electrode 6 on the main surface of the semiconductor substrate 1, and 8 is an n + type semiconductor region provided on both sides of the gate electrode 6, on the main surface of the well region 2. Regions, which are for forming a source region or a drain region.
ｐチャンネル型ＭＩＳＦＥＴＱｐは、半導体基板１，ゲ
ート絶縁膜５，ゲート電極６，一対の半導体領域７とに
よって構成される。The p-channel type MISFET Qp is composed of a semiconductor substrate 1, a gate insulating film 5, a gate electrode 6, and a pair of semiconductor regions 7.
ｎチャンネル型ＭＩＳＦＥＴＱｎは、ウエル領域２，ゲ
ート絶縁膜５，ゲート電極６，一対の半導体領域８とに
よって構成される。The n-channel type MISFET Qn is composed of a well region 2, a gate insulating film 5, a gate electrode 6, and a pair of semiconductor regions 8.
９はゲート電極６及び半導体領域７，８の上部すなわち
ＭＩＳＦＥＴＱｐ，Ｑｎの上部に設けられた絶縁膜であ
る。Reference numeral 9 is an insulating film provided on the gate electrode 6 and the semiconductor regions 7 and 8, that is, on the MISFETs Qp and Qn.
この絶縁膜９は、主として、外部からゲート絶縁膜５に
侵入する不要な不純物を捕獲するゲッタリング効果を有
し、ＭＩＳＦＥＴＱｐ，Ｑｎのしきい値電圧の変動を防
止するためのものである。さらに、絶縁膜９は、後述す
るＰＳＧ膜からグラスフローを施すのに導入されるリン
が半導体領域７に漏れるのを抑制し、ＭＩＳＦＥＴＱｐ
のソース，ドレイン領域の接合耐圧の劣化を防止するた
めのものである。The insulating film 9 mainly has a gettering effect of capturing unnecessary impurities that enter the gate insulating film 5 from the outside, and is for preventing the threshold voltage of the MISFETs Qp and Qn from changing. Further, the insulating film 9 suppresses leakage of phosphorus introduced into the semiconductor region 7 when the glass flow is performed from the PSG film, which will be described later, and the MISFET Qp
This is to prevent deterioration of the junction breakdown voltage of the source and drain regions.
絶縁膜９は、前記ゲッタリング効果とリン漏れを抑制す
るために、第２図に示すように、化学的気相析出（以
下、ＣＶＤという）技術によるＰＳＧ膜を用い、0.5〜
1.0［mol％］程度のリン濃度を有し、500〜3000［オン
グストローム（以下、［Å］という）］程度の膜厚で形
成する。As the insulating film 9, in order to suppress the gettering effect and phosphorus leakage, as shown in FIG. 2, a PSG film formed by a chemical vapor deposition (hereinafter referred to as CVD) technique is used.
It has a phosphorus concentration of about 1.0 [mol%] and a film thickness of about 500 to 3000 [angstrom (hereinafter, referred to as [Å])].
１０は絶縁膜９を介してＭＩＳＦＥＴＱｐ，Ｑｎ上部に
設けられた絶縁膜である。Reference numeral 10 is an insulating film provided on the MISFETs Qp and Qn via the insulating film 9.
この絶縁膜１０は、主として、後述するＰＳＧ膜のグラ
スフローによる、多結晶シリコン膜６Ａから高融点金属
膜又はシリサイド膜６Ｂのハガレを生じる不要な応力を
緩和し、ＭＩＳＦＥＴＱｐ，Ｑｎの電気的信頼性を向上
するためのものである。なお、ゲート電極６と同一製造
工程で形成される導電膜においても同様に、ハガレを生
じる不要な応力を緩和することができる。This insulating film 10 mainly relieves unnecessary stress that causes peeling of the refractory metal film or the silicide film 6B from the polycrystalline silicon film 6A due to the glass flow of the PSG film described later, and the electrical reliability of the MISFETs Qp and Qn. Is to improve. In addition, even in the conductive film formed in the same manufacturing process as the gate electrode 6, unnecessary stress that causes peeling can be similarly mitigated.
絶縁膜１０は、ハガレを生じる不要な応力を緩和するた
めに、第２図に示すように、ＣＶＤ技術によるＰＳＧ膜
を用い、0.0〜4.0［mol％］程度のリン濃度を有し、100
0〜2000［Å］程度の膜厚で形成する。In order to relieve unnecessary stress that causes peeling, the insulating film 10 is a PSG film formed by the CVD technique and has a phosphorus concentration of about 0.0 to 4.0 [mol%], as shown in FIG.
It is formed with a film thickness of about 0 to 2000 [Å].
１１は絶縁膜１０の上部に設けられた絶縁膜であり、そ
の上面部を平坦化するためのもので、後述する導電膜の
電気的信頼性を向上するためのものである。Reference numeral 11 denotes an insulating film provided on the insulating film 10, which is for flattening the upper surface of the insulating film 10 and for improving the electrical reliability of the conductive film described later.
絶縁膜１１は、グラスフローが可能なように、第２図に
示すように、ＣＶＤ技術によるＰＳＧ膜を用い、６〜10
［mol％］程度のリン濃度を有し、6000〜10000［Å］程
度の膜厚で形成する。As the insulating film 11, as shown in FIG. 2, a PSG film formed by the CVD technique is used so that the glass flow is possible.
It has a phosphorus concentration of about [mol%] and a film thickness of about 6000 to 10000 [Å].
ＭＩＳＦＥＴＱｐ，Ｑｎ等の半導体素子とその上部に設
けられる導電膜との層間絶縁膜は、絶縁膜９，１０，１
１とにより構成されている。これらは、ＣＶＤ技術によ
るＰＳＧ膜を用いることによって、そのリン濃度と膜厚
とを任意に設定するだけで、同一製造工程で形成するこ
とができる。The interlayer insulating film between the semiconductor element such as MISFETs Qp and Qn and the conductive film provided above the insulating film is formed of insulating films 9, 10, and 1.
1 and 1. These can be formed in the same manufacturing process by using the PSG film formed by the CVD technique, only by arbitrarily setting the phosphorus concentration and the film thickness.
また、絶縁膜１０は、ＰＳＧ膜に替て、ＣＶＤ技術によ
る窒化シリコン膜、プラズマ技術による酸化シリコン
膜，窒化シリコン膜等を用いてもよい。Further, as the insulating film 10, a silicon nitride film by a CVD technique, a silicon oxide film by a plasma technique, a silicon nitride film, or the like may be used instead of the PSG film.
１２は所定の半導体領域７，８上部の絶縁膜９，１０，
１１を選択的に除去して設けられた接続孔である。Reference numeral 12 is an insulating film 9, 10 on a predetermined semiconductor region 7, 8.
11 is a connection hole provided by selectively removing 11.
１３は接続孔１２を通して所定の半導体領域７，８に接
続され絶縁膜１１の上部に設けられた導電膜であり、Ｍ
ＩＳＦＥＴＱｐ，Ｑｎ等の半導体素子間を電気的に接続
するためのものである。A conductive film 13 is provided on the insulating film 11 and is connected to predetermined semiconductor regions 7 and 8 through the connection hole 12.
This is for electrically connecting semiconductor elements such as ISFETs Qp and Qn.
この導電膜１３は、例えば、スパッタ技術によるアルミ
ニウム膜を用いて形成する。The conductive film 13 is formed using, for example, an aluminum film formed by a sputtering technique.
以上説明したように、本実施例Ｉによれば、多結晶シリ
コン膜と高融点金属膜又はシリサイド膜とで形成される
ゲート電極を有するＭＩＳＦＥＴと、グラスフローを施
したＰＳＧ膜との介在部に、ゲッタリング効果を有し、
リン漏れを抑制することができる絶縁膜と、高融点金属
膜又はシリサイド膜のハガレを生じる不要な応力を緩和
する絶縁膜とを設けたので、ＭＩＳＦＥＴのしきい値電
圧の変動を防止し、ｐチャネル型ＭＩＳＦＥＴのソー
ス，ドレイン領域の接合耐圧の劣化を防止することがで
きる。As described above, according to the present Example I, the MISFET having the gate electrode formed of the polycrystalline silicon film and the refractory metal film or the silicide film and the PSG film subjected to the glass flow are provided at the intervening portion. Has a gettering effect,
Since the insulating film that can suppress phosphorus leakage and the insulating film that relieves unnecessary stress that causes peeling of the refractory metal film or the silicide film are provided, fluctuations in the threshold voltage of the MISFET are prevented, and p It is possible to prevent deterioration of the junction breakdown voltage of the source and drain regions of the channel type MISFET.
これによって、半導体集積回路装置の電気的信頼性を向
上させることができる。As a result, the electrical reliability of the semiconductor integrated circuit device can be improved.
また、ゲッタリング効果とリン漏れを抑制することがで
きる絶縁膜と、高融点金属膜又はシリサイド膜のハガレ
を生じる不要な応力を緩和する絶縁膜とを、ＣＶＤ技術
によるＰＳＧ膜で形成することによって、そのリン濃度
と膜厚とを任意に設定するだけで、グラスフローを施す
ＰＳＧ膜と同一製造工程で形成することができるので、
製造工程を低減することができる。In addition, an insulating film that can suppress the gettering effect and phosphorus leakage and an insulating film that relieves unnecessary stress that causes peeling of the refractory metal film or the silicide film are formed of a PSG film by the CVD technique. Since it can be formed in the same manufacturing process as the PSG film to be subjected to the glass flow by simply setting the phosphorus concentration and the film thickness,
The manufacturing process can be reduced.
［実施例II］ 本実施例は、前記実施例Ｉにおける絶縁膜９にゲッタリ
ング効果をもたせ、リン漏れの抑制をその他の絶縁膜に
もたせた例を説明するためのものである。Example II This example is intended to explain an example in which the insulating film 9 in Example I has a gettering effect and phosphorus leakage is suppressed in other insulating films.
第３図乃至第５図は、本発明の実施例IIを説明するため
のＣＭＩＳを備えた半導体集積回路装置の要部断面図で
ある。FIG. 3 to FIG. 5 are cross-sectional views of essential parts of a semiconductor integrated circuit device having a CMIS for explaining the embodiment II of the present invention.
第３図乃至第５図において、５Ａは半導体基板１の主面
上部，ウエル領域２の主面上部及びゲート電極６の上部
に設けられた絶縁膜、５Ｂ，５Ｃは半導体領域１の主面
上部及びウエル領域２の主面上部に設けられた絶縁膜で
ある。これらの絶縁膜５Ａ，５Ｂ，５Ｃは、主として、
絶縁膜１１からのリン漏れを抑制するためのものであ
る。In FIGS. 3 to 5, 5A is an insulating film provided on the main surface of the semiconductor substrate 1, the main surface of the well region 2 and the gate electrode 6, and 5B and 5C are upper surfaces of the semiconductor region 1. And an insulating film provided on the main surface of the well region 2. These insulating films 5A, 5B and 5C are mainly
This is for suppressing phosphorus leakage from the insulating film 11.
絶縁膜５Ａは、ゲート電極６の形成工程と半導体領域
７，８の形成工程との間で形成されるものであり、熱酸
化技術による酸化シリコン膜で、500 ［Å］程度以上の
膜厚で形成される。The insulating film 5A is formed between the step of forming the gate electrode 6 and the step of forming the semiconductor regions 7 and 8. The insulating film 5A is a silicon oxide film formed by a thermal oxidation technique and has a film thickness of about 500 [Å] or more. It is formed.
絶縁膜５Ｂは、ゲート絶縁膜５の形成工程と同一の形成
工程で形成されるものであり、熱酸化技術による酸化シ
リコン膜で、500 ［Å］程度以上の膜厚で形成される。The insulating film 5B is formed in the same forming process as the gate insulating film 5, and is a silicon oxide film formed by a thermal oxidation technique and has a film thickness of about 500 [Å] or more.
絶縁膜５Ｃは、ゲート電極６の形成工程中、すなわち、
高融点金属膜又はシリサイド膜６Ａの活性化工程で選択
的に形成されるものであり、微量な酸素を混在させた水
素ガス雰囲気を用いる熱処理技術による酸化シリコン膜
で、500 ［Å］程度以上の膜厚で形成する。The insulating film 5C is formed during the process of forming the gate electrode 6, that is,
The silicon oxide film is selectively formed in the activation process of the refractory metal film or the silicide film 6A, and is a silicon oxide film formed by a heat treatment technique using a hydrogen gas atmosphere in which a small amount of oxygen is mixed. It is formed with a film thickness.
これらの絶縁膜５Ａ，５Ｂ，５Ｃを形成する工程は、種
々の用途に応じて通常の製造工程に組込まれるものであ
り、製造工程の増加を生じることはない。The steps of forming these insulating films 5A, 5B, and 5C are incorporated into a normal manufacturing process according to various applications, and the number of manufacturing processes does not increase.
９Ａは絶縁膜５Ａの上部又は絶縁膜５Ｂ，５Ｃとゲート
電極６との上部に設けられた絶縁膜であり、主として、
外部からゲート絶縁膜５に侵入する不要な不純物を捕獲
するゲッタリング効果を有し、ＭＩＳＦＥＴＱｐ，Ｑｎ
のしきい値電圧の変動を防止するためのものである。9A is an insulating film provided on the insulating film 5A or on the insulating films 5B and 5C and the gate electrode 6, and mainly,
MISFETs Qp and Qn have a gettering effect of capturing unnecessary impurities that enter the gate insulating film 5 from the outside.
This is to prevent fluctuations in the threshold voltage of.
この絶縁膜９Ａは、ゲッタリング効果を有するように、
ＣＶＤ技術によるＰＳＧ膜を用い、0.5 〜10.0［mol
％］程度のリン濃度を有し、500〜3000［Å］程度で形
成する。This insulating film 9A has a gettering effect,
Using PSG film by CVD technology, 0.5-10.0 [mol
%] And a phosphorus concentration of about 500 to 3000 [Å].
以上説明したように、本実施例IIによれば、前記実施例
Ｉと略同様な効果を得ることができる。As described above, according to the present Example II, it is possible to obtain substantially the same effect as that of Example I.
さらに、通常の製造工程で形成される絶縁膜でリン漏れ
を抑制させることにより、そのリン濃度の範囲が広くな
るので、ゲッタリング効果を有する絶縁膜の形成を簡単
にすることができる。Furthermore, by suppressing phosphorus leakage in the insulating film formed in the normal manufacturing process, the range of the phosphorus concentration is widened, so that the insulating film having a gettering effect can be easily formed.
［効果］ 以上説明したように、本願において開示された新規な技
術手段によれば、以下に述べるような効果を得ることが
できる。[Effects] As described above, according to the novel technical means disclosed in the present application, the effects described below can be obtained.
（１）多結晶シリコン膜と高融点金属膜又はシリサイド
膜とで形成されるゲート電極を有するＭＩＳＦＥＴと、
グラスフローを施したＰＳＧ膜との介在部に、ゲッタリ
ング効果を有し、リン漏れを抑制することができる絶縁
膜と、高融点金属膜又はシリサイド膜のハガレを生じる
不要な応力を緩和する絶縁膜とを設けたので、ＭＩＳＦ
ＥＴのしきい値電圧の変動を防止し、ｐチャネル型ＭＩ
ＳＦＥＴのソース，ドレイン領域の接合耐圧の劣化を防
止することができる。(1) A MISFET having a gate electrode formed of a polycrystalline silicon film and a refractory metal film or a silicide film,
An insulating film that has a gettering effect and can suppress phosphorus leakage in an intervening portion between the glass flowed PSG film and an insulating film that relieves unnecessary stress that causes peeling of the refractory metal film or the silicide film. Since the film and the
Prevents fluctuations in the threshold voltage of ET and enables p-channel MI
It is possible to prevent deterioration of the junction breakdown voltage of the source and drain regions of the SFET.
（２）前記（１）により、ＭＩＳＦＥＴのしきい値電圧
の変動を防止し、ｐチャネル型ＭＩＳＦＥＴのソース領
域，ドレイン領域の接合耐圧の劣化を防止することがで
きるので、半導体集積回路装置の電気的信頼性を向上す
ることができる。(2) Since the variation of the threshold voltage of the MISFET can be prevented and the junction breakdown voltage of the source region and the drain region of the p-channel MISFET can be prevented from deteriorating due to the above (1), the electrical characteristics of the semiconductor integrated circuit device can be improved. Reliability can be improved.
（３）ゲッタリング効果とリン漏れを抑制することがで
きる絶縁膜と、高融点金属膜又はシリサイド膜のハガレ
を生じる不要な応力を緩和する絶縁膜とを、ＣＶＤ技術
によるＰＳＧ膜で形成することによって、そのリン濃度
と膜厚とを任意に設定するだけで、グラスフローを施す
ＰＳＧ膜と同一製造工程で形成することができるので、
製造工程を低減することができる。(3) An insulating film capable of suppressing the gettering effect and phosphorus leakage, and an insulating film for relaxing unnecessary stress that causes peeling of the refractory metal film or the silicide film are formed of a PSG film by a CVD technique. Therefore, by simply setting the phosphorus concentration and the film thickness, it is possible to form the glass flow PSG film in the same manufacturing process.
The manufacturing process can be reduced.
（４）通常の製造工程で形成される絶縁膜でリン漏れを
抑制させることにより、そのリン濃度の範囲が広くなる
ので、ゲッタリング効果を有する絶縁膜の形成を簡単に
することができる。(4) By suppressing phosphorus leakage in the insulating film formed in a normal manufacturing process, the range of the phosphorus concentration is widened, so that the insulating film having a gettering effect can be easily formed.
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は、前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において、
種々変形し得ることは勿論である。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the embodiments and does not depart from the gist of the invention.
Of course, it can be variously modified.
例えば、前記実施例は、本発明を、ＰＳＧ膜にグラスフ
ローを施した例について説明したが、ｎチャネルＭＩＳ
ＦＥＴ側の接続孔１２のみを先に設け、この接続孔か
ら、半導体基板にｎ型不純物としてのリンを高濃度に導
入する（以下、リン処理という）際にも有効である。リ
ン処理による多結晶シリコン膜と高融点金属膜又はその
シリサイド膜との剥離が防止できる。なお、ｐチャネル
型のＭＩＳＦＥＴ側の接続孔１２は、このリン処理の後
に形成される。For example, in the above-described embodiment, the present invention has been described with respect to an example in which the glass flow is applied to the PSG film.
This is also effective when only the connection hole 12 on the FET side is provided first and phosphorus as an n-type impurity is introduced into the semiconductor substrate at a high concentration through this connection hole (hereinafter referred to as phosphorus treatment). It is possible to prevent the polycrystalline silicon film from being separated from the refractory metal film or its silicide film by the phosphorus treatment. The p-channel type MISFET side connection hole 12 is formed after this phosphorus treatment.
また、前記実施例は、本発明を、ＣＭＩＳを備えた半導
体集積回路装置に適用した例について説明したが、単チ
ャネルすなわちｐチャネル型のＭＩＳＦＥＴを備えた半
導体集積回路装置に適用してもよい。Further, in the above-mentioned embodiment, the example in which the present invention is applied to the semiconductor integrated circuit device provided with the CMIS has been described.
また、その周辺回路でＣＭＩＳを使用するダイナミック
型ランダムアクセスメモリを備えた半導体集積回路装
置、ＣＭＩＳとバイポーラトランジスタとを備えた半導
体集積回路装置に、本発明を適用してもよい。Further, the present invention may be applied to a semiconductor integrated circuit device including a dynamic random access memory that uses CMIS in its peripheral circuit and a semiconductor integrated circuit device including a CMIS and a bipolar transistor.
第１図は、本発明の実施例Ｉを説明するためのＣＭＩＳ
を備えた半導体集積回路装置の要部断面図、 第２図は、第１図のＣＭＩＳ上部に設けられるそれぞれ
の絶縁膜の膜厚とリン濃度とを示す図、 第３図乃至第５図は、本発明の実施例IIを説明するため
のＣＭＩＳを備えた半導体集積回路装置の要部断面図で
ある。 図中、１……半導体基板、２……ウエル領域、３……素
子分離用絶縁膜、４……チャネルストッパ領域、５……
ゲート絶縁膜、６……ゲート電極、６Ａ……多結晶シリ
コン膜、６Ｂ……高融点金属膜又はシリサイド膜、５
Ａ，５Ｂ，５Ｃ，９，９Ａ，１０，１１……絶縁膜、
７，８……半導体領域、１２……接続孔、１３……導電
膜、Ｑｐ，Ｑｎ……ＭＩＳＦＥＴである。FIG. 1 is a CMIS for explaining an embodiment I of the present invention.
FIG. 2 is a cross-sectional view of a main part of a semiconductor integrated circuit device including a semiconductor integrated circuit device, FIG. 2 is a diagram showing the film thickness and phosphorus concentration of each insulating film provided on the CMIS of FIG. 1, and FIGS. FIG. 5 is a cross-sectional view of a main part of a semiconductor integrated circuit device including a CMIS for explaining a second embodiment of the present invention. In the figure, 1 ... Semiconductor substrate, 2 ... Well region, 3 ... Element isolation insulating film, 4 ... Channel stopper region, 5 ...
Gate insulating film, 6 ... Gate electrode, 6A ... Polycrystalline silicon film, 6B ... Refractory metal film or silicide film, 5
A, 5B, 5C, 9, 9A, 10, 11 ... Insulating film,
7, 8 ... Semiconductor region, 12 ... Connection hole, 13 ... Conductive film, Qp, Qn ... MISFET.
Claims (1)
ト絶縁膜を介して、多結晶シリコン膜とその上部に積層
される高融点金属とシリコンとの化合物であるシリサイ
ド膜とで形成されるゲート電極を設け、該ゲート電極の
両側部の第１の半導体領域主面部にソース及びドレイン
となる一対のｐ型の第２の半導体領域を設けてなるｐチ
ャンネル型ＭＩＳＦＥＴを有し、該ＭＩＳＦＥＴのゲー
ト電極を覆うように、そのゲート電極上部にグラスフロ
ーを施したフォスフォシリケートガラス膜からなる第１
の絶縁膜を設けてなる半導体集積回路装置において、第
１の絶縁膜を６〜１０［mol％］程度のリン濃度を有す
るフォスフォシリケートガラス膜で構成し、前記ＭＩＳ
ＦＥＴと第１の絶縁膜との間であって、第１の絶縁膜か
らのリン漏れを抑制しかつゲッタリング効果を有する
０．５〜１．０［mol％］程度のリン濃度を有するフォ
スフォシリケートガラス膜からからなる第２の絶縁膜を
ゲート電極上部に設け、ゲート電極を覆う該第２の絶縁
膜の上部に、第１の絶縁膜のグラスフローによる前記ゲ
ート電極への応力を緩和する０〜４［mol％］程度のリ
ン濃度を有するフォスフォシリケートガラス膜からなる
第３の絶縁膜を設けてなることを特徴とする半導体集積
回路装置。1. A polycrystalline silicon film and a silicide film, which is a compound of a refractory metal and silicon, laminated on the n-type first semiconductor region main surface with a gate insulating film interposed therebetween. A p-channel MISFET having a gate electrode to be formed, and a pair of p-type second semiconductor regions serving as a source and a drain being provided on the first semiconductor region main surface portion on both sides of the gate electrode, A first film made of a phosphosilicate glass film having a glass flow applied on the gate electrode so as to cover the gate electrode of the MISFET.
In the semiconductor integrated circuit device having the above-mentioned insulating film, the first insulating film is made of a phosphosilicate glass film having a phosphorus concentration of about 6 to 10 [mol%],
A phosphor having a phosphorus concentration of about 0.5 to 1.0 [mol%] between the FET and the first insulating film, which suppresses phosphorus leakage from the first insulating film and has a gettering effect. A second insulating film made of a silicate glass film is provided on the gate electrode, and stress on the gate electrode due to the glass flow of the first insulating film is relaxed on the second insulating film covering the gate electrode. A semiconductor integrated circuit device comprising a third insulating film made of a phosphosilicate glass film having a phosphorus concentration of about 0 to 4 [mol%].
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125154A JPH0626235B2 (en) | 1984-06-20 | 1984-06-20 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125154A JPH0626235B2 (en) | 1984-06-20 | 1984-06-20 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6187353A JPS6187353A (en) | 1986-05-02 |
| JPH0626235B2 true JPH0626235B2 (en) | 1994-04-06 |
Family
ID=14903206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59125154A Expired - Lifetime JPH0626235B2 (en) | 1984-06-20 | 1984-06-20 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0626235B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5770469A (en) * | 1995-12-29 | 1998-06-23 | Lam Research Corporation | Method for forming semiconductor structure using modulation doped silicate glasses |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5568675A (en) * | 1978-11-17 | 1980-05-23 | Toshiba Corp | Fabrication of complementary mos transistor |
| JPS55157241A (en) * | 1979-05-28 | 1980-12-06 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5638842A (en) * | 1979-09-07 | 1981-04-14 | Nec Corp | Manufacture of semiconductor device |
| JPS5812340A (en) * | 1981-07-16 | 1983-01-24 | Nec Corp | Manufacture of semiconductor device |
-
1984
- 1984-06-20 JP JP59125154A patent/JPH0626235B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6187353A (en) | 1986-05-02 |
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