JPH06260500A - Manufacture of thin-film transistor - Google Patents

Abstract

PURPOSE:To prevent chemical reactions of an insulating film without a drop in doping yield by performing a doping process with a gate oxide remaining and then activating the dopant by laser after the removal of the oxide. CONSTITUTION:The other areas than a semiconductor silicon region 12 is covered with photoresist 15. Impurity is introduced to the silicon region by plasma doping with the photoresist and a gate electrode used as masks. After the doping, the exposed silicon oxide is etched with the photoresist mask 15 remaining. Then, the photoresist mask is removed and the impurity is activated by laser irradiation. A silicon oxide film 17 is formed as an insulator by plasma CVD, and multilayer interconnections 18a and 18b are formed with contact holes in the oxide film. Finally, annealing is carried out to form an NMOS circuit.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、薄膜トランジスタ（Ｔ
ＦＴ）の構造および作製方法に関するものである。本発
明によって作製される薄膜トランジスタは、ガラス等の
絶縁基板上、単結晶シリコン等の半導体基板上、いずれ
にも形成される。The present invention relates to a thin film transistor (T
FT) structure and manufacturing method. The thin film transistor manufactured by the present invention is formed on either an insulating substrate such as glass or a semiconductor substrate such as single crystal silicon.

【０００２】[0002]

【従来の技術】従来、レーザー結晶化、あるいはレーザ
ー活性化技術（フラッシュランプアニールを含む）を用
いて、ゲイトが活性層の上に位置する薄膜トランジスタ
（トップゲイト型ＴＦＴ）を作製する場合には、薄膜半
導体領域（活性層）を島状にパターニングした後、ゲイ
ト絶縁膜として、ＣＶＤ法やスパッタ法によって絶縁被
膜を形成し、その上にゲイト電極を形成して、絶縁被膜
を付けたまま高速のドーピング不純物（ドーパント）を
照射して、半導体領域中に（ゲイト電極をマスクとし
て）自己整合的にソース領域、ドレイン領域等の不純物
領域を形成し、引き続き、レーザー照射をおこなうこと
によって、先に半導体中に導入された不純物の活性化
（レーザー活性化）をおこなっていた。2. Description of the Related Art Conventionally, when a thin film transistor (top gate type TFT) in which a gate is located on an active layer is manufactured by using laser crystallization or laser activation technology (including flash lamp annealing), After patterning the thin film semiconductor region (active layer) into an island shape, an insulating film is formed as a gate insulating film by a CVD method or a sputtering method, and a gate electrode is formed on the insulating film. Irradiating a doping impurity (dopant) to form impurity regions such as a source region and a drain region in the semiconductor region in a self-aligned manner (using the gate electrode as a mask), and then performing laser irradiation, so that the semiconductor is first formed. The impurities introduced therein were activated (laser activation).

【０００３】[0003]

【発明が解決しようする課題】しかしながら、このよう
な従来の方法ではいくつかの問題があった。１つは、レ
ーザー活性化の際に，半導体中の不純物の一部がその上
に存在するゲイト絶縁膜材料（酸化珪素等）と反応し
て、リンガラス、ボロンガラスのような化合物を生成
し、また、非平衡状態の化学反応によって、非化学量論
比の半導体酸化物（酸素と珪素の比率が２：１でない酸
化珪素等）が生じ、後でコンタクトを形成する際に接触
抵抗が高くなることであった。また、上記の反応等によ
って表面の凹凸が著しかった。このため，歩留りが低下
した。もう一つは、不純物のドーピングされる領域の境
界がゲイト電極部の影となり、境界部の活性化が不十分
であり、特性が不安定で信頼性の劣化をもたらすという
ことであった。以下にその例を示して説明する。However, there are some problems in such a conventional method. One is that, during laser activation, some of the impurities in the semiconductor react with the gate insulating film material (such as silicon oxide) that is present thereon, forming compounds such as phosphorus glass and boron glass. Also, due to the non-equilibrium chemical reaction, a non-stoichiometric semiconductor oxide (such as silicon oxide in which the ratio of oxygen and silicon is not 2: 1) is generated, and the contact resistance is high when the contact is formed later. Was to be. Further, the surface irregularities were remarkable due to the above reaction and the like. Therefore, the yield was reduced. The other is that the boundaries of the regions doped with impurities are shadows of the gate electrode portion, the activation of the boundaries is insufficient, the characteristics are unstable, and the reliability is deteriorated. An example will be described below.

【０００４】図５には、従来のレーザー活性化技術の例
を示す。まず、基板５０上に下地絶縁膜（酸化珪素等）
５１を堆積し、さらに、島状の結晶性半導体領域（シリ
コン等）５２を形成する。さらに、引き続いてＣＶＤ
法、スパッタリング法等の手段で、ゲイト絶縁膜（酸化
珪素等）５３を形成し、さらに、ゲイト電極（燐ドープ
されたシリコン、アルミニウム、タンタル等）５４を形
成する。（図５（Ａ））FIG. 5 shows an example of a conventional laser activation technique. First, a base insulating film (silicon oxide or the like) is formed on the substrate 50.
51 is deposited, and then an island-shaped crystalline semiconductor region (silicon or the like) 52 is formed. In addition, CVD
A gate insulating film (silicon oxide or the like) 53 is formed by a method such as sputtering or sputtering, and a gate electrode (phosphorus-doped silicon, aluminum, tantalum, or the like) 54 is further formed. (Figure 5 (A))

【０００５】そして、不純物をドーピングした後、レー
ザー等の強光を照射して不純物領域５５ａ、５５ｂの活
性化をおこなった。この場合、瞬間的な高温状態によっ
て、図中にＰで示した半導体とゲイト絶縁膜の界面で化
学反応が生じ、先に指摘したようなリンガラス（もしく
はボロンガラス）のような絶縁膜材料とドーパント材料
が化合する。また、酸化珪素とシリコンが化合して、非
化学量論比の酸化珪素が生成する。（図５（Ｂ））After doping the impurities, strong light such as a laser is irradiated to activate the impurity regions 55a and 55b. In this case, due to the momentary high temperature state, a chemical reaction occurs at the interface between the semiconductor and the gate insulating film indicated by P in the figure, and the insulating film material such as phosphorus glass (or boron glass) as previously pointed out. Dopant materials combine. Further, silicon oxide and silicon are combined to generate silicon oxide having a non-stoichiometric ratio. (Fig. 5 (B))

【０００６】図６も、従来のレーザー活性化技術の例で
あるが、図５の場合とは異なって、ゲイト電極の周囲に
ゲイト電極の陽極酸化物６５が形成されている。このよ
うな陽極酸化物によって、ゲイト電極と不純物（が導入
されるべき）領域とが距離Ｘだけ離間したオフセット状
態となり、ＴＦＴの電気特性（ゲイトに逆バイアスをか
けたときのリーク電流等）の改善を図ることができる。
（図６（Ａ））FIG. 6 also shows an example of the conventional laser activation technique, but unlike the case of FIG. 5, an anodic oxide 65 of the gate electrode is formed around the gate electrode. Such an anodic oxide causes an offset state in which the gate electrode and the impurity (to be introduced) region are separated from each other by a distance X, and the electrical characteristics of the TFT (leakage current when reverse biasing the gate, etc.) Can be improved.
(Fig. 6 (A))

【０００７】しかし、この場合には、図６（Ｂ）中にＱ
で示したような箇所では、高速のドーピング不純物によ
って結晶性が破壊される一方、レーザー光の照射が十分
でないので活性化がおこなわれず、トラップ準位が多数
生成してＴＦＴの特性を損ね、信頼性が低下する。（図
６（Ｂ））本発明の課題はこのような問題を解決するこ
とである。However, in this case, Q in FIG.
In the area as shown in, the crystallinity is destroyed by the high-speed doping impurities, but the activation of the laser beam is not performed because the irradiation of the laser beam is not sufficient, and many trap levels are generated, which deteriorates the TFT characteristics. Sex decreases. (FIG. 6 (B)) An object of the present invention is to solve such a problem.

【０００８】[0008]

【発明を解決するための手段】本発明では、ゲイト絶縁
膜を付けたままドーピングをおこない、続くレーザー活
性化工程ではゲイト絶縁膜を除去して活性化をおこなう
ということによって、上記の課題を解決する。しかしな
がら、ゲイト絶縁膜を除去する際には、同時に下地の酸
化膜や基板までエッチングされる可能性が大きいので、
本発明では、特に不純物導入にマスクを使用し、次い
で、そのマスクを用いて、ゲイト絶縁膜等を選択的にエ
ッチングすることを特徴とするものである。According to the present invention, the above problems are solved by performing doping with the gate insulating film attached, and removing the gate insulating film for activation in the subsequent laser activation step. To do. However, when removing the gate insulating film, the underlying oxide film and the substrate are likely to be etched at the same time.
The present invention is characterized in that a mask is used for introducing impurities, and then the gate insulating film and the like are selectively etched using the mask.

【０００９】この結果、ドーピングの際の歩留りを低下
させることなく、かつ、レーザー活性化工程において
も、半導体と絶縁被膜の反応を阻止することができた。
また、図６に示されるような陽極酸化物を使用してオフ
セットを設ける構造のＴＦＴにおいて、ゲイト絶縁膜の
エッチングの工程において、同時に陽極酸化物の一部も
エッチングされるのであれば、ドーピングされた領域の
境界部もレーザー照射することが可能である。以下に実
施例を示し、より詳細に本発明を説明する。As a result, it was possible to prevent the reaction between the semiconductor and the insulating film in the laser activation step without lowering the yield during doping.
Further, in a TFT having a structure in which an offset is provided by using an anodic oxide as shown in FIG. 6, if a part of the anodic oxide is simultaneously etched in the step of etching the gate insulating film, it is doped. It is also possible to irradiate the laser on the boundary between the different regions. Hereinafter, the present invention will be described in more detail with reference to examples.

【００１０】[0010]

【実施例】〔実施例１〕 図１に本実施例の作製工程の
断面図を示す。基板（コーニング７０５９）１０上にス
パッタリングによって厚さ２０００Åの酸化珪素の下地
膜１１を形成した。さらに、プラズマＣＶＤ法によっ
て、厚さ２００〜２０００Å、例えば１５００Åのアモ
ルファスシリコン膜を堆積した。引き続き、スパッタリ
ング法によって、厚さ２００〜１０００Åの酸化珪素膜
を保護膜として堆積した。そして、これを還元雰囲気
下、５００〜６００℃、例えば６００℃で４８時間アニ
ールして結晶化させた。結晶化工程はレーザー等の強光
を用いる方式でもよい。そして、得られた結晶シリコン
膜をパターニングして、島状シリコン領域１２を形成し
た。[Embodiment] [Embodiment 1] FIG. 1 shows a cross-sectional view of a manufacturing process of this embodiment. A base film 11 of silicon oxide having a thickness of 2000Å was formed on a substrate (Corning 7059) 10 by sputtering. Further, an amorphous silicon film having a thickness of 200 to 2000 Å, for example 1500 Å, was deposited by the plasma CVD method. Subsequently, a silicon oxide film having a thickness of 200 to 1000 Å was deposited as a protective film by a sputtering method. Then, this was annealed in a reducing atmosphere at 500 to 600 ° C., for example, 600 ° C. for 48 hours for crystallization. The crystallization step may be a method using strong light such as a laser. Then, the obtained crystalline silicon film was patterned to form the island-shaped silicon region 12.

【００１１】次に、スパッタリング法によって厚さ８５
０〜１５００Å、例えば１０００Åの酸化珪素膜１３を
ゲイト絶縁膜として堆積し、引き続いて、減圧ＣＶＤ法
によって、厚さ６０００〜８０００Å、例えば６０００
Åのシリコン膜（０．０１〜２％の燐を含む）を堆積し
た。なお、この酸化珪素とシリコン膜の成膜工程は連続
的におこなうことが望ましい。そして、シリコン膜をパ
ターニングして、ゲイト電極１４を形成した。（図１
（Ａ））Next, a thickness of 85 is formed by the sputtering method.
A silicon oxide film 13 having a thickness of 0 to 1500 Å, for example, 1000 Å is deposited as a gate insulating film, and subsequently, a thickness of 6000 to 8000 Å, for example, 6000 is formed by a low pressure CVD method.
A Å silicon film (containing 0.01 to 2% phosphorus) was deposited. It is desirable that the steps of forming the silicon oxide and the silicon film are continuously performed. Then, the silicon film was patterned to form the gate electrode 14. (Fig. 1
(A))

【００１２】次に、半導体領域１２以外の領域をフォト
レジスト１５でマスクした後、プラズマドーピング法に
よって、シリコン領域１２にフォトレジストマスク１５
およびゲイト電極１４をマスクとして不純物（燐）を注
入した。このときのドーピングのパターンは図１（Ｃ）
に示されるような形状とした。ドーピングガスとして、
フォスフィン（ＰＨ₃ ）を用い、加速電圧を６０〜１１
０ｋＶ、例えば８０ｋＶとした。ドース量は１×１０¹⁵
〜５×１０¹⁵ｃｍ^-2、例えば１×１０¹⁵ｃｍ^-2とした。
この結果、Ｎ型の不純物領域１６ａ、１６ｂがゲイト電
極１４に対して自己整合的に形成された。（図１
（Ｂ））Next, after masking a region other than the semiconductor region 12 with the photoresist 15, a photoresist mask 15 is formed on the silicon region 12 by a plasma doping method.
Then, impurities (phosphorus) were implanted using the gate electrode 14 as a mask. The doping pattern at this time is shown in FIG.
The shape is as shown in. As a doping gas,
Using phosphine (PH ₃ ), the acceleration voltage is 60-11
It was set to 0 kV, for example, 80 kV. The dose is 1 × 10 ¹⁵
˜5 × 10 ¹⁵ cm ⁻² , for example 1 × 10 ¹⁵ cm ⁻² .
As a result, N-type impurity regions 16a and 16b were formed in self-alignment with the gate electrode 14. (Fig. 1
(B))

【００１３】不純物ドーピング工程が終了した後、マス
ク１５をつけたまま、フッ化水素酸によって、エッチン
グをおこない、酸化珪素膜１３の露出した部分をエッチ
ングした。この際には、下地絶縁膜の酸化珪素１１も一
部エッチングされることに注意しなければならない。エ
ッチング工程終了後はレジストを剥離した。After the impurity doping step was completed, the exposed portion of the silicon oxide film 13 was etched by etching with hydrofluoric acid with the mask 15 still attached. At this time, it should be noted that the silicon oxide 11 of the base insulating film is also partially etched. After the etching process was completed, the resist was peeled off.

【００１４】その後、レーザー照射によって不純物を活
性化させた。レーザーとしてはＫｒＦエキシマーレーザ
ー（波長２４８ｎｍ、パルス幅２０〜４０ｎｓｅｃ）を
用いたが、他に、ＸｅＦエキシマーレーザー（波長３５
３ｎｍ）、ＸｅＣｌエキシマーレーザー（波長３０８ｎ
ｍ）、ＡｒＦエキシマーレーザー（波長１９３ｎｍ）等
を用いてもよい。レーザーのエネルギー密度は、２５０
〜４００ｍＪ／ｃｍ²、例えば３００ｍＪ／ｃｍ² と
し、１か所につき２〜１０ショット、例えば２ショット
照射すればよい。レーザー照射時に、基板を２００〜４
５０℃程度に加熱してもよい。基板を加熱した場合には
最適なレーザーエネルギー密度が変わることに注意しな
ければならない。（図１（Ｄ））After that, the impurities were activated by laser irradiation. As the laser, a KrF excimer laser (wavelength 248 nm, pulse width 20 to 40 nsec) was used, but in addition, a XeF excimer laser (wavelength 35
3nm), XeCl excimer laser (wavelength 308n
m), ArF excimer laser (wavelength 193 nm), etc. may be used. The energy density of the laser is 250
˜400 mJ / cm ² , for example 300 mJ / cm ^2, and ² to 10 shots, for example 2 shots, may be applied to one location. Substrate 200 to 4 during laser irradiation
You may heat to about 50 degreeC. It should be noted that the optimum laser energy density changes when the substrate is heated. (Fig. 1 (D))

【００１５】不純物の活性化後、続いて、厚さ５０００
〜８０００Å、例えば６０００Åの酸化珪素膜１７を層
間絶縁物としてプラズマＣＶＤ法によって形成し、これ
にコンタクトホールを形成して、金属材料、例えば、窒
化チタン（１０００〜２０００Å、例えば１０００Å）
とアルミニウム（５０００〜１００００Å、例えば８０
００Å）の多層膜によって配線１８ａ、１８ｂを形成し
た。そして、０．１〜１気圧、２５０〜４００℃、例え
ば１気圧、３５０℃の水素雰囲気中で３０〜１２０分、
例えば３０分のアニールをおこなった。以上の工程によ
ってＮＭＯＳの半導体回路が完成した。（図１（Ｅ））After activation of the impurities, a thickness of 5000
~ 8000 Å, for example 6000 Å, a silicon oxide film 17 is formed as an interlayer insulator by a plasma CVD method, and a contact hole is formed in this, and a metal material such as titanium nitride (1000 to 2000 Å, for example 1000 Å)
And aluminum (5000-10000Å, for example 80
The wirings 18a and 18b were formed of a multi-layer film of 00Å). Then, in a hydrogen atmosphere at 0.1 to 1 atmosphere and 250 to 400 ° C., for example, 1 atmosphere and 350 ° C., for 30 to 120 minutes,
For example, annealing was performed for 30 minutes. Through the above steps, the NMOS semiconductor circuit is completed. (Fig. 1 (E))

【００１６】〔実施例２〕 図２に本実施例の作製工程
の断面図を示す。まず、基板（コーニング７０５９）２
０上にスパッタリングによって厚さ２０００Åの酸化珪
素の下地膜２１を形成した。さらに、プラズマＣＶＤ法
によって、厚さ２００〜２０００Å、例えば１０００Å
のアモルファスシリコン膜を堆積した。そして、これを
還元雰囲気下、６００℃で４８時間アニールして結晶化
させた。結晶化工程はレーザー等の強光を用いる方式で
もよい。そして、得られた結晶シリコン膜をパターニン
グして、島状シリコン領域２２を形成した。１つの島状
シリコン膜の大きさは３０μｍ×３０μｍとした。[Embodiment 2] FIG. 2 shows a cross-sectional view of a manufacturing process of this embodiment. First, the substrate (Corning 7059) 2
An underlayer film 21 of silicon oxide having a thickness of 2000 Å was formed on the substrate 0 by sputtering. Further, by the plasma CVD method, the thickness is 200 to 2000Å, for example, 1000Å
Deposited an amorphous silicon film. Then, this was annealed at 600 ° C. for 48 hours in a reducing atmosphere to be crystallized. The crystallization step may be a method using strong light such as a laser. Then, the obtained crystalline silicon film was patterned to form the island-shaped silicon region 22. The size of one island-shaped silicon film was 30 μm × 30 μm.

【００１７】次に、スパッタリング法によって厚さ８０
０〜１５００Å、例えば１０００Åの酸化珪素膜１３を
ゲイト絶縁膜として堆積し、引き続いて、スパッタリン
グ法によって、厚さ３０００〜６０００Å、例えば６０
００Åのアルミニウム膜（２％のシリコンを含む）を堆
積した。アルミニウムにはシリコンを０．５〜５％、も
しくは銅を０．２〜２％添加することが望ましい。これ
は後の工程で、２５０〜３５０℃の熱処理があるため、
これらの不純物が含有されていないとヒロックが発生す
るからである。なお、この酸化珪素とアルミニウムの成
膜工程は連続的におこなうことが望ましい。また、アル
ミニウム膜は成膜後、１００〜３００℃の熱処理をおこ
なうとヒロックの発生を抑止することができた。Next, a thickness of 80 is obtained by the sputtering method.
A silicon oxide film 13 having a thickness of 0 to 1500 Å, for example, 1000 Å is deposited as a gate insulating film, and subsequently, a thickness of 3000 to 6000 Å, for example, 60 is formed by a sputtering method.
A 00Å aluminum film (containing 2% silicon) was deposited. It is desirable to add 0.5 to 5% of silicon or 0.2 to 2% of copper to aluminum. This is a later step, because there is a heat treatment at 250 to 350 ° C,
This is because hillocks are generated if these impurities are not contained. It should be noted that it is desirable to continuously perform the film forming process of silicon oxide and aluminum. Further, after the aluminum film was formed, heat treatment at 100 to 300 [deg.] C. could suppress the generation of hillocks.

【００１８】そして、アルミニウム膜を燐酸によってエ
ッチングして、ゲイト電極２４を形成した。さらに、フ
ォトニース（感光性ポリイミド）を塗布した後、これを
パターニングして、２５０〜３５０℃、例えば３００℃
でベイキングして、（陽極酸化に対する）ポリイミドの
マスクを選択的に形成する。このマスクは後にコンタク
トを形成する場所や配線を分断する場所に設ければよ
い。（図にはポリイミドマスクは示さない。）Then, the aluminum film was etched with phosphoric acid to form a gate electrode 24. Furthermore, after applying photo-nice (photosensitive polyimide), patterning is performed, and the temperature is 250 to 350 ° C., for example, 300 ° C.
Bake to selectively form a polyimide mask (against anodization). This mask may be provided in a place where a contact is formed later or a place where a wiring is divided. (The polyimide mask is not shown in the figure.)

【００１９】続いて、陽極酸化をおこなう。酒石酸をエ
チレングリコールに溶解させて、１〜５％、例えば３％
の溶液を調製し、これにアンモニア水溶液を加えてｐＨ
を７程度にした。そして、白金の網状電極を陰極、基板
１０を陽極とし、配線２４に電流を流して陽極酸化を開
始した。Then, anodic oxidation is performed. Dissolve tartaric acid in ethylene glycol, 1-5%, for example 3%
PH of the solution prepared by adding ammonia solution.
Was set to about 7. Then, using the platinum mesh electrode as the cathode and the substrate 10 as the anode, an electric current was passed through the wiring 24 to start anodization.

【００２０】最初は電圧が３〜６Ｖ／分、例えば４Ｖ／
分で電圧が上昇するように電流を流し、電圧が２００〜
２５０Ｖ、例えば２２０Ｖになった段階で電圧上昇を止
め、一定の電圧に保持して、電流が２０μＡ／ｃｍ² に
なるまでその状態を保った。この結果、厚さ１５００〜
３０００Å、例えば２０００Åの酸化アルミニウム２５
を形成した。ポリイミドのマスクの存在する部分（図示
せず）はそのマスク効果のために陽極酸化されなかっ
た。陽極酸化に要する時間は、４０〜７０分、代表的に
は５５分であった。（図２（Ａ））Initially, the voltage is 3 to 6 V / min, for example 4 V / min.
The current is passed so that the voltage rises in minutes, and the voltage is
When the voltage reached 250 V, for example 220 V, the voltage increase was stopped, the voltage was kept constant, and the state was maintained until the current reached 20 μA / cm ² . As a result, thickness 1500-
3000Å, for example 2000Å aluminum oxide 25
Was formed. The existing portion of the polyimide mask (not shown) was not anodized due to the masking effect. The time required for anodization was 40 to 70 minutes, typically 55 minutes. (Fig. 2 (A))

【００２１】次に、島状シリコン領域２２を除いて、フ
ォトレジストのマスク２６をパターニングした。このと
きのパターニングの形状は図３（Ａ）もしくは図３
（Ｃ）に示されるものを採用した。すなわち、シリコン
領域２２の段差とゲイト電極２４が交差する部分には、
ドーピングされないような構成とした。Next, the photoresist mask 26 was patterned except for the island-shaped silicon regions 22. The patterning shape at this time is as shown in FIG.
The one shown in (C) was adopted. That is, in the portion where the step of the silicon region 22 and the gate electrode 24 intersect,
The structure is such that it is not doped.

【００２２】このような段差の部分のゲイト絶縁膜２３
は被覆性が悪くて薄いため、ピンホール等の欠陥が多発
し、段差部に沿って寄生ＴＦＴが発生して、それに起因
するリーク電流が問題となっていた。このようなドーピ
ングパターンを採用することによって段差部がＴＦＴの
一部となることはないので、リーク電流等を著しく減少
させることができた。The gate insulating film 23 in such a step portion is formed.
Since the covering property is poor and thin, defects such as pinholes frequently occur, parasitic TFTs are generated along the step portion, and the leak current caused thereby becomes a problem. By adopting such a doping pattern, since the step portion does not become a part of the TFT, it is possible to significantly reduce the leak current and the like.

【００２３】そして、このマスクを用いて、プラズマド
ーピング法によって、シリコン領域２２に不純物（燐や
ホウ素）を注入した。燐を注入する場合には、ドーピン
グガスとして、フォスフィン（ＰＨ₃ ）を用い、加速電
圧を６５〜１００ｋＶ、例えば８０ｋＶとすればよい。
ホウ素を注入する場合には、ドーピングガスとして、ジ
ボラン（Ｂ₂ Ｈ₆ ）を用い、加速電圧を５０〜８０ｋ
Ｖ、例えば６５ｋＶとすればよい。ドーズ量は１×１０
¹⁵〜５×１０¹⁵ｃｍ^-2、例えば３×１０¹⁵ｃｍ^-2とし
た。このようにしてゲイト電極部（ゲイト電極２４と陽
極酸化物２５）に対して自己整合的に不純物領域２７
ａ、２７ｂを形成した。不純物領域とゲイト電極２４は
水平方向に距離Ｙだけ離れた状態（オフセット状態）と
なっている。（図２（Ｂ））Then, using this mask, impurities (phosphorus or boron) were implanted into the silicon region 22 by the plasma doping method. When phosphorus is injected, phosphine (PH ₃ ) is used as the doping gas, and the acceleration voltage may be 65 to 100 kV, for example 80 kV.
In the case of implanting boron, diborane (B ₂ H ₆ ) is used as a doping gas and the acceleration voltage is 50 to 80 k.
It may be V, for example, 65 kV. Dose amount is 1 × 10
^{It is set to 15 to} 5 × 10 ¹⁵ cm ^-2 , for example, 3 × 10 ¹⁵ cm ^-2 . Thus, the impurity region 27 is self-aligned with the gate electrode portion (gate electrode 24 and anodic oxide 25).
a and 27b were formed. The impurity region and the gate electrode 24 are in a state (offset state) separated by a distance Y in the horizontal direction. (Fig. 2 (B))

【００２４】ついで、このマスク２６を用いて、酸化珪
素膜２３の一部をエッチングした。エッチング工程終了
後、マスク２６は除去した。マスク２６のパターンを図
３（Ａ）のように、半導体領域２２以外の部分も露出し
た場合には、実施例１と同様に下地酸化珪素膜がエッチ
ングされる（図１（Ｄ）中のＸ参照）が、図３（Ｃ）の
ように露出部分を半導体領域２２だけに限定した場合に
は、そのような問題は生じなかった。それぞれのパター
ンによって、ゲイト絶縁膜２３をエッチングした後のＴ
ＦＴの様子を図３（Ｂ）および（Ｄ）に示す。図２
（Ｃ）には図３（Ｄ）で示されるＴＦＴの断面を示す。
注目すべきことに、このときには陽極酸化物（酸化アル
ミニウム）２５もエッチングされ、距離Ｚだけ後退する
ので、不純物領域の境界が露出する。（図２（Ｃ））Next, using this mask 26, a part of the silicon oxide film 23 was etched. After the etching process was completed, the mask 26 was removed. When the pattern of the mask 26 is also exposed in a portion other than the semiconductor region 22 as shown in FIG. 3A, the underlying silicon oxide film is etched as in Example 1 (X in FIG. 1D). However, when the exposed portion is limited to only the semiconductor region 22 as shown in FIG. 3C, such a problem did not occur. T after etching the gate insulating film 23 according to each pattern
The state of FT is shown in FIGS. 3 (B) and (D). Figure 2
FIG. 3C shows a cross section of the TFT shown in FIG.
Remarkably, at this time, the anodic oxide (aluminum oxide) 25 is also etched and set back by the distance Z, so that the boundaries of the impurity regions are exposed. (Fig. 2 (C))

【００２５】さらに、レーザーアニール法によって、注
入された不純物の活性化をおこなった。この工程では，
不純物領域の境界部にもレーザー光が照射され、十分な
活性化がおこなわれた。用いたレーザーはＫｒＦエキシ
マーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅ
ｃ）で、照射面でのエネルギー密度を２５０〜４００ｍ
Ｊ／ｃｍ² 、例えば３００ｍＪ／ｃｍ² とした。レーザ
ー照射時には、基板を２００〜４００℃、例えば３００
℃に加熱してもよい。Further, the implanted impurities were activated by the laser annealing method. In this process,
The boundary between the impurity regions was also irradiated with laser light and was sufficiently activated. The laser used was a KrF excimer laser (wavelength 248 nm, pulse width 20 nse.
In c), the energy density on the irradiated surface is 250 to 400 m.
J / cm ² , for example, 300 mJ / cm ² . At the time of laser irradiation, the substrate is heated to 200 to 400 ° C., for example 300
It may be heated to ° C.

【００２６】続いて、厚さ５０００〜８０００Å、例え
ば５０００Åの酸化珪素膜２８を層間絶縁物としてプラ
ズマＣＶＤ法によって形成し、さらに、スパッタリング
法によって厚さ５００〜１５００Å、例えば８００Åの
インジウム錫酸化物（ＩＴＯ）膜を堆積した、これをパ
ターニングして、画素電極（ＩＴＯ）２９を形成した。
さらに、層間絶縁物２８にコンタクトホールを形成し
て、金属材料、例えば、窒化チタンとアルミニウムの多
層膜によって配線３０ａ、３０ｂを形成した。そして、
０．１〜１気圧、２５０〜４００℃、例えば１気圧、３
５０℃の水素雰囲気中で３０〜１２０分、例えば３０分
のアニールをおこなった。以上の工程によって半導体回
路が完成した。（図２（Ｄ））Subsequently, a silicon oxide film 28 having a thickness of 5000 to 8000 Å, for example 5000 Å, is formed as an interlayer insulator by the plasma CVD method, and further, an indium tin oxide film having a thickness of 500 to 1500 Å, for example 800 Å ( An ITO) film was deposited and patterned to form a pixel electrode (ITO) 29.
Further, contact holes were formed in the interlayer insulator 28, and wirings 30a and 30b were formed of a metal material, for example, a multilayer film of titanium nitride and aluminum. And
0.1 to 1 atm, 250 to 400 ° C., for example, 1 atm, 3
Annealing was performed in a hydrogen atmosphere at 50 ° C. for 30 to 120 minutes, for example, 30 minutes. The semiconductor circuit is completed through the above steps. (Fig. 2 (D))

【００２７】〔実施例３〕 図４に本実施例の作製工程
の断面図を示す。基板（コーニング７０５９）４０上に
スパッタリングによって厚さ２０００Åの酸化珪素の下
地膜４１を形成した。さらに、プラズマＣＶＤ法によっ
て、厚さ２００〜２０００Å、例えば１５００Åのアモ
ルファスシリコン膜を堆積した。引き続き、スパッタリ
ング法によって、厚さ２００〜１０００Å、例えば２０
０Åの酸化珪素膜を保護膜として堆積した。そして、こ
れを還元雰囲気下、６００℃で４８時間アニールして結
晶化させた。結晶化工程はレーザー等の強光を用いる方
式でもよい。そして、得られた結晶シリコン膜をパター
ニングして、島状シリコン領域４２Ｐ、４２Ｎを形成し
た。[Embodiment 3] FIG. 4 shows a cross-sectional view of a manufacturing process of this embodiment. An underlayer film 41 of silicon oxide having a thickness of 2000 Å was formed on a substrate (Corning 7059) 40 by sputtering. Further, an amorphous silicon film having a thickness of 200 to 2000 Å, for example 1500 Å, was deposited by the plasma CVD method. Subsequently, the thickness is 200 to 1000Å, for example, 20 by the sputtering method.
A 0Å silicon oxide film was deposited as a protective film. Then, this was annealed at 600 ° C. for 48 hours in a reducing atmosphere to be crystallized. The crystallization step may be a method using strong light such as a laser. Then, the obtained crystalline silicon film was patterned to form island-shaped silicon regions 42P and 42N.

【００２８】次に、スパッタリング法によって厚さ８０
０〜１５００Å、例えば１０００Åの酸化珪素膜４３を
ゲイト絶縁膜として堆積し、引き続いて、スパッタリン
グ法によって、厚さ３０００〜６０００Å、例えば６０
００Åのアルミニウム膜（１〜５％のシリコンを含む）
を堆積した。なお、この酸化珪素とアルミニウム膜の成
膜工程は連続的におこなうことが望ましい。そして、ア
ルミニウム膜をパターニングして、ゲイト電極４４Ｐ、
４４Ｎを形成し、実施例２と同様に陽極酸化法によって
その表面を厚さ１５００〜３０００Å、例えば２０００
Åの陽極酸化物（酸化アルミニウム）４５Ｐ、４５Ｎで
被覆した。（図４（Ａ））Next, a thickness of 80 is obtained by the sputtering method.
A silicon oxide film 43 having a thickness of 0 to 1500 Å, for example 1000 Å, is deposited as a gate insulating film, and subsequently, a thickness of 3000 to 6000 Å, for example, 60 is formed by a sputtering method.
00Å aluminum film (containing 1-5% silicon)
Was deposited. In addition, it is desirable that the steps of forming the silicon oxide film and the aluminum film are continuously performed. Then, the aluminum film is patterned to form the gate electrode 44P,
44N is formed, and the surface thereof is made to have a thickness of 1500 to 3000 Å, for example 2000 by the anodizing method as in the second embodiment.
It was coated with Å anodic oxide (aluminum oxide) 45P and 45N. (Fig. 4 (A))

【００２９】次に、半導体領域４２Ｎのみを露出し、他
の部分をフォトレジスト４６Ｎでマスクした。そして、
プラズマドーピング法によって、シリコン領域４２Ｎに
フォトレジストマスク４６Ｎおよびゲイト電極部（ゲイ
ト電極４４Ｎと陽極酸化物４５Ｎ）をマスクとして不純
物（燐）を注入した。ドーピングのパターンは図３
（Ｃ）に示されるような形状とした。ドーピングガスと
して、フォスフィン（ＰＨ₃ ）を用い、加速電圧を６５
〜１１０ｋＶ、例えば８０ｋＶとした。ドース量は１×
１０¹⁵〜８×１０¹⁵ｃｍ^-2、例えば２×１０¹⁵ｃｍ^-2と
した。この結果、Ｎ型の不純物領域４７Ｎが形成され
た。ドーピング終了後、マスク４６Ｎを用いて、酸化珪
素膜４３の一部をエッチングした。（図４（Ｂ））Next, only the semiconductor region 42N was exposed, and the other portion was masked with the photoresist 46N. And
Impurities (phosphorus) were implanted into the silicon region 42N by the plasma doping method using the photoresist mask 46N and the gate electrode portion (gate electrode 44N and anodic oxide 45N) as masks. The doping pattern is shown in Figure 3.
The shape shown in FIG. Phosphine (PH ₃ ) was used as the doping gas, and the acceleration voltage was set to 65
˜110 kV, for example 80 kV. 1 x dose
It was set to 10 ¹⁵ to 8 × 10 ¹⁵ cm ⁻² , for example, 2 × 10 ¹⁵ cm ⁻² . As a result, the N-type impurity region 47N was formed. After the doping was completed, a part of the silicon oxide film 43 was etched using the mask 46N. (Fig. 4 (B))

【００３０】さらに、今度は、半導体領域４２Ｐのみを
露出させ、他の部分をフォトレジスト４６Ｐでマスクし
て、プラズマドーピング法によって、シリコン領域４２
Ｐに不純物（ホウ素）を注入した。この場合もドーピン
グのパターンは図３（Ｃ）に示されるような形状とし
た。ドーピングガスとして、ジボラン（Ｂ₂ Ｈ₆ ）を用
い、加速電圧を５０〜８０ｋＶ、例えば６５ｋＶとし
た。ドース量は１×１０¹⁵〜８×１０¹⁵ｃｍ^-2、例えば
２×１０¹⁵ｃｍ^-2とした。この結果、Ｐ型の不純物領域
４７Ｐが形成された。ドーピング終了後、マスク４６Ｐ
を用いて、酸化珪素膜４３の一部をエッチングした。
（図４（Ｃ））Further, this time, only the semiconductor region 42P is exposed, the other portion is masked by the photoresist 46P, and the silicon region 42 is formed by the plasma doping method.
Impurities (boron) were injected into P. Also in this case, the doping pattern has a shape as shown in FIG. Diborane (B ₂ H ₆ ) was used as a doping gas, and the acceleration voltage was set to 50 to 80 kV, for example, 65 kV. The dose amount was set to 1 × 10 ¹⁵ to 8 × 10 ¹⁵ cm ⁻² , for example, 2 × 10 ¹⁵ cm ⁻² . As a result, a P-type impurity region 47P was formed. Mask 46P after doping is completed
Part of the silicon oxide film 43 was etched by using.
(Fig. 4 (C))

【００３１】その後、レーザー照射によって、導入され
た不純物の活性化をおこなった。レーザーとしてはＫｒ
Ｆエキシマーレーザー（波長２４８ｎｍ）を用いたが、
他に、ＸｅＦエキシマーレーザー（波長３５３ｎｍ）、
ＸｅＣｌエキシマーレーザー（波長３０８ｎｍ）、Ａｒ
Ｆエキシマーレーザー（波長１９３ｎｍ）等を用いても
よい。レーザーのエネルギー密度は、２５０〜４００ｍ
Ｊ／ｃｍ² 、例えば２８０ｍＪ／ｃｍ² とし、１か所に
つき２〜１０ショット、例えば２ショット照射した。After that, the introduced impurities were activated by laser irradiation. Kr for laser
An F excimer laser (wavelength 248 nm) was used,
In addition, XeF excimer laser (wavelength 353 nm),
XeCl excimer laser (wavelength 308 nm), Ar
You may use F excimer laser (wavelength 193nm) etc. Laser energy density is 250-400m
The irradiation was performed at J / cm ² , for example, 280 mJ / cm ^2, and ² to 10 shots, for example, 2 shots were irradiated at one location.

【００３２】不純物の活性化後、続いて、厚さ５０００
〜８０００Å、例えば６０００Åの酸化珪素膜４８を層
間絶縁物としてＴＥＯＳ（テトラ・エトキシ・シラン、
Ｓｉ（ＯＣ₂ Ｈ₅ ）₄ ）を原料とするプラズマＣＶＤ法
によって形成し、これにコンタクトホールを形成して、
金属材料、例えば、窒化チタンとアルミニウムの多層膜
によって配線４９ａ、４９ｂ、４９ｃ、４９ｄを形成し
た。そして、０．１〜１気圧、２５０〜４００℃、例え
ば０．１気圧、３５０℃の水素雰囲気中で３０〜１２０
分、例えば３０分のアニールをおこなった。以上の工程
によってＣＭＯＳの半導体回路が完成した。（図４
（Ｄ））After activation of the impurities, a thickness of 5000
~ 8000 Å, for example 6000 Å silicon oxide film 48 as an interlayer insulator TEOS (tetra ethoxy silane,
Si (OC ₂ H ₅ ) ₄ ) is used as a raw material to form a plasma CVD method, and a contact hole is formed in the plasma CVD method.
Wirings 49a, 49b, 49c and 49d were formed of a metal material, for example, a multilayer film of titanium nitride and aluminum. Then, in a hydrogen atmosphere at 0.1 to 1 atmosphere and 250 to 400 ° C., for example, 0.1 atmosphere and 350 ° C., 30 to 120 atmosphere.
Annealing was performed for 30 minutes, for example. Through the above steps, a CMOS semiconductor circuit is completed. (Fig. 4
(D))

【００３３】[0033]

【発明の効果】本発明によって、ＴＦＴの歩留りを向上
させ、また、その信頼性を高め、最大限の特性を引き出
すことが可能となった。しかも、かように大きな効果を
得るに際して、特に大きなプロセス変更や投資、技術開
発を伴わないで実施できることのメリットは大きい。本
発明では絶縁基板上のＴＦＴを例にとって説明したが、
単結晶半導体基板上に形成されるＴＦＴにも実施できる
ことは言うまでもない。このように本発明は工業上、有
益な発明である。According to the present invention, it is possible to improve the yield of TFTs, enhance their reliability, and bring out the maximum characteristics. Moreover, in obtaining such a large effect, there is a great merit that it can be carried out without involving a large process change, investment, and technological development. Although the present invention has been described by taking the TFT on the insulating substrate as an example,
Needless to say, the present invention can be applied to a TFT formed on a single crystal semiconductor substrate. Thus, the present invention is an industrially useful invention.

【図面の簡単な説明】[Brief description of drawings]

【図１】 実施例１のＴＦＴの作製工程断面図を示
す。1A to 1C are cross-sectional views illustrating a manufacturing process of a TFT of Example 1.

【図２】 実施例２のＴＦＴの作製工程断面を示す。2A to 2C show cross-sectional views of a manufacturing process of a TFT of Example 2.

【図３】 実施例２のＴＦＴのドーピングパターン等
を示す。FIG. 3 shows a doping pattern and the like of the TFT of Example 2.

【図４】 実施例３のＴＦＴの作製工程断面を示す。4A to 4C show cross-sectional views of a manufacturing process of a TFT of Example 3.

【図５】 従来のＴＦＴの作製工程断面図を示す。FIG. 5 is a cross-sectional view of a manufacturing process of a conventional TFT.

【図６】 従来のＴＦＴの作製工程断面図を示す。FIG. 6 is a cross-sectional view of a manufacturing process of a conventional TFT.

【符号の説明】[Explanation of symbols]

１０・・・基板（コーニング７０５９） １１・・・下地絶縁膜（酸化珪素） １２・・・島状半導体領域（シリコン） １３・・・ゲイト絶縁膜（酸化珪素） １４・・・ゲイト電極（シリコン） １５・・・マスク（フォトレジスト） １６・・・不純物領域（ソース、ドレイン） １７・・・層間絶縁物（酸化珪素） １８・・・ソース電極、ドレイン電極（窒化チタン／ア
ルミニウム） ２０・・・基板（コーニング７０５９） ２１・・・下地絶縁膜（酸化珪素） ２２・・・島状半導体領域（シリコン） ２３・・・ゲイト絶縁膜（酸化珪素） ２４・・・ゲイト電極（アルミニウム） ２５・・・陽極酸化物（酸化アルミニウム） ２６・・・マスク（フォトレジスト） ２７・・・不純物領域（ソース、ドレイン） ２８・・・層間絶縁物（酸化珪素） ２９・・・画素電極（ＩＴＯ） ３０・・・ソース電極、ドレイン電極（窒化チタン／ア
ルミニウム）10 ... Substrate (Corning 7059) 11 ... Base insulating film (silicon oxide) 12 ... Island semiconductor region (silicon) 13 ... Gate insulating film (silicon oxide) 14 ... Gate electrode (silicon) ) 15 ... Mask (photoresist) 16 ... Impurity region (source, drain) 17 ... Interlayer insulator (silicon oxide) 18 ... Source electrode, drain electrode (titanium nitride / aluminum) 20 ... Substrate (Corning 7059) 21 ... Base insulating film (silicon oxide) 22 ... Island semiconductor region (silicon) 23 ... Gate insulating film (silicon oxide) 24 ... Gate electrode (aluminum) 25. ..Anodic oxide (aluminum oxide) 26 ... Mask (photoresist) 27 ... Impurity region (source, drain) 28 ... Interlayer insulator (silicon oxide) ) 29 ... pixel electrode (ITO) 30 ... source electrode, the drain electrode (titanium nitride / aluminum)

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/266 21/265 21/324 Ｚ 8617−4Ｍ 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｇ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. ⁵ Identification number Office reference number FI technical display location H01L 21/266 21/265 21/324 Z 8617-4M 8617-4M H01L 21/265 G

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 島状の薄膜半導体領域を形成する第１の
工程と、前記半導体領域を覆って、絶縁被膜を形成する
第２の工程と、前記半導体領域を横断してゲイト電極部
を形成する第３の工程と、少なくとも前記ゲイト電極部
および半導体領域の一部を露出してマスクを設ける第４
の工程と、高速のドーピング不純物イオンを照射する第
５の工程と、前記マスクを用いて、前記絶縁被膜を選択
的に除去する第６の工程と、レーザーもしくは同等な強
光を照射する第７の工程と、を有することを特徴とする
薄膜トランジスタの作製方法。1. A first step of forming an island-shaped thin film semiconductor region, a second step of forming an insulating film to cover the semiconductor region, and a gate electrode portion formed across the semiconductor region. And a fourth step of providing a mask by exposing at least a part of the gate electrode portion and the semiconductor region.
Step, a fifth step of irradiating the doping impurity ions at a high speed, a sixth step of selectively removing the insulating coating using the mask, and a seventh step of irradiating a laser or equivalent strong light. And a method of manufacturing a thin film transistor. 【請求項２】 請求項１において、ゲイト電極部は、導
電材料によって形成されたゲイト電極の表面が、該導電
材料の酸化物で覆われていることを特徴とする薄膜トラ
ンジスタの作製方法。2. The method of manufacturing a thin film transistor according to claim 1, wherein in the gate electrode portion, the surface of the gate electrode formed of a conductive material is covered with an oxide of the conductive material. 【請求項３】 請求項１において、ゲイト電極部を構成
する材料はアルミニウムを主成分とする材料であること
を特徴とする薄膜トランジスタの作製方法。3. The method for manufacturing a thin film transistor according to claim 1, wherein the material forming the gate electrode portion is a material containing aluminum as a main component. 【請求項４】 請求項１において、第６の工程はフッ化
水素酸を含む溶液を利用したウェットエッチングによっ
ておこなわれることを特徴とする薄膜トランジスタの作
製方法。4. The method for manufacturing a thin film transistor according to claim 1, wherein the sixth step is performed by wet etching using a solution containing hydrofluoric acid.