JPH06258404A - ディジタル集積回路 - Google Patents
ディジタル集積回路Info
- Publication number
- JPH06258404A JPH06258404A JP5041405A JP4140593A JPH06258404A JP H06258404 A JPH06258404 A JP H06258404A JP 5041405 A JP5041405 A JP 5041405A JP 4140593 A JP4140593 A JP 4140593A JP H06258404 A JPH06258404 A JP H06258404A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- output
- digital integrated
- integrated circuit
- Prior art date
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- Pending
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- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 LSIテスタの欠点をカバーし、実使用時の
高周波信号における回路動作を評価できる回路を備えた
ディジタル集積回路を提供することにある。 【構成】 ディジタル集積回路Aは、所定の論理機能回
路として設計された本回路3の他に、テスト用の高周波
信号を出力する発振回路4、及び、発振回路4の高周波
信号と本回路3の出力信号が与えられるセレクタ回路5
を備える。このセレクタ回路5は、テストモードにおい
て高周波信号を通過させ、通常モードにおいて本回路3
から与えられる出力信号を通過させる。そして各セレク
タ回路5の出力信号を各出力バッファ7の入力信号とし
て与える。これによって、テスト対象の出力バッファ7
のみに本回路3からの出力信号を与え、かつ、それ以外
の出力バッファ7を全て実使用時に等しい高周波信号で
動作させることができる。
高周波信号における回路動作を評価できる回路を備えた
ディジタル集積回路を提供することにある。 【構成】 ディジタル集積回路Aは、所定の論理機能回
路として設計された本回路3の他に、テスト用の高周波
信号を出力する発振回路4、及び、発振回路4の高周波
信号と本回路3の出力信号が与えられるセレクタ回路5
を備える。このセレクタ回路5は、テストモードにおい
て高周波信号を通過させ、通常モードにおいて本回路3
から与えられる出力信号を通過させる。そして各セレク
タ回路5の出力信号を各出力バッファ7の入力信号とし
て与える。これによって、テスト対象の出力バッファ7
のみに本回路3からの出力信号を与え、かつ、それ以外
の出力バッファ7を全て実使用時に等しい高周波信号で
動作させることができる。
Description
【0001】
【産業上の利用分野】本発明は、内部回路の各出力信号
が与えられる複数の出力バッファを備えたディジタル集
積回路に関するものである。
が与えられる複数の出力バッファを備えたディジタル集
積回路に関するものである。
【0002】
【従来の技術】ディジタル集積回路の動作が高速化する
に連れ、内部回路の出力信号が与えられる各出力バッフ
ァが、同時にスイッチングされることにより引き起こさ
れる電源変動やノイズが増大し、これがディジタル集積
回路のノイズマージンの低下を引き起こし、回路の誤動
作の発生原因となっていた。特に、数百MHz以上で動
作するディジタル集積回路では、この問題が顕著であ
る。
に連れ、内部回路の出力信号が与えられる各出力バッフ
ァが、同時にスイッチングされることにより引き起こさ
れる電源変動やノイズが増大し、これがディジタル集積
回路のノイズマージンの低下を引き起こし、回路の誤動
作の発生原因となっていた。特に、数百MHz以上で動
作するディジタル集積回路では、この問題が顕著であ
る。
【0003】
【発明が解決しようとする課題】このような多ピンのデ
ィジタル集積回路の評価は、通常、LSIテスタで行わ
れている。ところが、一般的なLSIテスタは、数十M
Hz程度の周波数でテストを実施することが限界であ
り、このため、実使用時には数百MHzで動作するディ
ジタル集積回路でも、数十MHzで動作確認している場
合が多い。
ィジタル集積回路の評価は、通常、LSIテスタで行わ
れている。ところが、一般的なLSIテスタは、数十M
Hz程度の周波数でテストを実施することが限界であ
り、このため、実使用時には数百MHzで動作するディ
ジタル集積回路でも、数十MHzで動作確認している場
合が多い。
【0004】一般に、出力バッファの同時スイッチング
による電源変動やノイズ発生は、周波数が高いほど大き
い。従って、従来から行われていたような実使用時より
低い周波数においての評価試験では、ノイズマージンに
関しては非常に甘い条件での評価とならざるを得ず、実
際に機器に組み込み、高い周波数で使用した場合に誤動
作を引き起こす場合が多かった。
による電源変動やノイズ発生は、周波数が高いほど大き
い。従って、従来から行われていたような実使用時より
低い周波数においての評価試験では、ノイズマージンに
関しては非常に甘い条件での評価とならざるを得ず、実
際に機器に組み込み、高い周波数で使用した場合に誤動
作を引き起こす場合が多かった。
【0005】本発明はこのような課題を解決すべくなさ
れたものであり、その目的は、このようなLSIテスタ
の欠点をカバーし、実使用時の高周波信号における回路
動作を評価できる回路を備えたディジタル集積回路を提
供することにある。
れたものであり、その目的は、このようなLSIテスタ
の欠点をカバーし、実使用時の高周波信号における回路
動作を評価できる回路を備えたディジタル集積回路を提
供することにある。
【0006】
【課題を解決するための手段】そこで、本発明のディジ
タル集積回路は、テスト用の高周波信号を出力する発振
回路と、この発振回路の高周波信号と内部回路の出力信
号とが与えられ、テストモードにおいては高周波信号を
出力し、通常モードにおいては内部回路から与えられる
出力信号を出力する信号切換え回路とを備え、各信号切
換え回路の出力信号を各出力バッファの入力信号とする
ことを特徴とする。
タル集積回路は、テスト用の高周波信号を出力する発振
回路と、この発振回路の高周波信号と内部回路の出力信
号とが与えられ、テストモードにおいては高周波信号を
出力し、通常モードにおいては内部回路から与えられる
出力信号を出力する信号切換え回路とを備え、各信号切
換え回路の出力信号を各出力バッファの入力信号とする
ことを特徴とする。
【0007】なお、各信号切換え回路に対して、このよ
うなモードを切換えるモード切換え信号を入力するため
の信号入力パッドを、各信号切換え回路に対応して個々
に備えて構成しても良い。
うなモードを切換えるモード切換え信号を入力するため
の信号入力パッドを、各信号切換え回路に対応して個々
に備えて構成しても良い。
【0008】また、信号切換え回路の数に対応した出力
数を有するデコーダ回路を備えて構成することもでき
る。この場合には、デコーダ回路の出力信号をモード切
換え信号として各信号切換え回路に与え、このデコーダ
回路によって、一の信号切換え回路のみを通常モードと
し、その他の信号切換え回路を全てテストモードとする
ものである。
数を有するデコーダ回路を備えて構成することもでき
る。この場合には、デコーダ回路の出力信号をモード切
換え信号として各信号切換え回路に与え、このデコーダ
回路によって、一の信号切換え回路のみを通常モードと
し、その他の信号切換え回路を全てテストモードとする
ものである。
【0009】
【作用】発振回路からテスト用の高周波信号を出力し、
各信号切換え回路の一方の入力信号として、各信号切換
え回路に共通に与える。また、各信号切換え回路には、
他方の入力信号として内部回路からの出力信号を与え
る。そして、一の信号切換え回路を通常モードに設定
し、この信号切換え回路では内部回路からの出力信号を
出力させ、対応する出力バッファに入力させる。一方、
その他の信号切換え回路は、発振回路からの高周波信号
を出力するテストモードに設定する。
各信号切換え回路の一方の入力信号として、各信号切換
え回路に共通に与える。また、各信号切換え回路には、
他方の入力信号として内部回路からの出力信号を与え
る。そして、一の信号切換え回路を通常モードに設定
し、この信号切換え回路では内部回路からの出力信号を
出力させ、対応する出力バッファに入力させる。一方、
その他の信号切換え回路は、発振回路からの高周波信号
を出力するテストモードに設定する。
【0010】このようなモード設定によって、テストモ
ードに設定された信号切換え回路を介して、その次段の
出力バッファに実使用時の高周波信号が与えられる。ま
た、通常モードに設定された一の信号切換え回路を介し
て、その次段の出力バッファに内部回路からの出力信号
が与えられる。これによって、実使用状態での評価試験
を行う。
ードに設定された信号切換え回路を介して、その次段の
出力バッファに実使用時の高周波信号が与えられる。ま
た、通常モードに設定された一の信号切換え回路を介し
て、その次段の出力バッファに内部回路からの出力信号
が与えられる。これによって、実使用状態での評価試験
を行う。
【0011】
【実施例】以下、本発明の実施例を添付図面に基づいて
説明する。
説明する。
【0012】図1に、本実施例にかかるディジタル集積
回路の回路図を示す。ディジタル集積回路(以下、集積
回路という)Aは、信号入力端子となる多数の入力パッ
ド1aを有しており、各入力パッド1は、それぞれ入力
バッファ2を介し、所定の論理機能回路として設計され
た本回路3に接続されている。また、この集積回路A
は、本回路3とは別に、数百MHz程度の実使用時の高
周波信号を発生する発振回路2を備えており、この発振
回路4から出力される高周波信号は、本回路3からの一
の出力信号と共に、それぞれセレクタ回路5に入力され
ている。このセレクタ回路5は、入力パッド6から入力
されるモード切換え信号に基づいて、本回路3からの出
力信号と発振回路4からの高周波信号のうち、いずれか
一方を出力する信号切換え回路である。具体的には、入
力パッド6から通常モードを示す信号(例えば、“1”
レベルの信号)が入力された場合には、セレクタ回路5
は本回路3から与えられる出力信号をそのまま出力し、
他方、入力パッド6からテストモードを示す信号(例え
ば、“0”レベルの信号)が入力された場合には、発振
回路4から与えられる高周波信号を出力するものであ
る。
回路の回路図を示す。ディジタル集積回路(以下、集積
回路という)Aは、信号入力端子となる多数の入力パッ
ド1aを有しており、各入力パッド1は、それぞれ入力
バッファ2を介し、所定の論理機能回路として設計され
た本回路3に接続されている。また、この集積回路A
は、本回路3とは別に、数百MHz程度の実使用時の高
周波信号を発生する発振回路2を備えており、この発振
回路4から出力される高周波信号は、本回路3からの一
の出力信号と共に、それぞれセレクタ回路5に入力され
ている。このセレクタ回路5は、入力パッド6から入力
されるモード切換え信号に基づいて、本回路3からの出
力信号と発振回路4からの高周波信号のうち、いずれか
一方を出力する信号切換え回路である。具体的には、入
力パッド6から通常モードを示す信号(例えば、“1”
レベルの信号)が入力された場合には、セレクタ回路5
は本回路3から与えられる出力信号をそのまま出力し、
他方、入力パッド6からテストモードを示す信号(例え
ば、“0”レベルの信号)が入力された場合には、発振
回路4から与えられる高周波信号を出力するものであ
る。
【0013】ここで、このように構成する集積回路Aに
おける、評価試験の実施方法を説明する。
おける、評価試験の実施方法を説明する。
【0014】先ず、図1に網目を施して示すように、一
のセレクタ回路5を特定し、対応する入力パッド6から
通常モードを示す信号を入力し、この特定されたセレク
タ回路5のモードを通常モードに設定する。次に、い
ま、特定した以外のセレクタ回路5に対し、対応する入
力パッド6からテストモードを示す信号を入力し、これ
ら残る全てのセレクタ回路5をテストモードに設定す
る。
のセレクタ回路5を特定し、対応する入力パッド6から
通常モードを示す信号を入力し、この特定されたセレク
タ回路5のモードを通常モードに設定する。次に、い
ま、特定した以外のセレクタ回路5に対し、対応する入
力パッド6からテストモードを示す信号を入力し、これ
ら残る全てのセレクタ回路5をテストモードに設定す
る。
【0015】このようにモード設定を行うと、テストモ
ードの各出力バッファ7には、発振回路4からの共通の
高周波信号が直接与えられるため、テストモードの各出
力バッファ7は、同時にスイッチングする状態になる。
一方、入力パッド1を介してテスト信号が入力される
と、この結果となる論理出力が本回路3から出力され、
通常モードのセレクタ回路5及び出力バッファ7を介し
て出力パッド8に与えられる。
ードの各出力バッファ7には、発振回路4からの共通の
高周波信号が直接与えられるため、テストモードの各出
力バッファ7は、同時にスイッチングする状態になる。
一方、入力パッド1を介してテスト信号が入力される
と、この結果となる論理出力が本回路3から出力され、
通常モードのセレクタ回路5及び出力バッファ7を介し
て出力パッド8に与えられる。
【0016】この状態で、テスト対象となる通常モード
の出力バッファから出力される信号が正しいか、また、
ノイズマージンが適切かを評価する。この場合、テスト
モードに設定された全ての出力バッファが、実使用時の
高周波数信号を受けて回路動作を行っているため、通常
モードの出力バッファの評価は、数十MHz程度の標準
的なLSIテスタで可能である。通常モードの出力バッ
ファからの出力のみを期待値と照合し、テストモードの
出力バッファからの出力は無視して評価を行う。
の出力バッファから出力される信号が正しいか、また、
ノイズマージンが適切かを評価する。この場合、テスト
モードに設定された全ての出力バッファが、実使用時の
高周波数信号を受けて回路動作を行っているため、通常
モードの出力バッファの評価は、数十MHz程度の標準
的なLSIテスタで可能である。通常モードの出力バッ
ファからの出力のみを期待値と照合し、テストモードの
出力バッファからの出力は無視して評価を行う。
【0017】また、他の実施例を図2に示す。図2に示
す集積回路Bは、モード切換え信号を発生する回路とし
て、デコーダ回路9を備えて構成した。
す集積回路Bは、モード切換え信号を発生する回路とし
て、デコーダ回路9を備えて構成した。
【0018】デコーダ回路9は、制御すべきセレクタ回
路5の数に対応したn本の出力回路を有しており、この
各出力回路は、セレクタ回路5の制御信号入力端子5a
に接続している。また、デコーダ回路9は、このn本の
出力回路のうちの一の出力回路のみに出力信号を出力し
得るように、m個の入力パッド1a及び出力バッファ2
aを備えている。なお、このmとnの関係式は、従来か
ら良く知られており、図2に表記したとおりである。こ
のような構成とすることにより、集積回路Aで示した入
力パッド6は、不要となる。その他の回路構成は集積回
路Aと同様であるので、同一の構成要素に同一の参照番
号を付し、説明は省略する。
路5の数に対応したn本の出力回路を有しており、この
各出力回路は、セレクタ回路5の制御信号入力端子5a
に接続している。また、デコーダ回路9は、このn本の
出力回路のうちの一の出力回路のみに出力信号を出力し
得るように、m個の入力パッド1a及び出力バッファ2
aを備えている。なお、このmとnの関係式は、従来か
ら良く知られており、図2に表記したとおりである。こ
のような構成とすることにより、集積回路Aで示した入
力パッド6は、不要となる。その他の回路構成は集積回
路Aと同様であるので、同一の構成要素に同一の参照番
号を付し、説明は省略する。
【0019】このようにデコーダ回路9を用いて回路を
構成した場合にも、任意の一のセレクタ回路5のみを通
常モードとし、その他のセレクタ回路5をテストモード
に設定することが可能となる。この場合には、“0”,
“1”に対応する信号を、該当する各入力パッド1aか
ら入力するだけでよく、モード設定を容易に行うことが
できる。
構成した場合にも、任意の一のセレクタ回路5のみを通
常モードとし、その他のセレクタ回路5をテストモード
に設定することが可能となる。この場合には、“0”,
“1”に対応する信号を、該当する各入力パッド1aか
ら入力するだけでよく、モード設定を容易に行うことが
できる。
【0020】以上、各実施例で示したセレクタ回路は、
マルチプレクサ、或いは所定の論理回路を用いるなど、
信号切換え機能を持つ回路であれば何ら限定するもので
はない。
マルチプレクサ、或いは所定の論理回路を用いるなど、
信号切換え機能を持つ回路であれば何ら限定するもので
はない。
【0021】
【発明の効果】以上説明したように、本発明にかかるデ
ィジタル集積回路は、集積回路内部に、実使用時と同じ
高周波信号を発生する発振回路を設けると共に、この発
振回路からの高周波信号と内部回路からの各出力信号と
を、それぞれ信号切換え回路に与え、この出力信号を出
力バッファに与える構成とした。
ィジタル集積回路は、集積回路内部に、実使用時と同じ
高周波信号を発生する発振回路を設けると共に、この発
振回路からの高周波信号と内部回路からの各出力信号と
を、それぞれ信号切換え回路に与え、この出力信号を出
力バッファに与える構成とした。
【0022】従って、テスト対象の出力バッファのみに
内部回路からの出力信号を与え、かつ、それ以外の出力
バッファを、全て実使用時に等しい高周波信号で動作さ
せることができる。よって、従来から使用されている数
十MHz程度のLSIテスタを用いて通常モードの出力
バッファについて測定した場合にも、その他の出力バッ
ファが実使用時と同等な早さで動作し、同時にスイッチ
ングされているので、実際の使用状態での評価試験を実
施することが可能となる。
内部回路からの出力信号を与え、かつ、それ以外の出力
バッファを、全て実使用時に等しい高周波信号で動作さ
せることができる。よって、従来から使用されている数
十MHz程度のLSIテスタを用いて通常モードの出力
バッファについて測定した場合にも、その他の出力バッ
ファが実使用時と同等な早さで動作し、同時にスイッチ
ングされているので、実際の使用状態での評価試験を実
施することが可能となる。
【図1】本発明にかかるディジタル集積回路を示す回路
図である。
図である。
【図2】他の実施例を示す回路図である。
A,B…ディジタル集積回路、3…本回路(内部回
路)、4…発振回路、5…セレクタ回路(モード切換え
回路)、7…出力バッファ。
路)、4…発振回路、5…セレクタ回路(モード切換え
回路)、7…出力バッファ。
Claims (3)
- 【請求項1】 内部回路の各出力信号が与えられる複数
の出力バッファを備えたディジタル集積回路において、 このディジタル集積回路は、 テスト用の高周波信号を出力する発振回路と、 前記発振回路の高周波信号と前記内部回路の出力信号と
が与えられ、テストモードにおいては前記高周波信号を
出力し、通常モードにおいては前記内部回路から与えら
れる出力信号を出力する信号切換え回路とを備えてお
り、 前記各信号切換え回路の出力信号を前記各出力バッファ
の入力信号とすることを特徴とするディジタル集積回
路。 - 【請求項2】 前記ディジタル集積回路は、前記信号切
換え回路に対してモード切換え信号を入力する信号入力
パッドを、前記各信号切換え回路に対応して個々に備え
たことを特徴とする請求項1記載のディジタル集積回
路。 - 【請求項3】 前記ディジタル集積回路は、前記信号切
換え回路の数に対応した出力数を有するデコーダ回路を
備えており、このデコーダ回路の出力信号をモード切換
え信号として前記各信号切換え回路に与え、 このデコーダ回路によって、一の前記信号切換え回路の
みを通常モードとし、その他の前記信号切換え回路を全
てテストモードとすることを特徴とする請求項1記載の
ディジタル集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5041405A JPH06258404A (ja) | 1993-03-02 | 1993-03-02 | ディジタル集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5041405A JPH06258404A (ja) | 1993-03-02 | 1993-03-02 | ディジタル集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06258404A true JPH06258404A (ja) | 1994-09-16 |
Family
ID=12607458
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5041405A Pending JPH06258404A (ja) | 1993-03-02 | 1993-03-02 | ディジタル集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06258404A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011205280A (ja) * | 2010-03-25 | 2011-10-13 | Fujitsu Ltd | 高周波パワーアンプ |
-
1993
- 1993-03-02 JP JP5041405A patent/JPH06258404A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011205280A (ja) * | 2010-03-25 | 2011-10-13 | Fujitsu Ltd | 高周波パワーアンプ |
US8456155B2 (en) | 2010-03-25 | 2013-06-04 | Fujitsu Limited | Radio-frequency power amplifier |
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