JPH06251588A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPH06251588A JPH06251588A JP4129493A JP4129493A JPH06251588A JP H06251588 A JPH06251588 A JP H06251588A JP 4129493 A JP4129493 A JP 4129493A JP 4129493 A JP4129493 A JP 4129493A JP H06251588 A JPH06251588 A JP H06251588A
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Abstract
(57)【要約】
【目的】 高速読出を可能にするとともに消費電流を可
及的に少なくする。 【構成】 ＰチャネルＭＯＳトランジスタ及びＮチャネ
ルＭＯＳトランジスタからなり、入力端がプリチャージ
された読出し専用ビット線に接続されるＣＭＯＳインバ
ータＰ１、Ｎ１と、読出し動作モード時にはＣＭＯＳイ
ンバータを活性化し、読出し動作モード以外のモード時
には不活性にする活性化手段Ｎ２と、を備えていること
を特徴とする。
及的に少なくする。 【構成】 ＰチャネルＭＯＳトランジスタ及びＮチャネ
ルＭＯＳトランジスタからなり、入力端がプリチャージ
された読出し専用ビット線に接続されるＣＭＯＳインバ
ータＰ１、Ｎ１と、読出し動作モード時にはＣＭＯＳイ
ンバータを活性化し、読出し動作モード以外のモード時
には不活性にする活性化手段Ｎ２と、を備えていること
を特徴とする。
Description
【０００１】
【産業上の利用分野】本発明はセンスアンプ回路に関す
るもので、特に読出し専用ビット線を有する半導体記憶
装置に用いられるものである。
るもので、特に読出し専用ビット線を有する半導体記憶
装置に用いられるものである。
【０００２】
【従来の技術】読出し専用ビット線を有する半導体記憶
装置、例えばＳＲＡＭの従来のセンスアンプ回路を図６
に示す。このセンスアンプ回路はＰチャネルＭＯＳトラ
ンジスタＰ１及びＮチャネルＭＯＳトランジスタＮ１か
らなるＣＭＯＳインバータであり、書込み専用ビット線
１、複数のメモリセルＭＣ、ＮチャネルＭＯＳトランジ
スタ１０、及び読出し専用ビット線１２を有しているＳ
ＲＡＭに用いられる。メモリセルＭＣはトランスファゲ
ート３、９と、インバータ５ａ及びクロックドインバー
タ５ｂからなるラッチ回路と、ＮチャネルＭＯＳトラン
ジスタ７とを有している。トランスファゲート３は入力
端が書込み専用ビット線１に接続され、出力端がラッチ
回路の入力端に接続され、ゲートが書込みワード線に接
続されている。ラッチ回路の出力端はトランジスタ７の
ゲートに接続されている。トランジスタ７は一端が接地
され、他端がトランスファゲート９の入力端に接続され
ている。トランスファゲート９はゲートが読出しワード
線に接続され、出力端が読出し専用ビット線１２に接続
されている。なお、トランジスタ７は読出し時にメモリ
セルＭＣのデータが破壊されないように設けられてい
る。
装置、例えばＳＲＡＭの従来のセンスアンプ回路を図６
に示す。このセンスアンプ回路はＰチャネルＭＯＳトラ
ンジスタＰ１及びＮチャネルＭＯＳトランジスタＮ１か
らなるＣＭＯＳインバータであり、書込み専用ビット線
１、複数のメモリセルＭＣ、ＮチャネルＭＯＳトランジ
スタ１０、及び読出し専用ビット線１２を有しているＳ
ＲＡＭに用いられる。メモリセルＭＣはトランスファゲ
ート３、９と、インバータ５ａ及びクロックドインバー
タ５ｂからなるラッチ回路と、ＮチャネルＭＯＳトラン
ジスタ７とを有している。トランスファゲート３は入力
端が書込み専用ビット線１に接続され、出力端がラッチ
回路の入力端に接続され、ゲートが書込みワード線に接
続されている。ラッチ回路の出力端はトランジスタ７の
ゲートに接続されている。トランジスタ７は一端が接地
され、他端がトランスファゲート９の入力端に接続され
ている。トランスファゲート９はゲートが読出しワード
線に接続され、出力端が読出し専用ビット線１２に接続
されている。なお、トランジスタ７は読出し時にメモリ
セルＭＣのデータが破壊されないように設けられてい
る。
【０００３】トランジスタ１０は読出し専用ビット線１
２をプリチャージするもので一端が読出し専用ビット線
１２に接続され、他端とゲートが駆動電源ＶDDに接続さ
れている。又センスアンプ回路の入力端は読出し専用ビ
ット線１２に接続され、読出されたセルデータがその出
力端から出力される。
２をプリチャージするもので一端が読出し専用ビット線
１２に接続され、他端とゲートが駆動電源ＶDDに接続さ
れている。又センスアンプ回路の入力端は読出し専用ビ
ット線１２に接続され、読出されたセルデータがその出
力端から出力される。
【０００４】次に読出し動作について説明する。セルＭ
Ｃのデータを読出す場合はまず、トランスファゲート９
のゲートに接続されている読出しワード線の電位を
“Ｈ”にし、トランスファゲート９をＯＮさせる。セル
ＭＣのデータが“Ｌ”の場合は、トランジスタ７がＯＦ
Ｆするためプリチャージされている読出し専用ビット線
１２の電位は変化せずＶDD−Ｖthとなる。ここでＶthは
トランジスタ１０のしきい値電圧である。これによりセ
ンスアンプ回路の出力は“Ｌ”となる。一方、セルＭＣ
のデータが“Ｈ”の場合はトランジスタ７がＯＮするた
め、読出し専用ビット線１２の電位は、トランジスタ
７、９、１０のオン抵抗値によって決定される電位まで
低下し、センスアンプ回路の出力は“Ｈ”となる。
Ｃのデータを読出す場合はまず、トランスファゲート９
のゲートに接続されている読出しワード線の電位を
“Ｈ”にし、トランスファゲート９をＯＮさせる。セル
ＭＣのデータが“Ｌ”の場合は、トランジスタ７がＯＦ
Ｆするためプリチャージされている読出し専用ビット線
１２の電位は変化せずＶDD−Ｖthとなる。ここでＶthは
トランジスタ１０のしきい値電圧である。これによりセ
ンスアンプ回路の出力は“Ｌ”となる。一方、セルＭＣ
のデータが“Ｈ”の場合はトランジスタ７がＯＮするた
め、読出し専用ビット線１２の電位は、トランジスタ
７、９、１０のオン抵抗値によって決定される電位まで
低下し、センスアンプ回路の出力は“Ｈ”となる。
【０００５】
【発明が解決しようとする課題】上述の半導体装置にお
いては、高速読出しを行うためにトランジスタ１０によ
って読出し専用ビット線１２をプリチャージし、このビ
ット線１２の電位の振幅を抑えている。このため、ビッ
ト線１２の電位の振幅は、この電位を入力信号とするセ
ンス回路のインバータを完全にＯＮ、又はＯＦＦさせる
に充分なバイアスを有していず、読出し動作時に上記イ
ンバータに貫通電流が発生することになる。又読出し動
作以外でも、ビット線１２が常にプリチャージされてい
るため、常にインバータに貫通電流が流れることにな
る。これを防止するために読出動作時以外では上記プリ
チャージを行わないようにすることが考えられるがこの
場合メモリセルＭＣのデータを高速に読出す必要上プリ
チャージ用トランジスタ１０をあまり大きなサイズとす
ることができず、かつビット線１２の容量が大きいた
め、読出し動作時にビット線１２の電位レベルを安定さ
せるまでに時間がかかるという問題がある。
いては、高速読出しを行うためにトランジスタ１０によ
って読出し専用ビット線１２をプリチャージし、このビ
ット線１２の電位の振幅を抑えている。このため、ビッ
ト線１２の電位の振幅は、この電位を入力信号とするセ
ンス回路のインバータを完全にＯＮ、又はＯＦＦさせる
に充分なバイアスを有していず、読出し動作時に上記イ
ンバータに貫通電流が発生することになる。又読出し動
作以外でも、ビット線１２が常にプリチャージされてい
るため、常にインバータに貫通電流が流れることにな
る。これを防止するために読出動作時以外では上記プリ
チャージを行わないようにすることが考えられるがこの
場合メモリセルＭＣのデータを高速に読出す必要上プリ
チャージ用トランジスタ１０をあまり大きなサイズとす
ることができず、かつビット線１２の容量が大きいた
め、読出し動作時にビット線１２の電位レベルを安定さ
せるまでに時間がかかるという問題がある。
【０００６】上記貫通電流はマルチポートメモリのよう
に多くの読出しポートを有して場合に特に大きな問題と
なる。
に多くの読出しポートを有して場合に特に大きな問題と
なる。
【０００７】本発明は上記事情を考慮してなされたもの
であって、高速な読出しが可能であってかつ消費電流の
少ないセンスアンプ回路を提供することを目的とする。
であって、高速な読出しが可能であってかつ消費電流の
少ないセンスアンプ回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明によるセンスアン
プ回路は、ＰチャネルＭＯＳトランジスタ及びＮチャネ
ルＭＯＳトランジスタからなり、入力端がプリチャージ
された読出し専用ビット線に接続されるＣＭＯＳインバ
ータと、読出し動作モード時には前記ＣＭＯＳインバー
タを活性化し、読出し動作モード以外のモード時には不
活性にする活性化手段と、を備えていることを特徴とす
る。
プ回路は、ＰチャネルＭＯＳトランジスタ及びＮチャネ
ルＭＯＳトランジスタからなり、入力端がプリチャージ
された読出し専用ビット線に接続されるＣＭＯＳインバ
ータと、読出し動作モード時には前記ＣＭＯＳインバー
タを活性化し、読出し動作モード以外のモード時には不
活性にする活性化手段と、を備えていることを特徴とす
る。
【０００９】
【作用】このように構成された本発明のセンスアンプ回
路によれば、活性化手段によって読出し動作モード時の
みＣＭＯＳインバータが活性化され、それ以外のモード
ではＣＭＯＳインバータは不活性にされる。これによ
り、読出し動作モード以外のモードではＣＭＯＳインバ
ータに貫通電流が流れず、消費電流を可及的に少なくす
ることができる。又ＣＭＯＳインバータの入力端がプリ
チャージされた読出し専用ビット線に接続されているた
め、高速読出しが可能となる。
路によれば、活性化手段によって読出し動作モード時の
みＣＭＯＳインバータが活性化され、それ以外のモード
ではＣＭＯＳインバータは不活性にされる。これによ
り、読出し動作モード以外のモードではＣＭＯＳインバ
ータに貫通電流が流れず、消費電流を可及的に少なくす
ることができる。又ＣＭＯＳインバータの入力端がプリ
チャージされた読出し専用ビット線に接続されているた
め、高速読出しが可能となる。
【００１０】
【実施例】本発明によるセンスアンプ回路の第１の実施
例の構成を図１に示す。この実施例のセンスアンプ回路
はＰチャネルＭＯＳトランジスタＰ１及びＮチャネルＭ
ＯＳトランジスタＮ２と、ＰチャネルＭＯＳトランジス
タＰ２とを備えており、書込み専用ビット線１、複数の
メモリセルＭＣ、ＮチャネルＭＯＳトランジスタ１０、
及び読出し専用ビット線１２を有しているＳＲＡＭに用
いられる。メモリセルＭＣはトランスファゲート３、９
と、インバータ５ａ及びクロックドインバータ５ｂから
なるラッチ回路と、ＮチャネルＭＯＳトランジスタ７と
を有している。トランスファゲート３は入力端が書込み
専用ビット線１に接続され、出力端がラッチ回路の入力
端に接続され、ゲートが書込みワード線に接続されてい
る。ラッチ回路の出力端はトランジスタ７のゲートに接
続されている。トランジスタ７は一端が接地され、他端
がトランスファゲート９の入力端に接続されている。ト
ランスファゲート９はゲートが読出しワード線に接続さ
れ、出力端が読出し専用ビット線１２に接続されてい
る。
例の構成を図１に示す。この実施例のセンスアンプ回路
はＰチャネルＭＯＳトランジスタＰ１及びＮチャネルＭ
ＯＳトランジスタＮ２と、ＰチャネルＭＯＳトランジス
タＰ２とを備えており、書込み専用ビット線１、複数の
メモリセルＭＣ、ＮチャネルＭＯＳトランジスタ１０、
及び読出し専用ビット線１２を有しているＳＲＡＭに用
いられる。メモリセルＭＣはトランスファゲート３、９
と、インバータ５ａ及びクロックドインバータ５ｂから
なるラッチ回路と、ＮチャネルＭＯＳトランジスタ７と
を有している。トランスファゲート３は入力端が書込み
専用ビット線１に接続され、出力端がラッチ回路の入力
端に接続され、ゲートが書込みワード線に接続されてい
る。ラッチ回路の出力端はトランジスタ７のゲートに接
続されている。トランジスタ７は一端が接地され、他端
がトランスファゲート９の入力端に接続されている。ト
ランスファゲート９はゲートが読出しワード線に接続さ
れ、出力端が読出し専用ビット線１２に接続されてい
る。
【００１１】なお、トランジスタ７は読出し時にメモリ
セルＭＣのデータが破壊されないように設けられてい
る。
セルＭＣのデータが破壊されないように設けられてい
る。
【００１２】トランジスタ１０は読出し専用ビット線１
２をプリチャージするもので一端が読出し専用ビット線
１２に接続され、他端とゲートが駆動電源ＶDDに接続さ
れている。
２をプリチャージするもので一端が読出し専用ビット線
１２に接続され、他端とゲートが駆動電源ＶDDに接続さ
れている。
【００１３】一方、センスアンプ回路のＣＭＯＳインバ
ータの入力端はビット線１２に接続されている。そして
トランジスタＮ２は、そのドレインがトランジスタＮ１
のソースに接続され、そのソースが接地されている。
又、トランジスタＰ２は、そのソースが電源ＶDDに接続
され、ドレインはＣＭＯＳインバータの出力端に接続さ
れている。なお、トランジスタＮ２およびトランジスタ
Ｐ２のゲートには読出し信号Ｒが入力される。
ータの入力端はビット線１２に接続されている。そして
トランジスタＮ２は、そのドレインがトランジスタＮ１
のソースに接続され、そのソースが接地されている。
又、トランジスタＰ２は、そのソースが電源ＶDDに接続
され、ドレインはＣＭＯＳインバータの出力端に接続さ
れている。なお、トランジスタＮ２およびトランジスタ
Ｐ２のゲートには読出し信号Ｒが入力される。
【００１４】次に読出し動作について説明する。セルＭ
Ｃのデータを読出す場合はまず、トランスファゲート９
のゲートに接続されている読出しワード線の電位及び読
出し信号Ｒを“Ｈ”にし、トランスファゲート９及びセ
ンスアンプ回路のトランジスタＮ２をＯＮさせる。な
お、この時トランジスタＰ２はＯＦＦする。セルＭＣの
データが“Ｌ”の場合はトランジスタ７がＯＦＦするた
め、プリチャージされている読出し専用ビット線１２の
電位は変化せずＶDD−Ｖthとなる。ここでＶthはトラン
ジスタ１０のしきい値電圧である。これによりセンスア
ンプ回路の出力は“Ｌ”となる。一方、セルＭＣのデー
タが“Ｈ”の場合はトランジスタ７がＯＮするため、読
出し専用ビット線１２の電位は、トランジスタ７、９、
１０のオン抵抗値によって決定される電位まで低下し、
センスアンプ回路の出力は“Ｈ”となる。
Ｃのデータを読出す場合はまず、トランスファゲート９
のゲートに接続されている読出しワード線の電位及び読
出し信号Ｒを“Ｈ”にし、トランスファゲート９及びセ
ンスアンプ回路のトランジスタＮ２をＯＮさせる。な
お、この時トランジスタＰ２はＯＦＦする。セルＭＣの
データが“Ｌ”の場合はトランジスタ７がＯＦＦするた
め、プリチャージされている読出し専用ビット線１２の
電位は変化せずＶDD−Ｖthとなる。ここでＶthはトラン
ジスタ１０のしきい値電圧である。これによりセンスア
ンプ回路の出力は“Ｌ”となる。一方、セルＭＣのデー
タが“Ｈ”の場合はトランジスタ７がＯＮするため、読
出し専用ビット線１２の電位は、トランジスタ７、９、
１０のオン抵抗値によって決定される電位まで低下し、
センスアンプ回路の出力は“Ｈ”となる。
【００１５】一方、読出し動作以外の動作では、読出し
信号Ｒが“Ｌ”となるため、トランジスタＮ２はＯＦＦ
し、センスアンプ回路のＣＭＯＳインバータは不活性と
なり貫通電流は流れない。なお、この時、トランジスタ
Ｐ２がＯＮしているため、上記ＣＭＯＳインバータの出
力端の電位はフローティング状態にならず、ＶDD−Ｖth
すなわち“Ｈ”となる。
信号Ｒが“Ｌ”となるため、トランジスタＮ２はＯＦＦ
し、センスアンプ回路のＣＭＯＳインバータは不活性と
なり貫通電流は流れない。なお、この時、トランジスタ
Ｐ２がＯＮしているため、上記ＣＭＯＳインバータの出
力端の電位はフローティング状態にならず、ＶDD−Ｖth
すなわち“Ｈ”となる。
【００１６】以上述べたように本実施例によれば高速な
読出しを可能にするとともに消費電流を可及的に小さく
することができる。
読出しを可能にするとともに消費電流を可及的に小さく
することができる。
【００１７】又、上記実施例では、読出し動作モード以
外のモードではＣＭＯＳインバータの出力端の電位をト
ランジスタＰ２によってＶDD−Ｖthのレベルに固定した
が、ＧＮＤ（接地）レベルとなるようにしても良い。
外のモードではＣＭＯＳインバータの出力端の電位をト
ランジスタＰ２によってＶDD−Ｖthのレベルに固定した
が、ＧＮＤ（接地）レベルとなるようにしても良い。
【００１８】なお上記実施例ではＳＲＡＭに適用した場
合について説明したが、プリチャージされている読出し
専用ビット線を有する半導体記憶装置（例えばＲＯＭ
等）であれば適用可能である。
合について説明したが、プリチャージされている読出し
専用ビット線を有する半導体記憶装置（例えばＲＯＭ
等）であれば適用可能である。
【００１９】本発明によるセンスアンプ回路の第２の実
施例の構成を図２に示す。この実施例のセンスアンプ回
路は、各々が４個の書込みポートおよび６個の読出しポ
ートを有している複数個のメモリセルＭＣと、プリチャ
ージされる読出し専用ビット線１２とを備えているＳＲ
ＡＭに用いられ、このＳＲＡＭのビット線１２の電位を
検出するセンス部１００と、活性化手段１０１とを備え
ている。センス部１００はＰチャネルＭＯＳトランジス
タ１００ａおよびＮチャネルＭＯＳトランジスタ１００
ｂとからなるＣＭＯＳインバータと、このＣＭＯＳイン
バータと接地電源との間に設けられるＮチャネルＭＯＳ
トランジスタ１００ｃとを有している。活性化手段１０
１はインバータ１０１ａと、ＰチャネルＭＯＳトランジ
スタ１０１ｂおよびＮチャネルＭＯＳトランジスタ１０
１ｃからなるトランスファゲートと、ＮチャネルＭＯＳ
トランジスタ１０１ｄとを有している。
施例の構成を図２に示す。この実施例のセンスアンプ回
路は、各々が４個の書込みポートおよび６個の読出しポ
ートを有している複数個のメモリセルＭＣと、プリチャ
ージされる読出し専用ビット線１２とを備えているＳＲ
ＡＭに用いられ、このＳＲＡＭのビット線１２の電位を
検出するセンス部１００と、活性化手段１０１とを備え
ている。センス部１００はＰチャネルＭＯＳトランジス
タ１００ａおよびＮチャネルＭＯＳトランジスタ１００
ｂとからなるＣＭＯＳインバータと、このＣＭＯＳイン
バータと接地電源との間に設けられるＮチャネルＭＯＳ
トランジスタ１００ｃとを有している。活性化手段１０
１はインバータ１０１ａと、ＰチャネルＭＯＳトランジ
スタ１０１ｂおよびＮチャネルＭＯＳトランジスタ１０
１ｃからなるトランスファゲートと、ＮチャネルＭＯＳ
トランジスタ１０１ｄとを有している。
【００２０】センス部１００内のＣＭＯＳインバータの
入力端は読出し専用ビット線１２に接続され、出力端は
インバータ１１０を介して外部に接続される。又、ＣＭ
ＯＳインバータのＰチャネルトランジスタ１００ａのソ
ースは電源ＶDDに接続されている。
入力端は読出し専用ビット線１２に接続され、出力端は
インバータ１１０を介して外部に接続される。又、ＣＭ
ＯＳインバータのＰチャネルトランジスタ１００ａのソ
ースは電源ＶDDに接続されている。
【００２１】一方、活性化手段１０１内のインバータ１
０１ａには読出し信号Ｒが入力され、このインバータ１
０１ａの出力がＰチャネルトランジスタ１０１ｂのゲー
トおよびＮチャネルトランジスタ１０１ｄのゲートに送
出される。又Ｎチャネルトランジスタ１０１ｃのゲート
には読出し信号Ｒが入力される。
０１ａには読出し信号Ｒが入力され、このインバータ１
０１ａの出力がＰチャネルトランジスタ１０１ｂのゲー
トおよびＮチャネルトランジスタ１０１ｄのゲートに送
出される。又Ｎチャネルトランジスタ１０１ｃのゲート
には読出し信号Ｒが入力される。
【００２２】又、図２において、符号１５は書込み回路
であって、ライトイネーブル信号ＷＥが“Ｈ”のとき
に、外部から送られてくるデータを、ＮＡＮＤゲート１
５ａ1を介して書込み専用ビット線１1 に送出し、外部
から送られてくるデータの反転データを、ＮＡＮＤゲー
ト１５ａ2 を介して書込み専用ビット線１2 に送出す
る。なお、書込み回路１５内のＮチャネルトランジスタ
１５ｂ1 ，１５ｂ2 は書込み動作を速くするために設け
られている。
であって、ライトイネーブル信号ＷＥが“Ｈ”のとき
に、外部から送られてくるデータを、ＮＡＮＤゲート１
５ａ1を介して書込み専用ビット線１1 に送出し、外部
から送られてくるデータの反転データを、ＮＡＮＤゲー
ト１５ａ2 を介して書込み専用ビット線１2 に送出す
る。なお、書込み回路１５内のＮチャネルトランジスタ
１５ｂ1 ，１５ｂ2 は書込み動作を速くするために設け
られている。
【００２３】メモリセルＭＣはデータ書込み時に、対応
する書込みワード線ＷＷＬが選択されると、書込み専用
ビット線１1 、又はビット線１2 上のデータを、トラン
スファゲート３1 又は３2 を介してインバータ５ａおよ
び５ｂからなるラッチ回路に格納する。そして、データ
読出し時に、対応する読出しワード線ＲＷＬが選択され
ると、トランスファゲート９1 ，９2 ，９3 ，９4 ，９
5 ，９6 のうち上記選択された読出しワード線ＲＷＬに
接続されたトランスファゲーのみがＯＮし、格納された
データを読出し専用ビット線１２に送出する。なお、ト
ランジスタ７1，７2 は読出し時にメモリセルＭＣのデ
ータが破壊されないように設けられている。
する書込みワード線ＷＷＬが選択されると、書込み専用
ビット線１1 、又はビット線１2 上のデータを、トラン
スファゲート３1 又は３2 を介してインバータ５ａおよ
び５ｂからなるラッチ回路に格納する。そして、データ
読出し時に、対応する読出しワード線ＲＷＬが選択され
ると、トランスファゲート９1 ，９2 ，９3 ，９4 ，９
5 ，９6 のうち上記選択された読出しワード線ＲＷＬに
接続されたトランスファゲーのみがＯＮし、格納された
データを読出し専用ビット線１２に送出する。なお、ト
ランジスタ７1，７2 は読出し時にメモリセルＭＣのデ
ータが破壊されないように設けられている。
【００２４】符号１１は読出し専用ビット線１２をプリ
チャージするビット線負荷であり、ＮＰＮ型トランジス
タ１１ａと、Ｎチャネルトランジスタ１１ｂ，１１ｃ
と、Ｐチャネルトランジスタ１１ｄとを有している。ト
ランジスタ１１ａのコレクタおよびベースは電源ＶDDに
接続され、エミッタはトランジスタ１１ｂのドレインに
接続されている。トランジスタ１１ｂのソースは接地さ
れ、ゲートにはマクロセレクト信号ＭＳ（常時“Ｈ”レ
ベルの信号）が印加されている。又トランジスタ１１ｃ
のゲートおよびドレインは電源ＶDDに接続され、ソース
は読出し専用ビット線１２に接続されている。トランジ
スタ１１ｄのゲートは接地され、ドレインは読出し専用
ビット線１２に接続され、ソースはトランジスタ１１ａ
と１１ｂの共通接続点に接続されている。
チャージするビット線負荷であり、ＮＰＮ型トランジス
タ１１ａと、Ｎチャネルトランジスタ１１ｂ，１１ｃ
と、Ｐチャネルトランジスタ１１ｄとを有している。ト
ランジスタ１１ａのコレクタおよびベースは電源ＶDDに
接続され、エミッタはトランジスタ１１ｂのドレインに
接続されている。トランジスタ１１ｂのソースは接地さ
れ、ゲートにはマクロセレクト信号ＭＳ（常時“Ｈ”レ
ベルの信号）が印加されている。又トランジスタ１１ｃ
のゲートおよびドレインは電源ＶDDに接続され、ソース
は読出し専用ビット線１２に接続されている。トランジ
スタ１１ｄのゲートは接地され、ドレインは読出し専用
ビット線１２に接続され、ソースはトランジスタ１１ａ
と１１ｂの共通接続点に接続されている。
【００２５】符号２０１は読出し専用ビット線１２の
“Ｈ”レベルと“Ｌ”レベルの中間レベルのデータを作
り出す中間レベル出力回路であって、Ｎチャネルトラン
ジスタ２０１ａ，２０１ｃ，２０１ｅ，２０１ｆとＰチ
ャネルトランジスタ２０１ｂ，２０１ｄと、抵抗Ｒ１，
Ｒ２とを有している。トランジスタ２０１ａと２０１
ｂ、およびトランジスタ２０１ｃと２０１ｄはビット線
負荷１１のトランジスタ１１ｃと１１ｄと同じ接続構成
となっている。トランジスタ２０１ａのソースとトラン
ジスタ２０１ｂのドレインは共通に接続されて抵抗Ｒ１
の一端に接続されている。抵抗Ｒ１の他端は抵抗Ｒ2 の
一端に接続されている。抵抗Ｒ2 の他端と、トランジス
タ２０１ｃのソースと、トランジスタ２０１ｄのドレイ
ンとは共通に接続されてトランジスタ２０１ｅのドレイ
ンに接続されている。このトランジスタ２０１ｅと２０
１ｆは縦続接続され、トランジスタ２０１ｆのソースは
接地されている。そして、トランジスタ２０１ｅのゲー
トには電源ＶDDが印加され、トランジスタ２０１ｆのゲ
ートにはマクロセレクト信号ＭＳが印加されている。な
お、中間レベル出力回路２０１の出力は抵抗Ｒ１とＲ２
の共通接続点から取出される。
“Ｈ”レベルと“Ｌ”レベルの中間レベルのデータを作
り出す中間レベル出力回路であって、Ｎチャネルトラン
ジスタ２０１ａ，２０１ｃ，２０１ｅ，２０１ｆとＰチ
ャネルトランジスタ２０１ｂ，２０１ｄと、抵抗Ｒ１，
Ｒ２とを有している。トランジスタ２０１ａと２０１
ｂ、およびトランジスタ２０１ｃと２０１ｄはビット線
負荷１１のトランジスタ１１ｃと１１ｄと同じ接続構成
となっている。トランジスタ２０１ａのソースとトラン
ジスタ２０１ｂのドレインは共通に接続されて抵抗Ｒ１
の一端に接続されている。抵抗Ｒ１の他端は抵抗Ｒ2 の
一端に接続されている。抵抗Ｒ2 の他端と、トランジス
タ２０１ｃのソースと、トランジスタ２０１ｄのドレイ
ンとは共通に接続されてトランジスタ２０１ｅのドレイ
ンに接続されている。このトランジスタ２０１ｅと２０
１ｆは縦続接続され、トランジスタ２０１ｆのソースは
接地されている。そして、トランジスタ２０１ｅのゲー
トには電源ＶDDが印加され、トランジスタ２０１ｆのゲ
ートにはマクロセレクト信号ＭＳが印加されている。な
お、中間レベル出力回路２０１の出力は抵抗Ｒ１とＲ２
の共通接続点から取出される。
【００２６】符号２０７はセンサ部１００のＣＭＯＳイ
ンバータのしきい値を検出する、しきい値検出回路であ
って、Ｐチャネルトランジスタ２０７ａと、Ｎチャネル
トランジスタ２０７ｂ，２０７ｃとを備えている。トラ
ンジスタ２０７ａのソースは電源ＶDDに接続され、ゲー
トとドレインは共通に接続されてトランジスタ２０７ｂ
のドレインに接続されている。又トランジスタ２０７ｂ
のゲートは自身のドレインに接続され、ソースはトラン
ジスタ２０７ｃのドレインに接続されている。トランジ
スタ２０７ｃのソースは接地され、ゲートには活性化手
段１０１の出力が印加されている。しきい値検出回路２
０７の出力はトランジスタ２０７ａと２０７ｂの共通接
続点から取出される。
ンバータのしきい値を検出する、しきい値検出回路であ
って、Ｐチャネルトランジスタ２０７ａと、Ｎチャネル
トランジスタ２０７ｂ，２０７ｃとを備えている。トラ
ンジスタ２０７ａのソースは電源ＶDDに接続され、ゲー
トとドレインは共通に接続されてトランジスタ２０７ｂ
のドレインに接続されている。又トランジスタ２０７ｂ
のゲートは自身のドレインに接続され、ソースはトラン
ジスタ２０７ｃのドレインに接続されている。トランジ
スタ２０７ｃのソースは接地され、ゲートには活性化手
段１０１の出力が印加されている。しきい値検出回路２
０７の出力はトランジスタ２０７ａと２０７ｂの共通接
続点から取出される。
【００２７】符号２１４は差動アンプであって、２個の
Ｐチャネルトランジスタおよび３個のＮチャネルトラン
ジスタを有している。この差動アンプは、中間レベル出
力回路２０１およびしきい値検出回路２０７の出力に基
づいて活性化手段１０１を介してセンス部１００のトラ
ンジスタ１００ｃのゲートと、しきい値検出回路２０７
のトランジスタ２０７ｃのゲートに制御信号を送出し、
センス部１００のＣＭＯＳインバータの回路しきい値を
調整する。
Ｐチャネルトランジスタおよび３個のＮチャネルトラン
ジスタを有している。この差動アンプは、中間レベル出
力回路２０１およびしきい値検出回路２０７の出力に基
づいて活性化手段１０１を介してセンス部１００のトラ
ンジスタ１００ｃのゲートと、しきい値検出回路２０７
のトランジスタ２０７ｃのゲートに制御信号を送出し、
センス部１００のＣＭＯＳインバータの回路しきい値を
調整する。
【００２８】次にセンスアンプの動作を説明する。まず
セルＭＣのデータを読出す場合は、選択された読出しポ
ートに接続されたトランスファゲート、例えばトランス
ファゲート９2 のゲートに接続されている読出しワード
線ＲＷＬの電位および読出し信号Ｒを“Ｈ”にし、トラ
ンスファゲート９2 をＯＮさせる。セルＭＣのデータが
“Ｌ”の場合はトランジスタ７2 がＯＦＦするため、読
出し専用ビット線１２の電位は変化せず、ＶDD−Ｖthと
なる。
セルＭＣのデータを読出す場合は、選択された読出しポ
ートに接続されたトランスファゲート、例えばトランス
ファゲート９2 のゲートに接続されている読出しワード
線ＲＷＬの電位および読出し信号Ｒを“Ｈ”にし、トラ
ンスファゲート９2 をＯＮさせる。セルＭＣのデータが
“Ｌ”の場合はトランジスタ７2 がＯＦＦするため、読
出し専用ビット線１２の電位は変化せず、ＶDD−Ｖthと
なる。
【００２９】又この時、読出し信号Ｒが“Ｈ”のため、
活性化手段１０１のトランジスタ１０１ｂ，１０１ｃが
ＯＮし、差動アンプ２１４からの制御信号がセンス部１
００のトランジスタ１００ｃに送られて、センス部１０
０の回路しきい値が読出し専用ビット線１２の“Ｈ”レ
ベルと“Ｌ”レベルの中間に設定されている。したがっ
て、セルＭＣのデータが“Ｌ”の場合は、センス部１０
０の出力は“Ｌ”となる。
活性化手段１０１のトランジスタ１０１ｂ，１０１ｃが
ＯＮし、差動アンプ２１４からの制御信号がセンス部１
００のトランジスタ１００ｃに送られて、センス部１０
０の回路しきい値が読出し専用ビット線１２の“Ｈ”レ
ベルと“Ｌ”レベルの中間に設定されている。したがっ
て、セルＭＣのデータが“Ｌ”の場合は、センス部１０
０の出力は“Ｌ”となる。
【００３０】又、セルＭＣのデータが“Ｈ”の場合は、
トランジスタ７2 がＯＮするため、読出し専用ビット線
１２の電位は、トランジスタ７2 ，９2 ，１１ｃのオン
抵抗値によって決定される電位まで低下し、センス部１
００の出力は“Ｈ”となる。
トランジスタ７2 がＯＮするため、読出し専用ビット線
１２の電位は、トランジスタ７2 ，９2 ，１１ｃのオン
抵抗値によって決定される電位まで低下し、センス部１
００の出力は“Ｈ”となる。
【００３１】一方、読出し動作以外の動作では、読出し
信号Ｒが“Ｌ”となるため、活性化手段１０１のトラン
ジスタ１０１ｂ，１０１ｃがＯＦＦし、トランジスタ１
０１ｄがＯＮする。このため、センス部１００のトラン
ジスタ１００ｃのゲートは“Ｌ”レベルの信号が印加さ
れてトランジスタ１００ｃがＯＦＦし、センス部１００
のＣＭＯＳインバータは不活性となり、貫通電流は流れ
ない。
信号Ｒが“Ｌ”となるため、活性化手段１０１のトラン
ジスタ１０１ｂ，１０１ｃがＯＦＦし、トランジスタ１
０１ｄがＯＮする。このため、センス部１００のトラン
ジスタ１００ｃのゲートは“Ｌ”レベルの信号が印加さ
れてトランジスタ１００ｃがＯＦＦし、センス部１００
のＣＭＯＳインバータは不活性となり、貫通電流は流れ
ない。
【００３２】以上述べたように、第２の実施例も第１の
実施例と同様の効果を有する。
実施例と同様の効果を有する。
【００３３】なお、上記第１および第２の実施例におい
ては、読出し時に読出しアドレスと読出し信号Ｒをほぼ
同時に“Ｌ”レベルから“Ｈ”レベルに変化させたが、
図３に示すように読出しアドレスが“Ｈ”レベルになっ
た後に読出し信号Ｒを“Ｈ”レベルとなるようにしても
良い。
ては、読出し時に読出しアドレスと読出し信号Ｒをほぼ
同時に“Ｌ”レベルから“Ｈ”レベルに変化させたが、
図３に示すように読出しアドレスが“Ｈ”レベルになっ
た後に読出し信号Ｒを“Ｈ”レベルとなるようにしても
良い。
【００３４】なお、１チップ内にＣＰＵとメモリが形成
されていて、読出し専用のデコーダがある半導体集積回
路装置においては、図５に示すようにアドレス信号の遷
移を検出して読出し信号Ｒを生成するアドレス遷移検出
回路を設け、このアドレス遷移検出回路の出力を読出し
信号Ｒとして利用することができる。例えば図５（ａ）
に示すように、アドレス信号Ａ0 Ａ1 …Ａn の各ビット
値Ａi （ｉ＝０，１，…ｎ）の遷移を２連の複数段のイ
ンバータチェインによって検出し、これらの検出信号ａ
i ，ｂi ，ｃi ，ｄi に基づいて、図５（ｂ）に示すよ
うに信号ａi が“Ｈ”になってから信号ｂi が“Ｌ”に
なるまでの時間、又は信号ｃi が“Ｈ”になってから信
号ｄi が“Ｌ”になるまでの時間だけ、読出し信号Ｒが
“Ｈ”となるようにする。このようにすることにより、
読出し信号Ｒが“Ｈ”になっている期間をインバータチ
ェインの段数によって調整できる。このアドレス遷移検
出回路５０を用いた半導体記憶装置の例を図４に示す。
この場合、センスアンプ回路４１はクロックドインバー
タであり、アドレス遷移検出回路（ＡＴＤ（Address tr
ansition detector ）回路ともいう）５０から出力され
る読出し信号Ｒによって読出し動作が制御される。そし
て、センスアンプ回路４１の出力は、クロックドインバ
ータ５４およびインバータ５６からなるラッチ回路によ
って保持される。これによりセンスアンプ回路４１が不
活性な場合でもデータが保持され、読出し信号Ｒが
“Ｈ”以外でもセンスアンプ回路４１には直流パスが生
じず、電力消費を抑えることができる。なお、クロック
ドインバータ５４は、インバータ５２を介して送られて
くるＡＴＤ回路５０の出力（読出し信号Ｒ）によって制
御される。
されていて、読出し専用のデコーダがある半導体集積回
路装置においては、図５に示すようにアドレス信号の遷
移を検出して読出し信号Ｒを生成するアドレス遷移検出
回路を設け、このアドレス遷移検出回路の出力を読出し
信号Ｒとして利用することができる。例えば図５（ａ）
に示すように、アドレス信号Ａ0 Ａ1 …Ａn の各ビット
値Ａi （ｉ＝０，１，…ｎ）の遷移を２連の複数段のイ
ンバータチェインによって検出し、これらの検出信号ａ
i ，ｂi ，ｃi ，ｄi に基づいて、図５（ｂ）に示すよ
うに信号ａi が“Ｈ”になってから信号ｂi が“Ｌ”に
なるまでの時間、又は信号ｃi が“Ｈ”になってから信
号ｄi が“Ｌ”になるまでの時間だけ、読出し信号Ｒが
“Ｈ”となるようにする。このようにすることにより、
読出し信号Ｒが“Ｈ”になっている期間をインバータチ
ェインの段数によって調整できる。このアドレス遷移検
出回路５０を用いた半導体記憶装置の例を図４に示す。
この場合、センスアンプ回路４１はクロックドインバー
タであり、アドレス遷移検出回路（ＡＴＤ（Address tr
ansition detector ）回路ともいう）５０から出力され
る読出し信号Ｒによって読出し動作が制御される。そし
て、センスアンプ回路４１の出力は、クロックドインバ
ータ５４およびインバータ５６からなるラッチ回路によ
って保持される。これによりセンスアンプ回路４１が不
活性な場合でもデータが保持され、読出し信号Ｒが
“Ｈ”以外でもセンスアンプ回路４１には直流パスが生
じず、電力消費を抑えることができる。なお、クロック
ドインバータ５４は、インバータ５２を介して送られて
くるＡＴＤ回路５０の出力（読出し信号Ｒ）によって制
御される。
【００３５】
【発明の効果】本発明によれば、高速な読出しが可能に
なるとともに、消費電流を可及的に小さくすることがで
きる。
なるとともに、消費電流を可及的に小さくすることがで
きる。
【図１】本発明によるセンスアンプ回路の第１の実施例
の構成を示す回路図。
の構成を示す回路図。
【図２】本発明によるセンスアンプ回路の第２の実施例
の構成を示す回路図。
の構成を示す回路図。
【図３】アドレス信号と読出し信号Ｒのタイミングを示
すタイミングチャート。
すタイミングチャート。
【図４】アドレス遷移検出回路の構成を示す回路図。
【図５】アドレス遷移検出回路を用いた半導体記憶装置
の例を示すブロック図。
の例を示すブロック図。
【図６】従来のセンスアンプ回路の構成を示す回路図。
１ 書込み専用ビット線 ３、９ トランスファゲート ５ａ インバータ ５ｂ クロックドインバータ ７、１０ ＮチャネルＭＯＳトランジスタ １２ 読出し専用ビット線 ＭＣ メモリセル Ｎ１、Ｎ２ ＮチャネルＭＯＳトランジスタ Ｐ１、Ｐ２ ＰチャネルＭＯＳトランジスタ Ｒ 読出し信号
Claims (2)
- 【請求項１】ＰチャネルＭＯＳトランジスタ及びＮチャ
ネルＭＯＳトランジスタからなり、入力端がプリチャー
ジされた読出し専用ビット線に接続されるＣＭＯＳイン
バータと、 読出し動作モード時には前記ＣＭＯＳインバータを活性
化し、読出し動作モード以外のモード時には不活性にす
る活性化手段と、 を備えていることを特徴とするセンスアンプ回路。 - 【請求項２】読出し動作モード以外のモード時には前記
ＣＭＯＳインバータの出力端の電位を所定の電位に保持
し、読出し動作モード時には前記ＣＭＯＳインバータの
出力を保持する保持手段を備えていることを特徴とする
請求項１記載のセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4129493A JPH06251588A (ja) | 1993-03-02 | 1993-03-02 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4129493A JPH06251588A (ja) | 1993-03-02 | 1993-03-02 | センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06251588A true JPH06251588A (ja) | 1994-09-09 |
Family
ID=12604442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4129493A Withdrawn JPH06251588A (ja) | 1993-03-02 | 1993-03-02 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06251588A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011080999A1 (en) * | 2009-12-28 | 2011-07-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2013232652A (ja) * | 2010-03-19 | 2013-11-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8902640B2 (en) | 2010-08-06 | 2014-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| US9153589B2 (en) | 2009-12-28 | 2015-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2015181084A (ja) * | 2010-04-02 | 2015-10-15 | アルテラ コーポレイションＡｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ | ソフトエラーアップセット不感性を有するメモリ要素 |
-
1993
- 1993-03-02 JP JP4129493A patent/JPH06251588A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011080999A1 (en) * | 2009-12-28 | 2011-07-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9053969B2 (en) | 2009-12-28 | 2015-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9153589B2 (en) | 2009-12-28 | 2015-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9490370B2 (en) | 2009-12-28 | 2016-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2013232652A (ja) * | 2010-03-19 | 2013-11-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2015181084A (ja) * | 2010-04-02 | 2015-10-15 | アルテラ コーポレイションＡｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ | ソフトエラーアップセット不感性を有するメモリ要素 |
| US8902640B2 (en) | 2010-08-06 | 2014-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| US9299813B2 (en) | 2010-08-06 | 2016-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| US9525051B2 (en) | 2010-08-06 | 2016-12-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| US9825037B2 (en) | 2010-08-06 | 2017-11-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000509 |