JPH06251581A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH06251581A JPH06251581A JP5035161A JP3516193A JPH06251581A JP H06251581 A JPH06251581 A JP H06251581A JP 5035161 A JP5035161 A JP 5035161A JP 3516193 A JP3516193 A JP 3516193A JP H06251581 A JPH06251581 A JP H06251581A
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- signal
- power supply
- refresh
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 複雑な外部信号のタイミング条件を要求する
ことなく容易にセルフリフレッシュモードを実行するこ
とのできる半導体記憶装置を提供する。 【構成】 電源電圧検出回路30は、電源電圧Vccが
所定の基準電圧レベル以上になるか否かを検出する。こ
の電源電圧検出回路30は、電源電圧Vccが所定の電
圧値以下になると判断した場合には、セルフリフレッシ
ュモード指示信号φAを発生してリフレッシュタイマ3
2へ与える。リフレッシュタイマ32はこのセルフリフ
レッシュモード指示信号φAに応答して計時動作を行な
い、所定時間間隔でセルフリフレッシュ要求信号φsr
fを発生する。
ことなく容易にセルフリフレッシュモードを実行するこ
とのできる半導体記憶装置を提供する。 【構成】 電源電圧検出回路30は、電源電圧Vccが
所定の基準電圧レベル以上になるか否かを検出する。こ
の電源電圧検出回路30は、電源電圧Vccが所定の電
圧値以下になると判断した場合には、セルフリフレッシ
ュモード指示信号φAを発生してリフレッシュタイマ3
2へ与える。リフレッシュタイマ32はこのセルフリフ
レッシュモード指示信号φAに応答して計時動作を行な
い、所定時間間隔でセルフリフレッシュ要求信号φsr
fを発生する。
Description
【0001】
【産業上の利用分野】この発明はダイナミック型半導体
記憶装置に関し、特に、リフレッシュ動作を行なうため
の構成に関する。
記憶装置に関し、特に、リフレッシュ動作を行なうため
の構成に関する。
【0002】
【従来の技術】ダイナミック型半導体記憶装置における
メモリセルはキャパシタを含み、このキャパシタに情報
が電荷の形態で格納される。ダイナミック型半導体記憶
装置においては、メモリセルキャパシタにおいて必然的
に生じる電荷のリークによる記憶データの破壊を防止す
るために定期的に記憶データの再書込を行なうリフレッ
シュ動作が行なわれる。
メモリセルはキャパシタを含み、このキャパシタに情報
が電荷の形態で格納される。ダイナミック型半導体記憶
装置においては、メモリセルキャパシタにおいて必然的
に生じる電荷のリークによる記憶データの破壊を防止す
るために定期的に記憶データの再書込を行なうリフレッ
シュ動作が行なわれる。
【0003】リフレッシュ動作時においては、リフレッ
シュアドレスに従ってメモリセルアレイにおける1行の
メモリセルが選択状態とされ、この選択されたメモリセ
ルのデータの検知、増幅および再書込が行なわれる。こ
のようなリフレッシュ動作モードの1つにCBRリフレ
ッシュと呼ばれるものがある。
シュアドレスに従ってメモリセルアレイにおける1行の
メモリセルが選択状態とされ、この選択されたメモリセ
ルのデータの検知、増幅および再書込が行なわれる。こ
のようなリフレッシュ動作モードの1つにCBRリフレ
ッシュと呼ばれるものがある。
【0004】図30は、CBRリフレッシュモード時の
動作を示す信号波形図である。このCBRリフレッシュ
モードは、リフレッシュ指示は、信号/CAS(コラム
・アドレス・ストローブ)を信号/RAS(ロウ・アド
レス・ストローブ)よりも先に“L”に立下げるCBR
条件により設定される。信号/RASの立下がりに応答
して、内部制御信号φRASが発生される。この内部制
御信号φRASは、記憶装置における行選択動作に関連
する部分(ロウデコーダ、センスアンプ等)を制御する
信号である。この内部制御信号φRASに従って1行の
メモリセルの選択、およびデータの再書込が行なわれ
る。このCBR条件下において最初に行なわれるリフレ
ッシュは、通常「CBRリフレッシュ」と呼ばれる。
動作を示す信号波形図である。このCBRリフレッシュ
モードは、リフレッシュ指示は、信号/CAS(コラム
・アドレス・ストローブ)を信号/RAS(ロウ・アド
レス・ストローブ)よりも先に“L”に立下げるCBR
条件により設定される。信号/RASの立下がりに応答
して、内部制御信号φRASが発生される。この内部制
御信号φRASは、記憶装置における行選択動作に関連
する部分(ロウデコーダ、センスアンプ等)を制御する
信号である。この内部制御信号φRASに従って1行の
メモリセルの選択、およびデータの再書込が行なわれ
る。このCBR条件下において最初に行なわれるリフレ
ッシュは、通常「CBRリフレッシュ」と呼ばれる。
【0005】信号/RASを所定期間(図30において
は一例として100μs)“L”に設定すると、セルフ
リフレッシュモードに入り、所定の時間間隔(図30に
おいては一例として16μsを示す)で内蔵のタイマに
よりリフレッシュ要求が発生され、このリフレッシュ要
求に応答して内部制御信号φRASが発生される。リフ
レッシュ要求に従って、内蔵のアドレスカウンタからリ
フレッシュアドレスが発生され、このリフレッシュアド
レスに従った行の選択および再書込動作が実行される。
この所定期間(たとえば100μs)経過後に行なわれ
るリフレッシュモードは通常「CBRセルフリフレッシ
ュ」と呼ばれる。
は一例として100μs)“L”に設定すると、セルフ
リフレッシュモードに入り、所定の時間間隔(図30に
おいては一例として16μsを示す)で内蔵のタイマに
よりリフレッシュ要求が発生され、このリフレッシュ要
求に応答して内部制御信号φRASが発生される。リフ
レッシュ要求に従って、内蔵のアドレスカウンタからリ
フレッシュアドレスが発生され、このリフレッシュアド
レスに従った行の選択および再書込動作が実行される。
この所定期間(たとえば100μs)経過後に行なわれ
るリフレッシュモードは通常「CBRセルフリフレッシ
ュ」と呼ばれる。
【0006】このCBRリフレッシュおよびCBRセル
フリフレッシュを併せて通常、セルフリフレッシュモー
ドと呼ぶ。
フリフレッシュを併せて通常、セルフリフレッシュモー
ドと呼ぶ。
【0007】このセルフリフレッシュモードにおいて
は、外部制御信号/RASおよび/CASを与えるだけ
で、記憶装置内部で自動的にリフレッシュが実行され
る。各リフレッシュサイクルごとに外部制御信号を与え
る必要がなく、またリフレッシュアドレスも記憶装置内
部で発生されるため、外部のDRAMコントローラなど
の制御装置は動作する必要がない。したがって、システ
ム全体としての消費電力の観点からは、セルフリフレッ
シュモードが好ましい。
は、外部制御信号/RASおよび/CASを与えるだけ
で、記憶装置内部で自動的にリフレッシュが実行され
る。各リフレッシュサイクルごとに外部制御信号を与え
る必要がなく、またリフレッシュアドレスも記憶装置内
部で発生されるため、外部のDRAMコントローラなど
の制御装置は動作する必要がない。したがって、システ
ム全体としての消費電力の観点からは、セルフリフレッ
シュモードが好ましい。
【0008】このようなセルフリフレッシュモードは、
一般に、データ保持動作を行なうバッテリバックアップ
動作時等において利用される。
一般に、データ保持動作を行なうバッテリバックアップ
動作時等において利用される。
【0009】なお、図30に示すセルフリフレッシュモ
ードの動作波形において、信号/CASは、信号/RA
Sと同じようにこのセルフリフレッシュモード期間
“L”に設定されている。この信号/CASは、セルフ
リフレッシュ指示の後は、任意の状態に維持されてもよ
い。セルフリフレッシュモード時においては、信号/R
ASが“L”の間、列選択動作に関連する回路の動作を
制御する内部制御信号φCASは強制的に不活性状態の
“L”に設定されるためである。
ードの動作波形において、信号/CASは、信号/RA
Sと同じようにこのセルフリフレッシュモード期間
“L”に設定されている。この信号/CASは、セルフ
リフレッシュ指示の後は、任意の状態に維持されてもよ
い。セルフリフレッシュモード時においては、信号/R
ASが“L”の間、列選択動作に関連する回路の動作を
制御する内部制御信号φCASは強制的に不活性状態の
“L”に設定されるためである。
【0010】
【発明が解決しようとする課題】図31は一般的なデー
タ処理システムの構成を簡略化して示す図である。図3
1において、データ処理システムは、与えられたプログ
ラムに従って演算処理を実行する中央演算処理装置(C
PU)502と、このデータ処理システムの主記憶装置
として機能するダイナミック・ランダム・アクセス・メ
モリ(DRAM)506と、CPU502からのDRA
M506へのアクセスを管理するためのメモリ管理装置
(MMU)504を含む。MMU504は、DRAM5
06への行アドレスと列アドレスとの多重化、信号/R
ASおよび/CASの発生などを実行する。
タ処理システムの構成を簡略化して示す図である。図3
1において、データ処理システムは、与えられたプログ
ラムに従って演算処理を実行する中央演算処理装置(C
PU)502と、このデータ処理システムの主記憶装置
として機能するダイナミック・ランダム・アクセス・メ
モリ(DRAM)506と、CPU502からのDRA
M506へのアクセスを管理するためのメモリ管理装置
(MMU)504を含む。MMU504は、DRAM5
06への行アドレスと列アドレスとの多重化、信号/R
ASおよび/CASの発生などを実行する。
【0011】このデータ処理システムはさらに、主電源
508と、補助電源510と、主電源508が断状態と
なったときにこの主電源508に代えて補助電源510
を選択し、CPU502、MMU504およびDRAM
506へこの補助電源510からの電源電圧を供給する
電源切換回路512を含む。主電源508は、商用電源
であってもよく、またバッテリであってもよい。
508と、補助電源510と、主電源508が断状態と
なったときにこの主電源508に代えて補助電源510
を選択し、CPU502、MMU504およびDRAM
506へこの補助電源510からの電源電圧を供給する
電源切換回路512を含む。主電源508は、商用電源
であってもよく、またバッテリであってもよい。
【0012】一般に停電などにより、主電源508が断
状態となった場合、電源切換回路512はこれに応答し
て補助電源510からの電源電圧を選択して各装置50
2、504および506へ与える。この主電源508の
断状態に応答して、CPU502は、割込をかけられて
必要な処理を実行する。補助電源510が電源切換回路
512により選択された後は、DRAM506は、いわ
ゆる「バッテリバックアップ動作モード」に入る。この
場合、CPU502からの指示に従って、MMU504
は、たとえばCBR条件などによりDRAM506にセ
ルフリフレッシュモードを指示する。この間、DRAM
506においては、データの保持動作のみが実行され
る。
状態となった場合、電源切換回路512はこれに応答し
て補助電源510からの電源電圧を選択して各装置50
2、504および506へ与える。この主電源508の
断状態に応答して、CPU502は、割込をかけられて
必要な処理を実行する。補助電源510が電源切換回路
512により選択された後は、DRAM506は、いわ
ゆる「バッテリバックアップ動作モード」に入る。この
場合、CPU502からの指示に従って、MMU504
は、たとえばCBR条件などによりDRAM506にセ
ルフリフレッシュモードを指示する。この間、DRAM
506においては、データの保持動作のみが実行され
る。
【0013】電源切換回路512は、主電源508の投
入/遮断のみをモニタし、そのモニタ結果に従って電源
の切換を行なっているだけである。主電源508が商用
電源の場合、この商用電源を利用する数多くの装置/機
器が同時に動作し、この主電源508の電圧レベルが一
時的に低下することがある。この場合、電源切換回路5
12は電源断状態ではないため、電源の切換は行なわ
ず、主電源508を選択している。この低下した電源電
圧を利用してデータ処理システムにおいては処理が実行
されるため、信号タイミングマージンの減少などのため
に誤動作が生じるという問題がある。
入/遮断のみをモニタし、そのモニタ結果に従って電源
の切換を行なっているだけである。主電源508が商用
電源の場合、この商用電源を利用する数多くの装置/機
器が同時に動作し、この主電源508の電圧レベルが一
時的に低下することがある。この場合、電源切換回路5
12は電源断状態ではないため、電源の切換は行なわ
ず、主電源508を選択している。この低下した電源電
圧を利用してデータ処理システムにおいては処理が実行
されるため、信号タイミングマージンの減少などのため
に誤動作が生じるという問題がある。
【0014】またこの場合、データ処理システムの消費
電力を低減し、主電源508の電源電圧レベルへの復帰
を促進する必要がある。しかしながら、従来のデータ処
理システムにおいては、主電源508の電圧レベルが一
時的に低下しても、何ら特別な処理は行なわれず、プロ
グラムに従ったデータ処理が実行されており、主電源5
08の電圧レベルの復帰を遅らせる1つの原因となると
いう欠点もあった。
電力を低減し、主電源508の電源電圧レベルへの復帰
を促進する必要がある。しかしながら、従来のデータ処
理システムにおいては、主電源508の電圧レベルが一
時的に低下しても、何ら特別な処理は行なわれず、プロ
グラムに従ったデータ処理が実行されており、主電源5
08の電圧レベルの復帰を遅らせる1つの原因となると
いう欠点もあった。
【0015】また、電源電圧が低下した場合、DRAM
506におけるメモリセルのデータ保持特性は悪化す
る。すなわち、電源電圧が正常時の場合と比べて、メモ
リセルの保持データは、より短い時間で消失する。しか
しながら、従来の半導体記憶装置においては、電源電圧
のレベル低下時に積極的にメモリセルデータのリフレッ
シュを行なう構成は設けられておらず、このため正確な
データの保持が保証されなくなるという問題が生じる。
506におけるメモリセルのデータ保持特性は悪化す
る。すなわち、電源電圧が正常時の場合と比べて、メモ
リセルの保持データは、より短い時間で消失する。しか
しながら、従来の半導体記憶装置においては、電源電圧
のレベル低下時に積極的にメモリセルデータのリフレッ
シュを行なう構成は設けられておらず、このため正確な
データの保持が保証されなくなるという問題が生じる。
【0016】またセルフリフレッシュ動作を指定する場
合、従来の構成ではCBR条件などを満たす必要があ
る。この場合、複数の制御信号を駆動する必要があり、
多くの回路が動作し、消費電力を低減することができな
いという問題がある。
合、従来の構成ではCBR条件などを満たす必要があ
る。この場合、複数の制御信号を駆動する必要があり、
多くの回路が動作し、消費電力を低減することができな
いという問題がある。
【0017】また、セルフリフレッシュに入るために
は、CBRという複雑な外部制御信号に対するタイミン
グ設定が必要となる。
は、CBRという複雑な外部制御信号に対するタイミン
グ設定が必要となる。
【0018】それゆえ、この発明の目的は、低消費電力
のダイナミック型半導体記憶装置を提供することであ
る。
のダイナミック型半導体記憶装置を提供することであ
る。
【0019】この発明の他の目的は、外部信号の複雑な
タイミング条件を必要とすることなく容易にセルフリフ
レッシュモードに入ることのできるダイナミック型半導
体記憶装置を提供することである。
タイミング条件を必要とすることなく容易にセルフリフ
レッシュモードに入ることのできるダイナミック型半導
体記憶装置を提供することである。
【0020】この発明のさらに他の目的は、電源電圧低
下時においても正確なデータ保持を行なうことのできる
ダイナミック型半導体記憶装置を提供することである。
下時においても正確なデータ保持を行なうことのできる
ダイナミック型半導体記憶装置を提供することである。
【0021】
【課題を解決するための手段】この発明に係るダイナミ
ック型半導体記憶装置は、要約すれば、電源電圧低下時
には自動的にセルフリフレッシュモードに入るようにし
たものである。
ック型半導体記憶装置は、要約すれば、電源電圧低下時
には自動的にセルフリフレッシュモードに入るようにし
たものである。
【0022】請求項1に係るダイナミック型半導体記憶
装置は、電源電圧レベルを検出する電圧レベル検出手段
と、この電圧レベル検出手段が電源電圧が所定レベル以
下にあることを検出したとき、セルフリフレッシュモー
ド指示信号を発生するセルフリフレッシュ指示手段と、
このセルフリフレッシュモード指示信号に応答してリフ
レッシュ動作を行なうタイミングを与えるための計時動
作を行なうタイマ手段とを含む。
装置は、電源電圧レベルを検出する電圧レベル検出手段
と、この電圧レベル検出手段が電源電圧が所定レベル以
下にあることを検出したとき、セルフリフレッシュモー
ド指示信号を発生するセルフリフレッシュ指示手段と、
このセルフリフレッシュモード指示信号に応答してリフ
レッシュ動作を行なうタイミングを与えるための計時動
作を行なうタイマ手段とを含む。
【0023】請求項2に係るダイナミック型半導体記憶
装置は、この請求項1に係るダイナミック型半導体記憶
装置の構成に加えてさらに、電圧レベル検出手段が電源
電圧が所定レベル以上にあることを検出したとき、タイ
マ手段をリセットするリセット手段を備える。
装置は、この請求項1に係るダイナミック型半導体記憶
装置の構成に加えてさらに、電圧レベル検出手段が電源
電圧が所定レベル以上にあることを検出したとき、タイ
マ手段をリセットするリセット手段を備える。
【0024】請求項3に係るダイナミック型半導体記憶
装置は、請求項1に係るダイナミック型半導体記憶装置
において、さらに外部制御信号に応答してセルフリフレ
ッシュモード指示信号の論理を反転する手段を備える。
装置は、請求項1に係るダイナミック型半導体記憶装置
において、さらに外部制御信号に応答してセルフリフレ
ッシュモード指示信号の論理を反転する手段を備える。
【0025】請求項4に係るダイナミック型半導体記憶
装置は、請求項3記載の外部制御信号として、動作電源
電圧の正常時の電圧値よりもさらに高い電圧の信号を用
いる。
装置は、請求項3記載の外部制御信号として、動作電源
電圧の正常時の電圧値よりもさらに高い電圧の信号を用
いる。
【0026】請求項5に係るダイナミック型半導体記憶
装置は、請求項1のダイナミック型半導体記憶装置にお
いて、さらに電源電圧の正常時の電圧よりもさらに高い
電圧によりタイマ手段をリセットする手段を含む。
装置は、請求項1のダイナミック型半導体記憶装置にお
いて、さらに電源電圧の正常時の電圧よりもさらに高い
電圧によりタイマ手段をリセットする手段を含む。
【0027】請求項6に係るダイナミック型半導体記憶
装置は、電圧レベル検出手段が電源電圧が所定レベル以
上の電圧に復帰したことを検出したとき、セルフリフレ
ッシュモード指示信号をさらに所定時間活性状態に維持
する手段を備える。
装置は、電圧レベル検出手段が電源電圧が所定レベル以
上の電圧に復帰したことを検出したとき、セルフリフレ
ッシュモード指示信号をさらに所定時間活性状態に維持
する手段を備える。
【0028】
【作用】請求項1に係る発明においては、電源電圧レベ
ルに応じて自動的にセルフリフレッシュモード動作に入
る。このため、複雑な外部制御信号のタイミング条件が
必要とされることなく低消費電力で容易にセルフリフレ
ッシュモード動作に入ることができる。
ルに応じて自動的にセルフリフレッシュモード動作に入
る。このため、複雑な外部制御信号のタイミング条件が
必要とされることなく低消費電力で容易にセルフリフレ
ッシュモード動作に入ることができる。
【0029】請求項2に係る発明においては、電源電圧
が所定レベル以上に復帰したとき、タイマ手段をリセッ
トしており、容易にセルフリフレッシュモードから抜け
出ることができる。
が所定レベル以上に復帰したとき、タイマ手段をリセッ
トしており、容易にセルフリフレッシュモードから抜け
出ることができる。
【0030】請求項3に係る発明においては、外部制御
信号に応答してセルフリフレッシュモード指示信号の論
理を反転するため、電源電圧レベルにかかわらず、セル
フリフレッシュモード開始およびセルフリフレッシュモ
ード終了を指示することが容易にできる。
信号に応答してセルフリフレッシュモード指示信号の論
理を反転するため、電源電圧レベルにかかわらず、セル
フリフレッシュモード開始およびセルフリフレッシュモ
ード終了を指示することが容易にできる。
【0031】請求項4に係る発明においては、外部制御
信号として、電源電圧の正常時の値よりも高い電圧レベ
ルの信号を利用するため、通常動作時に用いられている
ピン端子を利用して外部制御信号を生成することができ
る。
信号として、電源電圧の正常時の値よりも高い電圧レベ
ルの信号を利用するため、通常動作時に用いられている
ピン端子を利用して外部制御信号を生成することができ
る。
【0032】請求項5に係る発明においては、正常時の
電源電圧値よりも高い電圧を用いてタイマ手段をリセッ
トしており、電源電圧レベルにかかわらずセルフリフレ
ッシュモードを容易に完了させることができる。
電源電圧値よりも高い電圧を用いてタイマ手段をリセッ
トしており、電源電圧レベルにかかわらずセルフリフレ
ッシュモードを容易に完了させることができる。
【0033】請求項6に係る発明においては、電源電圧
が所定レベル以上に復帰しても、引続きセルフリフレッ
シュモードが継続されており、より正確なデータの保持
が保証される。
が所定レベル以上に復帰しても、引続きセルフリフレッ
シュモードが継続されており、より正確なデータの保持
が保証される。
【0034】
[全体の構成]図1はこの発明が適用されるダイナミッ
ク型半導体記憶装置の全体の構成を示す図である。図1
においてはダイナミック型半導体記憶装置の一例として
ダイナミック・ランダム・アクセス・メモリ(DRAM
と以下称す)が示される。メモリセルのデータのリフレ
ッシュが必要とされる疑似SRAM(PSRAM)また
は仮想SRAM(VSRAM)などの記憶装置にも本発
明は適用可能である。
ク型半導体記憶装置の全体の構成を示す図である。図1
においてはダイナミック型半導体記憶装置の一例として
ダイナミック・ランダム・アクセス・メモリ(DRAM
と以下称す)が示される。メモリセルのデータのリフレ
ッシュが必要とされる疑似SRAM(PSRAM)また
は仮想SRAM(VSRAM)などの記憶装置にも本発
明は適用可能である。
【0035】図1を参照して、DRAMは、行列状に配
置された複数のダイナミックメモリセルを備えるメモリ
セルアレイ1と、内部行アドレスおよび内部列アドレス
を発生するアドレスバッファ2と、アドレスバッファ2
からの内部行アドレスをデコードしてメモリセルアレイ
1の対応の行(ワード線)を選択する信号を発生するロ
ウデコーダ4と、ロウデコーダ4からの行選択信号に応
答してメモリセルアレイ1の対応の行(ワード線)上へ
選択信号を伝達するワードドライバ6と、アドレスバッ
ファ2からの内部列アドレス信号をデコードして、メモ
リセルアレイ1の対応の列(ビット線対)を選択するコ
ラムデコーダ8を含む。アドレスバッファ2は、内部行
アドレスを発生するためのロウアドレスバッファ22
と、内部列アドレス信号を発生するためのコラムアドレ
スバッファ24を含む。
置された複数のダイナミックメモリセルを備えるメモリ
セルアレイ1と、内部行アドレスおよび内部列アドレス
を発生するアドレスバッファ2と、アドレスバッファ2
からの内部行アドレスをデコードしてメモリセルアレイ
1の対応の行(ワード線)を選択する信号を発生するロ
ウデコーダ4と、ロウデコーダ4からの行選択信号に応
答してメモリセルアレイ1の対応の行(ワード線)上へ
選択信号を伝達するワードドライバ6と、アドレスバッ
ファ2からの内部列アドレス信号をデコードして、メモ
リセルアレイ1の対応の列(ビット線対)を選択するコ
ラムデコーダ8を含む。アドレスバッファ2は、内部行
アドレスを発生するためのロウアドレスバッファ22
と、内部列アドレス信号を発生するためのコラムアドレ
スバッファ24を含む。
【0036】DRAMはさらに、メモリセルアレイ1の
ロウデコーダ4により選択された行に接続されるメモリ
セルのデータを検知し増幅するセンスアンプとコラムデ
コーダ8により選択された列を内部データバス9に接続
するIOゲートとを含む。図1においては、センスアン
プとIOゲートを1つのブロック10で示す。内部デー
タバス9は、装置外部とデータの入出力を行なうための
入出力回路12に接続される。
ロウデコーダ4により選択された行に接続されるメモリ
セルのデータを検知し増幅するセンスアンプとコラムデ
コーダ8により選択された列を内部データバス9に接続
するIOゲートとを含む。図1においては、センスアン
プとIOゲートを1つのブロック10で示す。内部デー
タバス9は、装置外部とデータの入出力を行なうための
入出力回路12に接続される。
【0037】DRAMはさらに、ロウアドレスストロー
ブ信号/RASに応答して内部制御信号φRASを発生
するRAS系制御回路14と、コラムアドレスストロー
ブ信号/CASに応答して内部制御信号φCASを発生
するCAS系制御回路16を含む。内部制御信号φRA
Sはロウアドレスバッファ22、ロウデコーダ4、ワー
ドドライバ6およびセンスアンプ等を駆動するために利
用される。内部制御信号φCASはコラムアドレスバッ
ファ24,コラムデコーダ8および入出力回路12を駆
動するために利用される。
ブ信号/RASに応答して内部制御信号φRASを発生
するRAS系制御回路14と、コラムアドレスストロー
ブ信号/CASに応答して内部制御信号φCASを発生
するCAS系制御回路16を含む。内部制御信号φRA
Sはロウアドレスバッファ22、ロウデコーダ4、ワー
ドドライバ6およびセンスアンプ等を駆動するために利
用される。内部制御信号φCASはコラムアドレスバッ
ファ24,コラムデコーダ8および入出力回路12を駆
動するために利用される。
【0038】入出力回路12は、信号/CASと図示し
ないライトイネーブル信号/WEに応答してデータの入
力または出力を実行する。入出力回路12はデータの書
込および読出を共通ノードDQを介して実行するように
示されている。このデータの入力および出力は別々のピ
ン端子を介して実行される構成が用いられてもよい。R
AS系制御回路14は、信号/RASが活性状態の
“L”となったときにCAS系制御回路16を動作可能
状態に設定する。信号/RASが“H”の不活性状態の
とき、CAS系制御回路16は不動作状態とされ、内部
制御信号φCASは“L”に維持される。
ないライトイネーブル信号/WEに応答してデータの入
力または出力を実行する。入出力回路12はデータの書
込および読出を共通ノードDQを介して実行するように
示されている。このデータの入力および出力は別々のピ
ン端子を介して実行される構成が用いられてもよい。R
AS系制御回路14は、信号/RASが活性状態の
“L”となったときにCAS系制御回路16を動作可能
状態に設定する。信号/RASが“H”の不活性状態の
とき、CAS系制御回路16は不動作状態とされ、内部
制御信号φCASは“L”に維持される。
【0039】DRAMはさらに、リフレッシュ制御系と
して、電源電圧Vccのレベルを検出し、その検出レベ
ルに従ってセルフリフレッシュモード指示信号φAを発
生する電源電圧検出回路30と、電源電圧検出回路30
からのセルフリフレッシュモード指示信号φAに応答し
て計時動作を行ない、所定時間経過後所定の時間間隔で
セルフリフレッシュ要求信号φsrfを発生するリフレ
ッシュタイマ32と、リフレッシュタイマ32からのセ
ルフリフレッシュ要求φsrfと電源電圧検出回路30
からのセルフリフレッシュ指示信号φAとに応答してリ
フレッシュに必要とされる制御信号を発生するリフレッ
シュ制御回路34と、電源電圧検出回路30からのセル
フリフレッシュモード指示信号φAの不活性状態への移
行に応答してリフレッシュタイマ32をリセットするリ
セット回路36と、リフレッシュ制御回路34の制御の
下にリフレッシュ行を指定するリフレッシュアドレスR
FADを発生するアドレスカウンタ38と、リフレッシ
ュ制御回路34の制御の下にアドレスカウンタ38から
のリフレッシュアドレスRFADまたは外部アドレスA
Dの一方を選択してロウアドレスバッファ22へ与える
マルチプレクス回路39を含む。
して、電源電圧Vccのレベルを検出し、その検出レベ
ルに従ってセルフリフレッシュモード指示信号φAを発
生する電源電圧検出回路30と、電源電圧検出回路30
からのセルフリフレッシュモード指示信号φAに応答し
て計時動作を行ない、所定時間経過後所定の時間間隔で
セルフリフレッシュ要求信号φsrfを発生するリフレ
ッシュタイマ32と、リフレッシュタイマ32からのセ
ルフリフレッシュ要求φsrfと電源電圧検出回路30
からのセルフリフレッシュ指示信号φAとに応答してリ
フレッシュに必要とされる制御信号を発生するリフレッ
シュ制御回路34と、電源電圧検出回路30からのセル
フリフレッシュモード指示信号φAの不活性状態への移
行に応答してリフレッシュタイマ32をリセットするリ
セット回路36と、リフレッシュ制御回路34の制御の
下にリフレッシュ行を指定するリフレッシュアドレスR
FADを発生するアドレスカウンタ38と、リフレッシ
ュ制御回路34の制御の下にアドレスカウンタ38から
のリフレッシュアドレスRFADまたは外部アドレスA
Dの一方を選択してロウアドレスバッファ22へ与える
マルチプレクス回路39を含む。
【0040】リフレッシュ制御回路34は、セルフリフ
レッシュ要求信号φsrfに応答してワンショットのパ
ルス信号を発生してRAS系制御回路14へ与える。こ
のリフレッシュ制御回路34が発生するワンショットの
パルス信号は、メモリセルのリフレッシュに必要とされ
る時間幅を備える。リフレッシュ制御回路34は、1つ
のリフレッシュサイクル完了時にアドレスカウンタ38
のカウント値を1増分または減分する。マルチプレクス
回路39は、リフレッシュ制御回路34からの制御の下
に、セルフリフレッシュモード時においてアドレスカウ
ンタ38からのリフレッシュアドレスRFADを選択し
てロウアドレスバッファ22へ与える。通常動作時にお
いては、マルチプレクス回路39は外部からのアドレス
信号ADを選択してロウアドレスバッファ22へ与え
る。次に動作について簡単に説明する。
レッシュ要求信号φsrfに応答してワンショットのパ
ルス信号を発生してRAS系制御回路14へ与える。こ
のリフレッシュ制御回路34が発生するワンショットの
パルス信号は、メモリセルのリフレッシュに必要とされ
る時間幅を備える。リフレッシュ制御回路34は、1つ
のリフレッシュサイクル完了時にアドレスカウンタ38
のカウント値を1増分または減分する。マルチプレクス
回路39は、リフレッシュ制御回路34からの制御の下
に、セルフリフレッシュモード時においてアドレスカウ
ンタ38からのリフレッシュアドレスRFADを選択し
てロウアドレスバッファ22へ与える。通常動作時にお
いては、マルチプレクス回路39は外部からのアドレス
信号ADを選択してロウアドレスバッファ22へ与え
る。次に動作について簡単に説明する。
【0041】通常動作時においては、電源電圧Vccは
正常な値を備えており、電源電圧検出回路30からの信
号φAは不活性状態にある。この状態においてはリフレ
ッシュタイマ32は起動されない。RAS系制御回路1
4およびCAS系制御回路16がそれぞれ信号/RAS
および/CASに応答して内部制御信号φRASおよび
φCASを発生する。マルチプレクス回路39は外部ア
ドレス信号ADを選択する状態にある。アドレスバッフ
ァ2においては、時分割的に与えられる行アドレスおよ
び列アドレスをそれぞれロウアドレスバッファ22およ
びコラムアドレスバッファ24が取込み内部行アドレス
信号および内部列アドレス信号をそれぞれ発生する。ロ
ウアドレスバッファ22およびコラムアドレスバッファ
24の動作タイミングは内部制御信号φRASおよびφ
CASにより決定される。
正常な値を備えており、電源電圧検出回路30からの信
号φAは不活性状態にある。この状態においてはリフレ
ッシュタイマ32は起動されない。RAS系制御回路1
4およびCAS系制御回路16がそれぞれ信号/RAS
および/CASに応答して内部制御信号φRASおよび
φCASを発生する。マルチプレクス回路39は外部ア
ドレス信号ADを選択する状態にある。アドレスバッフ
ァ2においては、時分割的に与えられる行アドレスおよ
び列アドレスをそれぞれロウアドレスバッファ22およ
びコラムアドレスバッファ24が取込み内部行アドレス
信号および内部列アドレス信号をそれぞれ発生する。ロ
ウアドレスバッファ22およびコラムアドレスバッファ
24の動作タイミングは内部制御信号φRASおよびφ
CASにより決定される。
【0042】ロウデコーダ4がロウアドレスバッファ2
2からの内部行アドレス信号をデコードし、行選択信号
を発生する。ワードドライバ6は、このロウデコーダ4
からの行選択信号に応答してメモリセルアレイ1の対応
の行を選択状態に駆動する。この後ブロック10に含ま
れるセンスアンプが、選択された1行に接続されるメモ
リセルのデータの検知および増幅を行なう。コラムデコ
ーダ8がコラムアドレスバッファ24からの内部列アド
レス信号をデコードし、メモリセルアレイ1の対応の列
を選択するための列選択信号を発生する。ブロック10
に含まれるIOゲートはコラムデコーダ8からの列選択
信号に応答してメモリセルアレイ1内の対応の列を内部
データバス9に接続する。この状態で、入出力回路12
を介してデータの読出または書込が実行される。いずれ
が行なわれるかは図示しないライトイネーブル信号/W
Eにより決定される。
2からの内部行アドレス信号をデコードし、行選択信号
を発生する。ワードドライバ6は、このロウデコーダ4
からの行選択信号に応答してメモリセルアレイ1の対応
の行を選択状態に駆動する。この後ブロック10に含ま
れるセンスアンプが、選択された1行に接続されるメモ
リセルのデータの検知および増幅を行なう。コラムデコ
ーダ8がコラムアドレスバッファ24からの内部列アド
レス信号をデコードし、メモリセルアレイ1の対応の列
を選択するための列選択信号を発生する。ブロック10
に含まれるIOゲートはコラムデコーダ8からの列選択
信号に応答してメモリセルアレイ1内の対応の列を内部
データバス9に接続する。この状態で、入出力回路12
を介してデータの読出または書込が実行される。いずれ
が行なわれるかは図示しないライトイネーブル信号/W
Eにより決定される。
【0043】電源電圧Vccが所定の電圧レベルVRE
Fよりも低くなると、図2の動作波形に示すように、電
源電圧検出回路30からの信号φAが活性状態となり、
セルフリフレッシュモードが指定される。この電源電圧
検出回路30が用いる判定基準となる基準電圧VREF
は、正常時の動作電源電圧Vccが5Vの場合、たとえ
ば4.5Vに設定される。このセルフリフレッシュモー
ド指示信号に応答してリフレッシュタイマ32が起動さ
れる。リフレッシュ制御回路34は、セルフリフレッシ
ュモード指示信号φAに応答してマルチプレクス回路3
9をアドレスカウンタ38からのリフレッシュアドレス
RFADを選択する状態に設定する。
Fよりも低くなると、図2の動作波形に示すように、電
源電圧検出回路30からの信号φAが活性状態となり、
セルフリフレッシュモードが指定される。この電源電圧
検出回路30が用いる判定基準となる基準電圧VREF
は、正常時の動作電源電圧Vccが5Vの場合、たとえ
ば4.5Vに設定される。このセルフリフレッシュモー
ド指示信号に応答してリフレッシュタイマ32が起動さ
れる。リフレッシュ制御回路34は、セルフリフレッシ
ュモード指示信号φAに応答してマルチプレクス回路3
9をアドレスカウンタ38からのリフレッシュアドレス
RFADを選択する状態に設定する。
【0044】リフレッシュ制御回路34は、このとき、
またセルフリフレッシュモード指示信号φAに応答して
ワンショットのパルス信号を発生してRAS系制御回路
14へ与える。これに応答して、RAS系制御回路14
からは内部制御信号φRASが発生される。このときC
AS系制御回路16の動作は禁止され、内部制御信号φ
CASは不活性状態の“L”になる。この内部制御信号
φRASに応答してロウアドレスバッファ22がマルチ
プレクス回路39から与えられるリフレッシュアドレス
信号RFADを取込みロウデコーダ4へ与える。ロウデ
コーダ4は、このロウアドレスバッファ22からのリフ
レッシュアドレス信号をデコードし、メモリセルアレイ
1におけるリフレッシュされる行を指定するリフレッシ
ュ行選択信号を発生する。ワードドライバ6がこのリフ
レッシュ行選択信号に応答して対応の行を選択状態に駆
動する。
またセルフリフレッシュモード指示信号φAに応答して
ワンショットのパルス信号を発生してRAS系制御回路
14へ与える。これに応答して、RAS系制御回路14
からは内部制御信号φRASが発生される。このときC
AS系制御回路16の動作は禁止され、内部制御信号φ
CASは不活性状態の“L”になる。この内部制御信号
φRASに応答してロウアドレスバッファ22がマルチ
プレクス回路39から与えられるリフレッシュアドレス
信号RFADを取込みロウデコーダ4へ与える。ロウデ
コーダ4は、このロウアドレスバッファ22からのリフ
レッシュアドレス信号をデコードし、メモリセルアレイ
1におけるリフレッシュされる行を指定するリフレッシ
ュ行選択信号を発生する。ワードドライバ6がこのリフ
レッシュ行選択信号に応答して対応の行を選択状態に駆
動する。
【0045】次いで、内部制御信号φRASに応答し
て、センスアンプが活性化され、選択された行に接続さ
れるメモリセルデータの検知、増幅および再書込が実行
される。内部制御信号φCASは不活性状態にあるた
め、コラムアドレスバッファ24およびコラムデコーダ
8は動作せず、メモリセルアレイ1における列選択は行
なわれない。所定時間が経過すると(リフレッシュ時に
おいて発生される内部制御信号φRASのパルス幅によ
り決定される)、ロウデコーダ4の出力が“L”に立下
がり、ワードドライバ6の出力も“L”に立下がり、メ
モリセルアレイ1における1行のメモリセルのデータの
リフレッシュが完了する。
て、センスアンプが活性化され、選択された行に接続さ
れるメモリセルデータの検知、増幅および再書込が実行
される。内部制御信号φCASは不活性状態にあるた
め、コラムアドレスバッファ24およびコラムデコーダ
8は動作せず、メモリセルアレイ1における列選択は行
なわれない。所定時間が経過すると(リフレッシュ時に
おいて発生される内部制御信号φRASのパルス幅によ
り決定される)、ロウデコーダ4の出力が“L”に立下
がり、ワードドライバ6の出力も“L”に立下がり、メ
モリセルアレイ1における1行のメモリセルのデータの
リフレッシュが完了する。
【0046】リフレッシュモード指示信号φAが活性状
態にある間リフレッシュタイマ32は計時動作を行なっ
ている。所定時間が経過するとリフレッシュタイマ32
からのリフレッシュ要求信号φsrfが活性状態に立上
がる。これに応答して、リフレッシュ制御回路34がワ
ンショットのパルス信号を発生してRAS系制御回路1
4へ与える。これにより、再びリフレッシュ動作が実行
される。この動作は、セルフリフレッシュモード指示信
号φAが活性状態にある間繰り返し実行される。各リフ
レッシュサイクル完了時においてアドレスカウンタ38
のカウント値は1増分または減分され、次のリフレッシ
ュサイクル時におけるリフレッシュ行を指定する状態と
なる。
態にある間リフレッシュタイマ32は計時動作を行なっ
ている。所定時間が経過するとリフレッシュタイマ32
からのリフレッシュ要求信号φsrfが活性状態に立上
がる。これに応答して、リフレッシュ制御回路34がワ
ンショットのパルス信号を発生してRAS系制御回路1
4へ与える。これにより、再びリフレッシュ動作が実行
される。この動作は、セルフリフレッシュモード指示信
号φAが活性状態にある間繰り返し実行される。各リフ
レッシュサイクル完了時においてアドレスカウンタ38
のカウント値は1増分または減分され、次のリフレッシ
ュサイクル時におけるリフレッシュ行を指定する状態と
なる。
【0047】なお図2に示す動作波形図において、セル
フリフレッシュモード指示信号φAが活性状態の“H”
となってからセルフリフレッシュが実行されるまでの期
間T1およびセルフリフレッシュモードにおいて連続し
てリフレッシュが実行される期間T2はそれぞれ電源電
圧Vccが正常時に指定される仕様値よりも短くされ
る。電源電圧Vcc低下時においては、メモリセルのデ
ータ保持特性が悪くなり、より早い時間でその保持デー
タが消失するためである。
フリフレッシュモード指示信号φAが活性状態の“H”
となってからセルフリフレッシュが実行されるまでの期
間T1およびセルフリフレッシュモードにおいて連続し
てリフレッシュが実行される期間T2はそれぞれ電源電
圧Vccが正常時に指定される仕様値よりも短くされ
る。電源電圧Vcc低下時においては、メモリセルのデ
ータ保持特性が悪くなり、より早い時間でその保持デー
タが消失するためである。
【0048】上述の構成により、電源電圧Vccの低下
時に自動的にメモリセルデータのリフレッシュを行なう
ことができる。この場合、信号/RASおよび/CAS
のタイミング条件の組合わせは何ら用いられておらず、
容易にセルフリフレッシュモードへ入ることができる。
信号φAの立上に応答して発生される信号φRASは、
発生が禁止されてもよい。
時に自動的にメモリセルデータのリフレッシュを行なう
ことができる。この場合、信号/RASおよび/CAS
のタイミング条件の組合わせは何ら用いられておらず、
容易にセルフリフレッシュモードへ入ることができる。
信号φAの立上に応答して発生される信号φRASは、
発生が禁止されてもよい。
【0049】[各部の構成] [電源電圧検出回路] 実施例1 図3(A)は図1に示す電源電圧検出回路の第1の実施
例の構成を示す図である。図3(A)において、電源電
圧検出回路30は、電源電圧Vccのレベルを検出する
ためのレベル検出回路40と、レベル検出回路40の出
力(検出電圧)に従ってセルフリフレッシュモード指示
信号φAを発生するセルフリフレッシュ指示回路50を
含む。レベル検出回路40は、電源電圧Vcc供給ノー
ドと出力ノード46との間に直列に接続される複数個
(図3においては3個)のダイオード接続されたnチャ
ネルMOS(絶縁ゲート型電界効果)トランジスタ4
1、42および43と、出力ノード46と接地電位供給
ノードとの間に設けられる高抵抗の抵抗素子44を含
む。
例の構成を示す図である。図3(A)において、電源電
圧検出回路30は、電源電圧Vccのレベルを検出する
ためのレベル検出回路40と、レベル検出回路40の出
力(検出電圧)に従ってセルフリフレッシュモード指示
信号φAを発生するセルフリフレッシュ指示回路50を
含む。レベル検出回路40は、電源電圧Vcc供給ノー
ドと出力ノード46との間に直列に接続される複数個
(図3においては3個)のダイオード接続されたnチャ
ネルMOS(絶縁ゲート型電界効果)トランジスタ4
1、42および43と、出力ノード46と接地電位供給
ノードとの間に設けられる高抵抗の抵抗素子44を含
む。
【0050】抵抗素子44は十分大きな抵抗値を備えて
いるため、nチャネルMOSトランジスタ41〜43は
ダイオードとして機能し、3・Vthの電圧降下を与え
る。ここでVthはトランジスタ41〜43それぞれの
しきい値電圧である。したがって、出力ノード46に現
われる電圧はVcc−3・Vthとなる。
いるため、nチャネルMOSトランジスタ41〜43は
ダイオードとして機能し、3・Vthの電圧降下を与え
る。ここでVthはトランジスタ41〜43それぞれの
しきい値電圧である。したがって、出力ノード46に現
われる電圧はVcc−3・Vthとなる。
【0051】セルフリフレッシュ指示回路50は、レベ
ル検出回路40の出力ノード46の出力電圧をそのゲー
トに受ける相補接続されたpチャネルMOSトランジス
タ51およびnチャネルMOSトランジスタ52と、ノ
ード55上の電位を反転し増幅するインバータ回路53
および54とを含む。pチャネルMOSトランジスタ5
1のゲート幅WはnチャネルMOSトランジスタ52の
ゲート幅Wよりも十分小さくされる。トランジスタ51
および52はインバータ回路を構成する。トランジスタ
51および52のゲート幅を調整することにより、この
インバータ(トランジスタ51および52で構成され
る)の入力しきい値電圧を所定の値に設定することがで
きる。トランジスタ51および52が構成するインバー
タの入力しきい値電圧が上述の基準電圧VREFを与え
る。
ル検出回路40の出力ノード46の出力電圧をそのゲー
トに受ける相補接続されたpチャネルMOSトランジス
タ51およびnチャネルMOSトランジスタ52と、ノ
ード55上の電位を反転し増幅するインバータ回路53
および54とを含む。pチャネルMOSトランジスタ5
1のゲート幅WはnチャネルMOSトランジスタ52の
ゲート幅Wよりも十分小さくされる。トランジスタ51
および52はインバータ回路を構成する。トランジスタ
51および52のゲート幅を調整することにより、この
インバータ(トランジスタ51および52で構成され
る)の入力しきい値電圧を所定の値に設定することがで
きる。トランジスタ51および52が構成するインバー
タの入力しきい値電圧が上述の基準電圧VREFを与え
る。
【0052】トランジスタ51のゲート幅Wはトランジ
スタ52のゲート幅Wよりも小さくされている。このた
め、トランジスタ51の電流供給能力はトランジスタ5
2の電流駆動力よりも小さい。したがって、このトラン
ジスタ51および52からなるインバータ回路の入力論
理しきい値は十分低い値となる。次に動作についてその
動作波形図である図3(B)を参照して説明する。
スタ52のゲート幅Wよりも小さくされている。このた
め、トランジスタ51の電流供給能力はトランジスタ5
2の電流駆動力よりも小さい。したがって、このトラン
ジスタ51および52からなるインバータ回路の入力論
理しきい値は十分低い値となる。次に動作についてその
動作波形図である図3(B)を参照して説明する。
【0053】正常時においては、電源電圧Vccはたと
えば5Vのレベルにあり、ノード46から出力される電
圧レベルは約2V程度である。ここで、トランジスタ4
1〜43のしきい値電圧Vthを1Vと想定する。トラ
ンジスタ51および52からなるインバータ回路の入力
論理しきい値VREFはこの2Vよりも小さな値のたと
えば1.5Vに設定される。この状態においては、トラ
ンジスタ51のゲート−ソース間電圧がトランジスタ5
1のしきい値電圧よりも低い状態であっても、その電流
供給力はトランジスタ52のそれよりも小さいため、ノ
ード55の電位はトランジスタ52により接地電位レベ
ルに放電され、“L”のレベルになる。
えば5Vのレベルにあり、ノード46から出力される電
圧レベルは約2V程度である。ここで、トランジスタ4
1〜43のしきい値電圧Vthを1Vと想定する。トラ
ンジスタ51および52からなるインバータ回路の入力
論理しきい値VREFはこの2Vよりも小さな値のたと
えば1.5Vに設定される。この状態においては、トラ
ンジスタ51のゲート−ソース間電圧がトランジスタ5
1のしきい値電圧よりも低い状態であっても、その電流
供給力はトランジスタ52のそれよりも小さいため、ノ
ード55の電位はトランジスタ52により接地電位レベ
ルに放電され、“L”のレベルになる。
【0054】電源電圧Vccが低下すると、応じてノー
ド46の電位も低下する。これに従って、トランジスタ
51がより強くオン状態となり、一方トランジスタ52
はオフ状態へ移行する。トランジスタ52がオフ状態に
移行することにより、トランジスタ52のノード55の
駆動能力がトランジスタ51のそれよりも小さくなり、
ノード55はトランジスタ51により充電され、その電
位が上昇する。インバータ53はこのノード55の電位
を反転増幅する。すなわちノード55の電位がインバー
タ53の入力論理しきい値よりも高くなると、高速でイ
ンバータ53の出力が“L”に立下がり、さらにインバ
ータ54により反転増幅される。これにより、セルフリ
フレッシュ指示信号φAが“H”に高速で立上がる。
ド46の電位も低下する。これに従って、トランジスタ
51がより強くオン状態となり、一方トランジスタ52
はオフ状態へ移行する。トランジスタ52がオフ状態に
移行することにより、トランジスタ52のノード55の
駆動能力がトランジスタ51のそれよりも小さくなり、
ノード55はトランジスタ51により充電され、その電
位が上昇する。インバータ53はこのノード55の電位
を反転増幅する。すなわちノード55の電位がインバー
タ53の入力論理しきい値よりも高くなると、高速でイ
ンバータ53の出力が“L”に立下がり、さらにインバ
ータ54により反転増幅される。これにより、セルフリ
フレッシュ指示信号φAが“H”に高速で立上がる。
【0055】電源電圧Vccが所定の電圧レベル以上に
復帰した場合、ノード46の電位が応じて上昇する。こ
の場合、トランジスタ51がオフ状態へ移行しノード5
5の電位の充電よりもトランジスタ52のノード55の
放電が強くなり、ノード55はトランジスタ52を介し
て放電される。このノード55の電位がインバータ回路
53の入力論理しきい値よりも低くなると、インバータ
回路53の出力が“H”に立上がり、セルフリフレッシ
ュモード指示信号φAが高速で“L”に立下がる。
復帰した場合、ノード46の電位が応じて上昇する。こ
の場合、トランジスタ51がオフ状態へ移行しノード5
5の電位の充電よりもトランジスタ52のノード55の
放電が強くなり、ノード55はトランジスタ52を介し
て放電される。このノード55の電位がインバータ回路
53の入力論理しきい値よりも低くなると、インバータ
回路53の出力が“H”に立上がり、セルフリフレッシ
ュモード指示信号φAが高速で“L”に立下がる。
【0056】上述のように、レベル検出回路40の出力
ノード46の電位を、その入力論理しきい値が適当な値
に設定されたインバータで検出し、次いでインバータ回
路53および54で増幅することにより正確に電源電圧
レベルに応じたセルフリフレッシュモード指示信号を容
易に発生することができる。
ノード46の電位を、その入力論理しきい値が適当な値
に設定されたインバータで検出し、次いでインバータ回
路53および54で増幅することにより正確に電源電圧
レベルに応じたセルフリフレッシュモード指示信号を容
易に発生することができる。
【0057】実施例2 図4は電源電圧検出回路の第2の実施例の構成を示す図
である。図4において、電源電圧検出回路30は、所定
の基準電圧VREFを発生する基準電圧発生回路70
と、この基準電圧VREFと電源電圧Vccとを比較す
る比較回路60と、比較回路60の出力に応答して、セ
ルフリフレッシュモード指示信号φAを発生する信号発
生回路80を含む。基準電圧発生回路70と比較回路6
0がレベル検出手段として機能する。
である。図4において、電源電圧検出回路30は、所定
の基準電圧VREFを発生する基準電圧発生回路70
と、この基準電圧VREFと電源電圧Vccとを比較す
る比較回路60と、比較回路60の出力に応答して、セ
ルフリフレッシュモード指示信号φAを発生する信号発
生回路80を含む。基準電圧発生回路70と比較回路6
0がレベル検出手段として機能する。
【0058】基準電圧発生回路70は、電源電圧Vcc
を供給する電源ノードと出力ノード71との間に設けら
れる高抵抗の抵抗素子72と、出力ノード71と接地電
位を供給するノードとの間に直列に接続される、各々が
ダイオード接続されたnチャネルMOSトランジスタ7
4、75、76および77を含む。トランジスタ74〜
77はそれぞれしきい値電圧Vthの電圧降下を与え
る。したがって、基準電圧発生回路70の出力ノード7
1からは基準電圧VREFとして、4・Vthの電圧が
発生される。ただし、これは電源電圧Vccが4・Vt
hよりも高い場合である。電源電圧Vccが基準電圧4
・Vthよりも小さくなると、トランジスタ74〜77
のいずれがオフ状態となり、この基準電圧発生回路70
から発生される基準電圧VREFは抵抗72によりプル
アップされ、電源電圧Vccと同じ値となる。
を供給する電源ノードと出力ノード71との間に設けら
れる高抵抗の抵抗素子72と、出力ノード71と接地電
位を供給するノードとの間に直列に接続される、各々が
ダイオード接続されたnチャネルMOSトランジスタ7
4、75、76および77を含む。トランジスタ74〜
77はそれぞれしきい値電圧Vthの電圧降下を与え
る。したがって、基準電圧発生回路70の出力ノード7
1からは基準電圧VREFとして、4・Vthの電圧が
発生される。ただし、これは電源電圧Vccが4・Vt
hよりも高い場合である。電源電圧Vccが基準電圧4
・Vthよりも小さくなると、トランジスタ74〜77
のいずれがオフ状態となり、この基準電圧発生回路70
から発生される基準電圧VREFは抵抗72によりプル
アップされ、電源電圧Vccと同じ値となる。
【0059】比較回路60は、基準電圧発生回路70か
らの基準電圧VREFをゲートに受けるnチャネルMO
Sトランジスタ62と、電源電圧Vccをゲートに受け
るnチャネルMOSトランジスタ64を含む。トランジ
スタ62および64はその一方導通端子(ソース)が定
電流源67に接続される。
らの基準電圧VREFをゲートに受けるnチャネルMO
Sトランジスタ62と、電源電圧Vccをゲートに受け
るnチャネルMOSトランジスタ64を含む。トランジ
スタ62および64はその一方導通端子(ソース)が定
電流源67に接続される。
【0060】比較回路60は、さらに、トランジスタ6
2および64へそれぞれ電流を供給するためのpチャネ
ルMOSトランジスタ66および68を含む。トランジ
スタ66および68のゲートはノード65に共通に接続
され、トランジスタ68がダイオードとして機能し、か
つトランジスタ66および68はカレントミラー回路を
構成する。トランジスタ66および68が同じサイズを
備える場合には、トランジスタ66および68には同じ
電流量が流れる。
2および64へそれぞれ電流を供給するためのpチャネ
ルMOSトランジスタ66および68を含む。トランジ
スタ66および68のゲートはノード65に共通に接続
され、トランジスタ68がダイオードとして機能し、か
つトランジスタ66および68はカレントミラー回路を
構成する。トランジスタ66および68が同じサイズを
備える場合には、トランジスタ66および68には同じ
電流量が流れる。
【0061】信号発生回路80は、比較回路60の出力
ノード63上の信号をそのゲートに受けるpチャネルM
OSトランジスタ82と、トランジスタ82から電流を
供給され、供給される電流量に応じた電圧を発生する抵
抗84と、トランジスタ82および84の接続ノード8
5上の信号を受ける2段のインバータ回路86,88を
含む。次に動作について説明する。
ノード63上の信号をそのゲートに受けるpチャネルM
OSトランジスタ82と、トランジスタ82から電流を
供給され、供給される電流量に応じた電圧を発生する抵
抗84と、トランジスタ82および84の接続ノード8
5上の信号を受ける2段のインバータ回路86,88を
含む。次に動作について説明する。
【0062】電源電圧Vccがトランジスタ74〜77
が与える基準電圧4・Vthよりも高い場合、この基準
電圧発生回路70から発生される基準電圧VREFは4
・Vthとなる。この状態においては、電源電圧Vcc
が基準電圧VREFよりも高いため、トランジスタ64
のコンダクタンスがトランジスタ62のコンダクタンス
よりも大きくなり、より多くの電流を流す。トランジス
タ64へ供給される電流はトランジスタ68を介して与
えられる。トランジスタ64のコンダクタンスが大きく
なり、ノード65の電位が低下するため、トランジスタ
68を流れる電流が増加する。トランジスタ66にはト
ランジスタ68と同じ電流量が流れる(トランジスタ6
6および68の同一サイズの場合)。したがって、トラ
ンジスタ62が通過させることのできる電流量よりも多
くの電流がトランジスタ66を介して供給されるため、
ノード63の電位が上昇する。
が与える基準電圧4・Vthよりも高い場合、この基準
電圧発生回路70から発生される基準電圧VREFは4
・Vthとなる。この状態においては、電源電圧Vcc
が基準電圧VREFよりも高いため、トランジスタ64
のコンダクタンスがトランジスタ62のコンダクタンス
よりも大きくなり、より多くの電流を流す。トランジス
タ64へ供給される電流はトランジスタ68を介して与
えられる。トランジスタ64のコンダクタンスが大きく
なり、ノード65の電位が低下するため、トランジスタ
68を流れる電流が増加する。トランジスタ66にはト
ランジスタ68と同じ電流量が流れる(トランジスタ6
6および68の同一サイズの場合)。したがって、トラ
ンジスタ62が通過させることのできる電流量よりも多
くの電流がトランジスタ66を介して供給されるため、
ノード63の電位が上昇する。
【0063】信号発生回路80においては、この比較回
路60の出力ノード63の信号電位がトランジスタ82
のゲートへ与えられる。トランジスタ82が、そのゲー
ト電位に応じた電流量を供給する。このノード63の電
位がハイレベルの場合、トランジスタ82を介して流れ
る電流量は小さく、抵抗84が発生する電圧は低い電圧
となる。ノード63の最高電位はVcc−Vth(6
6)である。ここで、Vth(66)はトランジスタ6
6のしきい値電圧である。この状態においては、トラン
ジスタ82は弱いオン状態にあり、小電流を供給してい
る。この状態では、インバータ回路86はノード85の
電位を“L”と判断して“H”の信号を出力し、この信
号はインバータ88によりさらに反転増幅されて信号φ
Aは“L”のレベルにある。
路60の出力ノード63の信号電位がトランジスタ82
のゲートへ与えられる。トランジスタ82が、そのゲー
ト電位に応じた電流量を供給する。このノード63の電
位がハイレベルの場合、トランジスタ82を介して流れ
る電流量は小さく、抵抗84が発生する電圧は低い電圧
となる。ノード63の最高電位はVcc−Vth(6
6)である。ここで、Vth(66)はトランジスタ6
6のしきい値電圧である。この状態においては、トラン
ジスタ82は弱いオン状態にあり、小電流を供給してい
る。この状態では、インバータ回路86はノード85の
電位を“L”と判断して“H”の信号を出力し、この信
号はインバータ88によりさらに反転増幅されて信号φ
Aは“L”のレベルにある。
【0064】電源電圧Vccが所定の基準電圧4・th
以下となると、基準電圧発生回路70の出力電圧VRE
Fは電源電圧Vccと等しくなる。この状態において
は、トランジスタ62および64は同じコンダクタンス
となり、トランジスタ62および64にはほぼ同量の電
流が流れる。この状態では、ノード63はトランジスタ
62により放電され、正常時よりも低い電圧レベルとな
る。これに応答して、信号発生回路80に含まれるトラ
ンジスタ82は強いオン状態となり、より多くの電流を
供給する。この結果、抵抗84が発生する電圧レベルが
上昇し、ノード85上の信号電位レベルは、インバータ
回路86により“H”と判定され、信号φAが“H”に
立上がる。ここで、インバータ回路86は、CMOS構
成を備えており、そのpチャネルMOSトランジスタと
nチャネルMOSトランジスタのゲート幅の値が互いに
異ならされており、その入力論理しきい値が適当な値に
調整される。
以下となると、基準電圧発生回路70の出力電圧VRE
Fは電源電圧Vccと等しくなる。この状態において
は、トランジスタ62および64は同じコンダクタンス
となり、トランジスタ62および64にはほぼ同量の電
流が流れる。この状態では、ノード63はトランジスタ
62により放電され、正常時よりも低い電圧レベルとな
る。これに応答して、信号発生回路80に含まれるトラ
ンジスタ82は強いオン状態となり、より多くの電流を
供給する。この結果、抵抗84が発生する電圧レベルが
上昇し、ノード85上の信号電位レベルは、インバータ
回路86により“H”と判定され、信号φAが“H”に
立上がる。ここで、インバータ回路86は、CMOS構
成を備えており、そのpチャネルMOSトランジスタと
nチャネルMOSトランジスタのゲート幅の値が互いに
異ならされており、その入力論理しきい値が適当な値に
調整される。
【0065】この図4に示す構成においては、カレント
ミラー型の差動増幅器を用いて電源電圧Vccと基準電
圧VREFを比較して増幅しているため、より正確な電
源電圧レベルの判定を行なってセルフリフレッシュモー
ド指示信号φAを発生することができる。
ミラー型の差動増幅器を用いて電源電圧Vccと基準電
圧VREFを比較して増幅しているため、より正確な電
源電圧レベルの判定を行なってセルフリフレッシュモー
ド指示信号φAを発生することができる。
【0066】実施例3 図5は電源電圧検出回路の第3の実施例の構成を示す図
である。図5において、電源電圧検出回路30は、電源
電圧のレベルを検出するためのレベル検出回路90と、
基準電圧を発生する基準電圧発生回路100と、レベル
検出回路90の出力と基準電圧発生回路100の出力す
る基準電圧を比較する比較回路110と、比較回路11
0の出力信号を増幅する増幅回路120を含む。
である。図5において、電源電圧検出回路30は、電源
電圧のレベルを検出するためのレベル検出回路90と、
基準電圧を発生する基準電圧発生回路100と、レベル
検出回路90の出力と基準電圧発生回路100の出力す
る基準電圧を比較する比較回路110と、比較回路11
0の出力信号を増幅する増幅回路120を含む。
【0067】レベル検出回路90は、電源電圧Vcc供
給ノードと出力ノード95との間に直列に接続される各
々がダイオード接続されたnチャネルMOSトランジス
タ91、92、および93と、出力ノード95と接地電
位供給ノードとの間に接続される高抵抗の抵抗素子94
を含む。このレベル検出回路90からは、電圧Vcc−
3・Vthが発生される。ここでVthはトランジスタ
91〜93の各しきい値電圧である。
給ノードと出力ノード95との間に直列に接続される各
々がダイオード接続されたnチャネルMOSトランジス
タ91、92、および93と、出力ノード95と接地電
位供給ノードとの間に接続される高抵抗の抵抗素子94
を含む。このレベル検出回路90からは、電圧Vcc−
3・Vthが発生される。ここでVthはトランジスタ
91〜93の各しきい値電圧である。
【0068】基準電圧発生回路100は、電源電圧供給
ノードと出力ノード104との間に設けられる高抵抗の
抵抗素子101と、出力ノード104と接地電位供給ノ
ードとの間に直列に接続される、各々がダイオード接続
されたnチャネルMOSトランジスタ102、および1
03とを含む。この基準電圧発生回路100からは、2
・Vthの基準電圧が発生される。
ノードと出力ノード104との間に設けられる高抵抗の
抵抗素子101と、出力ノード104と接地電位供給ノ
ードとの間に直列に接続される、各々がダイオード接続
されたnチャネルMOSトランジスタ102、および1
03とを含む。この基準電圧発生回路100からは、2
・Vthの基準電圧が発生される。
【0069】比較回路110は、レベル検出回路90の
出力ノード95上の電圧Vcc−3・Vthと、基準電
圧発生回路100が発生する基準電圧2・Vthとを比
較し、Vcc−3・Vth≦2・Vthのときハイレベ
ルの信号を出力する。比較回路110は、図4に示すカ
レントミラー型差動増幅器の構成を備えてもよい。他の
構成が用いられてもよい。増幅回路120は2段のイン
バータを含み、この比較回路110の出力を増幅してセ
ルフリフレッシュモード指示信号φAを発生する。
出力ノード95上の電圧Vcc−3・Vthと、基準電
圧発生回路100が発生する基準電圧2・Vthとを比
較し、Vcc−3・Vth≦2・Vthのときハイレベ
ルの信号を出力する。比較回路110は、図4に示すカ
レントミラー型差動増幅器の構成を備えてもよい。他の
構成が用いられてもよい。増幅回路120は2段のイン
バータを含み、この比較回路110の出力を増幅してセ
ルフリフレッシュモード指示信号φAを発生する。
【0070】この図5に示す構成の場合、基準電圧発生
回路100が発生する基準電圧2・Vthは比較的低い
電圧である。Vth=0.9(V)とすると、電源電圧
Vccが5Vから3Vに低下しても、トランジスタ10
2,103はオン状態にあり、安定に一定の基準電圧を
発生することができる。レベル検出回路90が出力する
電圧信号レベルは、正常時においては、Vccが5Vの
場合には、5−3・0.9=2.3V程度である。基準
電圧発生回路100が発生する基準電圧2・Vthは
1.8V程度である。電源電圧Vccが4V程度に低下
すると、レベル検出回路90が出力する電圧は、4−
2.7=1.3V程度となる。したがって、確実に電源
電圧Vccの低下に応じてセルフリフレッシュモードを
設定することが可能となる。
回路100が発生する基準電圧2・Vthは比較的低い
電圧である。Vth=0.9(V)とすると、電源電圧
Vccが5Vから3Vに低下しても、トランジスタ10
2,103はオン状態にあり、安定に一定の基準電圧を
発生することができる。レベル検出回路90が出力する
電圧信号レベルは、正常時においては、Vccが5Vの
場合には、5−3・0.9=2.3V程度である。基準
電圧発生回路100が発生する基準電圧2・Vthは
1.8V程度である。電源電圧Vccが4V程度に低下
すると、レベル検出回路90が出力する電圧は、4−
2.7=1.3V程度となる。したがって、確実に電源
電圧Vccの低下に応じてセルフリフレッシュモードを
設定することが可能となる。
【0071】実施例4 図6は電源電圧検出回路の第4の実施例の構成を示す図
である。図6において、電源電圧検出回路30は、基準
電圧VREFをゲートに受けるnチャネルMOSトラン
ジスタ131と、電源電圧Vccをゲートに受けるnチ
ャネルMOSトランジスタ132と、トランジスタ13
1および132の一方導通端子の電位を電源電圧Vcc
レベルにプルアップするための高抵抗の負荷抵抗133
および134と、トランジスタ131の他方導通端子
(ノード141)上の電位を反転するためのインバータ
を構成するpチャネルMOSトランジスタ136および
nチャネルMOSトランジスタ138と、トランジスタ
132の他方導通端子(ノード142)上の電位を反転
するためのインバータ回路を構成するpチャネルMOS
トランジスタ135およびnチャネルMOSトランジス
タ137を含む。
である。図6において、電源電圧検出回路30は、基準
電圧VREFをゲートに受けるnチャネルMOSトラン
ジスタ131と、電源電圧Vccをゲートに受けるnチ
ャネルMOSトランジスタ132と、トランジスタ13
1および132の一方導通端子の電位を電源電圧Vcc
レベルにプルアップするための高抵抗の負荷抵抗133
および134と、トランジスタ131の他方導通端子
(ノード141)上の電位を反転するためのインバータ
を構成するpチャネルMOSトランジスタ136および
nチャネルMOSトランジスタ138と、トランジスタ
132の他方導通端子(ノード142)上の電位を反転
するためのインバータ回路を構成するpチャネルMOS
トランジスタ135およびnチャネルMOSトランジス
タ137を含む。
【0072】トランジスタ135および137が構成す
るインバータ回路の出力ノード(ノード141)は、ト
ランジスタ136および138のゲートに接続される。
トランジスタ136および138が構成するインバータ
回路の出力ノード(ノード142)はトランジスタ13
5および137のゲートに接続される。
るインバータ回路の出力ノード(ノード141)は、ト
ランジスタ136および138のゲートに接続される。
トランジスタ136および138が構成するインバータ
回路の出力ノード(ノード142)はトランジスタ13
5および137のゲートに接続される。
【0073】電源電圧検出回路30はさらに、トランジ
スタ135および136とそれぞれ並列に設けられ、制
御信号PHYをそのゲートに受けるpチャネルMOSト
ランジスタ139および140を含む。反転制御信号/
PHYがトランジスタ137および138の他方導通端
子(ソース)へ与えられる。ノード142は、またイン
バータ回路145の入力に接続される。インバータ回路
145からセルフリフレッシュモード指示信号φAが発
生される。次に動作についてその動作波形図である図7
を参照して説明する。
スタ135および136とそれぞれ並列に設けられ、制
御信号PHYをそのゲートに受けるpチャネルMOSト
ランジスタ139および140を含む。反転制御信号/
PHYがトランジスタ137および138の他方導通端
子(ソース)へ与えられる。ノード142は、またイン
バータ回路145の入力に接続される。インバータ回路
145からセルフリフレッシュモード指示信号φAが発
生される。次に動作についてその動作波形図である図7
を参照して説明する。
【0074】まず図7(A)を参照して、電源電圧Vc
cが基準電圧VREFよりも高い場合の動作について説
明する。制御信号PHYおよび/PHYがそれぞれ
“L”および“H”の状態のとき、トランジスタ139
および140は導通状態にあり、一方トランジスタ13
7および138はオフ状態にある。この状態において
は、ノード141および142はトランジスタ139お
よび140を介してともに電源電圧Vccレベルに充電
されている。この状態においては、インバータ回路14
5の出力は“L”レベルである。
cが基準電圧VREFよりも高い場合の動作について説
明する。制御信号PHYおよび/PHYがそれぞれ
“L”および“H”の状態のとき、トランジスタ139
および140は導通状態にあり、一方トランジスタ13
7および138はオフ状態にある。この状態において
は、ノード141および142はトランジスタ139お
よび140を介してともに電源電圧Vccレベルに充電
されている。この状態においては、インバータ回路14
5の出力は“L”レベルである。
【0075】制御信号PHYおよび/PHYがそれぞれ
“H”および“L”に設定されると、トランジスタ13
9および140がオフ状態となり、ノード141および
142のプリチャージ状態が完了する。今、電源電圧V
ccが基準電圧VREFよりも高いため、トランジスタ
132のコンダクタンスはトランジスタ131のコンダ
クタンスよりも大きく、ノード142の電位はノード1
41の電位よりも高い。このノード142の電位によ
り、トランジスタ137が導通状態へ移行し、ノード1
41を接地電位レベル(信号/PHYの“L”レベル)
へ放電する。このノード141の電位低下に伴って、ト
ランジスタ136が導通状態へ移行し、ノード142の
電位を電源電圧Vccレベルまで上昇させる。このノー
ド141の電位低下およびノード142の電位上昇に伴
って、トランジスタ135、137、136、および1
38により構成されるインバータラッチ回路のラッチ状
態が確定し、ノード142の電位レベルは電源電圧Vc
cレベルにまで上昇する。その結果、インバータ回路1
45の出力φAは“L”状態を維持する。
“H”および“L”に設定されると、トランジスタ13
9および140がオフ状態となり、ノード141および
142のプリチャージ状態が完了する。今、電源電圧V
ccが基準電圧VREFよりも高いため、トランジスタ
132のコンダクタンスはトランジスタ131のコンダ
クタンスよりも大きく、ノード142の電位はノード1
41の電位よりも高い。このノード142の電位によ
り、トランジスタ137が導通状態へ移行し、ノード1
41を接地電位レベル(信号/PHYの“L”レベル)
へ放電する。このノード141の電位低下に伴って、ト
ランジスタ136が導通状態へ移行し、ノード142の
電位を電源電圧Vccレベルまで上昇させる。このノー
ド141の電位低下およびノード142の電位上昇に伴
って、トランジスタ135、137、136、および1
38により構成されるインバータラッチ回路のラッチ状
態が確定し、ノード142の電位レベルは電源電圧Vc
cレベルにまで上昇する。その結果、インバータ回路1
45の出力φAは“L”状態を維持する。
【0076】次に、電源電圧Vccが基準電圧VREF
よりも低い場合の動作について図7(B)を参照して説
明する。
よりも低い場合の動作について図7(B)を参照して説
明する。
【0077】信号PHYおよび/PHYがそれぞれ
“L”および“H”にあるプリチャージ状態における動
作は先に説明した動作と同じである。信号PHYが
“H”に立上がり、信号/PHYが“L”に立下がる
と、この電源電圧検出回路30が検出動作を実行する。
この状態において、トランジスタ131のコンダクタン
スはトランジスタ132のコンダクタンスよりも大きい
ため、ノード141の電位はノード142の電位よりも
高くなる。したがって、ノード141がトランジスタ1
35を介して充電され、一方ノード142はトランジス
タ138を介して放電され、ノード141の電位は上昇
し、ノード142の電位が低下する。この電位変化の途
中で、トランジスタ135〜138により構成されるラ
ッチ回路によりノード141および142の電位がラッ
チされ、ノード142の電位は“L”にまで高速で放電
される。この結果、インバータ回路145からの出力φ
Aが“H”に立上がる。
“L”および“H”にあるプリチャージ状態における動
作は先に説明した動作と同じである。信号PHYが
“H”に立上がり、信号/PHYが“L”に立下がる
と、この電源電圧検出回路30が検出動作を実行する。
この状態において、トランジスタ131のコンダクタン
スはトランジスタ132のコンダクタンスよりも大きい
ため、ノード141の電位はノード142の電位よりも
高くなる。したがって、ノード141がトランジスタ1
35を介して充電され、一方ノード142はトランジス
タ138を介して放電され、ノード141の電位は上昇
し、ノード142の電位が低下する。この電位変化の途
中で、トランジスタ135〜138により構成されるラ
ッチ回路によりノード141および142の電位がラッ
チされ、ノード142の電位は“L”にまで高速で放電
される。この結果、インバータ回路145からの出力φ
Aが“H”に立上がる。
【0078】次に、制御信号PHYが“L”に立下が
り、制御信号/PHYが“H”に立上がると、ノード1
41および142は再びプリチャージ状態に復帰し、信
号φAは“L”に低下する。この図6に示す回路には、
いわゆる「ダイナミックラッチ」構成が用いられてい
る。これに代えて、電源電圧検出回路はスタティック型
のラッチ回路で構成することもできる。このスタティッ
ク型ラッチ回路の場合、トランジスタ139および14
0を省略し、トランジスタ137および138の他方導
通端子(ソース)を接地電位に接続する。このとき、制
御信号PHYおよび/PHYは与えられない。インバー
タラッチ回路として機能する比較器回路が実現される。
このスタティック型ラッチ回路の場合、電源電圧Vcc
のレベルに応じてセルフリフレッシュモード指示信号φ
Aが発生される。
り、制御信号/PHYが“H”に立上がると、ノード1
41および142は再びプリチャージ状態に復帰し、信
号φAは“L”に低下する。この図6に示す回路には、
いわゆる「ダイナミックラッチ」構成が用いられてい
る。これに代えて、電源電圧検出回路はスタティック型
のラッチ回路で構成することもできる。このスタティッ
ク型ラッチ回路の場合、トランジスタ139および14
0を省略し、トランジスタ137および138の他方導
通端子(ソース)を接地電位に接続する。このとき、制
御信号PHYおよび/PHYは与えられない。インバー
タラッチ回路として機能する比較器回路が実現される。
このスタティック型ラッチ回路の場合、電源電圧Vcc
のレベルに応じてセルフリフレッシュモード指示信号φ
Aが発生される。
【0079】図8は、電源電圧Vccに依存しない基準
電圧(図6の基準電圧VREF)を発生するための構成
を示す図である。図8において、基準電圧を発生するた
めの回路は、電源電圧Vccを電圧レベル2・Vcc−
Vthレベルにまで昇圧する昇圧回路170と、昇圧回
路170の出力電圧から所定の基準電圧VREFを発生
する基準電圧発生回路160を含む。昇圧回路170
は、チャージポンプ回路の構成を備え、クロック信号φ
CLKに応答してチャージポンプ動作を行なうチャージ
ポンプ用キャパシタ171と、そのアノードが電源電圧
Vcc供給ノードに接続され、そのカソードがノード1
74に接続されるダイオード172と、そのアノードが
ノード174に接続され、そのカソードが出力ノード1
75に接続されるダイオード173を含む。このダイオ
ード172および173は、それぞれMOSトランジス
タを用いて構成されてもよい。クロック信号φCLKは
内部のリングオシレータなどの回路を用いて発生され
る。
電圧(図6の基準電圧VREF)を発生するための構成
を示す図である。図8において、基準電圧を発生するた
めの回路は、電源電圧Vccを電圧レベル2・Vcc−
Vthレベルにまで昇圧する昇圧回路170と、昇圧回
路170の出力電圧から所定の基準電圧VREFを発生
する基準電圧発生回路160を含む。昇圧回路170
は、チャージポンプ回路の構成を備え、クロック信号φ
CLKに応答してチャージポンプ動作を行なうチャージ
ポンプ用キャパシタ171と、そのアノードが電源電圧
Vcc供給ノードに接続され、そのカソードがノード1
74に接続されるダイオード172と、そのアノードが
ノード174に接続され、そのカソードが出力ノード1
75に接続されるダイオード173を含む。このダイオ
ード172および173は、それぞれMOSトランジス
タを用いて構成されてもよい。クロック信号φCLKは
内部のリングオシレータなどの回路を用いて発生され
る。
【0080】基準電圧発生回路160は、この昇圧回路
170が発生する昇圧電圧を受ける高抵抗の抵抗素子1
61と、出力ノードと接地電位との間に直列に接続され
る各々がダイオード接続されたnチャネルMOSトラン
ジスタ162、…163を含む。トランジスタ162〜
163の数は、用いられる基準電圧VREFの電圧レベ
ルに応じて適当な数に設定される。次に動作について簡
単に説明する。
170が発生する昇圧電圧を受ける高抵抗の抵抗素子1
61と、出力ノードと接地電位との間に直列に接続され
る各々がダイオード接続されたnチャネルMOSトラン
ジスタ162、…163を含む。トランジスタ162〜
163の数は、用いられる基準電圧VREFの電圧レベ
ルに応じて適当な数に設定される。次に動作について簡
単に説明する。
【0081】ノード174は、ダイオード172によ
り、電源電圧Vccレベルに充電される。クロック信号
φCLKが“H”に立上がると、ノード174の電位は
キャパシタ171の容量結合により2Vccレベルにま
で上昇する。ノード174の電位がノード175の電位
よりも高いときダイオード173が導通し、ノード17
4からノード175へ電荷が注入される。これにより、
ノード174の電位が低下し、ノード175の電位が上
昇する。次いでクロック信号φCLKが“L”に立下が
ると、ノード174の電位はキャパシタ171の容量結
合により電源電圧Vccレベルよりも少し低くなるが、
ダイオード172により充電され、再び電源電圧Vcc
レベルにまで充電される。次いでクロック信号φCLK
が“H”に立上がると、ノード174の電位が2Vcc
レベルにまで上昇する。再び、ノード174からノード
175へ電荷が注入され、ノード175の電位が上昇す
る。この動作を繰り返すことにより、最終的に、ノード
175の電位は2・Vcc−Vthレベルにまで昇圧さ
れる。基準電圧発生回路160は、この昇圧回路170
の出力ノード175に現われた昇圧電圧から基準電圧V
REFを発生する。
り、電源電圧Vccレベルに充電される。クロック信号
φCLKが“H”に立上がると、ノード174の電位は
キャパシタ171の容量結合により2Vccレベルにま
で上昇する。ノード174の電位がノード175の電位
よりも高いときダイオード173が導通し、ノード17
4からノード175へ電荷が注入される。これにより、
ノード174の電位が低下し、ノード175の電位が上
昇する。次いでクロック信号φCLKが“L”に立下が
ると、ノード174の電位はキャパシタ171の容量結
合により電源電圧Vccレベルよりも少し低くなるが、
ダイオード172により充電され、再び電源電圧Vcc
レベルにまで充電される。次いでクロック信号φCLK
が“H”に立上がると、ノード174の電位が2Vcc
レベルにまで上昇する。再び、ノード174からノード
175へ電荷が注入され、ノード175の電位が上昇す
る。この動作を繰り返すことにより、最終的に、ノード
175の電位は2・Vcc−Vthレベルにまで昇圧さ
れる。基準電圧発生回路160は、この昇圧回路170
の出力ノード175に現われた昇圧電圧から基準電圧V
REFを発生する。
【0082】今しきい値電圧Vthを1Vとし、電源電
圧Vccを5Vとすると、出力ノード175の電圧レベ
ルは9Vである。基準電圧VREFとして4Vを用いた
場合、電源電圧Vccが2.5Vに低下するまでは、ト
ランジスタ162〜163が導通状態にあり、安定に基
準電圧VREFを発生することができる。これにより、
電源電圧Vccの電位低下時においても安定に基準電圧
VREFを発生することができる。
圧Vccを5Vとすると、出力ノード175の電圧レベ
ルは9Vである。基準電圧VREFとして4Vを用いた
場合、電源電圧Vccが2.5Vに低下するまでは、ト
ランジスタ162〜163が導通状態にあり、安定に基
準電圧VREFを発生することができる。これにより、
電源電圧Vccの電位低下時においても安定に基準電圧
VREFを発生することができる。
【0083】図8に示す構成においては、基準電圧発生
回路160には高抵抗の抵抗素子が用いられている。し
たがって、この回路においてはほとんど電流は消費され
ない。したがって昇圧回路170の電流供給能力は小さ
なものでよく、何ら消費電流を増加させることはない。
昇圧回路の電流供給能力は、クロック信号φCLKの周
波数とその信号振幅とキャパシタ171の容量の積によ
り決定される。小規模のリングオシレータを用いても、
キャパシタ171として、MOSキャパシタのような小
占有面積で大きな容量値を実現する構造を利用すること
により、小占有面積小消費電力の昇圧回路を実現するこ
とができる。
回路160には高抵抗の抵抗素子が用いられている。し
たがって、この回路においてはほとんど電流は消費され
ない。したがって昇圧回路170の電流供給能力は小さ
なものでよく、何ら消費電流を増加させることはない。
昇圧回路の電流供給能力は、クロック信号φCLKの周
波数とその信号振幅とキャパシタ171の容量の積によ
り決定される。小規模のリングオシレータを用いても、
キャパシタ171として、MOSキャパシタのような小
占有面積で大きな容量値を実現する構造を利用すること
により、小占有面積小消費電力の昇圧回路を実現するこ
とができる。
【0084】実施例5 図6に示す比較回路の構成においては、制御信号PHY
および/PHYが用いられている。この制御信号PHY
としては任意の信号を利用することができる。図8に示
す内部クロック信号φCLKを利用することもできる。
制御信号PHYとして、ロウアドレスストローブ信号R
ASを用いると、ノーマル動作時において電源電圧が低
下した場合においてそのメモリアクセス動作を禁止して
セルフリフレッシュを行なう構成が容易に実現される。
以下この構成について説明する。
および/PHYが用いられている。この制御信号PHY
としては任意の信号を利用することができる。図8に示
す内部クロック信号φCLKを利用することもできる。
制御信号PHYとして、ロウアドレスストローブ信号R
ASを用いると、ノーマル動作時において電源電圧が低
下した場合においてそのメモリアクセス動作を禁止して
セルフリフレッシュを行なう構成が容易に実現される。
以下この構成について説明する。
【0085】図9は、内部制御信号発生系の構成を示す
図である。図9において、RAS系制御信号発生回路1
4は、ロウアドレスストローブ信号/RASと電源電圧
検出回路30からのリフレッシュ指示信号φAを受ける
NOR回路184と、NOR回路184の出力とワンシ
ョットパルス発生回路186からのワンショットパルス
信号を受けるOR回路188を含む。ワンショットパル
ス発生回路186は、図1に示すリフレッシュ制御回路
34に含まれており、信号φAまたはリフレッシュタイ
マ32からのセルフリフレッシュ指示信号φsrfの立
上がりに応答して所定の幅を有するパルス信号を発生す
る。ワンショットパルス発生回路186からのパルス信
号幅は行選択が行なわれ、センス動作が完了するまでの
時間幅を備える。ワンショットパルス発生回路186の
出力はまた図1に示すアドレスカウンタ38へ与えられ
る。このワンショットパルスの立下がりに応答してアド
レスカウンタ38のカウント値が1増分または減分され
る。
図である。図9において、RAS系制御信号発生回路1
4は、ロウアドレスストローブ信号/RASと電源電圧
検出回路30からのリフレッシュ指示信号φAを受ける
NOR回路184と、NOR回路184の出力とワンシ
ョットパルス発生回路186からのワンショットパルス
信号を受けるOR回路188を含む。ワンショットパル
ス発生回路186は、図1に示すリフレッシュ制御回路
34に含まれており、信号φAまたはリフレッシュタイ
マ32からのセルフリフレッシュ指示信号φsrfの立
上がりに応答して所定の幅を有するパルス信号を発生す
る。ワンショットパルス発生回路186からのパルス信
号幅は行選択が行なわれ、センス動作が完了するまでの
時間幅を備える。ワンショットパルス発生回路186の
出力はまた図1に示すアドレスカウンタ38へ与えられ
る。このワンショットパルスの立下がりに応答してアド
レスカウンタ38のカウント値が1増分または減分され
る。
【0086】CAS系制御回路16は、コラムアドレス
ストローブ信号/CASとロウアドレスストローブ信号
/RASを受けるゲート(OR)回路190と、ゲート
回路190の出力と電源電圧検出回路30からのセルフ
リフレッシュモード指示信号φAを受けるNOR回路1
92を含む。ゲート回路190は信号/RASが“L”
となったときにバッファとして動作する。ゲート回路1
90は、信号/RASが“L”のときには“H”の信号
を出力する。すなわちゲート回路190は、信号/RA
Sおよび/CASがともに“L”となったときのみ
“L”の信号を出力する。
ストローブ信号/CASとロウアドレスストローブ信号
/RASを受けるゲート(OR)回路190と、ゲート
回路190の出力と電源電圧検出回路30からのセルフ
リフレッシュモード指示信号φAを受けるNOR回路1
92を含む。ゲート回路190は信号/RASが“L”
となったときにバッファとして動作する。ゲート回路1
90は、信号/RASが“L”のときには“H”の信号
を出力する。すなわちゲート回路190は、信号/RA
Sおよび/CASがともに“L”となったときのみ
“L”の信号を出力する。
【0087】電源電圧検出回路30は、ロウアドレスス
トローブ信号/RASに応答して作動状態となる。電源
電圧検出回路30からのセルフリフレッシュモード指示
信号φAは外部ピン端子191を介して信号*RDY/
BSYとして出力される。外部ピン端子191の信号*
RDY/BSYが“L”のときにはこの半導体記憶装置
へのアクセス可能状態が示される。信号*RDY/BS
Yが“H”となった場合には、電源電圧Vccが所定電
位レベル以下であり、この半導体記憶装置内部でセルフ
リフレッシュが行なわれておりアクセス禁止状態が示さ
れる。外部ピン端子191を設けることにより、外部の
処理装置は半導体記憶装置がセルフリフレッシュモード
にあるか否かを知ることができる。これにより、内部で
自動的にセルフリフレッシュモードに入ったとしても、
外部処理装置は容易にこの半導体記憶装置の状態を知る
ことができる。次に、この図9に示す回路の動作をその
動作波形図である図10を参照して説明する。
トローブ信号/RASに応答して作動状態となる。電源
電圧検出回路30からのセルフリフレッシュモード指示
信号φAは外部ピン端子191を介して信号*RDY/
BSYとして出力される。外部ピン端子191の信号*
RDY/BSYが“L”のときにはこの半導体記憶装置
へのアクセス可能状態が示される。信号*RDY/BS
Yが“H”となった場合には、電源電圧Vccが所定電
位レベル以下であり、この半導体記憶装置内部でセルフ
リフレッシュが行なわれておりアクセス禁止状態が示さ
れる。外部ピン端子191を設けることにより、外部の
処理装置は半導体記憶装置がセルフリフレッシュモード
にあるか否かを知ることができる。これにより、内部で
自動的にセルフリフレッシュモードに入ったとしても、
外部処理装置は容易にこの半導体記憶装置の状態を知る
ことができる。次に、この図9に示す回路の動作をその
動作波形図である図10を参照して説明する。
【0088】通常アクセス時においては、信号/RAS
が“L”に立下がり、次いで信号/CASが“L”に立
下がる。電源電圧Vccが正常値、すなわち基準電圧レ
ベルVREF以上の場合には、信号φAは“L”であ
る。したがって、ゲート回路184の出力が“H”とな
り、OR回路188からの内部制御信号φRASが信号
/RASの立下がりに応答して立上がり、行選択動作が
実行される。
が“L”に立下がり、次いで信号/CASが“L”に立
下がる。電源電圧Vccが正常値、すなわち基準電圧レ
ベルVREF以上の場合には、信号φAは“L”であ
る。したがって、ゲート回路184の出力が“H”とな
り、OR回路188からの内部制御信号φRASが信号
/RASの立下がりに応答して立上がり、行選択動作が
実行される。
【0089】一方、ゲート回路190は、信号/RAS
および/CASが“L”となると、“L”の信号を出力
する。NOR回路192は、信号φAが“L”であるた
め、この信号/CASの立下がりに応答して立上がる信
号φCASを発生する。これにより列選択動作が実行さ
れる。
および/CASが“L”となると、“L”の信号を出力
する。NOR回路192は、信号φAが“L”であるた
め、この信号/CASの立下がりに応答して立上がる信
号φCASを発生する。これにより列選択動作が実行さ
れる。
【0090】この通常サイクル時において、電源電圧V
ccが“L”に立下がった状態を考える。このとき、信
号φAが“H”に立上がり、NOR回路192の出力信
号φCASは“L”に立下がる。ワンショットパルス発
生回路186がワンショットのパルス信号を発生すると
ともに、NOR回路184の出力が“L”に立下がる。
しかしながら、OR回路188はワンショットパルス発
生回路186からのワンショットパルスを受けているた
め、その出力信号φRASは信号φAが立上がってから
も所定期間“H”の状態を維持する。これにより、行選
択動作時において、センス動作が行なわれた後にワード
線が非選択状態となり、メモリセルのデータの破壊を防
止する。すなわち、外部アドレスに従って選択された行
のメモリセルのデータのセンスアンプによる検知、増幅
および再書込を確実に行なうことができる。このとき、
マルチプレクス回路39(図1参照)の選択状態が切換
わったとしても、図1に示すロウアドレスバッファ22
は、そのときの外部アドレスのラッチ状態を維持してい
る(信号φRASが立下がってラッチ解除状態とならな
いため)。
ccが“L”に立下がった状態を考える。このとき、信
号φAが“H”に立上がり、NOR回路192の出力信
号φCASは“L”に立下がる。ワンショットパルス発
生回路186がワンショットのパルス信号を発生すると
ともに、NOR回路184の出力が“L”に立下がる。
しかしながら、OR回路188はワンショットパルス発
生回路186からのワンショットパルスを受けているた
め、その出力信号φRASは信号φAが立上がってから
も所定期間“H”の状態を維持する。これにより、行選
択動作時において、センス動作が行なわれた後にワード
線が非選択状態となり、メモリセルのデータの破壊を防
止する。すなわち、外部アドレスに従って選択された行
のメモリセルのデータのセンスアンプによる検知、増幅
および再書込を確実に行なうことができる。このとき、
マルチプレクス回路39(図1参照)の選択状態が切換
わったとしても、図1に示すロウアドレスバッファ22
は、そのときの外部アドレスのラッチ状態を維持してい
る(信号φRASが立下がってラッチ解除状態とならな
いため)。
【0091】リフレッシュタイマ32がこの信号φAに
応答して起動され、計時動作を行ない、所定時間が経過
するとセルフリフレッシュ要求信号φsrfを発生す
る。このとき、外部装置では、外部端子191からの信
号*RDY/BSYが“H”となるため、そのときに読
出されたデータDQを無効状態と判断し、ウェイト状態
となる。信号φCASが信号φAに応答して立下がって
いるため、データの入出力が正確に行なわれたか否かは
判別できないためである。
応答して起動され、計時動作を行ない、所定時間が経過
するとセルフリフレッシュ要求信号φsrfを発生す
る。このとき、外部装置では、外部端子191からの信
号*RDY/BSYが“H”となるため、そのときに読
出されたデータDQを無効状態と判断し、ウェイト状態
となる。信号φCASが信号φAに応答して立下がって
いるため、データの入出力が正確に行なわれたか否かは
判別できないためである。
【0092】この間、信号/CASは任意の状態に設定
することができる。NOR回路192の出力は“L”固
定のためである。信号φAが“L”に立下がると、外部
ピン端子191の信号*RDY/BSYが“L”に立下
がる。これによりセルフリフレッシュモードが完了す
る。信号/RASを外部装置がこの信号*RDY/BS
Yの状態変化に応答して“H”に立上げることにより電
源電圧検出回路30は検出動作を完了する。半導体記憶
装置においては内部でセルフリフレッシュ動作が行なわ
れているかもしれないため、信号/RASは所定期間経
過するまで“L”に立下げることはできない。これによ
り、半導体記憶装置に対し、電源電圧低下時に外部装置
がアクセスするのを確実に禁止することができ、また半
導体記憶装置内部においてもセルフリフレッシュを確実
に実行することができる。
することができる。NOR回路192の出力は“L”固
定のためである。信号φAが“L”に立下がると、外部
ピン端子191の信号*RDY/BSYが“L”に立下
がる。これによりセルフリフレッシュモードが完了す
る。信号/RASを外部装置がこの信号*RDY/BS
Yの状態変化に応答して“H”に立上げることにより電
源電圧検出回路30は検出動作を完了する。半導体記憶
装置においては内部でセルフリフレッシュ動作が行なわ
れているかもしれないため、信号/RASは所定期間経
過するまで“L”に立下げることはできない。これによ
り、半導体記憶装置に対し、電源電圧低下時に外部装置
がアクセスするのを確実に禁止することができ、また半
導体記憶装置内部においてもセルフリフレッシュを確実
に実行することができる。
【0093】なお図9に示す構成では信号/RASを用
いて電源電圧検出回路30を駆動している。ノーマルア
クセスサイクル時においてのみ電源電圧の検出動作が行
なわれている。スタンバイ時において、チップセレクト
信号/CSが“H”となったときに電源電圧検出回路3
0が動作するように構成されてもよい。この信号/CS
および/RAS両者を用いることにより電源電圧の検出
動作を行なう構成が用いられてもよい。
いて電源電圧検出回路30を駆動している。ノーマルア
クセスサイクル時においてのみ電源電圧の検出動作が行
なわれている。スタンバイ時において、チップセレクト
信号/CSが“H”となったときに電源電圧検出回路3
0が動作するように構成されてもよい。この信号/CS
および/RAS両者を用いることにより電源電圧の検出
動作を行なう構成が用いられてもよい。
【0094】マルチプレクス回路がリフレッシュ要求信
号により接続を切換える構成が利用されてもよい。リフ
レッシュアドレスと外部アドレスとの衝突を防止するた
めである。
号により接続を切換える構成が利用されてもよい。リフ
レッシュアドレスと外部アドレスとの衝突を防止するた
めである。
【0095】図9に示すように外部ピン端子191を用
いて外部でこの半導体記憶装置の状態をモニタすること
ができるように構成することにより、CBR条件などの
ような条件設定を行なわずに半導体記憶装置がセルフリ
フレッシュモードに入っても外部装置は容易にその状態
を知ることができる。
いて外部でこの半導体記憶装置の状態をモニタすること
ができるように構成することにより、CBR条件などの
ような条件設定を行なわずに半導体記憶装置がセルフリ
フレッシュモードに入っても外部装置は容易にその状態
を知ることができる。
【0096】実施例6 図11は電源電圧検出回路の第6の実施例の構成および
動作を示す図である。図11(A)において、電源電圧
検出回路30は、レベル検出回路40と、レベル検出回
路40の出力する電圧のレベルを判定する判定回路49
と、判定回路49の出力ノードBの信号電位を反転し増
幅するインバータ回路53と、インバータ回路53の出
力を反転し増幅するインバータ回路54を含む。このレ
ベル検出回路40、判定回路49、インバータ回路53
および54の構成は図3(A)に示すものと同様であ
る。判定回路49は、ゲート幅が比較的小さくされたp
チャネルMOSトランジスタ51と、ゲート幅が比較的
大きくされたnチャネルMOSトランジスタ52を含
む。レベル検出回路40は、ダイオード接続されたトラ
ンジスタと高抵抗素子とで構成され、たとえばVcc−
3・Vthの電圧信号を生成する。
動作を示す図である。図11(A)において、電源電圧
検出回路30は、レベル検出回路40と、レベル検出回
路40の出力する電圧のレベルを判定する判定回路49
と、判定回路49の出力ノードBの信号電位を反転し増
幅するインバータ回路53と、インバータ回路53の出
力を反転し増幅するインバータ回路54を含む。このレ
ベル検出回路40、判定回路49、インバータ回路53
および54の構成は図3(A)に示すものと同様であ
る。判定回路49は、ゲート幅が比較的小さくされたp
チャネルMOSトランジスタ51と、ゲート幅が比較的
大きくされたnチャネルMOSトランジスタ52を含
む。レベル検出回路40は、ダイオード接続されたトラ
ンジスタと高抵抗素子とで構成され、たとえばVcc−
3・Vthの電圧信号を生成する。
【0097】電源電圧検出回路30はさらに、インバー
タ回路53の出力をその一方入力に受け、かつその他方
入力に外部ピン端子EPに与えられる信号を受けるEX
OR回路202を含む。EXOR回路202の出力はイ
ンバータ回路54の入力に与えられる。EXOR回路2
02は、外部ピン端子EPに“H”の信号が与えられた
ときにインバータとして機能し、外部ピン端子EPに接
地電位レベルの“L”の信号が与えられたときにはバッ
ファとして機能する。したがって、外部ピン端子EPに
“H”の信号を与えることにより、リフレッシュモード
指示信号φAの論理を反転させることができる。
タ回路53の出力をその一方入力に受け、かつその他方
入力に外部ピン端子EPに与えられる信号を受けるEX
OR回路202を含む。EXOR回路202の出力はイ
ンバータ回路54の入力に与えられる。EXOR回路2
02は、外部ピン端子EPに“H”の信号が与えられた
ときにインバータとして機能し、外部ピン端子EPに接
地電位レベルの“L”の信号が与えられたときにはバッ
ファとして機能する。したがって、外部ピン端子EPに
“H”の信号を与えることにより、リフレッシュモード
指示信号φAの論理を反転させることができる。
【0098】図11(B)に示すように、電源電圧Vc
cが基準電圧VREFよりも高く、ノードBの電位(イ
ンバータ回路53の入力)が“H”にあり、セルフリフ
レッシュモード指示信号φAが“H”のとき、外部ピン
端子EPに“H”の信号を与えると、信号φAは“L”
に立下がる。
cが基準電圧VREFよりも高く、ノードBの電位(イ
ンバータ回路53の入力)が“H”にあり、セルフリフ
レッシュモード指示信号φAが“H”のとき、外部ピン
端子EPに“H”の信号を与えると、信号φAは“L”
に立下がる。
【0099】また、電源電圧Vccが正常状態にある
間、ノードBの電位は“L”となる。このとき、外部ピ
ン端子EPの電位を“H”に設定すれば、“L”レベル
の信号φAが“H”に立上がり、セルフリフレッシュモ
ードが指定される。
間、ノードBの電位は“L”となる。このとき、外部ピ
ン端子EPの電位を“H”に設定すれば、“L”レベル
の信号φAが“H”に立上がり、セルフリフレッシュモ
ードが指定される。
【0100】なお、EXOR回路202は、インバータ
回路54の出力を受けるように設けられてもよい。
回路54の出力を受けるように設けられてもよい。
【0101】この図11に示す構成のように、外部ピン
端子EPを用いて、電源電圧Vccのレベルにかかわり
なく容易にセルフリフレッシュモードへ入ることもまた
抜け出すこともできる。この場合、1つの信号の電位レ
ベルによってセルフリフレッシュの指示/解除両者を行
なうことができ、複雑な信号タイミングが何ら必要とさ
れることがないため、容易にセルフリフレッシュモード
へ入ることができる。また、1つの信号を用いてセルフ
リフレッシュモードが指定されるため、複数の制御信号
を用いるCBR条件設定などのような数多くの外部回路
を駆動する必要がなく、低消費電力が実現される。この
外部ピン端子EPとしては、未使用のピンが利用されて
もよい。
端子EPを用いて、電源電圧Vccのレベルにかかわり
なく容易にセルフリフレッシュモードへ入ることもまた
抜け出すこともできる。この場合、1つの信号の電位レ
ベルによってセルフリフレッシュの指示/解除両者を行
なうことができ、複雑な信号タイミングが何ら必要とさ
れることがないため、容易にセルフリフレッシュモード
へ入ることができる。また、1つの信号を用いてセルフ
リフレッシュモードが指定されるため、複数の制御信号
を用いるCBR条件設定などのような数多くの外部回路
を駆動する必要がなく、低消費電力が実現される。この
外部ピン端子EPとしては、未使用のピンが利用されて
もよい。
【0102】実施例7 図12は電源電圧検出回路のさらに第7の実施例の構成
を示す図である。図12に示す電源電圧検出回路30
は、外部ピン端子EPとノード214との間に直列に接
続される各々がダイオード接続されたnチャネルMOS
トランジスタ210、211、…212と、ノード21
4と接地電位との間に接続される高抵抗の抵抗素子21
3を含む。このトランジスタ210〜212が4個直列
に接続された場合には、ノード214にはVEP−4・
Vthの電圧が現われる。ここでVEPは外部ピン端子
EPに与えられる電圧レベルである。他の構成は図11
に示す構成と同じである。
を示す図である。図12に示す電源電圧検出回路30
は、外部ピン端子EPとノード214との間に直列に接
続される各々がダイオード接続されたnチャネルMOS
トランジスタ210、211、…212と、ノード21
4と接地電位との間に接続される高抵抗の抵抗素子21
3を含む。このトランジスタ210〜212が4個直列
に接続された場合には、ノード214にはVEP−4・
Vthの電圧が現われる。ここでVEPは外部ピン端子
EPに与えられる電圧レベルである。他の構成は図11
に示す構成と同じである。
【0103】外部ピン端子EPの電圧レベルが0ないし
5Vの通常動作時の場合には、ノード214の電圧レベ
ルは0ないし1V程度である(トランジスタ210〜2
11が4個の場合)。この場合、EXOR回路202は
バッファ回路として機能するため、信号φAの状態は変
化しない。
5Vの通常動作時の場合には、ノード214の電圧レベ
ルは0ないし1V程度である(トランジスタ210〜2
11が4個の場合)。この場合、EXOR回路202は
バッファ回路として機能するため、信号φAの状態は変
化しない。
【0104】次に、外部ピン端子EPに与えられる電圧
VEPをいわゆるスーパーVcc(正常の電源電圧Vc
cよりも十分に高い電圧レベル、たとえば9V)に設定
すると、ノード214の電圧レベルはほぼ電源電圧Vc
cレベルになる。この場合、EXOR回路202はイン
バータとして機能し、したがって図11(B)に示す動
作波形図と同様の動作が実行される。
VEPをいわゆるスーパーVcc(正常の電源電圧Vc
cよりも十分に高い電圧レベル、たとえば9V)に設定
すると、ノード214の電圧レベルはほぼ電源電圧Vc
cレベルになる。この場合、EXOR回路202はイン
バータとして機能し、したがって図11(B)に示す動
作波形図と同様の動作が実行される。
【0105】この図12に示す構成の場合、外部ピン端
子EPの電位をいわゆる「スーパーVcc」に設定する
ことにより、容易にセルフリフレッシュモードに入り、
またセルフリフレッシュモードから抜け出ることもでき
る。すなわち、内部で行なわれているセルフリフレッシ
ュ動作を停止させることもでき、セルフリフレッシュを
新たに行なわせることもできる。すなわち、外部ピン端
子EPに与える電圧レベルに従って信号φAの論理を反
転させることができる。この図12に示す構成の場合、
外部ピン端子EPを「スーパーVcc」の電圧レベルに
設定することにより信号φAの論理を反転させている。
したがって、通常動作時において利用されているピン端
子を利用することができる。ピン端子の数を増加させる
ことなく、セルフリフレッシュモードの指示および解除
を指定することができる。またこの高抵抗の抵抗素子2
13が設けられているため、この回路には電流はほとん
ど流れないため、消費電流の増加はほとんどなない。
子EPの電位をいわゆる「スーパーVcc」に設定する
ことにより、容易にセルフリフレッシュモードに入り、
またセルフリフレッシュモードから抜け出ることもでき
る。すなわち、内部で行なわれているセルフリフレッシ
ュ動作を停止させることもでき、セルフリフレッシュを
新たに行なわせることもできる。すなわち、外部ピン端
子EPに与える電圧レベルに従って信号φAの論理を反
転させることができる。この図12に示す構成の場合、
外部ピン端子EPを「スーパーVcc」の電圧レベルに
設定することにより信号φAの論理を反転させている。
したがって、通常動作時において利用されているピン端
子を利用することができる。ピン端子の数を増加させる
ことなく、セルフリフレッシュモードの指示および解除
を指定することができる。またこの高抵抗の抵抗素子2
13が設けられているため、この回路には電流はほとん
ど流れないため、消費電流の増加はほとんどなない。
【0106】なお、外部制御信号を用いるときには「C
BRリフレッシュ」サイクルも実行され、電源電圧低下
時には「CBRセルフリフレッシュ」のみが実行される
ようにしてもよい。
BRリフレッシュ」サイクルも実行され、電源電圧低下
時には「CBRセルフリフレッシュ」のみが実行される
ようにしてもよい。
【0107】実施例8 図13は、セルフリフレッシュモード指示信号発生系の
他の構成を示す図である。図13において、セルフリフ
レッシュモード指示信号発生系は電源電圧検出回路30
と、外部ピン端子EPに与えられる電圧信号に応答し
て、セルフリフレッシュモードを解除するリフレッシュ
解除指定回路215と、電源電圧検出回路30からのリ
フレッシュモード指示信号φAとリフレッシュ解除回路
215の出力φCとに応答してリフレッシュ間隔を計時
するリフレッシュタイマ32を含む。
他の構成を示す図である。図13において、セルフリフ
レッシュモード指示信号発生系は電源電圧検出回路30
と、外部ピン端子EPに与えられる電圧信号に応答し
て、セルフリフレッシュモードを解除するリフレッシュ
解除指定回路215と、電源電圧検出回路30からのリ
フレッシュモード指示信号φAとリフレッシュ解除回路
215の出力φCとに応答してリフレッシュ間隔を計時
するリフレッシュタイマ32を含む。
【0108】リフレッシュタイマ32は、この信号φA
とリフレッシュ解除指定回路215の出力信号φCに応
答して発振動作を行なうリングオシレータ240と、リ
ングオシレータ240の出力クロック数をカウントする
カウンタ242と、所定カウント値ごとにリフレッシュ
要求信号φsrfを発生するリフレッシュ回路244を
含む。リングオシレータ240は、3入力NAND回路
260と、偶数個(図13においては4個)の縦続接続
されたインバータ回路262、264、266および2
68を含む。NAND回路260は、信号φAとリフレ
ッシュ解除指定回路215の出力信号φCとインバータ
268の出力を受ける。
とリフレッシュ解除指定回路215の出力信号φCに応
答して発振動作を行なうリングオシレータ240と、リ
ングオシレータ240の出力クロック数をカウントする
カウンタ242と、所定カウント値ごとにリフレッシュ
要求信号φsrfを発生するリフレッシュ回路244を
含む。リングオシレータ240は、3入力NAND回路
260と、偶数個(図13においては4個)の縦続接続
されたインバータ回路262、264、266および2
68を含む。NAND回路260は、信号φAとリフレ
ッシュ解除指定回路215の出力信号φCとインバータ
268の出力を受ける。
【0109】リフレッシュ解除指定回路215は、外部
ピン端子EPとノード214との間に縦続接続される各
々がダイオード接続されたnチャネルMOSトランジス
タ210〜212と、ノード214と接地電位との間に
接続される高抵抗の抵抗素子213と、ノード214の
電位を反転するインバータ回路220を含む。次にこの
図13に示す回路の動作をその動作波形図である図14
を参照して説明する。
ピン端子EPとノード214との間に縦続接続される各
々がダイオード接続されたnチャネルMOSトランジス
タ210〜212と、ノード214と接地電位との間に
接続される高抵抗の抵抗素子213と、ノード214の
電位を反転するインバータ回路220を含む。次にこの
図13に示す回路の動作をその動作波形図である図14
を参照して説明する。
【0110】電源電圧Vccが正常レベルのとき(基準
電圧VREF(たとえば4.5V)よりも高いとき)、
信号φAは“L”にある。この場合、NAND回路26
0の出力は“H”(電源電圧Vccレベル)に固定され
る。したがって、この場合リングオシレータ240は何
ら発振動作は行なわない。外部ピン端子EPの電圧が0
ないし5Vの範囲で変化しても、ノード214に現われ
る電圧レベルは0ないし1Vの範囲(トランジスタ21
0〜212が4個のMOSトランジスタを含む場合)で
変動するだけであり、インバータ回路220の出力信号
φCは“H”に維持される。
電圧VREF(たとえば4.5V)よりも高いとき)、
信号φAは“L”にある。この場合、NAND回路26
0の出力は“H”(電源電圧Vccレベル)に固定され
る。したがって、この場合リングオシレータ240は何
ら発振動作は行なわない。外部ピン端子EPの電圧が0
ないし5Vの範囲で変化しても、ノード214に現われ
る電圧レベルは0ないし1Vの範囲(トランジスタ21
0〜212が4個のMOSトランジスタを含む場合)で
変動するだけであり、インバータ回路220の出力信号
φCは“H”に維持される。
【0111】電源電圧Vccが基準電圧VREFよりも
低下すると、信号φAが“H”に立上がり、NAND回
路260は、インバータ回路として動作する。これによ
って、リングオシレータ240は、奇数段の縦列接続さ
れたインバータ回路で構成されることになり、発振動作
を行ない、その出力ノードCからは所定の周期および幅
を有する信号が発生される。
低下すると、信号φAが“H”に立上がり、NAND回
路260は、インバータ回路として動作する。これによ
って、リングオシレータ240は、奇数段の縦列接続さ
れたインバータ回路で構成されることになり、発振動作
を行ない、その出力ノードCからは所定の周期および幅
を有する信号が発生される。
【0112】この状態において、外部ピン端子EPの電
圧レベルをたとえば9Vの高電圧レベルに設定すると、
ノード214の電位レベルが“H”に立上がり、インバ
ータ回路220の出力信号φCが“L”に立下がる。こ
れにより、NAND回路260の出力が“H”に固定さ
れ、リングオシレータ240は発振動作を停止し、その
出力ノードCは“H”に固定される。これにより、セル
フリフレッシュモードを解除することができる。この構
成において、インバータ回路220から出力される信号
φCがリフレッシュカウンタ242へ与えられ、リフレ
ッシュカウンタ242のリセットを行なうように構成さ
れてもよい。
圧レベルをたとえば9Vの高電圧レベルに設定すると、
ノード214の電位レベルが“H”に立上がり、インバ
ータ回路220の出力信号φCが“L”に立下がる。こ
れにより、NAND回路260の出力が“H”に固定さ
れ、リングオシレータ240は発振動作を停止し、その
出力ノードCは“H”に固定される。これにより、セル
フリフレッシュモードを解除することができる。この構
成において、インバータ回路220から出力される信号
φCがリフレッシュカウンタ242へ与えられ、リフレ
ッシュカウンタ242のリセットを行なうように構成さ
れてもよい。
【0113】実施例9 図15は電源電圧検出回路の第9の実施例の構成を示す
図である。図15において、レベル検出回路40は、電
源電圧Vcc供給ノードとノード231との間に抵抗接
続されたnチャネルMOSトランジスタ230と、ノー
ド231と接地電位供給ノードとの間に抵抗接続された
pチャネルMOSトランジスタ232を含む。反転回路
49、インバータ回路53および54は先に図3等にお
いて示したものと同じである。トランジスタ230およ
び232のコンダクタンス(W(ゲート幅)/L(ゲー
ト長)により決定される)を適当な値に設定することに
よりノード231には電源電圧Vccをトランジスタ2
30および232の抵抗で分割した電圧が流れる。この
場合、ノード231の電位は、電源電圧Vccの変化に
従って、トランジスタ230および232のコンダクタ
ンス比に応じて直線的に変化する。反転回路49の入力
しきい値が電源電圧Vccに応じて少し変化するもの
の、その変化度合はノード231の電位レベル変化より
もはるかに小さい。これにより電源電圧Vcc低下時に
おいて確実にセルフリフレッシュモード指示信号φAを
“H”に立上げるとができる。
図である。図15において、レベル検出回路40は、電
源電圧Vcc供給ノードとノード231との間に抵抗接
続されたnチャネルMOSトランジスタ230と、ノー
ド231と接地電位供給ノードとの間に抵抗接続された
pチャネルMOSトランジスタ232を含む。反転回路
49、インバータ回路53および54は先に図3等にお
いて示したものと同じである。トランジスタ230およ
び232のコンダクタンス(W(ゲート幅)/L(ゲー
ト長)により決定される)を適当な値に設定することに
よりノード231には電源電圧Vccをトランジスタ2
30および232の抵抗で分割した電圧が流れる。この
場合、ノード231の電位は、電源電圧Vccの変化に
従って、トランジスタ230および232のコンダクタ
ンス比に応じて直線的に変化する。反転回路49の入力
しきい値が電源電圧Vccに応じて少し変化するもの
の、その変化度合はノード231の電位レベル変化より
もはるかに小さい。これにより電源電圧Vcc低下時に
おいて確実にセルフリフレッシュモード指示信号φAを
“H”に立上げるとができる。
【0114】[リフレッシュカウンタの構成]図16は
リフレッシュタイマに含まれるリフレッシュカウンタ2
42の具体的構成例を示す図である。図16において
は、リフレッシュカウンタ242は、n段の1ビット2
進カウンタBC1〜BCnを備える。2進カウンタBC
1〜BCnの構成は同じである。初段の2進カウンタB
C1の入力Dおよび/Dの入力へは、図13に示すリン
グオシレータ240の出力信号が与えられる。このリン
グオシレータ240の出力を入力INおよび/INで示
す。
リフレッシュタイマに含まれるリフレッシュカウンタ2
42の具体的構成例を示す図である。図16において
は、リフレッシュカウンタ242は、n段の1ビット2
進カウンタBC1〜BCnを備える。2進カウンタBC
1〜BCnの構成は同じである。初段の2進カウンタB
C1の入力Dおよび/Dの入力へは、図13に示すリン
グオシレータ240の出力信号が与えられる。このリン
グオシレータ240の出力を入力INおよび/INで示
す。
【0115】図17(A)は図16に示す2進カウンタ
BC(BC1〜BCnを総称的に示す)の構成を示す図
である。図17において、2進カウンタBCは、出力ノ
ードTnおよび/Tnの信号電位をラッチするためのイ
ンバータ回路250および252と、前段の2進カウン
タの出力Tn−1に応答して導通するnチャネルMOS
トランジスタ253および254と、トランジスタ25
3および254を介してそれぞれ出力ノードTnおよび
/Tnの電位を記憶するキャパシタ255および256
と、キャパシタ255および256の充電電位に応答し
て導通するnチャネルMOSトランジスタ257および
258と、前段の2進カウンタの出力/Tn−1に応答
して導通し、トランジスタ257および258の一方導
通端子をそれぞれ出力ノードTnおよび/Tnへ接続す
るnチャネルMOSトランジスタ259および261を
含む。
BC(BC1〜BCnを総称的に示す)の構成を示す図
である。図17において、2進カウンタBCは、出力ノ
ードTnおよび/Tnの信号電位をラッチするためのイ
ンバータ回路250および252と、前段の2進カウン
タの出力Tn−1に応答して導通するnチャネルMOS
トランジスタ253および254と、トランジスタ25
3および254を介してそれぞれ出力ノードTnおよび
/Tnの電位を記憶するキャパシタ255および256
と、キャパシタ255および256の充電電位に応答し
て導通するnチャネルMOSトランジスタ257および
258と、前段の2進カウンタの出力/Tn−1に応答
して導通し、トランジスタ257および258の一方導
通端子をそれぞれ出力ノードTnおよび/Tnへ接続す
るnチャネルMOSトランジスタ259および261を
含む。
【0116】トランジスタ257および258のそれぞ
れの一方導通端子(ソース)は接地電位に接続される。
2進カウンタBCはさらに、リセット信号RESに応答
して出力出力ノードTnを接地電位に初期設定するnチ
ャネルMOSトランジスタ263を含む。次にこの図1
7に示す2進カウンタBCの動作をその動作波形図であ
る図17(B)を参照して説明する。
れの一方導通端子(ソース)は接地電位に接続される。
2進カウンタBCはさらに、リセット信号RESに応答
して出力出力ノードTnを接地電位に初期設定するnチ
ャネルMOSトランジスタ263を含む。次にこの図1
7に示す2進カウンタBCの動作をその動作波形図であ
る図17(B)を参照して説明する。
【0117】まず初期設定時においてリセット信号RE
Sが“H”に所定期間立上げられる。これに応答して、
トランジスタ263が導通状態となり、出力ノードTn
は“L”に設定される。この出力ノードTnの“L”の
電位はインバータ回路252を介して相補出力ノード/
Tnへ伝達される。この結果初期設定時においては、出
力ノードTnが“L”、相補出力ノード/Tnが“H”
となる。
Sが“H”に所定期間立上げられる。これに応答して、
トランジスタ263が導通状態となり、出力ノードTn
は“L”に設定される。この出力ノードTnの“L”の
電位はインバータ回路252を介して相補出力ノード/
Tnへ伝達される。この結果初期設定時においては、出
力ノードTnが“L”、相補出力ノード/Tnが“H”
となる。
【0118】リセットの後、前段の2進カウンタの出力
Tn−1が“H”に立上がり、相補出力信号/Tn−1
が“L”に立下がる。これにより、トランジスタ253
および254が導通状態となり、キャパシタ255およ
び256の電位はそれぞれ出力ノードTnおよび/Tn
の電位レベルに対応したものとなる。すなわち、キャパ
シタ255の充電電位が“L”、キャパシタ256の充
電電位が“H”となる。これにより、トランジスタ25
7が遮断状態、トランジスタ258が導通状態となる。
Tn−1が“H”に立上がり、相補出力信号/Tn−1
が“L”に立下がる。これにより、トランジスタ253
および254が導通状態となり、キャパシタ255およ
び256の電位はそれぞれ出力ノードTnおよび/Tn
の電位レベルに対応したものとなる。すなわち、キャパ
シタ255の充電電位が“L”、キャパシタ256の充
電電位が“H”となる。これにより、トランジスタ25
7が遮断状態、トランジスタ258が導通状態となる。
【0119】次いで、前段の2進カウンタの出力Tn−
1が“L”に立下がると、トランジスタ253および2
54が非導通状態となり、キャパシタ255および25
6の充電動作が完了する。このとき同時に前段の2進カ
ウンタの出力/Tn−1が“H”に立上がり、トランジ
スタ259および261が導通状態となる。トランジス
タ257が非導通状態、トランジスタ258が導通状態
であるため、相補出力ノード/Tnはトランジスタ26
1および258を介して接地電位レベルへと放電され
る。一方、トランジスタ257は非導通状態であるた
め、出力ノードTnはフローティング状態である。した
がって、相補出力ノード/Tnの電位低下に応じてイン
バータ250および252からなるラッチ回路のラッチ
状態が反転し、相補出力ノード/Tnの放電が高速で行
なわれ、かつ出力ノードTnの充電が高速で行なわれ
る。これにより、出力ノードTnが“H”、相補出力ノ
ード/Tnが“L”に変化する。
1が“L”に立下がると、トランジスタ253および2
54が非導通状態となり、キャパシタ255および25
6の充電動作が完了する。このとき同時に前段の2進カ
ウンタの出力/Tn−1が“H”に立上がり、トランジ
スタ259および261が導通状態となる。トランジス
タ257が非導通状態、トランジスタ258が導通状態
であるため、相補出力ノード/Tnはトランジスタ26
1および258を介して接地電位レベルへと放電され
る。一方、トランジスタ257は非導通状態であるた
め、出力ノードTnはフローティング状態である。した
がって、相補出力ノード/Tnの電位低下に応じてイン
バータ250および252からなるラッチ回路のラッチ
状態が反転し、相補出力ノード/Tnの放電が高速で行
なわれ、かつ出力ノードTnの充電が高速で行なわれ
る。これにより、出力ノードTnが“H”、相補出力ノ
ード/Tnが“L”に変化する。
【0120】次いで前段の2進カウンタの出力Tn−1
が再び“H”へ立上がると、キャパシタ255および2
56の充電が行なわれる。このサイクルにおいては、キ
ャパシタ255が“H”レベルに充電され、キャパシタ
256が接地電位レベルに放電される。次いで、信号T
n−1が“L”に立下がり、信号/Tn−1が“H”に
立上がると、トランジスタ253および254は非導通
状態、トランジスタ259および261は導通状態とな
り、キャパシタ255および256の充電電位に応じて
出力ノードTnの電位が“L”に立下がり、相補出力ノ
ード/Tnが“H”に立上がる。
が再び“H”へ立上がると、キャパシタ255および2
56の充電が行なわれる。このサイクルにおいては、キ
ャパシタ255が“H”レベルに充電され、キャパシタ
256が接地電位レベルに放電される。次いで、信号T
n−1が“L”に立下がり、信号/Tn−1が“H”に
立上がると、トランジスタ253および254は非導通
状態、トランジスタ259および261は導通状態とな
り、キャパシタ255および256の充電電位に応じて
出力ノードTnの電位が“L”に立下がり、相補出力ノ
ード/Tnが“H”に立上がる。
【0121】すなわちこの図17(A)に示す2進カウ
ンタ回路BCは、前段の2進カウンタ回路の出力Tn−
1の立下がりごとにこの出力状態を反転させる。
ンタ回路BCは、前段の2進カウンタ回路の出力Tn−
1の立下がりごとにこの出力状態を反転させる。
【0122】図18は、図16に示す1ビット2進カウ
ンタ回路を3段接続した場合の動作を示す信号波形図で
ある。リングオシレータの出力信号INが与えられる
と、このリングオシレータの出力信号INの立下がりに
応答して、初段の2進カウンタBC1の出力Q1の状態
が変化する。すなわち、2進カウンタ回路BC1は、リ
ングオシレータの出力INを2倍の周期に分周してい
る。同様に、2段目の2進カウンタ回路BC2の出力Q
2は、初段の2進カウンタ回路BC1の出力Q1の立下
がりに応答してその状態を変化させる。同様に、3段目
の2進カウンタ回路BC3の出力Q3は2段目の2進カ
ウンタ回路BC2の出力Q2の立下がりに応答してその
状態が変化する。リングオシレータの出力INを8個カ
ウントしたとき、その8個目の信号INの立下がりに応
答して、2進カウンタ回路Q1〜Q3の出力がすべて
“L”にリセットされる。このリフレッシュカウンタの
最終段の出力Qnの立下がりに応答して、図13に示す
リフレッシュ要求信号発生回路254からリフレッシュ
要求信号φsrfが発生される。
ンタ回路を3段接続した場合の動作を示す信号波形図で
ある。リングオシレータの出力信号INが与えられる
と、このリングオシレータの出力信号INの立下がりに
応答して、初段の2進カウンタBC1の出力Q1の状態
が変化する。すなわち、2進カウンタ回路BC1は、リ
ングオシレータの出力INを2倍の周期に分周してい
る。同様に、2段目の2進カウンタ回路BC2の出力Q
2は、初段の2進カウンタ回路BC1の出力Q1の立下
がりに応答してその状態を変化させる。同様に、3段目
の2進カウンタ回路BC3の出力Q3は2段目の2進カ
ウンタ回路BC2の出力Q2の立下がりに応答してその
状態が変化する。リングオシレータの出力INを8個カ
ウントしたとき、その8個目の信号INの立下がりに応
答して、2進カウンタ回路Q1〜Q3の出力がすべて
“L”にリセットされる。このリフレッシュカウンタの
最終段の出力Qnの立下がりに応答して、図13に示す
リフレッシュ要求信号発生回路254からリフレッシュ
要求信号φsrfが発生される。
【0123】[リフレッシュ要求信号発生回路]図19
は図13に示すリフレッシュ要求信号発生回路の具体的
構成および動作を示す図である。図19(A)におい
て、リフレッシュ要求信号発生回路244は、リフレッ
シュカウンタ242の出力Qnを所定時間遅延させるた
めの縦続接続されたインバータ回路270および272
と、信号Qnをその偽入力に受け、インバータ回路27
2の出力をその真入力に受けるゲート回路274を含
む。ゲート回路274は、信号Qnが“L”にあり、か
つノードPnの電位が“H”のときに、“H”の信号を
出力する。ゲート回路274から、リフレッシュ要求信
号φsrfが発生される。次に動作についてその動作波
形図である図19(B)を参照して説明する。
は図13に示すリフレッシュ要求信号発生回路の具体的
構成および動作を示す図である。図19(A)におい
て、リフレッシュ要求信号発生回路244は、リフレッ
シュカウンタ242の出力Qnを所定時間遅延させるた
めの縦続接続されたインバータ回路270および272
と、信号Qnをその偽入力に受け、インバータ回路27
2の出力をその真入力に受けるゲート回路274を含
む。ゲート回路274は、信号Qnが“L”にあり、か
つノードPnの電位が“H”のときに、“H”の信号を
出力する。ゲート回路274から、リフレッシュ要求信
号φsrfが発生される。次に動作についてその動作波
形図である図19(B)を参照して説明する。
【0124】信号Qnが“L”にある間、インバータ回
路272の出力も“L”である。信号Qnが“H”に立
上がると、所定時間経過後にノードPnの電位は“H”
に立上がる。この状態においては、ゲート回路274の
出力は依然“L”である。信号Qnが“L”に立下がる
と、このときまだノードPnの電位は“H”にあるた
め、ゲート回路274の出力φsrfは“H”に立上が
る。これにより、リフレッシュ要求が発生される。要求
信号φsrfの幅はインバータ回路270および272
が与える遅延時間により決定される。
路272の出力も“L”である。信号Qnが“H”に立
上がると、所定時間経過後にノードPnの電位は“H”
に立上がる。この状態においては、ゲート回路274の
出力は依然“L”である。信号Qnが“L”に立下がる
と、このときまだノードPnの電位は“H”にあるた
め、ゲート回路274の出力φsrfは“H”に立上が
る。これにより、リフレッシュ要求が発生される。要求
信号φsrfの幅はインバータ回路270および272
が与える遅延時間により決定される。
【0125】この図19(A)に示す構成に代えて、リ
フレッシュカウンタ242に含まれる2進カウンタの出
力Q1〜Qnの出力すべてを受けるAND回路を設け、
このAND回路出力をリフレッシュ要求信号φsrfと
して利用する構成が用いられてもよい。この場合、リフ
レッシュ要求信号φsrfが“H”となる期間は、リン
グオシレータが発生するクロック信号INの1クロック
サイクルとなる(図18参照)。
フレッシュカウンタ242に含まれる2進カウンタの出
力Q1〜Qnの出力すべてを受けるAND回路を設け、
このAND回路出力をリフレッシュ要求信号φsrfと
して利用する構成が用いられてもよい。この場合、リフ
レッシュ要求信号φsrfが“H”となる期間は、リン
グオシレータが発生するクロック信号INの1クロック
サイクルとなる(図18参照)。
【0126】図20は、図17に示す2進カウンタ回路
のリセット信号RESを発生する回路を示す図である。
このリセット回路は、図1に示すリセット回路36に対
応する。図20において、リセット回路36は、リフレ
ッシュ指示信号φAを所定時間遅延させる遅延回路28
0と、遅延回路280の出力と信号φAを受けるゲート
回路282と、ゲート回路282の出力とパワーオンリ
セット信号PORを受けるOR回路284を含む。OR
回路284からリセット信号RESが発生され、リフレ
ッシュカウンタのリセットが実行される。
のリセット信号RESを発生する回路を示す図である。
このリセット回路は、図1に示すリセット回路36に対
応する。図20において、リセット回路36は、リフレ
ッシュ指示信号φAを所定時間遅延させる遅延回路28
0と、遅延回路280の出力と信号φAを受けるゲート
回路282と、ゲート回路282の出力とパワーオンリ
セット信号PORを受けるOR回路284を含む。OR
回路284からリセット信号RESが発生され、リフレ
ッシュカウンタのリセットが実行される。
【0127】図21は、パワーオンリセット信号POR
を発生するための回路構成および動作を示す図である。
図21(A)において、パワーオンリセット信号発生回
路は、電源電圧供給ノードとノード291との間に接続
される抵抗290と、ノード291と接地電位ノードと
の間に接続されるキャパシタ292と、ノード291の
電位を受けるインバータ回路294を含む。この図21
(A)に示すパワーオンリセット信号発生回路の動作に
ついてその動作波形図である図21(B)を参照して説
明する。
を発生するための回路構成および動作を示す図である。
図21(A)において、パワーオンリセット信号発生回
路は、電源電圧供給ノードとノード291との間に接続
される抵抗290と、ノード291と接地電位ノードと
の間に接続されるキャパシタ292と、ノード291の
電位を受けるインバータ回路294を含む。この図21
(A)に示すパワーオンリセット信号発生回路の動作に
ついてその動作波形図である図21(B)を参照して説
明する。
【0128】電源電圧Vccの投入時において、電源電
圧Vccは比較的高速でその所定のレベルまで立上が
る。一方、ノード291は、抵抗290およびキャパシ
タ292による時定数RCにより徐々に立上がる。した
がって、この状態において、電源投入後ノード291の
電位が所定電位レベルVRに到達するまでは、インバー
タ回路294の出力が“H”となる。この電位レベルが
所定の電圧レベルVRに到達すると、インバータ回路2
94の出力が“L”に立下がる。すなわちパワーオンリ
セット信号PORは電源投入時において所定期間立上が
る信号である。電源投入時の初期設定時において各回路
をリセットするために利用される。次に、図20に示す
リセット回路の動作をその動作波形図である図22を参
照して説明する。
圧Vccは比較的高速でその所定のレベルまで立上が
る。一方、ノード291は、抵抗290およびキャパシ
タ292による時定数RCにより徐々に立上がる。した
がって、この状態において、電源投入後ノード291の
電位が所定電位レベルVRに到達するまでは、インバー
タ回路294の出力が“H”となる。この電位レベルが
所定の電圧レベルVRに到達すると、インバータ回路2
94の出力が“L”に立下がる。すなわちパワーオンリ
セット信号PORは電源投入時において所定期間立上が
る信号である。電源投入時の初期設定時において各回路
をリセットするために利用される。次に、図20に示す
リセット回路の動作をその動作波形図である図22を参
照して説明する。
【0129】電源投入時において、パワーオンリセット
信号PORが所定期間“H”に立上がる。これにより、
OR回路284からのリセット信号RESが“H”に立
上がる。この後、パワーオンリセット信号PORは
“L”に固定される。電源電圧Vccが所定の電圧レベ
ル以下に低下すると、リフレッシュ指示信号φAが
“H”に立上がる。この期間は、リングオシレータが動
作をしており、所定の時間間隔でリフレッシュ要求信号
φsrfが発生される。
信号PORが所定期間“H”に立上がる。これにより、
OR回路284からのリセット信号RESが“H”に立
上がる。この後、パワーオンリセット信号PORは
“L”に固定される。電源電圧Vccが所定の電圧レベ
ル以下に低下すると、リフレッシュ指示信号φAが
“H”に立上がる。この期間は、リングオシレータが動
作をしており、所定の時間間隔でリフレッシュ要求信号
φsrfが発生される。
【0130】ゲート回路282は、その一方入力に与え
られる信号φAが“L”であり、かつ遅延回路280の
出力が“H”となる期間“H”となる信号を発生する。
すなわち、電源電圧Vccが所定の電位レベル以上に復
帰して、信号φAが“L”が立下がり、リングオシレー
タが発振動作を停止したとき、ゲート回路282の出力
ノードNAの電位レベルが所定期間“H”に立上がり、
応じてリセット信号RESが“H”に立上がる。すなわ
ち、セルフリフレッシュモードを停止させたとき、リフ
レッシュカウンタのカウント値のリセットが実行され
る。
られる信号φAが“L”であり、かつ遅延回路280の
出力が“H”となる期間“H”となる信号を発生する。
すなわち、電源電圧Vccが所定の電位レベル以上に復
帰して、信号φAが“L”が立下がり、リングオシレー
タが発振動作を停止したとき、ゲート回路282の出力
ノードNAの電位レベルが所定期間“H”に立上がり、
応じてリセット信号RESが“H”に立上がる。すなわ
ち、セルフリフレッシュモードを停止させたとき、リフ
レッシュカウンタのカウント値のリセットが実行され
る。
【0131】実施例9 図23は、電源電圧検出部の第9の実施例の構成を示す
図である。図23に示す構成においては、電源電圧検出
回路30とリングオシレータ240との間にセルフリフ
レッシュ指示信号の立下がりを所定時間置換させる期間
拡張回路300が設けられる。リングオシレータ240
およびリフレッシュカウンタ242は図13に示す構成
と同じである。リングオシレータ240は期間拡張回路
300からの出力信号EAが“H”の活性状態の期間発
振動作を実行する。すなわち、図23に示す構成におい
ては、電源電圧検出回路30のセルフリフレッシュモー
ド指示信号φAが“L”に立下がっても、依然セルフリ
フレッシュモードが持続される。すなわち、電源電圧V
ccが所定の基準電圧VREF以上に復帰した後にも引
続き所定回数セルフリフレッシュを実行する。これによ
り、電源電圧Vccが確実に安定状態となった後に外部
アクセスを可能とすることができ、正確なデータの書込
および読出を行なうことができる。
図である。図23に示す構成においては、電源電圧検出
回路30とリングオシレータ240との間にセルフリフ
レッシュ指示信号の立下がりを所定時間置換させる期間
拡張回路300が設けられる。リングオシレータ240
およびリフレッシュカウンタ242は図13に示す構成
と同じである。リングオシレータ240は期間拡張回路
300からの出力信号EAが“H”の活性状態の期間発
振動作を実行する。すなわち、図23に示す構成におい
ては、電源電圧検出回路30のセルフリフレッシュモー
ド指示信号φAが“L”に立下がっても、依然セルフリ
フレッシュモードが持続される。すなわち、電源電圧V
ccが所定の基準電圧VREF以上に復帰した後にも引
続き所定回数セルフリフレッシュを実行する。これによ
り、電源電圧Vccが確実に安定状態となった後に外部
アクセスを可能とすることができ、正確なデータの書込
および読出を行なうことができる。
【0132】図24は、図23に示す期間拡張回路の具
体的構成例を示す図である。図24において、期間拡張
回路300は、信号φAおよびEAを受けるゲート回路
301と、ゲート回路301の出力とリングオシレータ
240の出力とを受けるNAND回路302と、NAN
D回路302の出力Dをカウントするタイマ回路304
と、タイマ回路304の出力Rおよびパワーオンリセッ
ト信号PORをリセット入力に受け、信号φAをセット
入力に受けるセット/リセットフリップフロップ306
を含む。ゲート回路301は、信号φAが“L”にあり
かつ信号EAが“H”にある間“H”の信号を出力す
る。タイマ回路304は、NANDゲート302を介し
て与えられるリングオシレータ240の発生するクロッ
ク信号をカウントし、そのカウント値が所定値に到達し
たときにカウントアップ信号Rを発生する。
体的構成例を示す図である。図24において、期間拡張
回路300は、信号φAおよびEAを受けるゲート回路
301と、ゲート回路301の出力とリングオシレータ
240の出力とを受けるNAND回路302と、NAN
D回路302の出力Dをカウントするタイマ回路304
と、タイマ回路304の出力Rおよびパワーオンリセッ
ト信号PORをリセット入力に受け、信号φAをセット
入力に受けるセット/リセットフリップフロップ306
を含む。ゲート回路301は、信号φAが“L”にあり
かつ信号EAが“H”にある間“H”の信号を出力す
る。タイマ回路304は、NANDゲート302を介し
て与えられるリングオシレータ240の発生するクロッ
ク信号をカウントし、そのカウント値が所定値に到達し
たときにカウントアップ信号Rを発生する。
【0133】セット/リセットフリップフロップ306
は、信号φAおよびEAを受けるNOR回路307と、
NOR回路307の出力とパワーオンリセット信号PO
Rとタイマ回路309の出力Rを受けるNOR回路30
8を含む。NOR回路308から信号EAが発生され
る。次に図24に示す期間拡張回路300の動作をその
動作波形図である図24(B)を参照して説明する。
は、信号φAおよびEAを受けるNOR回路307と、
NOR回路307の出力とパワーオンリセット信号PO
Rとタイマ回路309の出力Rを受けるNOR回路30
8を含む。NOR回路308から信号EAが発生され
る。次に図24に示す期間拡張回路300の動作をその
動作波形図である図24(B)を参照して説明する。
【0134】電源電圧Vccが所定の基準電圧VREF
よりも高い状態においては、信号φAは“L”レベルに
ある。セット/リセットフリップフロップ306は、電
源投入時において発生されるパワーオンリセット信号P
ORに応答してリセット状態とされている。すなわち信
号EAは“L”に初期設定される。したがって、この状
態においてはリングオシレータ240は発振動作を行な
っていない。ゲート回路301の出力は、“L”にあ
り、NAND回路302の出力Dは“H”固定である。
よりも高い状態においては、信号φAは“L”レベルに
ある。セット/リセットフリップフロップ306は、電
源投入時において発生されるパワーオンリセット信号P
ORに応答してリセット状態とされている。すなわち信
号EAは“L”に初期設定される。したがって、この状
態においてはリングオシレータ240は発振動作を行な
っていない。ゲート回路301の出力は、“L”にあ
り、NAND回路302の出力Dは“H”固定である。
【0135】電源電圧Vccが基準電圧VREFよりも
低下すると、信号φAが“H”に立上がる。これにより
セット/リセットフリップフロップ306がセット状態
とされ、信号EAが“H”に立上がる。すなわち、NO
R回路307の出力が“L”となり、NOR回路308
の出力が“H”となる。これに応答して、リングオシレ
ータ240が活性状態とされ、発振動作を行ない、所定
の周期およびパルス幅を有するクロック信号を出力す
る。リフレッシュカウンタ242はこのリングオシレー
タ240からのクロック信号をカウントし、所定のカウ
ント値に到達するごとにカウントアップ信号Qnを発生
する。
低下すると、信号φAが“H”に立上がる。これにより
セット/リセットフリップフロップ306がセット状態
とされ、信号EAが“H”に立上がる。すなわち、NO
R回路307の出力が“L”となり、NOR回路308
の出力が“H”となる。これに応答して、リングオシレ
ータ240が活性状態とされ、発振動作を行ない、所定
の周期およびパルス幅を有するクロック信号を出力す
る。リフレッシュカウンタ242はこのリングオシレー
タ240からのクロック信号をカウントし、所定のカウ
ント値に到達するごとにカウントアップ信号Qnを発生
する。
【0136】ゲート回路301は、信号φAが“H”で
あり、“L”の信号を出力する。したがって、NAND
回路302の出力Dは依然“H”固定状態であり、タイ
マ回路304はカウント動作を行なってはない。
あり、“L”の信号を出力する。したがって、NAND
回路302の出力Dは依然“H”固定状態であり、タイ
マ回路304はカウント動作を行なってはない。
【0137】電源電圧Vccが所定の基準電圧VREF
以上の値に復帰すると、信号φAが“L”に立下がる。
信号RおよびPORはまだ“L”であるため、セット/
リセットフリップフロップ306の出力EAは変化せ
ず、“H”の状態を維持する。一方、ゲート回路301
は、信号φAが“L”、および信号EAが“H”となる
ため、“H”の信号を出力する。これにより、NAND
回路302がインバータとして機能し、リングオシレー
タ240から与えられるクロック信号を反転して通過さ
せる。
以上の値に復帰すると、信号φAが“L”に立下がる。
信号RおよびPORはまだ“L”であるため、セット/
リセットフリップフロップ306の出力EAは変化せ
ず、“H”の状態を維持する。一方、ゲート回路301
は、信号φAが“L”、および信号EAが“H”となる
ため、“H”の信号を出力する。これにより、NAND
回路302がインバータとして機能し、リングオシレー
タ240から与えられるクロック信号を反転して通過さ
せる。
【0138】タイマ回路304は、このNAND回路3
02から与えられる信号をカウントし、所定のカウント
値に到達したときにリセット信号Rを発生する。タイマ
回路304からのリセット信号Rが“H”に立上がる
と、NOR回路308の出力、すなわち信号EAが
“L”に立下がり、リングオシレータ240は発振動作
を停止する。これと並行して、ゲート回路301の出力
が“L”に立下がり、NAND回路302の出力が
“H”固定となり、タイマ回路304のカウント動作が
禁止される。
02から与えられる信号をカウントし、所定のカウント
値に到達したときにリセット信号Rを発生する。タイマ
回路304からのリセット信号Rが“H”に立上がる
と、NOR回路308の出力、すなわち信号EAが
“L”に立下がり、リングオシレータ240は発振動作
を停止する。これと並行して、ゲート回路301の出力
が“L”に立下がり、NAND回路302の出力が
“H”固定となり、タイマ回路304のカウント動作が
禁止される。
【0139】上述のように、電源電圧Vccが基準電圧
VREFよりも高い状態に復帰した後所定回数セルフリ
フレッシュを行なうことにより、電源電圧Vccが安定
状態となった後に半導体記憶装置へのアクセスを可能と
することができ、正確なメモリ動作が保証される。図2
5は図24(A)に示すタイマ回路の具体的構成を示す
図である。図25において、タイマ回路304は、図1
7(A)に示す構成と同様の構成を備える1ビット2進
カウンタ回路BC1〜BCnと、カウンタ回路BC1〜
BCnの出力Q1〜Qnを受けるNAND回路350
と、NAND回路350の出力を受けるインバータ回路
352と、カウンタ回路BC1〜BCnの相補出力/Q
1〜/Qnを受けるNOR回路354と、インバータ回
路352の出力とNOR回路354の出力を受けるAN
D回路356を含む。AND回路350からリセット信
号Rが発生される。
VREFよりも高い状態に復帰した後所定回数セルフリ
フレッシュを行なうことにより、電源電圧Vccが安定
状態となった後に半導体記憶装置へのアクセスを可能と
することができ、正確なメモリ動作が保証される。図2
5は図24(A)に示すタイマ回路の具体的構成を示す
図である。図25において、タイマ回路304は、図1
7(A)に示す構成と同様の構成を備える1ビット2進
カウンタ回路BC1〜BCnと、カウンタ回路BC1〜
BCnの出力Q1〜Qnを受けるNAND回路350
と、NAND回路350の出力を受けるインバータ回路
352と、カウンタ回路BC1〜BCnの相補出力/Q
1〜/Qnを受けるNOR回路354と、インバータ回
路352の出力とNOR回路354の出力を受けるAN
D回路356を含む。AND回路350からリセット信
号Rが発生される。
【0140】タイマ回路304はさらに、リセット信号
Rを反転するインバータ回路358と、リセット信号R
と図24に示すNAND回路302の出力Dを受けるN
OR回路360と、インバータ363を介した信号Dを
受けるNAND回路362を含む。次に、図25に示す
タイマ回路304の動作をその動作波形図である図26
を参照して説明する。図26において、カウンタ回路が
3個設けられている場合の動作が一例として示される。
Rを反転するインバータ回路358と、リセット信号R
と図24に示すNAND回路302の出力Dを受けるN
OR回路360と、インバータ363を介した信号Dを
受けるNAND回路362を含む。次に、図25に示す
タイマ回路304の動作をその動作波形図である図26
を参照して説明する。図26において、カウンタ回路が
3個設けられている場合の動作が一例として示される。
【0141】リセット信号Rが“L”の場合、NOR回
路360およびNAND回路362はともにインバータ
回路として機能する。図24に示すNAND回路302
の出力Dが発振すると、回路360および362の出力
もそれぞれ変化する。回路360および362の出力I
NAおよび/INAはリングオシレータ240が出力す
るクロック信号と同相である(発振動作時においては図
24に示すNAND回路302がインバータとして機能
しており、また回路360および362もインバータと
して機能するためである)。カウンタ回路BC(BC1
〜BCnを総称的に示す)はその入力に与えられる信号
Qの立下がりに応答して出力状態を変化させる。このカ
ウンタ回路BCのカウント動作は先に図17を参照して
説明したものと同じである。カウンタ回路BCのカウン
ト値が所定値に到達すると、カウンタ回路BC1〜BC
nの出力Q1〜Qn(図26におけるQ1〜Q3)がす
べて“H”となり、相補出力/Q1〜/Qnがすべて
“L”となる。これにより、インバータ回路352の出
力が“H”となり、NOR回路354の出力も“H”と
なり、AND回路356からのリセット信号Rが“H”
に立上がる。
路360およびNAND回路362はともにインバータ
回路として機能する。図24に示すNAND回路302
の出力Dが発振すると、回路360および362の出力
もそれぞれ変化する。回路360および362の出力I
NAおよび/INAはリングオシレータ240が出力す
るクロック信号と同相である(発振動作時においては図
24に示すNAND回路302がインバータとして機能
しており、また回路360および362もインバータと
して機能するためである)。カウンタ回路BC(BC1
〜BCnを総称的に示す)はその入力に与えられる信号
Qの立下がりに応答して出力状態を変化させる。このカ
ウンタ回路BCのカウント動作は先に図17を参照して
説明したものと同じである。カウンタ回路BCのカウン
ト値が所定値に到達すると、カウンタ回路BC1〜BC
nの出力Q1〜Qn(図26におけるQ1〜Q3)がす
べて“H”となり、相補出力/Q1〜/Qnがすべて
“L”となる。これにより、インバータ回路352の出
力が“H”となり、NOR回路354の出力も“H”と
なり、AND回路356からのリセット信号Rが“H”
に立上がる。
【0142】リセット信号Rが“H”に立上がると、N
OR回路360の出力が“L”に固定され、NAND回
路362の出力が“L”に固定される。これによりカウ
ンタ回路BCのカウント動作が禁止される。カウンタ回
路BC1〜BCnは後に説明するリセット回路により所
定時間経過後にリセットされ、リセット信号Rも“L”
に立下がる。
OR回路360の出力が“L”に固定され、NAND回
路362の出力が“L”に固定される。これによりカウ
ンタ回路BCのカウント動作が禁止される。カウンタ回
路BC1〜BCnは後に説明するリセット回路により所
定時間経過後にリセットされ、リセット信号Rも“L”
に立下がる。
【0143】図27は、タイマ回路をリセットするため
の構成を示す図である。図27において、リセット回路
は、リセット信号Rを所定時間遅延させる遅延回路37
0を含む。遅延回路370の出力は図25に示すカウン
タ回路BC(BC1〜BCn)のリセット入力(図17
のトランジスタ263参照)へ与えられる。これにより
所定時間経過後にカウンタ回路BC(BC1〜BCn)
がリセットされ、応じてリセット信号Rも“L”に立下
がる。
の構成を示す図である。図27において、リセット回路
は、リセット信号Rを所定時間遅延させる遅延回路37
0を含む。遅延回路370の出力は図25に示すカウン
タ回路BC(BC1〜BCn)のリセット入力(図17
のトランジスタ263参照)へ与えられる。これにより
所定時間経過後にカウンタ回路BC(BC1〜BCn)
がリセットされ、応じてリセット信号Rも“L”に立下
がる。
【0144】リセット回路の第2の実施例 図28はリフレッシュタイマをリセットするための第2
の実施例の構成を示す図である。図28において、リセ
ット回路は、ロウアドレスストローブ信号/RASの立
上がりに応答してワンショットのパルス信号を発生する
ワンショットパルス発生回路402と、電源電圧検出回
路30からの信号φAの立上がりに応答してワンショッ
トのパルスを発生するワンショットパルス発生回路40
4と、ワンショットパルス発生回路404の出力をセッ
ト入力Sに受けかつワンショットパルス発生回路402
の出力リセット入力Rに受けるセット/リセットフリッ
プフロップ306を含む。
の実施例の構成を示す図である。図28において、リセ
ット回路は、ロウアドレスストローブ信号/RASの立
上がりに応答してワンショットのパルス信号を発生する
ワンショットパルス発生回路402と、電源電圧検出回
路30からの信号φAの立上がりに応答してワンショッ
トのパルスを発生するワンショットパルス発生回路40
4と、ワンショットパルス発生回路404の出力をセッ
ト入力Sに受けかつワンショットパルス発生回路402
の出力リセット入力Rに受けるセット/リセットフリッ
プフロップ306を含む。
【0145】フリップフロップ306は図24に示すフ
リップフロップと同じ構成を備える。ワンショットパル
ス発生回路402および404は同様の構成を備え、信
号を所定時間遅延させる遅延回路(インバータで構成さ
れる)とこの遅延回路の出力を偽入力に受けるゲート回
路とを含む。ゲート回路は偽入力に与えられる信号が
“L”にあり、その真入力に与えられる信号が“H”の
とき“H”の信号を発生する。フリップフロップ306
の出力EAは外部ピン端子EPを介して外部装置に出力
される。フリップフロップ306の出力EAはまたリン
グオシレータ240(図24参照)へ与えられる。次に
この図28に示すリセット回路の動作についてその動作
波形図である図29を参照して説明する。
リップフロップと同じ構成を備える。ワンショットパル
ス発生回路402および404は同様の構成を備え、信
号を所定時間遅延させる遅延回路(インバータで構成さ
れる)とこの遅延回路の出力を偽入力に受けるゲート回
路とを含む。ゲート回路は偽入力に与えられる信号が
“L”にあり、その真入力に与えられる信号が“H”の
とき“H”の信号を発生する。フリップフロップ306
の出力EAは外部ピン端子EPを介して外部装置に出力
される。フリップフロップ306の出力EAはまたリン
グオシレータ240(図24参照)へ与えられる。次に
この図28に示すリセット回路の動作についてその動作
波形図である図29を参照して説明する。
【0146】電源電圧Vccが所定の電源電圧レベル以
下に低下したとき、信号φAが“H”に立上がる。これ
に応答してワンショットパルス発生回路404からワン
ショットパルスのパルス信号が発生され、フリップフロ
ップ306はセット状態とされる。すなわち信号EAが
“H”に立上がり、セルフリフレッシュサイクルが実行
される。
下に低下したとき、信号φAが“H”に立上がる。これ
に応答してワンショットパルス発生回路404からワン
ショットパルスのパルス信号が発生され、フリップフロ
ップ306はセット状態とされる。すなわち信号EAが
“H”に立上がり、セルフリフレッシュサイクルが実行
される。
【0147】電源電圧が所定の電圧レベル以上に復帰し
た場合、信号φAが“L”に立下がる。この状態におい
て、フリップフロップ306はまだセット状態を維持し
ており、信号EAは“H”を維持する。次いで、信号/
RASを“L”から“H”に立上げる。信号/RASの
立上がりに応答してワンショットパルス発生回路402
からワンショットパルスのパルス信号が発生され、フリ
ップフロップ306がリセットされ、信号EAが“L”
に立下がり、リングオシレータ240がその発振動作を
停止する。ワンショットパルス発生回路402の出力R
ESETはまた図25に示すカウンタ回路BCのリセッ
ト入力へ与えられ、そのカウント値のリセットが実行さ
れる。これにより、セルフリフレッシュモードが解除さ
れる。このワンショットパルス発生回路402の出力R
ESETはまた図24に示すリフレッシュカウンタ24
2のカウント値をリセットするために利用されてもよ
い。
た場合、信号φAが“L”に立下がる。この状態におい
て、フリップフロップ306はまだセット状態を維持し
ており、信号EAは“H”を維持する。次いで、信号/
RASを“L”から“H”に立上げる。信号/RASの
立上がりに応答してワンショットパルス発生回路402
からワンショットパルスのパルス信号が発生され、フリ
ップフロップ306がリセットされ、信号EAが“L”
に立下がり、リングオシレータ240がその発振動作を
停止する。ワンショットパルス発生回路402の出力R
ESETはまた図25に示すカウンタ回路BCのリセッ
ト入力へ与えられ、そのカウント値のリセットが実行さ
れる。これにより、セルフリフレッシュモードが解除さ
れる。このワンショットパルス発生回路402の出力R
ESETはまた図24に示すリフレッシュカウンタ24
2のカウント値をリセットするために利用されてもよ
い。
【0148】この図28に示すリセット回路の構成によ
れば、外部からセルフリフレッシュを解除することが可
能となる。特に、通常サイクルおいて電源電圧が低下し
た後、外部ピン端子EPに与えられる信号φAが“L”
に立下がり、電源電圧が所定値以上に復帰した場合に
は、外部から与えられる制御信号/RASを用いてセル
フリフレッシュモードの解除を行なうことができる。ス
タンバイ状態時において、信号/RASが“H”のと
き、電源電圧Vccが所定電圧レベル以下に低下した場
合には、信号/RASを“H”に固定しておけば、内部
で自動的にセルフリフレッシュが実行されるとともに、
電源電圧が所定電圧に回復した後も定期的にセルフリフ
レッシュが実行される。
れば、外部からセルフリフレッシュを解除することが可
能となる。特に、通常サイクルおいて電源電圧が低下し
た後、外部ピン端子EPに与えられる信号φAが“L”
に立下がり、電源電圧が所定値以上に復帰した場合に
は、外部から与えられる制御信号/RASを用いてセル
フリフレッシュモードの解除を行なうことができる。ス
タンバイ状態時において、信号/RASが“H”のと
き、電源電圧Vccが所定電圧レベル以下に低下した場
合には、信号/RASを“H”に固定しておけば、内部
で自動的にセルフリフレッシュが実行されるとともに、
電源電圧が所定電圧に回復した後も定期的にセルフリフ
レッシュが実行される。
【0149】スタンバイ時において、新たにメモリサイ
クルを開始する場合には、信号/RASを一旦“L”に
立下げる必要がある。このとき、内部において信号EA
と信号/RASを受けるOR回路を設けておき、このO
R回路出力を図1に示すRAS系制御回路14へ与える
構成とすれば、内部で誤動作することなくセルフリフレ
ッシュを解除し、次いで新たなメモリサイクルへ確実に
誤動作を伴うことなく入ることができる。この場合OR
回路はワンショットパルス発生回路402と並列に設け
られる。
クルを開始する場合には、信号/RASを一旦“L”に
立下げる必要がある。このとき、内部において信号EA
と信号/RASを受けるOR回路を設けておき、このO
R回路出力を図1に示すRAS系制御回路14へ与える
構成とすれば、内部で誤動作することなくセルフリフレ
ッシュを解除し、次いで新たなメモリサイクルへ確実に
誤動作を伴うことなく入ることができる。この場合OR
回路はワンショットパルス発生回路402と並列に設け
られる。
【0150】
【発明の効果】以上のように、この発明によれば、電源
電圧が基準電圧レベル以下となったとき自動的にセルフ
リフレッシュモードに入ることが可能となるため、メモ
リセルのデータ保持を正確に行なうことができ、誤動作
が生じることのない信頼性の高い半導体記憶装置を得る
ことができる。また、セルフリフレッシュモードに入る
ためにはCBR条件などの複雑な外部信号のタイミング
条件が必要とされないため、容易にかつ低消費電力でセ
ルフリフレッシュを実行することができる。
電圧が基準電圧レベル以下となったとき自動的にセルフ
リフレッシュモードに入ることが可能となるため、メモ
リセルのデータ保持を正確に行なうことができ、誤動作
が生じることのない信頼性の高い半導体記憶装置を得る
ことができる。また、セルフリフレッシュモードに入る
ためにはCBR条件などの複雑な外部信号のタイミング
条件が必要とされないため、容易にかつ低消費電力でセ
ルフリフレッシュを実行することができる。
【0151】すなわち、請求項1記載の発明に従えば、
電源電圧レベル検出手段が電源電圧が所定電位レベル以
下になったことを検出したとき、セルフリフレッシュモ
ード指示信号が発生されるため、容易に電源電圧が低下
したときにメモリセルデータの保持を確実に行なうこと
ができる。
電源電圧レベル検出手段が電源電圧が所定電位レベル以
下になったことを検出したとき、セルフリフレッシュモ
ード指示信号が発生されるため、容易に電源電圧が低下
したときにメモリセルデータの保持を確実に行なうこと
ができる。
【0152】請求項2に係る発明に従えば、さらにリセ
ット手段により、電源電圧が所定電位レベル以上に復帰
したときにセルフリフレッシュモード用のタイマがリセ
ットされるため、容易にセルフリフレッシュモードから
抜け出ることができる。
ット手段により、電源電圧が所定電位レベル以上に復帰
したときにセルフリフレッシュモード用のタイマがリセ
ットされるため、容易にセルフリフレッシュモードから
抜け出ることができる。
【0153】請求項3に係る発明に従えば、外部制御信
号に従ってセルフリフレッシュモード指示信号の論理を
反転するように構成しているため、電源電圧レベルにか
かわらず必要なときにセルフリフレッシュモードを実行
することができるとともに、このセルフリフレッシュを
解除することができる。
号に従ってセルフリフレッシュモード指示信号の論理を
反転するように構成しているため、電源電圧レベルにか
かわらず必要なときにセルフリフレッシュモードを実行
することができるとともに、このセルフリフレッシュを
解除することができる。
【0154】請求項4に係る発明に従えば、通常時の電
源電圧よりもさらに高い電圧レベルの信号を印加してセ
ルフリフレッシュ用のタイマをセット/リセットする構
成としたため、外部ピン端子数を増加させることなく容
易にセルフリフレッシュモードの実行および解除を行な
うことができる。
源電圧よりもさらに高い電圧レベルの信号を印加してセ
ルフリフレッシュ用のタイマをセット/リセットする構
成としたため、外部ピン端子数を増加させることなく容
易にセルフリフレッシュモードの実行および解除を行な
うことができる。
【0155】請求項6に係る発明に従えば、電源電圧が
所定電位レベルに復帰してもさらに所定の期間セルフリ
フレッシュを実行するように構成したため、電源電圧が
安定状態となった後にメモリへのアクセスが可能とな
り、正確なメモリ動作が保証される。
所定電位レベルに復帰してもさらに所定の期間セルフリ
フレッシュを実行するように構成したため、電源電圧が
安定状態となった後にメモリへのアクセスが可能とな
り、正確なメモリ動作が保証される。
【図1】この発明の一実施例であるダイナミック型半導
体記憶装置の全体の構成を示す図である。
体記憶装置の全体の構成を示す図である。
【図2】この発明に従うダイナミック型半導体記憶装置
の動作を概略的に示す図である。
の動作を概略的に示す図である。
【図3】図1に示す電源電圧検出回路の具体的構成およ
び動作を示す図である。
び動作を示す図である。
【図4】図1に示す電源電圧検出回路の第2の実施例の
構成を示す図である。
構成を示す図である。
【図5】図1に示す電源電圧検出回路の第3の実施例の
構成を示す図である。
構成を示す図である。
【図6】図1に示す電源電圧検出回路の第4の実施例の
構成を示す図である。
構成を示す図である。
【図7】図6に示す電源電圧検出回路の動作を示す信号
波形図である。
波形図である。
【図8】電源電圧検出回路に用いられる基準電圧を発生
するための回路構成を示す図である。
するための回路構成を示す図である。
【図9】この発明に従うダイナミック型半導体記憶装置
における要部の構成を示す図である。
における要部の構成を示す図である。
【図10】図9に示す回路の動作を示す信号波形図であ
る。
る。
【図11】図1に示す電源電圧検出回路の第5の実施例
の構成およびその動作を示す図である。
の構成およびその動作を示す図である。
【図12】電源電圧検出回路の第6の実施例の構成を示
す図である。
す図である。
【図13】この発明の第7の実施例であるセルフリフレ
ッシュモード指示信号発生系の構成を示す図である。
ッシュモード指示信号発生系の構成を示す図である。
【図14】図13に示す回路の動作を示す信号波形図で
ある。
ある。
【図15】図1に示す電源電圧検出回路の第8の実施例
の構成を示す図である。
の構成を示す図である。
【図16】図13に示すリフレッシュカウンタの構成を
概略的に示す図である。
概略的に示す図である。
【図17】図16に示す2進カウンタの構成および動作
を示す図である。
を示す図である。
【図18】図16に示すリフレッシュカウンタの動作を
示す信号波形図である。
示す信号波形図である。
【図19】図13に示すリフレッシュ要求信号発生回路
の構成およびその動作を示す図である。
の構成およびその動作を示す図である。
【図20】図1に示すリセット回路の具体的構成を示す
図である。
図である。
【図21】図20に示すパワーオンリセット信号発生回
路の構成および動作を示す図である。
路の構成および動作を示す図である。
【図22】図20に示すリセット回路の動作を示す信号
波形図である。
波形図である。
【図23】この発明のさらに他の実施例であるダイナミ
ック型半導体記憶装置の要部の構成を示す図である。
ック型半導体記憶装置の要部の構成を示す図である。
【図24】図23に示す期間拡張回路の具体的構成例お
よびその動作を示す図である。
よびその動作を示す図である。
【図25】図24に示すタイマ回路の具体的構成例を示
す図である。
す図である。
【図26】図25に示すタイマ回路の動作を示す信号波
形図である。
形図である。
【図27】図25に示すタイマ回路のリセット信号を発
生するための回路構成を示す図である。
生するための回路構成を示す図である。
【図28】図25に示すカウンタ回路のリセット信号を
発生するための他の構成例を示す図である。
発生するための他の構成例を示す図である。
【図29】図28に示すリセット回路の動作を示す信号
波形図である。
波形図である。
【図30】従来のセルフリフレッシュモード時の動作を
示す信号波形図である。
示す信号波形図である。
【図31】従来のデータ処理システムにおける問題点を
説明するための図である。
説明するための図である。
1 メモリセルアレイ 2 アドレスバッファ 4 ローデコーダ 6 ワードドライバ 8 コラムデコーダ 10 センスアンプ+IOゲートブロック 14 RAS系制御回路 16 CAS系制御回路 30 電源電圧検出回路 32 リフレッシュタイマ 34 リフレッシュ制御回路 36 リセット回路 38 アドレスカウンタ 39 マルチプレクス回路 40 レベル検出回路 50 セルフリフレッシュモード指示信号発生回路 70 基準電圧発生回路 80 セルフリフレッシュモード指示信号発生回路 90 レベル検出回路 100 基準電圧発生回路 110 比較回路 160 基準電圧発生回路 170 昇圧回路 EP 外部ピン端子 240 リングオシレータ 242 リフレッシュカウンタ 244 リフレッシュ要求信号発生回路 300 期間拡張回路 304 タイマ回路 306 セット/リセットフリップフロップ 370 遅延回路 402 ワンショットパルス発生回路 404 ワンショットパルス発生回路
Claims (6)
- 【請求項1】 電源電圧のレベルを検出するための電圧
レベル検出手段と、 前記電圧レベル検出手段による所定電圧レベル以下検出
に応答して、セルフリフレッシュモード指示信号を発生
するセルフリフレッシュ指示手段と、 前記セルフリフレッシュ指示手段からのセルフリフレッ
シュモード指示信号に応答して、リフレッシュ動作を行
なうタイミングを与えるための計時動作を行なうための
タイマ手段とを備える、ダイナミック型半導体記憶装
置。 - 【請求項2】 前記電圧レベル検出手段による所定電圧
レベル以上検出に応答して、前記タイマ手段をリセット
するためのリセット手段をさらに備える、請求項1記載
のダイナミック型半導体記憶装置。 - 【請求項3】 外部制御信号に応答して、前記セルフリ
フレッシュモード指示信号の論理を反転する手段をさら
に備える、請求項1記載のダイナミック型半導体記憶装
置。 - 【請求項4】 前記外部制御信号は、前記電源電圧の正
常時の値よりも高い電圧レベルの信号である、請求項3
記載のダイナミック型半導体記憶装置。 - 【請求項5】 前記電源電圧の正常時の値よりも高い電
圧に応答して、前記タイマ手段をリセットする手段をさ
らに備える、請求項1記載のダイナミック型半導体記憶
装置。 - 【請求項6】 前記電圧レベル検出手段による前記電源
電圧が前記所定電圧レベル以上に復帰したことの検出に
応答して、前記セルフリフレッシュ指示信号をさらに所
定時間活性状態に維持する手段を備える、請求項1記載
のダイナミック型半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03516193A JP3297124B2 (ja) | 1993-02-24 | 1993-02-24 | ダイナミック型半導体記憶装置 |
US08/515,767 US6298000B1 (en) | 1993-02-24 | 1995-08-15 | Dynamic type semiconductor memory device operable in self refresh operation mode and self refresh method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03516193A JP3297124B2 (ja) | 1993-02-24 | 1993-02-24 | ダイナミック型半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06251581A true JPH06251581A (ja) | 1994-09-09 |
JP3297124B2 JP3297124B2 (ja) | 2002-07-02 |
Family
ID=12434157
Family Applications (1)
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JP03516193A Expired - Fee Related JP3297124B2 (ja) | 1993-02-24 | 1993-02-24 | ダイナミック型半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
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-
1993
- 1993-02-24 JP JP03516193A patent/JP3297124B2/ja not_active Expired - Fee Related
-
1995
- 1995-08-15 US US08/515,767 patent/US6298000B1/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
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US6298000B1 (en) | 2001-10-02 |
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