JPH06251166A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH06251166A JPH06251166A JP5036652A JP3665293A JPH06251166A JP H06251166 A JPH06251166 A JP H06251166A JP 5036652 A JP5036652 A JP 5036652A JP 3665293 A JP3665293 A JP 3665293A JP H06251166 A JPH06251166 A JP H06251166A
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- JP
- Japan
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- memory
- buffer
- texture
- data
- image
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T15/00—3D [Three Dimensional] image rendering
- G06T15/04—Texture mapping
Landscapes
- Engineering & Computer Science (AREA)
- Computer Graphics (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Image Generation (AREA)
Abstract
(57)【要約】
【目的】テクスチャキャッシュ無しでポリゴンの描画処
理と同等のスピードでポリゴン上にテクスチャマッピン
グを行うようにし複雑化、価格上昇を抑える。 【構成】画像メモリ８をダブルバッファとし各バッファ
のアドレスライン、データライン、メモリコントロール
ラインを別々にする。１方をテクスチャデータ用他方を
作画結果用とし、テクスチャデータは１次元で、サイズ
はメモリの列アドレスの最大値以下とする。他方のバッ
ファは仮想的にダブルバッファとし、一方はＳＡＭポー
トからの画像データ読み出し用、他方をポリゴンから生
成した画像データ書き込み用とし、読み出し書き込みの
切換え垂直帰線期間中に行う。その読み出し用バッファ
では行方向の読み出しの終了後、水平帰線期間中に該行
をただちにマルチポートＤＲＡＭのフラッシュライト機
能でクリアし次の読み出し用行アドレスを出力しこれに
同期してテクスチャデータのリフレッシュを行う。
理と同等のスピードでポリゴン上にテクスチャマッピン
グを行うようにし複雑化、価格上昇を抑える。 【構成】画像メモリ８をダブルバッファとし各バッファ
のアドレスライン、データライン、メモリコントロール
ラインを別々にする。１方をテクスチャデータ用他方を
作画結果用とし、テクスチャデータは１次元で、サイズ
はメモリの列アドレスの最大値以下とする。他方のバッ
ファは仮想的にダブルバッファとし、一方はＳＡＭポー
トからの画像データ読み出し用、他方をポリゴンから生
成した画像データ書き込み用とし、読み出し書き込みの
切換え垂直帰線期間中に行う。その読み出し用バッファ
では行方向の読み出しの終了後、水平帰線期間中に該行
をただちにマルチポートＤＲＡＭのフラッシュライト機
能でクリアし次の読み出し用行アドレスを出力しこれに
同期してテクスチャデータのリフレッシュを行う。
Description
【０００１】
【産業上の利用分野】この発明は、３次元コンピュータ
グラフィックスを行う画像処理装置に関する。
グラフィックスを行う画像処理装置に関する。
【０００２】
【従来の技術】近年、コンピュータグラフィックス（以
下ＣＧと略記する）を用いたゲームマシンなどが普及し
ているが、大半が２次元ＣＧシステムである。しかしな
がら、ＣＧ画像は一般に自然さが欠けており、その欠点
を補うのに、自然画などをテクスチャーデータとした、
テクスチャマッピング処理を施すことが行われている。
しかし従来の安価なシステムでは、図４に示すようなメ
モリ内部のデータ構成をとっており、テクスチャデータ
と（図４中のテクスチャ１）とピクセルデータ（図４中
のピクセルデータ１）をおいていたため、ピクセルの塗
り潰し、つまり書き込み、もしくはテクスチャデータの
読み込みの合間をぬって、互いにアクセスを行うという
方法であった。
下ＣＧと略記する）を用いたゲームマシンなどが普及し
ているが、大半が２次元ＣＧシステムである。しかしな
がら、ＣＧ画像は一般に自然さが欠けており、その欠点
を補うのに、自然画などをテクスチャーデータとした、
テクスチャマッピング処理を施すことが行われている。
しかし従来の安価なシステムでは、図４に示すようなメ
モリ内部のデータ構成をとっており、テクスチャデータ
と（図４中のテクスチャ１）とピクセルデータ（図４中
のピクセルデータ１）をおいていたため、ピクセルの塗
り潰し、つまり書き込み、もしくはテクスチャデータの
読み込みの合間をぬって、互いにアクセスを行うという
方法であった。
【０００３】この理由としては、従来のグラフィックス
チップでは、チップ内部にＣＲＴコントローラをもって
おらず、このため、読み出し側のメモリエリアを利用し
ようとした場合、コントロールが難しくなるためと、価
格を抑えるためにピン数を減らし、アドレスラインとデ
ータラインを２つのバンクで共通にしたためである。ま
た、従来のテクスチャマッピングでは、マッピングのア
ルゴリズムを簡単化するために、テクスチャデータは２
次元にもっており、この結果、画像メモリのマルチサポ
ートＤＲＡＭでは大量にページブレークが多発し、この
ため、ページブレークによるオーバーヘッドにより、ポ
リゴンにテクスチャマッピングを行う場合、ポリゴンだ
けの描画に比べて、スピードが著しく低下するという問
題があった。さらに、テクスチャデータはオフスクリー
ンエリアに置いてあるために、マルチポートＤＲＡＭの
ＲＡＭからＳＡＭへの転送用の行アドレスのリード転送
を利用した、リフレッシュが利用できないため、独自に
リフレッシュをかける必要があり、このリフレッシュに
よるＤＲＡＭのアクセス禁止の影響でさらにスピードが
低下するという問題が生じた。
チップでは、チップ内部にＣＲＴコントローラをもって
おらず、このため、読み出し側のメモリエリアを利用し
ようとした場合、コントロールが難しくなるためと、価
格を抑えるためにピン数を減らし、アドレスラインとデ
ータラインを２つのバンクで共通にしたためである。ま
た、従来のテクスチャマッピングでは、マッピングのア
ルゴリズムを簡単化するために、テクスチャデータは２
次元にもっており、この結果、画像メモリのマルチサポ
ートＤＲＡＭでは大量にページブレークが多発し、この
ため、ページブレークによるオーバーヘッドにより、ポ
リゴンにテクスチャマッピングを行う場合、ポリゴンだ
けの描画に比べて、スピードが著しく低下するという問
題があった。さらに、テクスチャデータはオフスクリー
ンエリアに置いてあるために、マルチポートＤＲＡＭの
ＲＡＭからＳＡＭへの転送用の行アドレスのリード転送
を利用した、リフレッシュが利用できないため、独自に
リフレッシュをかける必要があり、このリフレッシュに
よるＤＲＡＭのアクセス禁止の影響でさらにスピードが
低下するという問題が生じた。
【０００４】この問題を解決するために、システム内
部、或いはグラフィックスチップ内部にテクスチャキャ
ッシュを設ける方法があるが、システムが安価な家庭用
ゲーム機などでは、キャッシュを設ける事による価格上
昇が問題となる。また、さらにキャッシュを設けても、
キャッシュミスを起こした場合、テクスチャデータをキ
ャッシュ内に取り込む際に、基のテクスチャデータが２
次元である以上、大量のページブレークが生じ、結局は
処理速度が低下するという問題は解決できなかった。
部、或いはグラフィックスチップ内部にテクスチャキャ
ッシュを設ける方法があるが、システムが安価な家庭用
ゲーム機などでは、キャッシュを設ける事による価格上
昇が問題となる。また、さらにキャッシュを設けても、
キャッシュミスを起こした場合、テクスチャデータをキ
ャッシュ内に取り込む際に、基のテクスチャデータが２
次元である以上、大量のページブレークが生じ、結局は
処理速度が低下するという問題は解決できなかった。
【０００５】
【発明が解決しようとする課題】上記したように、従来
の３次元コンピュータグラフィックスでは、ポリゴン上
にテクスチャマッピングを行う場合、処理スピードが低
下し、高速な描画ができないという問題や、テクスチャ
キャッシュの導入などによる価格の上昇などの問題があ
った。
の３次元コンピュータグラフィックスでは、ポリゴン上
にテクスチャマッピングを行う場合、処理スピードが低
下し、高速な描画ができないという問題や、テクスチャ
キャッシュの導入などによる価格の上昇などの問題があ
った。
【０００６】そこでこの発明は、家庭用ゲーム機などを
対象にテクスチャキャッシュ無しで、かつポリゴンの描
画処理と同等のスピードでポリゴン上にテクスチャマッ
ピングを行う画像処理装置を提供することを目的とす
る。
対象にテクスチャキャッシュ無しで、かつポリゴンの描
画処理と同等のスピードでポリゴン上にテクスチャマッ
ピングを行う画像処理装置を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】この発明は、ポリゴンか
ら構成されているモデル情報を基に、表示座標系に変換
する座標変換手段及びポリゴンの各頂点の輝度勾配を求
める演算手段と、前記演算手段の演算結果を格納する手
段と、前記演算結果からポリゴンのシェーデイング、テ
クスチャマッピング等を行うレタリング手段と、作画結
果をマルチポートＤＲＡＭをベースとした画像メモリに
格納する手段と、前記画像メモリをコントロールする手
段と有した画像処理装置において、画像メモリをダブル
バッファ構造とし、各バッファに対してアドレスライ
ン、データライン、メモリコントロールラインを別々に
有し、バッファサイズが表示サイズの２倍以上あるかを
判別する手段を有し、もしバッファサイズが表示サイズ
の２倍以上の場合、固定的に１方をテクスチャデータを
格納するテクスチャデータメモリとし、もう一方を作画
結果を格納するフレームバッファメモリ構成とし、テク
スチャデータメモリの内部データ構成は、２次元のテク
スチャデータを１次元で表現し、さらに１次元テクスチ
ャデータのサイズは、メモリのカラム（列）アドレスの
最大値以下とし、一方、フレームバッファの内部構成
は、最上位アドレスの情報により、１つのバッファを仮
想的にダブルバッファとし、当該仮想ダブルバッファの
うち、一方はＳＡＭポートからの画像データ読み出し
用、他方をＲＡＭポートへのポリゴンから生成した画像
データの書き込み用のバッファとし、前記読み出し、書
き込みのバッファの切り替えを垂直帰線期間中に行う手
段を有し、さらに画像読み出し用バッファにおいて、行
方向（スキャンライン方向）の画像データの読み出しが
終了したことを検出する手段を有し、水平帰線期間中
（水平ブランク期間中）に、当該行（スキャンライン）
に対し、ただちにマルチポートＤＲＡＭのフラッシュラ
イト機能を用いてクリアする手段と、次の読み出し用行
アドレス（スキャンライン）を出力する手段を有し、前
記処理とテクスチャデータメモリのリフレッシュを同期
して行うことを特徴とする。
ら構成されているモデル情報を基に、表示座標系に変換
する座標変換手段及びポリゴンの各頂点の輝度勾配を求
める演算手段と、前記演算手段の演算結果を格納する手
段と、前記演算結果からポリゴンのシェーデイング、テ
クスチャマッピング等を行うレタリング手段と、作画結
果をマルチポートＤＲＡＭをベースとした画像メモリに
格納する手段と、前記画像メモリをコントロールする手
段と有した画像処理装置において、画像メモリをダブル
バッファ構造とし、各バッファに対してアドレスライ
ン、データライン、メモリコントロールラインを別々に
有し、バッファサイズが表示サイズの２倍以上あるかを
判別する手段を有し、もしバッファサイズが表示サイズ
の２倍以上の場合、固定的に１方をテクスチャデータを
格納するテクスチャデータメモリとし、もう一方を作画
結果を格納するフレームバッファメモリ構成とし、テク
スチャデータメモリの内部データ構成は、２次元のテク
スチャデータを１次元で表現し、さらに１次元テクスチ
ャデータのサイズは、メモリのカラム（列）アドレスの
最大値以下とし、一方、フレームバッファの内部構成
は、最上位アドレスの情報により、１つのバッファを仮
想的にダブルバッファとし、当該仮想ダブルバッファの
うち、一方はＳＡＭポートからの画像データ読み出し
用、他方をＲＡＭポートへのポリゴンから生成した画像
データの書き込み用のバッファとし、前記読み出し、書
き込みのバッファの切り替えを垂直帰線期間中に行う手
段を有し、さらに画像読み出し用バッファにおいて、行
方向（スキャンライン方向）の画像データの読み出しが
終了したことを検出する手段を有し、水平帰線期間中
（水平ブランク期間中）に、当該行（スキャンライン）
に対し、ただちにマルチポートＤＲＡＭのフラッシュラ
イト機能を用いてクリアする手段と、次の読み出し用行
アドレス（スキャンライン）を出力する手段を有し、前
記処理とテクスチャデータメモリのリフレッシュを同期
して行うことを特徴とする。
【０００８】
【作用】この発明では、３次元コンピュータグラフィッ
クスを行う画像処理装置において、マルチポートＤＲＡ
Ｍを用いたメモリをダブルバッファ構成にし、片方のみ
のメモリサイズが画面サイズの２倍以上の場合、片方を
描画データ専用、他方をテクスチャデータ専用とし、水
平帰線期間中に読み終えた行に対して、フラッシュライ
トを行うと同時に、描画データ専用メモリで、読み出し
を行うＲＡＭポートからＳＡＭポートへの転送を行うた
めのアドレス生成を行い、これに同期し、テクスチャデ
ータ専用メモリをリフレッシュし、リフレッシュサイク
ルによる処理速度の低下を抑えると共に、従来のテクス
チャデータを２次元から１次元化し、さらにテクスチャ
データサイズがＤＲＡＭのページサイズに治まるように
構成することにより、ページブレークが起きないため、
高速にテクスチャマッピングが行われる。これにより従
来、ポリゴン上にテクスチャマッピングを行う場合の処
理速度の低下と、テクスチャキャッシングなどを追加す
ることによる価格の上昇が無く、安価で高速なテクスチ
ャマッピングを実現できる。
クスを行う画像処理装置において、マルチポートＤＲＡ
Ｍを用いたメモリをダブルバッファ構成にし、片方のみ
のメモリサイズが画面サイズの２倍以上の場合、片方を
描画データ専用、他方をテクスチャデータ専用とし、水
平帰線期間中に読み終えた行に対して、フラッシュライ
トを行うと同時に、描画データ専用メモリで、読み出し
を行うＲＡＭポートからＳＡＭポートへの転送を行うた
めのアドレス生成を行い、これに同期し、テクスチャデ
ータ専用メモリをリフレッシュし、リフレッシュサイク
ルによる処理速度の低下を抑えると共に、従来のテクス
チャデータを２次元から１次元化し、さらにテクスチャ
データサイズがＤＲＡＭのページサイズに治まるように
構成することにより、ページブレークが起きないため、
高速にテクスチャマッピングが行われる。これにより従
来、ポリゴン上にテクスチャマッピングを行う場合の処
理速度の低下と、テクスチャキャッシングなどを追加す
ることによる価格の上昇が無く、安価で高速なテクスチ
ャマッピングを実現できる。
【０００９】
【実施例】以下、この発明の実施例を図面を参照して説
明する。
明する。
【００１０】図１はこの発明の一実施例に係る画像処理
装置の構成を示している。ポリゴンをベースにしたモデ
ル情報（各頂点の表示座標値、輝度、テクスチャ座標値
等）は、ＲＯＭカセットや、ハードディスク、ＣＤ−Ｒ
ＯＭ等のモデル情報記憶部１に格納されている。ポリゴ
ンは、立体描画のための基本的なセルデータを有する情
報である。
装置の構成を示している。ポリゴンをベースにしたモデ
ル情報（各頂点の表示座標値、輝度、テクスチャ座標値
等）は、ＲＯＭカセットや、ハードディスク、ＣＤ−Ｒ
ＯＭ等のモデル情報記憶部１に格納されている。ポリゴ
ンは、立体描画のための基本的なセルデータを有する情
報である。
【００１１】このデータを直接、画像処理部の情報格納
部２に格納するか、あるいは外部メモリ３に一度格納し
た後、情報格納部２に格納する。情報格納部２に格納さ
れたモデル情報を基に、例えば、ワールド座標系から視
点座標系への変換（アフィン変換）や透視変換を前処理
部４で行う。この変換結果は、情報格納部２あるいは外
部メモリ３へ転送する。ポリゴンの座標変換、透視変
換、平面方程式、輝度計算部等の前処理が、前処理部４
で終了した後、各ポリゴン情報を情報格納部２あるいは
外部メモリ３から描画処理部５に転送する。描画処理部
５では、ポリゴンのシェーディング等ＤＤＡ（デジタル
・ディファレンシャル・アナリシス）による解析処理を
行う。ここで、描画のための演算処理、つまりシェーデ
ィング処理を行っているポリゴンにテクスチャをマッピ
ングする場合、モデル（ポリゴン）情報内部のマッピン
グするテクスチャ番号と、ポリゴンの頂点に対応するテ
クスチャ座標値を情報格納部２から読み出し、テクスチ
ャＤＤＡ６に転送し、テクスチャＤＤＡ６では、ポリゴ
ンの頂点のテクスチャ座標値とテクスチャ番号から、ポ
リゴンの各ピクセルに対応するテクスチャメモリ７のア
ドレスを算出する。
部２に格納するか、あるいは外部メモリ３に一度格納し
た後、情報格納部２に格納する。情報格納部２に格納さ
れたモデル情報を基に、例えば、ワールド座標系から視
点座標系への変換（アフィン変換）や透視変換を前処理
部４で行う。この変換結果は、情報格納部２あるいは外
部メモリ３へ転送する。ポリゴンの座標変換、透視変
換、平面方程式、輝度計算部等の前処理が、前処理部４
で終了した後、各ポリゴン情報を情報格納部２あるいは
外部メモリ３から描画処理部５に転送する。描画処理部
５では、ポリゴンのシェーディング等ＤＤＡ（デジタル
・ディファレンシャル・アナリシス）による解析処理を
行う。ここで、描画のための演算処理、つまりシェーデ
ィング処理を行っているポリゴンにテクスチャをマッピ
ングする場合、モデル（ポリゴン）情報内部のマッピン
グするテクスチャ番号と、ポリゴンの頂点に対応するテ
クスチャ座標値を情報格納部２から読み出し、テクスチ
ャＤＤＡ６に転送し、テクスチャＤＤＡ６では、ポリゴ
ンの頂点のテクスチャ座標値とテクスチャ番号から、ポ
リゴンの各ピクセルに対応するテクスチャメモリ７のア
ドレスを算出する。
【００１２】算出されたアドレスは、Ｔアドレスセレク
タ１７でＤＤＡ６側のアドレスを選択し、アドレスライ
ンＴを経由転送し、テクスチャメモリ７から、データラ
インＴを経由し、描画処理部５に転送され、アルファブ
レンド等の処理が行われ、描画データは、データライン
Ｖを経由してフレームメモリ８へ出力される。
タ１７でＤＤＡ６側のアドレスを選択し、アドレスライ
ンＴを経由転送し、テクスチャメモリ７から、データラ
インＴを経由し、描画処理部５に転送され、アルファブ
レンド等の処理が行われ、描画データは、データライン
Ｖを経由してフレームメモリ８へ出力される。
【００１３】一方、Ｖアドレスセレクタ１４は、現在、
描画モードであるという情報をステートマシン１５から
得て、描画処理部５からのアドレスデータを選択し、ア
ドレスラインＶに出力し、所定のアドレスにデータ情報
を格納する。
描画モードであるという情報をステートマシン１５から
得て、描画処理部５からのアドレスデータを選択し、ア
ドレスラインＶに出力し、所定のアドレスにデータ情報
を格納する。
【００１４】これらの処理で、テクスチャＤＤＡ６によ
るテクスチャ座標の算出は、ピクセル単位で行うため、
シェーディング用のＤＤＡと同期して行われ、一般にパ
イプライン処理が可能である。ここで、図２のようにテ
クスチャメモリ内部のテクスチャデータが構成されてい
る場合、ＤＲＡＭ中のページ内に、１個のテクスチャに
たいするすべてのテクスチャデータが存在しているた
め、メモリのページを最初にアクセスする際に必要な、
メモリコントロール信号（ＲＡＳ等）を制御するだけ
で、後はＤＲＡＭの高速ページモード、もしくはパイプ
ラインモードのアクセスが可能となる。このため、１個
のテクスチャマップを行っている間は、ページブレーク
が生じることがなく、高速にかつパイプライン処理のパ
イプがとぎれることなく処理が可能となる。なお、メモ
リのコントロールは図１のメモリＩ／Ｆ部９で行う。
るテクスチャ座標の算出は、ピクセル単位で行うため、
シェーディング用のＤＤＡと同期して行われ、一般にパ
イプライン処理が可能である。ここで、図２のようにテ
クスチャメモリ内部のテクスチャデータが構成されてい
る場合、ＤＲＡＭ中のページ内に、１個のテクスチャに
たいするすべてのテクスチャデータが存在しているた
め、メモリのページを最初にアクセスする際に必要な、
メモリコントロール信号（ＲＡＳ等）を制御するだけ
で、後はＤＲＡＭの高速ページモード、もしくはパイプ
ラインモードのアクセスが可能となる。このため、１個
のテクスチャマップを行っている間は、ページブレーク
が生じることがなく、高速にかつパイプライン処理のパ
イプがとぎれることなく処理が可能となる。なお、メモ
リのコントロールは図１のメモリＩ／Ｆ部９で行う。
【００１５】また、スキャンライン比較部１０では、シ
リカルクロック生成部１１で生成されたスキャンライン
方向の画像読み出し用シリアルクロックをカウントし、
スキャンライン方向の画素数分の転送が終了したかを判
断し、終了したら、終了信号をステートマシン１５と、
ＤＡＣコントロール部１２へ送る。ステートマシン１５
では、描画処理部５に対し、処理の一時停止の情報を送
る。一方、ＤＡＣコントロール部１２では、水平ブラン
ク信号を出力する。その一方、読み出しの終了したスキ
ャンラインの行アドレスをアドレス生成部１３から出力
し、さらにステートマシン１５から、帰線モードの情報
をＶアドレスセレクタ１４に送り、Ｖアドレスセレクタ
１４は出力アドレスをアドレス生成部１３から送られて
行アドレスを選択し、アドレスラインＶに出力する。こ
こで、マルチポートＤＲＡＭのフラッシュライト機能を
利用して、メモリＩ／Ｆ部９からコントロール信号を出
力し、フラッシュライトにより、その行全体のメモリ内
容をクリアする。その後、次の画像データの読み出しの
ための、ＲＡＭからＳＡＭポートへの転送用行アドレス
をアドレス生成部１３を用いて生成し、アドレスライン
Ｖに出力する。この処理が終了した後、ステートマシン
１５からＶアドレスセレクタ１４に対し、描画モードの
情報を出力し、アドレスラインの切り換えを行う。まら
さらに描画処理部５に対して処理の再開の指示を送る。
リカルクロック生成部１１で生成されたスキャンライン
方向の画像読み出し用シリアルクロックをカウントし、
スキャンライン方向の画素数分の転送が終了したかを判
断し、終了したら、終了信号をステートマシン１５と、
ＤＡＣコントロール部１２へ送る。ステートマシン１５
では、描画処理部５に対し、処理の一時停止の情報を送
る。一方、ＤＡＣコントロール部１２では、水平ブラン
ク信号を出力する。その一方、読み出しの終了したスキ
ャンラインの行アドレスをアドレス生成部１３から出力
し、さらにステートマシン１５から、帰線モードの情報
をＶアドレスセレクタ１４に送り、Ｖアドレスセレクタ
１４は出力アドレスをアドレス生成部１３から送られて
行アドレスを選択し、アドレスラインＶに出力する。こ
こで、マルチポートＤＲＡＭのフラッシュライト機能を
利用して、メモリＩ／Ｆ部９からコントロール信号を出
力し、フラッシュライトにより、その行全体のメモリ内
容をクリアする。その後、次の画像データの読み出しの
ための、ＲＡＭからＳＡＭポートへの転送用行アドレス
をアドレス生成部１３を用いて生成し、アドレスライン
Ｖに出力する。この処理が終了した後、ステートマシン
１５からＶアドレスセレクタ１４に対し、描画モードの
情報を出力し、アドレスラインの切り換えを行う。まら
さらに描画処理部５に対して処理の再開の指示を送る。
【００１６】このように水平帰線期間中の一部は、アド
レスラインＶは帰線モードのため、アドレス生成部１３
の情報が流れるため、描画処理部５での描画処理は行え
ない。そこでこの間を利用して、テクスチャメモリのリ
フレッシュをＲＡＳオンリーリフレッシュタイプで行
う。
レスラインＶは帰線モードのため、アドレス生成部１３
の情報が流れるため、描画処理部５での描画処理は行え
ない。そこでこの間を利用して、テクスチャメモリのリ
フレッシュをＲＡＳオンリーリフレッシュタイプで行
う。
【００１７】テクスチャメモリリフレッシュ部１６は、
ステートマシン１５から帰線モード情報を受けとると、
リフレッシュする行アドレス（ｎ）を生成し、Ｔアドレ
スセレクタ部１７ではテクスチャすメモリリフレッシュ
部１６からの行アドレス（ｎ）を選択して出力し、テク
スチャメモリに対してＲＡＳオンリーリフレッシュをか
ける。さらに続いてテクスチャメモリリフレッシュ部１
６では引き続き、行アドレス（ｎ＋１）を生成し、同様
にｎ＋１番目の行アドレスをリフレッシュする。リフレ
ッシュ終了後、Ｔアドレスセレクタ部１７をステートマ
シン１５の指示にとり、描画モードに変更し、テクスチ
ャＤＤＡのアドレスラインを選択する。このように２つ
の行アドレスに対して、リフレッシュを行える理由は、
テクスチャメモリとフレームバッファメモリが同一のも
のであると、アクセスタイミングから、帰線期間中に行
アドレス内メモリ内容のクリアと、ＲＡＭからＳＡＭポ
ートへの転送用の為、２回のアドレス出力と同期して行
える為である。本方式の簡単なタイミングチャートは図
３のように表される。
ステートマシン１５から帰線モード情報を受けとると、
リフレッシュする行アドレス（ｎ）を生成し、Ｔアドレ
スセレクタ部１７ではテクスチャすメモリリフレッシュ
部１６からの行アドレス（ｎ）を選択して出力し、テク
スチャメモリに対してＲＡＳオンリーリフレッシュをか
ける。さらに続いてテクスチャメモリリフレッシュ部１
６では引き続き、行アドレス（ｎ＋１）を生成し、同様
にｎ＋１番目の行アドレスをリフレッシュする。リフレ
ッシュ終了後、Ｔアドレスセレクタ部１７をステートマ
シン１５の指示にとり、描画モードに変更し、テクスチ
ャＤＤＡのアドレスラインを選択する。このように２つ
の行アドレスに対して、リフレッシュを行える理由は、
テクスチャメモリとフレームバッファメモリが同一のも
のであると、アクセスタイミングから、帰線期間中に行
アドレス内メモリ内容のクリアと、ＲＡＭからＳＡＭポ
ートへの転送用の為、２回のアドレス出力と同期して行
える為である。本方式の簡単なタイミングチャートは図
３のように表される。
【００１８】上記したようにこの発明は、ポリゴンから
構成されているモデル情報を基に、表示座標系に変換す
る座標変換手段及びポリゴンの各頂点の輝度勾配を求め
る演算手段と、前記演算手段の演算結果を格納する手段
と、前記演算結果からポリゴンのシェーデイング、テク
スチャマッピング等を行うレタリング手段と、作画結果
をマルチポートＤＲＡＭをベースとした画像メモリに格
納する手段と、前記画像メモリをコントロールする手段
と有した画像処理装置において、画像メモリをダブルバ
ッファ構造とし、各バッファに対してアドレスライン、
データライン、メモリコントロールラインを別々に有
し、バッファサイズが表示サイズの２倍以上あるかを判
別する手段を有し、もしバッファサイズが表示サイズの
２倍以上の場合、固定的に１方をテクスチャデータを格
納するテクスチャデータメモリとし、もう一方を作画結
果を格納するフレームバッファメモリ構成とし、テクス
チャデータメモリの内部データ構成は、２次元のテクス
チャデータを１次元で表現し、さらに１次元テクスチャ
データのサイズは、メモリのカラム（列）アドレスの最
大値以下とし、一方、フレームバッファの内部構成は、
最上位アドレスの情報により、１つのバッファを仮想的
にダブルバッファとし、当該仮想ダブルバッファのう
ち、一方はＳＡＭポートからの画像データ読み出し用、
他方をＲＡＭポートへのポリゴンから生成した画像デー
タの書き込み用のバッファとし、前記読み出し、書き込
みのバッファの切り替えを垂直帰線期間中に行う手段を
有し、さらに画像読み出し用バッファにおいて、行方向
（スキャンライン方向）の画像データの読み出しが終了
したことを検出する手段を有し、水平帰線期間中（水平
ブランク期間中）に、当該行（スキャンライン）に対
し、ただちにマルチポートＤＲＡＭのフラッシュライト
機能を用いてクリアする手段と、次の読み出し用行アド
レス（スキャンライン）を出力する手段を有し、前記処
理とテクスチャデータメモリのリフレッシュを同期して
行うことを特徴とするものである。
構成されているモデル情報を基に、表示座標系に変換す
る座標変換手段及びポリゴンの各頂点の輝度勾配を求め
る演算手段と、前記演算手段の演算結果を格納する手段
と、前記演算結果からポリゴンのシェーデイング、テク
スチャマッピング等を行うレタリング手段と、作画結果
をマルチポートＤＲＡＭをベースとした画像メモリに格
納する手段と、前記画像メモリをコントロールする手段
と有した画像処理装置において、画像メモリをダブルバ
ッファ構造とし、各バッファに対してアドレスライン、
データライン、メモリコントロールラインを別々に有
し、バッファサイズが表示サイズの２倍以上あるかを判
別する手段を有し、もしバッファサイズが表示サイズの
２倍以上の場合、固定的に１方をテクスチャデータを格
納するテクスチャデータメモリとし、もう一方を作画結
果を格納するフレームバッファメモリ構成とし、テクス
チャデータメモリの内部データ構成は、２次元のテクス
チャデータを１次元で表現し、さらに１次元テクスチャ
データのサイズは、メモリのカラム（列）アドレスの最
大値以下とし、一方、フレームバッファの内部構成は、
最上位アドレスの情報により、１つのバッファを仮想的
にダブルバッファとし、当該仮想ダブルバッファのう
ち、一方はＳＡＭポートからの画像データ読み出し用、
他方をＲＡＭポートへのポリゴンから生成した画像デー
タの書き込み用のバッファとし、前記読み出し、書き込
みのバッファの切り替えを垂直帰線期間中に行う手段を
有し、さらに画像読み出し用バッファにおいて、行方向
（スキャンライン方向）の画像データの読み出しが終了
したことを検出する手段を有し、水平帰線期間中（水平
ブランク期間中）に、当該行（スキャンライン）に対
し、ただちにマルチポートＤＲＡＭのフラッシュライト
機能を用いてクリアする手段と、次の読み出し用行アド
レス（スキャンライン）を出力する手段を有し、前記処
理とテクスチャデータメモリのリフレッシュを同期して
行うことを特徴とするものである。
【００１９】上記の手段により、３次元コンピュータグ
ラフィックスを行う画像処理装置において、マルチポー
トＤＲＡＭを用いたメモリをダブルバッファ構成にし、
片方のみのメモリサイズが画面サイズの２倍以上の場
合、片方を描画データ専用、他方をテクスチャデータ専
用とし、水平帰線期間中に読み終えた行に対して、フラ
ッシュライトを行うと同時に、描画データ専用メモリ
で、読み出しを行うＲＡＭポートからＳＡＭポートへの
転送を行うためのアドレス生成を行い、これに同期し、
テクスチャデータ専用メモリをリフレッシュし、リフレ
ッシュサイクルによる処理速度の低下を抑えると共に、
従来のテクスチャデータを２次元から１次元化し、さら
にテクスチャデータサイズがＤＲＡＭのページサイズに
治まるように構成することにより、ページブレークが起
きないため、高速にテクスチャマッピングが行われる。
これにより従来、ポリゴン上にテクスチャマッピングを
行う場合の処理速度の低下と、テクスチャキャッシング
などを追加することによる価格の上昇が無く、安価で高
速なテクスチャマッピングを実現できる。この発明は、
上記実施例に限定されるものではなく、適宜の設計変更
を行うことにより種々変形が可能である。
ラフィックスを行う画像処理装置において、マルチポー
トＤＲＡＭを用いたメモリをダブルバッファ構成にし、
片方のみのメモリサイズが画面サイズの２倍以上の場
合、片方を描画データ専用、他方をテクスチャデータ専
用とし、水平帰線期間中に読み終えた行に対して、フラ
ッシュライトを行うと同時に、描画データ専用メモリ
で、読み出しを行うＲＡＭポートからＳＡＭポートへの
転送を行うためのアドレス生成を行い、これに同期し、
テクスチャデータ専用メモリをリフレッシュし、リフレ
ッシュサイクルによる処理速度の低下を抑えると共に、
従来のテクスチャデータを２次元から１次元化し、さら
にテクスチャデータサイズがＤＲＡＭのページサイズに
治まるように構成することにより、ページブレークが起
きないため、高速にテクスチャマッピングが行われる。
これにより従来、ポリゴン上にテクスチャマッピングを
行う場合の処理速度の低下と、テクスチャキャッシング
などを追加することによる価格の上昇が無く、安価で高
速なテクスチャマッピングを実現できる。この発明は、
上記実施例に限定されるものではなく、適宜の設計変更
を行うことにより種々変形が可能である。
【００２０】
【発明の効果】以上説明したようにこの発明によると、
ＤＲＡＭのページブレークや、リフレッシュタイミング
等への影響がなく、高速にテクスチャマッピング処理が
テクスチャキャッシュの付加等無しで行えるようにな
る。
ＤＲＡＭのページブレークや、リフレッシュタイミング
等への影響がなく、高速にテクスチャマッピング処理が
テクスチャキャッシュの付加等無しで行えるようにな
る。
【図１】この発明の一実施例を示す構成図。
【図２】図１の装置のテクスチャメモリの内容例を示す
図。
図。
【図３】図１の装置の動作説明のためのタイミングチャ
ート。
ート。
【図４】従来の画像メモリの使用方法の説明図。
１…モデル情報記憶部、２…情報格納部、３…外部メモ
リ、４…前処理部、５…描画処理部、６…テクスチャＤ
ＤＡ、７…テクスチャメモリ、８…フレームメモリ、９
…メモリＩ／Ｆ、１０…スキャンライン比較部、１１…
シリアルクロック生成部、１２…ＤＡＣコントロール
部、１３…アドレス生成部、１４…Ｖアドレスセレク
タ、１５…ステートマシン、１６…テクスチャメモリリ
フレッシュ部、１７…Ｔアドレスセレクタ。
リ、４…前処理部、５…描画処理部、６…テクスチャＤ
ＤＡ、７…テクスチャメモリ、８…フレームメモリ、９
…メモリＩ／Ｆ、１０…スキャンライン比較部、１１…
シリアルクロック生成部、１２…ＤＡＣコントロール
部、１３…アドレス生成部、１４…Ｖアドレスセレク
タ、１５…ステートマシン、１６…テクスチャメモリリ
フレッシュ部、１７…Ｔアドレスセレクタ。
Claims (2)
- 【請求項１】 ポリゴンから構成されているモデル情報
を基に、表示座標系に変換する座標変換手段及びポリゴ
ンの各頂点の輝度勾配を求める演算手段と、前記演算手
段の演算結果を格納する手段と、前記演算結果からポリ
ゴンのシェーデイング、テクスチャマッピング等を行う
レタリング手段と、作画結果をマルチポートＤＲＡＭを
ベースとした画像メモリに格納する手段と、前記画像メ
モリをコントロールする手段と有した画像処理装置にお
いて、 画像メモリをダブルバッファ構造とし、各バッファに対
してアドレスライン、データライン、メモリコントロー
ルラインを別々に設け、バッファサイズが表示サイズの
２倍以上あるかを判別する手段を有し、バッファサイズ
が表示サイズの２倍以上の場合、固定的に１方をテクス
チャデータを格納するテクスチャデータメモリとし、も
う一方を作画結果を格納するフレームバッファメモリ構
成とし、テクスチャデータメモリの内部データ構成は、
２次元のテクスチャデータを１次元で表現し、さらに１
次元テクスチャデータのサイズは、メモリのカラム
（列）アドレスの最大値以下とし、一方、前記フレーム
バッファの内部構成は、最上位アドレスの情報により、
１つのバッファを仮想的にダブルバッファとし、当該仮
想ダブルバッファのうち、一方はＳＡＭ（シリアルアク
セスメモリ）ポートからの画像データ読み出し用、他方
をＲＡＭポートへのポリゴンから生成した画像データの
書き込み用のバッファとし、前記読み出し、書き込みの
バッファの切り替えを垂直帰線期間中に行う手段と、 さらに前記画像読み出し用バッファにおいて、行方向
（スキャンライン方向）の画像データの読み出しが終了
したことを検出する検出手段と、 水平帰線期間中（水平ブランク期間中）に、前記検出手
段により検出された当該行（スキャンライン）に対し、
ただちにマルチポートＤＲＡＭのフラッシュライト機能
を用いてクリアする手段と、 前記クリア手段によりクリアされた行の次の読み出し用
行（スキャンライン）アドレスを出力する手段と、 前記クリア及びアドレス出力処理に同期して、前記テク
スチャデータメモリのリフレッシュを行う手段とを有し
たことを特徴とする画像処理装置。 - 【請求項２】 前記テクスチャデータメモリのリフレッ
シュを行う手段は、ＲＡＳオンリーリフレッシュ機能に
より１度に複数行を行う事を特徴とする請求項１記載の
画像処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5036652A JPH06251166A (ja) | 1993-02-25 | 1993-02-25 | 画像処理装置 |
| DE69420991T DE69420991D1 (de) | 1993-02-25 | 1994-02-14 | Bildverarbeitungsgerät und Verfahren um dieses zu Steuern |
| EP94102256A EP0613098B1 (en) | 1993-02-25 | 1994-02-14 | Image processing apparatus and method of controlling the same |
| US08/202,133 US5550961A (en) | 1993-02-25 | 1994-02-25 | Image processing apparatus and method of controlling the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5036652A JPH06251166A (ja) | 1993-02-25 | 1993-02-25 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06251166A true JPH06251166A (ja) | 1994-09-09 |
Family
ID=12475793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5036652A Pending JPH06251166A (ja) | 1993-02-25 | 1993-02-25 | 画像処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5550961A (ja) |
| EP (1) | EP0613098B1 (ja) |
| JP (1) | JPH06251166A (ja) |
| DE (1) | DE69420991D1 (ja) |
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-
1993
- 1993-02-25 JP JP5036652A patent/JPH06251166A/ja active Pending
-
1994
- 1994-02-14 DE DE69420991T patent/DE69420991D1/de not_active Expired - Lifetime
- 1994-02-14 EP EP94102256A patent/EP0613098B1/en not_active Expired - Lifetime
- 1994-02-25 US US08/202,133 patent/US5550961A/en not_active Expired - Fee Related
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|---|---|
| EP0613098A3 (en) | 1994-11-30 |
| US5550961A (en) | 1996-08-27 |
| EP0613098A2 (en) | 1994-08-31 |
| EP0613098B1 (en) | 1999-10-06 |
| DE69420991D1 (de) | 1999-11-11 |
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