JPH06244420A - 高速ａ／ｄ変換器 - Google Patents
高速ａ／ｄ変換器Info
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- JPH06244420A JPH06244420A JP4727293A JP4727293A JPH06244420A JP H06244420 A JPH06244420 A JP H06244420A JP 4727293 A JP4727293 A JP 4727293A JP 4727293 A JP4727293 A JP 4727293A JP H06244420 A JPH06244420 A JP H06244420A
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- comparator
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Abstract
(57)【要約】
【目的】 比較器のオフセット電圧を低減して歩留りを
向上させるようにすることを目的とする。 【構成】 ゲート下の空乏層がＳＯＩ全体に広がる完全
空乏型素子としてＳＯＩ上に形成されたＭＯＳトランジ
スタ１、２、３、４を入力トランジスタとして使用する
とともに、上記ＳＯＩ中にドープされた不純物濃度が１
×１０16（ｃｍ-3）以下に制御することにより、要求さ
れる分解能に応じて必要な数だけの比較器を設け、上記
比較器で所定の電圧と入力電圧とを比較して入力アナロ
グ信号をディジタル信号に変換するようにした高速Ａ／
Ｄ変換器を構成し、ＭＯＳトランジスタの特性のばらつ
きを小さくする。
向上させるようにすることを目的とする。 【構成】 ゲート下の空乏層がＳＯＩ全体に広がる完全
空乏型素子としてＳＯＩ上に形成されたＭＯＳトランジ
スタ１、２、３、４を入力トランジスタとして使用する
とともに、上記ＳＯＩ中にドープされた不純物濃度が１
×１０16（ｃｍ-3）以下に制御することにより、要求さ
れる分解能に応じて必要な数だけの比較器を設け、上記
比較器で所定の電圧と入力電圧とを比較して入力アナロ
グ信号をディジタル信号に変換するようにした高速Ａ／
Ｄ変換器を構成し、ＭＯＳトランジスタの特性のばらつ
きを小さくする。
Description
【０００１】
【産業上の利用分野】本発明は、高速Ａ／Ｄ変換器に関
するもので、特に、変換器の内部回路として利用される
比較器の改良に関する。
するもので、特に、変換器の内部回路として利用される
比較器の改良に関する。
【０００２】
【従来の技術】図１は、Ｌｅｅ，Ｔｅｒｍａｎ Ｈｅｌ
ｌｅｒによって開発され（ＩＥＥＥＪｏｕｒｎａｌ ｏ
ｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ＳＣ
−１４，Ｎｏ．６，ｐｐ．９２６−９３２，１９７
９）、従来の高速Ａ／Ｄ変換器に広く使用されているチ
ョッパ型の比較器の回路図を示す。
ｌｅｒによって開発され（ＩＥＥＥＪｏｕｒｎａｌ ｏ
ｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ＳＣ
−１４，Ｎｏ．６，ｐｐ．９２６−９３２，１９７
９）、従来の高速Ａ／Ｄ変換器に広く使用されているチ
ョッパ型の比較器の回路図を示す。
【０００３】図１において、Ｖｉｎは、ディジタル値に
変換されるべきアナログ入力信号であり、Ｖｔａｐは基
準電圧Ｖｒｅｆを分割した参照電圧である。比較器は、
ＶｉｎとＶｔａｐの電圧のどちらかが大きいかを比較
し、“Ｈ”または“Ｌ”のディジタル値を出力する。
変換されるべきアナログ入力信号であり、Ｖｔａｐは基
準電圧Ｖｒｅｆを分割した参照電圧である。比較器は、
ＶｉｎとＶｔａｐの電圧のどちらかが大きいかを比較
し、“Ｈ”または“Ｌ”のディジタル値を出力する。
【０００４】比較器の動作モードは、ＳＷ１、ＳＷ２、
ＳＷｘ、ＳＷｙの各スイッチによって制御され、各スイ
ッチを駆動する制御用クロックは、図２の波形図に示す
波形を持っている。
ＳＷｘ、ＳＷｙの各スイッチによって制御され、各スイ
ッチを駆動する制御用クロックは、図２の波形図に示す
波形を持っている。
【０００５】Ａ１、Ａ２、Ａ３はＣＭＯＳインバータで
あるが、ここではアナログ増幅器として動作する。最初
に、スイッチＳＷ１、ＳＷ２、ＳＷｘが閉じているとき
は、比較器はリセット期間にあり、インバータ型アンプ
Ａ１、Ａ２は入力と出力とが短絡されて、自動的に高利
得状態になるようにバイアスされ、かつ、アンプはオー
バードライブ状態にあったとしても回復される。この時
にアンプの入力にはＶｔａｐが選択されている。
あるが、ここではアナログ増幅器として動作する。最初
に、スイッチＳＷ１、ＳＷ２、ＳＷｘが閉じているとき
は、比較器はリセット期間にあり、インバータ型アンプ
Ａ１、Ａ２は入力と出力とが短絡されて、自動的に高利
得状態になるようにバイアスされ、かつ、アンプはオー
バードライブ状態にあったとしても回復される。この時
にアンプの入力にはＶｔａｐが選択されている。
【０００６】次に、図２に示すように、スイッチＳＷ
１、ＳＷ２を順に開放してアンプが増幅できる状態に
し、最後にスイッチＳＷｘとＳＷｙを切り換えて入力信
号Ｖｉｎをアンプに入力する。スイッチを順に開放する
のは、スイッチＳＷ１、ＳＷ２からのクロックフィード
スルーやチャージ・インジェクションをコンデンサＣ１
とＣ２に蓄積して、その影響をキャンセルするためであ
る。
１、ＳＷ２を順に開放してアンプが増幅できる状態に
し、最後にスイッチＳＷｘとＳＷｙを切り換えて入力信
号Ｖｉｎをアンプに入力する。スイッチを順に開放する
のは、スイッチＳＷ１、ＳＷ２からのクロックフィード
スルーやチャージ・インジェクションをコンデンサＣ１
とＣ２に蓄積して、その影響をキャンセルするためであ
る。
【０００７】スイッチＳＷｙが閉じて、入力信号Ｖｉｎ
がコンデンサＣ１に印加された状態が比較器の標本期間
になり、（Ｖｉｎ−Ｖｔａｐ）の電圧が増幅される。
（Ｖｉｎ−Ｖｔａｐ）が正の時、出力電圧は反転されて
“Ｌ”レベルになり、（Ｖｉｎ−Ｖｔａｐ）が負の時に
は逆に“Ｈ”レベルになる。
がコンデンサＣ１に印加された状態が比較器の標本期間
になり、（Ｖｉｎ−Ｖｔａｐ）の電圧が増幅される。
（Ｖｉｎ−Ｖｔａｐ）が正の時、出力電圧は反転されて
“Ｌ”レベルになり、（Ｖｉｎ−Ｖｔａｐ）が負の時に
は逆に“Ｈ”レベルになる。
【０００８】この出力が、入力アナログ信号Ｖｉｎをデ
ィジタル値に変換した出力となる。高速Ａ／Ｄ変換器で
は、要求される分解能に応じて必要な数だけの比較器が
用意され、各比較器ではＶｔａｐ（Ｖｒｅｆを分割して
得られるＶｔａｐの数と比較器の数は等しい）を、入力
電圧Ｖｉｎと比較してアナログ信号をディジタル信号に
変換する。
ィジタル値に変換した出力となる。高速Ａ／Ｄ変換器で
は、要求される分解能に応じて必要な数だけの比較器が
用意され、各比較器ではＶｔａｐ（Ｖｒｅｆを分割して
得られるＶｔａｐの数と比較器の数は等しい）を、入力
電圧Ｖｉｎと比較してアナログ信号をディジタル信号に
変換する。
【０００９】この高速Ａ／Ｄ変換器の分解能を決定する
要因は、入力側から見たオフセット電圧Ｖｏｓである。
ＣＭＯＳ技術を利用した回路では、バイポーラ技術を利
用した場合に比べて、トランジスタ特性のばらつきが大
きいために、オフセット電圧Ｖｏｓは大きな値となる。
このため、通常のＣＭＯＳ比較器ではオフセット電圧Ｖ
ｏｓの影響を下げるための工夫がなされている。
要因は、入力側から見たオフセット電圧Ｖｏｓである。
ＣＭＯＳ技術を利用した回路では、バイポーラ技術を利
用した場合に比べて、トランジスタ特性のばらつきが大
きいために、オフセット電圧Ｖｏｓは大きな値となる。
このため、通常のＣＭＯＳ比較器ではオフセット電圧Ｖ
ｏｓの影響を下げるための工夫がなされている。
【００１０】なお、図１に示されたコンデンサＣ１とＣ
２は、Ａ／Ｄ変換器のリセット時にオフセット電圧Ｖｏ
ｓを蓄積して、標本時においてＶｏｓが悪影響を及ぼさ
ないように補償する役割を果たしている。
２は、Ａ／Ｄ変換器のリセット時にオフセット電圧Ｖｏ
ｓを蓄積して、標本時においてＶｏｓが悪影響を及ぼさ
ないように補償する役割を果たしている。
【００１１】
【発明が解決しようとする課題】図１に示すように、入
力側にコンデンサＣ１を置いてオフセット電圧Ｖｏｓの
補償を行う場合には、標本時のオフセット電圧は−Ｖｏ
ｓ／（１＋Ａ）となる。つまり、実際のオフセット電圧
の大きさの１／（１＋Ａ）に影響を下げることができ
る。
力側にコンデンサＣ１を置いてオフセット電圧Ｖｏｓの
補償を行う場合には、標本時のオフセット電圧は−Ｖｏ
ｓ／（１＋Ａ）となる。つまり、実際のオフセット電圧
の大きさの１／（１＋Ａ）に影響を下げることができ
る。
【００１２】ここでＡは、インバータ型アンプＡ１の増
幅率である。オフセット電圧Ｖｏｓの影響を小さくする
ためには、アンプの増幅率Ａを大きくしなければならな
いが、アンプの増幅率Ａが大きいと、リセット時にアン
プの動作が不安定になったり、チャージ・インジェクシ
ョン等の影響によってアンプが正常動作領域からはずれ
てしまうという問題を生ずる。
幅率である。オフセット電圧Ｖｏｓの影響を小さくする
ためには、アンプの増幅率Ａを大きくしなければならな
いが、アンプの増幅率Ａが大きいと、リセット時にアン
プの動作が不安定になったり、チャージ・インジェクシ
ョン等の影響によってアンプが正常動作領域からはずれ
てしまうという問題を生ずる。
【００１３】特に後者の問題は、スイッチを順に開放し
ていくことによってチャージ・インジェクションの効果
を低減する方法をとることができない高速Ａ／Ｄ変換器
において大きな問題となる。また、実際の回路において
はトランジスタの性能のばらつきは不可避に存在してお
り、これを原因とするオフセット電圧Ｖｏｓを低減する
ためにトランジスタの特性のばらつきを小さくなるよう
に工夫することは、歩留りの向上のために有利となる。
ていくことによってチャージ・インジェクションの効果
を低減する方法をとることができない高速Ａ／Ｄ変換器
において大きな問題となる。また、実際の回路において
はトランジスタの性能のばらつきは不可避に存在してお
り、これを原因とするオフセット電圧Ｖｏｓを低減する
ためにトランジスタの特性のばらつきを小さくなるよう
に工夫することは、歩留りの向上のために有利となる。
【００１４】本発明は上述の問題点にかんがみ、比較器
のオフセット電圧を低減して歩留りを向上させることを
目的とする。
のオフセット電圧を低減して歩留りを向上させることを
目的とする。
【００１５】
【課題を解決するための手段】本発明の高速Ａ／Ｄ変換
器は、要求される分解能に応じて必要な数だけの比較器
が設けられ、上記比較器で所定の電圧と入力電圧とを比
較して入力アナログ信号をディジタル信号に変換するよ
うにした高速Ａ／Ｄ変換器において、ゲート下の空乏層
がＳＯＩ全体に広がる完全空乏型素子としてＳＯＩ上に
形成されたＭＯＳトランジスタが入力トランジスタとし
て使用されるとともに、上記ＳＯＩ中にドープされた不
純物濃度が１×１０16（ｃｍ-3）以下に制御されている
ことを特徴とする。
器は、要求される分解能に応じて必要な数だけの比較器
が設けられ、上記比較器で所定の電圧と入力電圧とを比
較して入力アナログ信号をディジタル信号に変換するよ
うにした高速Ａ／Ｄ変換器において、ゲート下の空乏層
がＳＯＩ全体に広がる完全空乏型素子としてＳＯＩ上に
形成されたＭＯＳトランジスタが入力トランジスタとし
て使用されるとともに、上記ＳＯＩ中にドープされた不
純物濃度が１×１０16（ｃｍ-3）以下に制御されている
ことを特徴とする。
【００１６】
【作用】本発明の高速Ａ／Ｄ変換器は、入力トランジス
タとしてＳＯＩ上に形成されたＭＯＳトランジスタのＳ
ＯＩ中の不純物濃度が、１×１０16（ｃｍ-3）以下に制
御されることにより、しきい値のばらつきが小さくなる
ことによりトランジスタの特性のばらつきが小さくなる
ので、比較器の入力側から見たオフセット電圧が低減さ
れる。
タとしてＳＯＩ上に形成されたＭＯＳトランジスタのＳ
ＯＩ中の不純物濃度が、１×１０16（ｃｍ-3）以下に制
御されることにより、しきい値のばらつきが小さくなる
ことによりトランジスタの特性のばらつきが小さくなる
ので、比較器の入力側から見たオフセット電圧が低減さ
れる。
【００１７】
【実施例】以下、本発明の高速Ａ／Ｄ変換器の一実施例
を図面を参照して説明する。図１は、本発明の実施例を
示し、高速Ａ／Ｄ変換器の回路図であり、図１に示され
る比較器によって構成されるＡ／Ｄ変換器を、酸素イオ
ン注入法で得たＳＯＩ基板上に作成した。
を図面を参照して説明する。図１は、本発明の実施例を
示し、高速Ａ／Ｄ変換器の回路図であり、図１に示され
る比較器によって構成されるＡ／Ｄ変換器を、酸素イオ
ン注入法で得たＳＯＩ基板上に作成した。
【００１８】図１において、１、３、５、７、９、１１
および１３はｐチャネル型トランジスタであり、２、
４、６、８、１０、１２および１４はｎチャネル型トラ
ンジスタである。
および１３はｐチャネル型トランジスタであり、２、
４、６、８、１０、１２および１４はｎチャネル型トラ
ンジスタである。
【００１９】また、ＳＷ１、ＳＷ２、ＳＷｘ、ＳＷｙは
ＭＯＳスイッチ、Ｖｉｎは入力電圧、Ｖｒｅｆは基準電
圧、Ｖｔａｐは参照電圧であり、Ａ１、Ａ２、Ａ３はイ
ンバータ型のアンプ、Ｃ１、Ｃ２はオフセット電圧補償
用のコンデンサである。さらに、φ１はスイッチＳＷ１
を駆動するためのクロック、φ２はスイッチＳＷ２を駆
動するためのクロック、φはスイッチＳＷｘとＳＷｙを
切り換えるためのクロックである。
ＭＯＳスイッチ、Ｖｉｎは入力電圧、Ｖｒｅｆは基準電
圧、Ｖｔａｐは参照電圧であり、Ａ１、Ａ２、Ａ３はイ
ンバータ型のアンプ、Ｃ１、Ｃ２はオフセット電圧補償
用のコンデンサである。さらに、φ１はスイッチＳＷ１
を駆動するためのクロック、φ２はスイッチＳＷ２を駆
動するためのクロック、φはスイッチＳＷｘとＳＷｙを
切り換えるためのクロックである。
【００２０】また、図３および図４は、本発明の一実施
例として、比較器を構成するＳＯＩ／ＭＯＳトランジス
タの製造工程を、素子断面図を用いて示している。最初
に、図３（ａ）は、シリコン基板２３上に、酸化シリコ
ンからなる埋め込み絶縁膜２２と、単結晶シリコン薄膜
（ＳＯＩ）２１が設けられていたＳＩＭＯＸ基板を示
す。
例として、比較器を構成するＳＯＩ／ＭＯＳトランジス
タの製造工程を、素子断面図を用いて示している。最初
に、図３（ａ）は、シリコン基板２３上に、酸化シリコ
ンからなる埋め込み絶縁膜２２と、単結晶シリコン薄膜
（ＳＯＩ）２１が設けられていたＳＩＭＯＸ基板を示
す。
【００２１】本実施例において、得られた埋め込み酸化
膜厚は４４０ｎｍ、ＳＯＩ膜厚は７０ｎｍであった。な
お、本発明はＳＩＭＯＸ基板の他にも、レーザー再結晶
法や、固相エピタキシャル成長法などによって得られた
ＳＯＩ基板でも利用することができる。
膜厚は４４０ｎｍ、ＳＯＩ膜厚は７０ｎｍであった。な
お、本発明はＳＩＭＯＸ基板の他にも、レーザー再結晶
法や、固相エピタキシャル成長法などによって得られた
ＳＯＩ基板でも利用することができる。
【００２２】このＳＯＩ基板２１に、熱酸化によって表
面に２５ｎｍのパッド酸化膜２４を形成し、続いて、Ｃ
ＶＤ法によって８０ｎｍの窒化シリコン膜２５を堆積す
る。その後、フォトリソグラフィによって、素子領域以
外の領域に存在する窒化シリコン膜２５を除去し、ウエ
ット酸化によって窒化シリコン膜２５が除去された領域
のＳＯＩ膜２１を埋め込み酸化膜２２に到達するまで完
全に酸化する。
面に２５ｎｍのパッド酸化膜２４を形成し、続いて、Ｃ
ＶＤ法によって８０ｎｍの窒化シリコン膜２５を堆積す
る。その後、フォトリソグラフィによって、素子領域以
外の領域に存在する窒化シリコン膜２５を除去し、ウエ
ット酸化によって窒化シリコン膜２５が除去された領域
のＳＯＩ膜２１を埋め込み酸化膜２２に到達するまで完
全に酸化する。
【００２３】この工程によって、図３（ｂ）に示すよう
に、後にＭＯＳトランジスタが形成されるＳＯＩの領域
は、酸化シリコンによって囲まれて、周囲から電気的に
絶縁された状態となる。この後、ドライ・エッチングに
よって表面と裏面に残った窒化シリコン膜２５を除去
し、続いて、パッド酸化膜２４をウエット・エッチング
で除去し、犠牲酸化膜として、酸化シリコンを、熱酸化
法によって２０ｎｍ堆積した。
に、後にＭＯＳトランジスタが形成されるＳＯＩの領域
は、酸化シリコンによって囲まれて、周囲から電気的に
絶縁された状態となる。この後、ドライ・エッチングに
よって表面と裏面に残った窒化シリコン膜２５を除去
し、続いて、パッド酸化膜２４をウエット・エッチング
で除去し、犠牲酸化膜として、酸化シリコンを、熱酸化
法によって２０ｎｍ堆積した。
【００２４】犠牲酸化後、ＳＯＩ中の不純物濃度を制御
するために、ｎチャネル型ＳＯＩ／ＭＯＳトランジスタ
が形成される領域にホウ素を１５ｋｅＶの加速電圧で３
×１０10（ｃｍ-2）、ｐチャネル型の場合にはリンを４
０ｋｅＶの加速電圧で３×１０10（ｃｍ-2）だけイオン
注入する。
するために、ｎチャネル型ＳＯＩ／ＭＯＳトランジスタ
が形成される領域にホウ素を１５ｋｅＶの加速電圧で３
×１０10（ｃｍ-2）、ｐチャネル型の場合にはリンを４
０ｋｅＶの加速電圧で３×１０10（ｃｍ-2）だけイオン
注入する。
【００２５】計算機シミュレーションによれば、両トラ
ンジスタとも、ＳＯＩ中の不純物濃度は約４×１０
15（ｃｍ-3）になっている。この後、犠牲酸化膜をウエ
ット・エッチングによって除去し、ドライ酸化によって
１５ｎｍの酸化シリコンを形成し、ゲート絶縁膜２６と
する。ここまでの状態が、図３（ｃ）に示されている。
ンジスタとも、ＳＯＩ中の不純物濃度は約４×１０
15（ｃｍ-3）になっている。この後、犠牲酸化膜をウエ
ット・エッチングによって除去し、ドライ酸化によって
１５ｎｍの酸化シリコンを形成し、ゲート絶縁膜２６と
する。ここまでの状態が、図３（ｃ）に示されている。
【００２６】ゲート絶縁膜形成後、ＬＰＣＶＤ法によっ
て５００ｎｍのドーピングされていないポリシリコンを
堆積し、フォトリソグラフィを用いて、ｎチャネル型Ｓ
ＯＩ／ＭＯＳトランジスタのゲートが形成される領域に
ホウ素を８０ｋｅＶの加速電圧で２×１０15（ｃｍ-2）
イオン注入する。また、ｐチャネル型ＳＯＩ／ＭＯＳト
ランジスタのゲートが形成される領域にはヒ素を１８０
ｋｅＶの加速電圧で２×１０15（ｃｍ-2）イオン注入す
る。
て５００ｎｍのドーピングされていないポリシリコンを
堆積し、フォトリソグラフィを用いて、ｎチャネル型Ｓ
ＯＩ／ＭＯＳトランジスタのゲートが形成される領域に
ホウ素を８０ｋｅＶの加速電圧で２×１０15（ｃｍ-2）
イオン注入する。また、ｐチャネル型ＳＯＩ／ＭＯＳト
ランジスタのゲートが形成される領域にはヒ素を１８０
ｋｅＶの加速電圧で２×１０15（ｃｍ-2）イオン注入す
る。
【００２７】その後、フォトリソグラフィによって、ポ
リシリコン薄膜を所定の形状に加工する。この後の熱処
理によって、ｎチャネル素子にはｐ型のポリシリコン・
ゲートが形成され、ｐチャネル素子にはｎ型のポリシリ
コン・ゲートが形成される。続いて、セルフ・アライン
技術によって、ゲート、ソース／ドレイン領域に、ゲー
ト領域に比べて一桁少ない量のイオン注入を行い（ｎチ
ャネル素子にはヒ素を５０ｋｅＶで２×１０14（ｃ
ｍ-2）、ｐチャネル素子にはホウ素を１５ｋｅＶの加速
電圧で５×１０14（ｃｍ-2）注入する）、ソース／ドレ
イン領域を形成し、かつ、ゲート領域の抵抗を上げない
ようにする。
リシリコン薄膜を所定の形状に加工する。この後の熱処
理によって、ｎチャネル素子にはｐ型のポリシリコン・
ゲートが形成され、ｐチャネル素子にはｎ型のポリシリ
コン・ゲートが形成される。続いて、セルフ・アライン
技術によって、ゲート、ソース／ドレイン領域に、ゲー
ト領域に比べて一桁少ない量のイオン注入を行い（ｎチ
ャネル素子にはヒ素を５０ｋｅＶで２×１０14（ｃ
ｍ-2）、ｐチャネル素子にはホウ素を１５ｋｅＶの加速
電圧で５×１０14（ｃｍ-2）注入する）、ソース／ドレ
イン領域を形成し、かつ、ゲート領域の抵抗を上げない
ようにする。
【００２８】そして、注入後の熱処理（９００度、１５
分、窒素中）によって、ソース２７、ドレイン２８領域
の不純物を活性化する。ここまでの素子断面図が、図３
（ｄ）に示されている。
分、窒素中）によって、ソース２７、ドレイン２８領域
の不純物を活性化する。ここまでの素子断面図が、図３
（ｄ）に示されている。
【００２９】ソース２７、ドレイン２８領域の形成後、
２５０ｎｍのドープされていないＬＴＯを堆積し、異方
性エッチングを行うことにより、図４（ａ）に示すよう
な、スペーサ３０をゲートの側壁に形成する。続いて、
８０ｎｍのＴｉを堆積し、６００度の窒素雰囲気中でア
ニールすることによって、ゲートの上部とスペーサの外
側に位置するソース、ドレイン領域を金属珪化物とする
（この場合、ＴｉＳｉ2 となる）。
２５０ｎｍのドープされていないＬＴＯを堆積し、異方
性エッチングを行うことにより、図４（ａ）に示すよう
な、スペーサ３０をゲートの側壁に形成する。続いて、
８０ｎｍのＴｉを堆積し、６００度の窒素雰囲気中でア
ニールすることによって、ゲートの上部とスペーサの外
側に位置するソース、ドレイン領域を金属珪化物とする
（この場合、ＴｉＳｉ2 となる）。
【００３０】硫酸と過酸化水素水を混合液中で、表面に
形成されたＴｉＮをエッチングした後、もう一度８００
度の窒素雰囲気中で熱処理することによって、金属珪化
物領域３１の形成を確実なものにする。ここまでの工程
が、図４（ｂ）に示されている。この金属珪化物は、ゲ
ート、ソース、ドレインに付随する寄生抵抗を小さくす
るために用いられる。
形成されたＴｉＮをエッチングした後、もう一度８００
度の窒素雰囲気中で熱処理することによって、金属珪化
物領域３１の形成を確実なものにする。ここまでの工程
が、図４（ｂ）に示されている。この金属珪化物は、ゲ
ート、ソース、ドレインに付随する寄生抵抗を小さくす
るために用いられる。
【００３１】金属珪化物の形成後、５００ｎｍのドープ
されていないＬＴＯ膜３２を堆積し、フォトリソグラフ
ィによってコンタクト領域の穴開けを行う。最後に６０
ｎｍのＴｉＷ（バリア・メタル）と１ミクロンのアルミ
ニウムを堆積し、フォトリソグラフィによって金属配線
層３３を形成することによって、図４（ｃ）に示すＳＯ
Ｉ／ＭＯＳトランジスタを完成する。
されていないＬＴＯ膜３２を堆積し、フォトリソグラフ
ィによってコンタクト領域の穴開けを行う。最後に６０
ｎｍのＴｉＷ（バリア・メタル）と１ミクロンのアルミ
ニウムを堆積し、フォトリソグラフィによって金属配線
層３３を形成することによって、図４（ｃ）に示すＳＯ
Ｉ／ＭＯＳトランジスタを完成する。
【００３２】以下に、本発明を更に詳細に説明する。入
力オフセット電圧Ｖｏｓは、比較器を構成する増幅器の
各トランジスタのゲートとソースの間に実効的に印加さ
れる電圧のばらつき△Ｖｇｓに起因する。この△Ｖｇｓ
は、
力オフセット電圧Ｖｏｓは、比較器を構成する増幅器の
各トランジスタのゲートとソースの間に実効的に印加さ
れる電圧のばらつき△Ｖｇｓに起因する。この△Ｖｇｓ
は、
【００３３】
【数１】
【００３４】と表される。ここで、ＶｔｈはＭＯＳトラ
ンジスタのしきい値、ＬｅはＭＯＳトランジスタの実効
ゲート長、Ｗはゲート幅、ｋはプロセス・トランスコン
ダクタンス（ｋ＝μＣｏｘと示される。μはトランジス
タ中のキャリアの移動度、Ｃｏｘはトランジスタのゲー
ト酸化膜の単位面積あたりの静電容量である）である。
なお、△が付加されている記号は、その後に続いたパラ
メータのばらつきを示している。
ンジスタのしきい値、ＬｅはＭＯＳトランジスタの実効
ゲート長、Ｗはゲート幅、ｋはプロセス・トランスコン
ダクタンス（ｋ＝μＣｏｘと示される。μはトランジス
タ中のキャリアの移動度、Ｃｏｘはトランジスタのゲー
ト酸化膜の単位面積あたりの静電容量である）である。
なお、△が付加されている記号は、その後に続いたパラ
メータのばらつきを示している。
【００３５】この中で、△Ｌｅ、△Ｗに関する項は、Ｍ
ＯＳトランジスタの実効ゲート長Ｌｅとゲート幅Ｗをあ
る程度大きくすることによって低減できるし、△ｋに関
する項はそれほど大きいものではない。よって、△Ｖｇ
ｓを小さくするためには△Ｖｔｈを低減することが重要
となる。
ＯＳトランジスタの実効ゲート長Ｌｅとゲート幅Ｗをあ
る程度大きくすることによって低減できるし、△ｋに関
する項はそれほど大きいものではない。よって、△Ｖｇ
ｓを小さくするためには△Ｖｔｈを低減することが重要
となる。
【００３６】ところで、ＳＯＩ／ＭＯＳトランジスタの
ゲート下の空乏層がＳＯＩ中に広がった完全空乏型素子
では、基板濃度を低減することによって、通常のバルク
ＭＯＳトランジスタに比べて△Ｖｔｈを低減できること
が示されている（Ｈ−Ｓ Ｃｈｅｎ ａｎｄ Ｓ．Ｓ．
Ｌｉ，Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃ
ｓ，ｖｏｌ．３５，Ｎｏ．９，ｐｐ．１２３３−１２３
９，１９９２）。
ゲート下の空乏層がＳＯＩ中に広がった完全空乏型素子
では、基板濃度を低減することによって、通常のバルク
ＭＯＳトランジスタに比べて△Ｖｔｈを低減できること
が示されている（Ｈ−Ｓ Ｃｈｅｎ ａｎｄ Ｓ．Ｓ．
Ｌｉ，Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃ
ｓ，ｖｏｌ．３５，Ｎｏ．９，ｐｐ．１２３３−１２３
９，１９９２）。
【００３７】この理由は、トランジスタのしきい値を決
定する要因のうちで、チャネル下の空乏層に関連する項
が、ＳＯＩを利用したものの方が、バルクＭＯＳトラン
ジスタに比べて小さくなり、この項に支配されるしきい
値のばらつきが小さくなるためであると解説されてい
る。
定する要因のうちで、チャネル下の空乏層に関連する項
が、ＳＯＩを利用したものの方が、バルクＭＯＳトラン
ジスタに比べて小さくなり、この項に支配されるしきい
値のばらつきが小さくなるためであると解説されてい
る。
【００３８】上記報告では、こうした原因を明確には説
明していない。これに対して本発明では、完全空乏型の
ＳＯＩ／ＭＯＳトランジスタのしきい値のばらつきを解
析式で表現することによって、ＳＯＩ中にドープされた
不純物濃度を１×１０16（ｃｍ-3）以下にすることによ
って、しきい値のばらつきの影響を特定の値以下に抑え
られることを明らかにした。これを以下に示す。
明していない。これに対して本発明では、完全空乏型の
ＳＯＩ／ＭＯＳトランジスタのしきい値のばらつきを解
析式で表現することによって、ＳＯＩ中にドープされた
不純物濃度を１×１０16（ｃｍ-3）以下にすることによ
って、しきい値のばらつきの影響を特定の値以下に抑え
られることを明らかにした。これを以下に示す。
【００３９】完全空乏化ＭＯＳトランジスタのしきい値
Ｖｔｈは、裏面ゲート（基板）に印加されている電圧を
通常の集積化の動作状態と同じく０とすると、
Ｖｔｈは、裏面ゲート（基板）に印加されている電圧を
通常の集積化の動作状態と同じく０とすると、
【００４０】
【数２】
【００４１】と表される。ここで、Φpolyは表面ゲー
ト、Φwafer は裏面ゲート、φB はＳＯＩ各領域のフェ
ルミ・ポテンシャルであり、真性フェルミ・レベルを基
準点とし、ｎ型の場合を負にとっている。
ト、Φwafer は裏面ゲート、φB はＳＯＩ各領域のフェ
ルミ・ポテンシャルであり、真性フェルミ・レベルを基
準点とし、ｎ型の場合を負にとっている。
【００４２】また、ｑは電子の電荷量であり、ｔfox は
表面のゲート酸化膜厚、ｔbox は埋め込み酸化膜厚、ｔ
soi はＳＯＩ膜厚、Ｎsoi はｐ型基板の場合を正とした
ＳＯＩ中の不純物濃度、Ｑfbは埋め込み酸化膜中の固定
電荷密度である。また、εoxはシリコンと酸化シリコン
の誘電率を示している。
表面のゲート酸化膜厚、ｔbox は埋め込み酸化膜厚、ｔ
soi はＳＯＩ膜厚、Ｎsoi はｐ型基板の場合を正とした
ＳＯＩ中の不純物濃度、Ｑfbは埋め込み酸化膜中の固定
電荷密度である。また、εoxはシリコンと酸化シリコン
の誘電率を示している。
【００４３】ここで、数２を得るため２つの近似を導入
した。１つ目は、完全空乏型素子であるために、シリコ
ンの誘電率をＳＯＩ膜厚ｔsoi で割った値がＣbox に比
べて十分大きいこと、２つ目が、表面ゲート酸化膜中の
固定電荷密度のしきい値に与える影響を無視できること
を仮定している。
した。１つ目は、完全空乏型素子であるために、シリコ
ンの誘電率をＳＯＩ膜厚ｔsoi で割った値がＣbox に比
べて十分大きいこと、２つ目が、表面ゲート酸化膜中の
固定電荷密度のしきい値に与える影響を無視できること
を仮定している。
【００４４】さて、製造工程において変動を受けるパラ
メータのうちしきい値に影響するのは、Ｎsoi,ｔfox,ｔ
soi,ｔbox である。この４種類のパラメータについてし
きい値の変動分△Ｖｔｈの解析式を求める。数２を４つ
のパラメータで微分し、各パラメータの変動量は、パラ
メータ値の１０％であると仮定すると（たとえば、△Ｎ
soi ＝Ｎsoi ／１０）、
メータのうちしきい値に影響するのは、Ｎsoi,ｔfox,ｔ
soi,ｔbox である。この４種類のパラメータについてし
きい値の変動分△Ｖｔｈの解析式を求める。数２を４つ
のパラメータで微分し、各パラメータの変動量は、パラ
メータ値の１０％であると仮定すると（たとえば、△Ｎ
soi ＝Ｎsoi ／１０）、
【００４５】
【数３】
【００４６】
【数４】
【００４７】
【数５】
【００４８】
【数６】
【００４９】となる。ここで、βはｑ／ｋＴで表される
量で、ｋはボルツマン定数、Ｔは絶対温度を指す。
量で、ｋはボルツマン定数、Ｔは絶対温度を指す。
【００５０】注目すべきは、△Ｖｔｈ（ｔbox ）を除い
て、△Ｖｔｈ（Ｎsoi ）、△Ｖｔｈ（ｔfox ）、△Ｖｔ
ｈ（ｔsoi ）には、ｑＮsoi ｔsoi / Ｃfox という項が
含まれることである。一般的に利用されているｎ型ポリ
シリコンをゲートとしたトランジスタにおいて広く使用
されている０．５Ｖから０．７Ｖ程度のしきい値を得る
ためには、Ｎsoi を制御することによって行わなければ
ならないが、この時、Ｎsoi としては１×１０17ｃｍ-3
以上の値が必要となる。
て、△Ｖｔｈ（Ｎsoi ）、△Ｖｔｈ（ｔfox ）、△Ｖｔ
ｈ（ｔsoi ）には、ｑＮsoi ｔsoi / Ｃfox という項が
含まれることである。一般的に利用されているｎ型ポリ
シリコンをゲートとしたトランジスタにおいて広く使用
されている０．５Ｖから０．７Ｖ程度のしきい値を得る
ためには、Ｎsoi を制御することによって行わなければ
ならないが、この時、Ｎsoi としては１×１０17ｃｍ-3
以上の値が必要となる。
【００５１】しかしながら、この濃度において通常のデ
バイス構造のパラメータを使用してしきい値のばらつき
を計算すると、数３、数４、数５に含まれるｑＮsoi ｔ
soi／Ｃfox の値が他の項の２０倍以上になり、しきい
値のばらつきが大きくなってしまうことがわかった。
バイス構造のパラメータを使用してしきい値のばらつき
を計算すると、数３、数４、数５に含まれるｑＮsoi ｔ
soi／Ｃfox の値が他の項の２０倍以上になり、しきい
値のばらつきが大きくなってしまうことがわかった。
【００５２】しきい値のばらつきを支配するｑＮsoi ｔ
soi ／Ｃfox を１００ｍＶ以下にするためには、Ｎsoi
を１．７×１０16ｃｍ-3以下の値に保ち、ゲート材料の
仕事関数を工夫してしきい値を制御することが、しきい
値の変動を抑えるために有効となる。
soi ／Ｃfox を１００ｍＶ以下にするためには、Ｎsoi
を１．７×１０16ｃｍ-3以下の値に保ち、ゲート材料の
仕事関数を工夫してしきい値を制御することが、しきい
値の変動を抑えるために有効となる。
【００５３】このように、入力トランジスタとしてＳＯ
Ｉ上に形成されたＭＯＳトランジスタを使用し、このＭ
ＯＳトランジスタのゲート下の空乏層がＳＯＩ全体に広
がる完全空乏型素子であり、かつ、ＳＯＩ中にドープさ
れた不純物濃度が１×１０16（ｃｍ-3）以下であるよう
にすれば、比較器のＶｏｓを低減でき、高速Ａ／Ｄ変換
器の分解能を向上でき、同時に歩留りも向上できる。な
お、本発明は、図１に示した単層入力型の比較器だけで
なく、差動入力型の比較器においても応用可能である。
Ｉ上に形成されたＭＯＳトランジスタを使用し、このＭ
ＯＳトランジスタのゲート下の空乏層がＳＯＩ全体に広
がる完全空乏型素子であり、かつ、ＳＯＩ中にドープさ
れた不純物濃度が１×１０16（ｃｍ-3）以下であるよう
にすれば、比較器のＶｏｓを低減でき、高速Ａ／Ｄ変換
器の分解能を向上でき、同時に歩留りも向上できる。な
お、本発明は、図１に示した単層入力型の比較器だけで
なく、差動入力型の比較器においても応用可能である。
【００５４】上述したように、本実施例によって作成さ
れたＳＯＩ／ＭＯＳトランジスタでは、ＳＯＩ中の不純
物濃度が１×１０16（ｃｍ-3）以下であるために、しき
い値のばらつきが小さい。したがって、高速Ａ／Ｄ変換
器に内蔵された比較器の入力から見たオフセット電圧を
低減でき、Ａ／Ｄ変換器の分解能を向上させるのに役立
てることが可能となる。
れたＳＯＩ／ＭＯＳトランジスタでは、ＳＯＩ中の不純
物濃度が１×１０16（ｃｍ-3）以下であるために、しき
い値のばらつきが小さい。したがって、高速Ａ／Ｄ変換
器に内蔵された比較器の入力から見たオフセット電圧を
低減でき、Ａ／Ｄ変換器の分解能を向上させるのに役立
てることが可能となる。
【００５５】
【発明の効果】本発明は上述したように、オフセット電
圧の小さな比較器を構成することができ、分解能の高い
高速Ａ／Ｄ変換器を歩留り良く実現できる。
圧の小さな比較器を構成することができ、分解能の高い
高速Ａ／Ｄ変換器を歩留り良く実現できる。
【図１】本発明の高速Ａ／Ｄ変換器を構成する比較器の
一例を示す回路図である。
一例を示す回路図である。
【図２】図１の回路の比較器に使用されるＭＯＳスイッ
チを駆動するためのクロックを示すタイム・チャートで
ある。
チを駆動するためのクロックを示すタイム・チャートで
ある。
【図３】本発明の実施例におけるＳＯＩ／ＭＯＳトラン
ジスタの製造過程を示す素子断面図である。
ジスタの製造過程を示す素子断面図である。
【図４】本発明の実施例におけるＳＯＩ／ＭＯＳトラン
ジスタの製造過程を示す素子断面図である。
ジスタの製造過程を示す素子断面図である。
ＳＷ１、ＳＷ２、ＳＷｘ、ＳＷｙ ＭＯＳスイッチ Ｖｉｎ 入力電圧 Ｖｒｅｆ 基準電圧 Ｖｔａｐ 参照電圧 Ａ１、Ａ２、Ａ３ インバータ型のアンプ Ｃ１、Ｃ２ オフセット電圧補償用のコンデンサ １、３、５、７、９、１１、１３ ｐチャネル型トラン
ジスタ ２、４、６、８、１０、１２、１４ ｎチャネル型トラ
ンジスタ φ１ ＳＷ１を駆動するためのクロック φ２ ＳＷ２を駆動するためのクロック φ ＳＷｘとＳＷｙを切り換えるためのクロック ２１ 単結晶シリコン薄膜（ＳＯＩ） ２２ 埋め込み絶縁膜 ２３ シリコン基板 ２４ パッド酸化膜 ２５ 窒化シリコン膜 ２６ ゲート絶縁膜 ２７ ソース ２８ ドレイン ２９ ポリシリコン薄膜 ３０ スペーサ ３１ 金属珪化物で構成される領域 ３２ ＬＴＯ膜 ３３ 金属配線層
ジスタ ２、４、６、８、１０、１２、１４ ｎチャネル型トラ
ンジスタ φ１ ＳＷ１を駆動するためのクロック φ２ ＳＷ２を駆動するためのクロック φ ＳＷｘとＳＷｙを切り換えるためのクロック ２１ 単結晶シリコン薄膜（ＳＯＩ） ２２ 埋め込み絶縁膜 ２３ シリコン基板 ２４ パッド酸化膜 ２５ 窒化シリコン膜 ２６ ゲート絶縁膜 ２７ ソース ２８ ドレイン ２９ ポリシリコン薄膜 ３０ スペーサ ３１ 金属珪化物で構成される領域 ３２ ＬＴＯ膜 ３３ 金属配線層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１２月２８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図１は、Ｌｅｅ，Ｔｅｒｍａｎ，ａｎｄ
Ｈｅｌｌｅｒによって開発され（ＩＥＥＥ Ｊｏｕｒ
ｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉ
ｔｓ，ＳＣ−１４，Ｎｏ．６，ｐｐ．９２６−９３２，
１９７９）、従来の高速Ａ／Ｄ変換器に広く使用されて
いるチョッパ型の比較器の回路図を示す。
Ｈｅｌｌｅｒによって開発され（ＩＥＥＥ Ｊｏｕｒ
ｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉ
ｔｓ，ＳＣ−１４，Ｎｏ．６，ｐｐ．９２６−９３２，
１９７９）、従来の高速Ａ／Ｄ変換器に広く使用されて
いるチョッパ型の比較器の回路図を示す。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正内容】
【００４６】
【数４】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正内容】
【００４８】
【数６】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正内容】
【００５０】注目すべきは、ΔＶｔｈ（ｔｂｏｘ）を除
いて、ΔＶｔｈ（Ｎｓｏｉ）、ΔＶｔｈ（ｔｆｏｘ）、
ΔＶｔｈ（ｔｓｏｉ）には、ｑＮｓｏｉ ｔｓｏｉ／Ｃ
ｆｏｘという項が含まれることである。一般的に利用さ
れているｎ型ポリシリコンをゲートとしたトランジスタ
において広く使用されている０．５Ｖから０．７Ｖ程度
のしきい値を得るために、Ｎｓｏｉを制御することによ
って行われると、Ｎｓｏｉとしては１×１０１７ｃｍ
−３以上の値が必要となる。
いて、ΔＶｔｈ（Ｎｓｏｉ）、ΔＶｔｈ（ｔｆｏｘ）、
ΔＶｔｈ（ｔｓｏｉ）には、ｑＮｓｏｉ ｔｓｏｉ／Ｃ
ｆｏｘという項が含まれることである。一般的に利用さ
れているｎ型ポリシリコンをゲートとしたトランジスタ
において広く使用されている０．５Ｖから０．７Ｖ程度
のしきい値を得るために、Ｎｓｏｉを制御することによ
って行われると、Ｎｓｏｉとしては１×１０１７ｃｍ
−３以上の値が必要となる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正内容】
【００５２】しきい値のばらつきを支配するｑＮｓｏｉ
ｔｓｏｉ／Ｃｆｏｘを１００ｍＶ以下にするためには、
Ｎｓｏｉを１．７×１０１６ｃｍ−３以下の値に保ち、
ゲート材料の仕事関数等を工夫してしきい値を制御する
ことが、しきい値の変動を抑えるために有効となる。
ｔｓｏｉ／Ｃｆｏｘを１００ｍＶ以下にするためには、
Ｎｓｏｉを１．７×１０１６ｃｍ−３以下の値に保ち、
ゲート材料の仕事関数等を工夫してしきい値を制御する
ことが、しきい値の変動を抑えるために有効となる。
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｍ 1/34 9065−5Ｊ
Claims (1)
- 【請求項１】 要求される分解能に応じて必要な数だけ
の比較器が設けられ、上記比較器で所定の電圧と入力電
圧とを比較して入力アナログ信号をディジタル信号に変
換するようにした高速Ａ／Ｄ変換器において、 ゲート下の空乏層がＳＯＩ全体に広がる完全空乏型素子
としてＳＯＩ上に形成されたＭＯＳトランジスタが入力
トランジスタとして使用されるとともに、 上記ＳＯＩ中にドープされた不純物濃度が１×１０
16（ｃｍ-3）以下に制御されていることを特徴とする高
速Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4727293A JPH06244420A (ja) | 1993-02-12 | 1993-02-12 | 高速ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4727293A JPH06244420A (ja) | 1993-02-12 | 1993-02-12 | 高速ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244420A true JPH06244420A (ja) | 1994-09-02 |
Family
ID=12770662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4727293A Withdrawn JPH06244420A (ja) | 1993-02-12 | 1993-02-12 | 高速ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06244420A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7397085B2 (en) | 2000-12-31 | 2008-07-08 | Texas Instruments Incorporated | Thermal coupling of matched SOI device bodies |
| JP2015126043A (ja) * | 2013-12-26 | 2015-07-06 | ソニー株式会社 | 電子デバイス |
-
1993
- 1993-02-12 JP JP4727293A patent/JPH06244420A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7397085B2 (en) | 2000-12-31 | 2008-07-08 | Texas Instruments Incorporated | Thermal coupling of matched SOI device bodies |
| JP2015126043A (ja) * | 2013-12-26 | 2015-07-06 | ソニー株式会社 | 電子デバイス |
| US9762836B2 (en) | 2013-12-26 | 2017-09-12 | Sony Corporation | Electronic device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000509 |