JPH06244420A - 高速a/d変換器 - Google Patents
高速a/d変換器Info
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- JPH06244420A JPH06244420A JP4727293A JP4727293A JPH06244420A JP H06244420 A JPH06244420 A JP H06244420A JP 4727293 A JP4727293 A JP 4727293A JP 4727293 A JP4727293 A JP 4727293A JP H06244420 A JPH06244420 A JP H06244420A
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- Japan
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- soi
- gate
- comparator
- voltage
- input
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Abstract
(57)【要約】
【目的】 比較器のオフセット電圧を低減して歩留りを
向上させるようにすることを目的とする。 【構成】 ゲート下の空乏層がSOI全体に広がる完全
空乏型素子としてSOI上に形成されたMOSトランジ
スタ1、2、3、4を入力トランジスタとして使用する
とともに、上記SOI中にドープされた不純物濃度が1
×1016(cm-3)以下に制御することにより、要求さ
れる分解能に応じて必要な数だけの比較器を設け、上記
比較器で所定の電圧と入力電圧とを比較して入力アナロ
グ信号をディジタル信号に変換するようにした高速A/
D変換器を構成し、MOSトランジスタの特性のばらつ
きを小さくする。
向上させるようにすることを目的とする。 【構成】 ゲート下の空乏層がSOI全体に広がる完全
空乏型素子としてSOI上に形成されたMOSトランジ
スタ1、2、3、4を入力トランジスタとして使用する
とともに、上記SOI中にドープされた不純物濃度が1
×1016(cm-3)以下に制御することにより、要求さ
れる分解能に応じて必要な数だけの比較器を設け、上記
比較器で所定の電圧と入力電圧とを比較して入力アナロ
グ信号をディジタル信号に変換するようにした高速A/
D変換器を構成し、MOSトランジスタの特性のばらつ
きを小さくする。
Description
【0001】
【産業上の利用分野】本発明は、高速A/D変換器に関
するもので、特に、変換器の内部回路として利用される
比較器の改良に関する。
するもので、特に、変換器の内部回路として利用される
比較器の改良に関する。
【0002】
【従来の技術】図1は、Lee,Terman Hel
lerによって開発され(IEEEJournal o
f Solid−State Circuits,SC
−14,No.6,pp.926−932,197
9)、従来の高速A/D変換器に広く使用されているチ
ョッパ型の比較器の回路図を示す。
lerによって開発され(IEEEJournal o
f Solid−State Circuits,SC
−14,No.6,pp.926−932,197
9)、従来の高速A/D変換器に広く使用されているチ
ョッパ型の比較器の回路図を示す。
【0003】図1において、Vinは、ディジタル値に
変換されるべきアナログ入力信号であり、Vtapは基
準電圧Vrefを分割した参照電圧である。比較器は、
VinとVtapの電圧のどちらかが大きいかを比較
し、“H”または“L”のディジタル値を出力する。
変換されるべきアナログ入力信号であり、Vtapは基
準電圧Vrefを分割した参照電圧である。比較器は、
VinとVtapの電圧のどちらかが大きいかを比較
し、“H”または“L”のディジタル値を出力する。
【0004】比較器の動作モードは、SW1、SW2、
SWx、SWyの各スイッチによって制御され、各スイ
ッチを駆動する制御用クロックは、図2の波形図に示す
波形を持っている。
SWx、SWyの各スイッチによって制御され、各スイ
ッチを駆動する制御用クロックは、図2の波形図に示す
波形を持っている。
【0005】A1、A2、A3はCMOSインバータで
あるが、ここではアナログ増幅器として動作する。最初
に、スイッチSW1、SW2、SWxが閉じているとき
は、比較器はリセット期間にあり、インバータ型アンプ
A1、A2は入力と出力とが短絡されて、自動的に高利
得状態になるようにバイアスされ、かつ、アンプはオー
バードライブ状態にあったとしても回復される。この時
にアンプの入力にはVtapが選択されている。
あるが、ここではアナログ増幅器として動作する。最初
に、スイッチSW1、SW2、SWxが閉じているとき
は、比較器はリセット期間にあり、インバータ型アンプ
A1、A2は入力と出力とが短絡されて、自動的に高利
得状態になるようにバイアスされ、かつ、アンプはオー
バードライブ状態にあったとしても回復される。この時
にアンプの入力にはVtapが選択されている。
【0006】次に、図2に示すように、スイッチSW
1、SW2を順に開放してアンプが増幅できる状態に
し、最後にスイッチSWxとSWyを切り換えて入力信
号Vinをアンプに入力する。スイッチを順に開放する
のは、スイッチSW1、SW2からのクロックフィード
スルーやチャージ・インジェクションをコンデンサC1
とC2に蓄積して、その影響をキャンセルするためであ
る。
1、SW2を順に開放してアンプが増幅できる状態に
し、最後にスイッチSWxとSWyを切り換えて入力信
号Vinをアンプに入力する。スイッチを順に開放する
のは、スイッチSW1、SW2からのクロックフィード
スルーやチャージ・インジェクションをコンデンサC1
とC2に蓄積して、その影響をキャンセルするためであ
る。
【0007】スイッチSWyが閉じて、入力信号Vin
がコンデンサC1に印加された状態が比較器の標本期間
になり、(Vin−Vtap)の電圧が増幅される。
(Vin−Vtap)が正の時、出力電圧は反転されて
“L”レベルになり、(Vin−Vtap)が負の時に
は逆に“H”レベルになる。
がコンデンサC1に印加された状態が比較器の標本期間
になり、(Vin−Vtap)の電圧が増幅される。
(Vin−Vtap)が正の時、出力電圧は反転されて
“L”レベルになり、(Vin−Vtap)が負の時に
は逆に“H”レベルになる。
【0008】この出力が、入力アナログ信号Vinをデ
ィジタル値に変換した出力となる。高速A/D変換器で
は、要求される分解能に応じて必要な数だけの比較器が
用意され、各比較器ではVtap(Vrefを分割して
得られるVtapの数と比較器の数は等しい)を、入力
電圧Vinと比較してアナログ信号をディジタル信号に
変換する。
ィジタル値に変換した出力となる。高速A/D変換器で
は、要求される分解能に応じて必要な数だけの比較器が
用意され、各比較器ではVtap(Vrefを分割して
得られるVtapの数と比較器の数は等しい)を、入力
電圧Vinと比較してアナログ信号をディジタル信号に
変換する。
【0009】この高速A/D変換器の分解能を決定する
要因は、入力側から見たオフセット電圧Vosである。
CMOS技術を利用した回路では、バイポーラ技術を利
用した場合に比べて、トランジスタ特性のばらつきが大
きいために、オフセット電圧Vosは大きな値となる。
このため、通常のCMOS比較器ではオフセット電圧V
osの影響を下げるための工夫がなされている。
要因は、入力側から見たオフセット電圧Vosである。
CMOS技術を利用した回路では、バイポーラ技術を利
用した場合に比べて、トランジスタ特性のばらつきが大
きいために、オフセット電圧Vosは大きな値となる。
このため、通常のCMOS比較器ではオフセット電圧V
osの影響を下げるための工夫がなされている。
【0010】なお、図1に示されたコンデンサC1とC
2は、A/D変換器のリセット時にオフセット電圧Vo
sを蓄積して、標本時においてVosが悪影響を及ぼさ
ないように補償する役割を果たしている。
2は、A/D変換器のリセット時にオフセット電圧Vo
sを蓄積して、標本時においてVosが悪影響を及ぼさ
ないように補償する役割を果たしている。
【0011】
【発明が解決しようとする課題】図1に示すように、入
力側にコンデンサC1を置いてオフセット電圧Vosの
補償を行う場合には、標本時のオフセット電圧は−Vo
s/(1+A)となる。つまり、実際のオフセット電圧
の大きさの1/(1+A)に影響を下げることができ
る。
力側にコンデンサC1を置いてオフセット電圧Vosの
補償を行う場合には、標本時のオフセット電圧は−Vo
s/(1+A)となる。つまり、実際のオフセット電圧
の大きさの1/(1+A)に影響を下げることができ
る。
【0012】ここでAは、インバータ型アンプA1の増
幅率である。オフセット電圧Vosの影響を小さくする
ためには、アンプの増幅率Aを大きくしなければならな
いが、アンプの増幅率Aが大きいと、リセット時にアン
プの動作が不安定になったり、チャージ・インジェクシ
ョン等の影響によってアンプが正常動作領域からはずれ
てしまうという問題を生ずる。
幅率である。オフセット電圧Vosの影響を小さくする
ためには、アンプの増幅率Aを大きくしなければならな
いが、アンプの増幅率Aが大きいと、リセット時にアン
プの動作が不安定になったり、チャージ・インジェクシ
ョン等の影響によってアンプが正常動作領域からはずれ
てしまうという問題を生ずる。
【0013】特に後者の問題は、スイッチを順に開放し
ていくことによってチャージ・インジェクションの効果
を低減する方法をとることができない高速A/D変換器
において大きな問題となる。また、実際の回路において
はトランジスタの性能のばらつきは不可避に存在してお
り、これを原因とするオフセット電圧Vosを低減する
ためにトランジスタの特性のばらつきを小さくなるよう
に工夫することは、歩留りの向上のために有利となる。
ていくことによってチャージ・インジェクションの効果
を低減する方法をとることができない高速A/D変換器
において大きな問題となる。また、実際の回路において
はトランジスタの性能のばらつきは不可避に存在してお
り、これを原因とするオフセット電圧Vosを低減する
ためにトランジスタの特性のばらつきを小さくなるよう
に工夫することは、歩留りの向上のために有利となる。
【0014】本発明は上述の問題点にかんがみ、比較器
のオフセット電圧を低減して歩留りを向上させることを
目的とする。
のオフセット電圧を低減して歩留りを向上させることを
目的とする。
【0015】
【課題を解決するための手段】本発明の高速A/D変換
器は、要求される分解能に応じて必要な数だけの比較器
が設けられ、上記比較器で所定の電圧と入力電圧とを比
較して入力アナログ信号をディジタル信号に変換するよ
うにした高速A/D変換器において、ゲート下の空乏層
がSOI全体に広がる完全空乏型素子としてSOI上に
形成されたMOSトランジスタが入力トランジスタとし
て使用されるとともに、上記SOI中にドープされた不
純物濃度が1×1016(cm-3)以下に制御されている
ことを特徴とする。
器は、要求される分解能に応じて必要な数だけの比較器
が設けられ、上記比較器で所定の電圧と入力電圧とを比
較して入力アナログ信号をディジタル信号に変換するよ
うにした高速A/D変換器において、ゲート下の空乏層
がSOI全体に広がる完全空乏型素子としてSOI上に
形成されたMOSトランジスタが入力トランジスタとし
て使用されるとともに、上記SOI中にドープされた不
純物濃度が1×1016(cm-3)以下に制御されている
ことを特徴とする。
【0016】
【作用】本発明の高速A/D変換器は、入力トランジス
タとしてSOI上に形成されたMOSトランジスタのS
OI中の不純物濃度が、1×1016(cm-3)以下に制
御されることにより、しきい値のばらつきが小さくなる
ことによりトランジスタの特性のばらつきが小さくなる
ので、比較器の入力側から見たオフセット電圧が低減さ
れる。
タとしてSOI上に形成されたMOSトランジスタのS
OI中の不純物濃度が、1×1016(cm-3)以下に制
御されることにより、しきい値のばらつきが小さくなる
ことによりトランジスタの特性のばらつきが小さくなる
ので、比較器の入力側から見たオフセット電圧が低減さ
れる。
【0017】
【実施例】以下、本発明の高速A/D変換器の一実施例
を図面を参照して説明する。図1は、本発明の実施例を
示し、高速A/D変換器の回路図であり、図1に示され
る比較器によって構成されるA/D変換器を、酸素イオ
ン注入法で得たSOI基板上に作成した。
を図面を参照して説明する。図1は、本発明の実施例を
示し、高速A/D変換器の回路図であり、図1に示され
る比較器によって構成されるA/D変換器を、酸素イオ
ン注入法で得たSOI基板上に作成した。
【0018】図1において、1、3、5、7、9、11
および13はpチャネル型トランジスタであり、2、
4、6、8、10、12および14はnチャネル型トラ
ンジスタである。
および13はpチャネル型トランジスタであり、2、
4、6、8、10、12および14はnチャネル型トラ
ンジスタである。
【0019】また、SW1、SW2、SWx、SWyは
MOSスイッチ、Vinは入力電圧、Vrefは基準電
圧、Vtapは参照電圧であり、A1、A2、A3はイ
ンバータ型のアンプ、C1、C2はオフセット電圧補償
用のコンデンサである。さらに、φ1はスイッチSW1
を駆動するためのクロック、φ2はスイッチSW2を駆
動するためのクロック、φはスイッチSWxとSWyを
切り換えるためのクロックである。
MOSスイッチ、Vinは入力電圧、Vrefは基準電
圧、Vtapは参照電圧であり、A1、A2、A3はイ
ンバータ型のアンプ、C1、C2はオフセット電圧補償
用のコンデンサである。さらに、φ1はスイッチSW1
を駆動するためのクロック、φ2はスイッチSW2を駆
動するためのクロック、φはスイッチSWxとSWyを
切り換えるためのクロックである。
【0020】また、図3および図4は、本発明の一実施
例として、比較器を構成するSOI/MOSトランジス
タの製造工程を、素子断面図を用いて示している。最初
に、図3(a)は、シリコン基板23上に、酸化シリコ
ンからなる埋め込み絶縁膜22と、単結晶シリコン薄膜
(SOI)21が設けられていたSIMOX基板を示
す。
例として、比較器を構成するSOI/MOSトランジス
タの製造工程を、素子断面図を用いて示している。最初
に、図3(a)は、シリコン基板23上に、酸化シリコ
ンからなる埋め込み絶縁膜22と、単結晶シリコン薄膜
(SOI)21が設けられていたSIMOX基板を示
す。
【0021】本実施例において、得られた埋め込み酸化
膜厚は440nm、SOI膜厚は70nmであった。な
お、本発明はSIMOX基板の他にも、レーザー再結晶
法や、固相エピタキシャル成長法などによって得られた
SOI基板でも利用することができる。
膜厚は440nm、SOI膜厚は70nmであった。な
お、本発明はSIMOX基板の他にも、レーザー再結晶
法や、固相エピタキシャル成長法などによって得られた
SOI基板でも利用することができる。
【0022】このSOI基板21に、熱酸化によって表
面に25nmのパッド酸化膜24を形成し、続いて、C
VD法によって80nmの窒化シリコン膜25を堆積す
る。その後、フォトリソグラフィによって、素子領域以
外の領域に存在する窒化シリコン膜25を除去し、ウエ
ット酸化によって窒化シリコン膜25が除去された領域
のSOI膜21を埋め込み酸化膜22に到達するまで完
全に酸化する。
面に25nmのパッド酸化膜24を形成し、続いて、C
VD法によって80nmの窒化シリコン膜25を堆積す
る。その後、フォトリソグラフィによって、素子領域以
外の領域に存在する窒化シリコン膜25を除去し、ウエ
ット酸化によって窒化シリコン膜25が除去された領域
のSOI膜21を埋め込み酸化膜22に到達するまで完
全に酸化する。
【0023】この工程によって、図3(b)に示すよう
に、後にMOSトランジスタが形成されるSOIの領域
は、酸化シリコンによって囲まれて、周囲から電気的に
絶縁された状態となる。この後、ドライ・エッチングに
よって表面と裏面に残った窒化シリコン膜25を除去
し、続いて、パッド酸化膜24をウエット・エッチング
で除去し、犠牲酸化膜として、酸化シリコンを、熱酸化
法によって20nm堆積した。
に、後にMOSトランジスタが形成されるSOIの領域
は、酸化シリコンによって囲まれて、周囲から電気的に
絶縁された状態となる。この後、ドライ・エッチングに
よって表面と裏面に残った窒化シリコン膜25を除去
し、続いて、パッド酸化膜24をウエット・エッチング
で除去し、犠牲酸化膜として、酸化シリコンを、熱酸化
法によって20nm堆積した。
【0024】犠牲酸化後、SOI中の不純物濃度を制御
するために、nチャネル型SOI/MOSトランジスタ
が形成される領域にホウ素を15keVの加速電圧で3
×1010(cm-2)、pチャネル型の場合にはリンを4
0keVの加速電圧で3×1010(cm-2)だけイオン
注入する。
するために、nチャネル型SOI/MOSトランジスタ
が形成される領域にホウ素を15keVの加速電圧で3
×1010(cm-2)、pチャネル型の場合にはリンを4
0keVの加速電圧で3×1010(cm-2)だけイオン
注入する。
【0025】計算機シミュレーションによれば、両トラ
ンジスタとも、SOI中の不純物濃度は約4×10
15(cm-3)になっている。この後、犠牲酸化膜をウエ
ット・エッチングによって除去し、ドライ酸化によって
15nmの酸化シリコンを形成し、ゲート絶縁膜26と
する。ここまでの状態が、図3(c)に示されている。
ンジスタとも、SOI中の不純物濃度は約4×10
15(cm-3)になっている。この後、犠牲酸化膜をウエ
ット・エッチングによって除去し、ドライ酸化によって
15nmの酸化シリコンを形成し、ゲート絶縁膜26と
する。ここまでの状態が、図3(c)に示されている。
【0026】ゲート絶縁膜形成後、LPCVD法によっ
て500nmのドーピングされていないポリシリコンを
堆積し、フォトリソグラフィを用いて、nチャネル型S
OI/MOSトランジスタのゲートが形成される領域に
ホウ素を80keVの加速電圧で2×1015(cm-2)
イオン注入する。また、pチャネル型SOI/MOSト
ランジスタのゲートが形成される領域にはヒ素を180
keVの加速電圧で2×1015(cm-2)イオン注入す
る。
て500nmのドーピングされていないポリシリコンを
堆積し、フォトリソグラフィを用いて、nチャネル型S
OI/MOSトランジスタのゲートが形成される領域に
ホウ素を80keVの加速電圧で2×1015(cm-2)
イオン注入する。また、pチャネル型SOI/MOSト
ランジスタのゲートが形成される領域にはヒ素を180
keVの加速電圧で2×1015(cm-2)イオン注入す
る。
【0027】その後、フォトリソグラフィによって、ポ
リシリコン薄膜を所定の形状に加工する。この後の熱処
理によって、nチャネル素子にはp型のポリシリコン・
ゲートが形成され、pチャネル素子にはn型のポリシリ
コン・ゲートが形成される。続いて、セルフ・アライン
技術によって、ゲート、ソース/ドレイン領域に、ゲー
ト領域に比べて一桁少ない量のイオン注入を行い(nチ
ャネル素子にはヒ素を50keVで2×1014(c
m-2)、pチャネル素子にはホウ素を15keVの加速
電圧で5×1014(cm-2)注入する)、ソース/ドレ
イン領域を形成し、かつ、ゲート領域の抵抗を上げない
ようにする。
リシリコン薄膜を所定の形状に加工する。この後の熱処
理によって、nチャネル素子にはp型のポリシリコン・
ゲートが形成され、pチャネル素子にはn型のポリシリ
コン・ゲートが形成される。続いて、セルフ・アライン
技術によって、ゲート、ソース/ドレイン領域に、ゲー
ト領域に比べて一桁少ない量のイオン注入を行い(nチ
ャネル素子にはヒ素を50keVで2×1014(c
m-2)、pチャネル素子にはホウ素を15keVの加速
電圧で5×1014(cm-2)注入する)、ソース/ドレ
イン領域を形成し、かつ、ゲート領域の抵抗を上げない
ようにする。
【0028】そして、注入後の熱処理(900度、15
分、窒素中)によって、ソース27、ドレイン28領域
の不純物を活性化する。ここまでの素子断面図が、図3
(d)に示されている。
分、窒素中)によって、ソース27、ドレイン28領域
の不純物を活性化する。ここまでの素子断面図が、図3
(d)に示されている。
【0029】ソース27、ドレイン28領域の形成後、
250nmのドープされていないLTOを堆積し、異方
性エッチングを行うことにより、図4(a)に示すよう
な、スペーサ30をゲートの側壁に形成する。続いて、
80nmのTiを堆積し、600度の窒素雰囲気中でア
ニールすることによって、ゲートの上部とスペーサの外
側に位置するソース、ドレイン領域を金属珪化物とする
(この場合、TiSi2 となる)。
250nmのドープされていないLTOを堆積し、異方
性エッチングを行うことにより、図4(a)に示すよう
な、スペーサ30をゲートの側壁に形成する。続いて、
80nmのTiを堆積し、600度の窒素雰囲気中でア
ニールすることによって、ゲートの上部とスペーサの外
側に位置するソース、ドレイン領域を金属珪化物とする
(この場合、TiSi2 となる)。
【0030】硫酸と過酸化水素水を混合液中で、表面に
形成されたTiNをエッチングした後、もう一度800
度の窒素雰囲気中で熱処理することによって、金属珪化
物領域31の形成を確実なものにする。ここまでの工程
が、図4(b)に示されている。この金属珪化物は、ゲ
ート、ソース、ドレインに付随する寄生抵抗を小さくす
るために用いられる。
形成されたTiNをエッチングした後、もう一度800
度の窒素雰囲気中で熱処理することによって、金属珪化
物領域31の形成を確実なものにする。ここまでの工程
が、図4(b)に示されている。この金属珪化物は、ゲ
ート、ソース、ドレインに付随する寄生抵抗を小さくす
るために用いられる。
【0031】金属珪化物の形成後、500nmのドープ
されていないLTO膜32を堆積し、フォトリソグラフ
ィによってコンタクト領域の穴開けを行う。最後に60
nmのTiW(バリア・メタル)と1ミクロンのアルミ
ニウムを堆積し、フォトリソグラフィによって金属配線
層33を形成することによって、図4(c)に示すSO
I/MOSトランジスタを完成する。
されていないLTO膜32を堆積し、フォトリソグラフ
ィによってコンタクト領域の穴開けを行う。最後に60
nmのTiW(バリア・メタル)と1ミクロンのアルミ
ニウムを堆積し、フォトリソグラフィによって金属配線
層33を形成することによって、図4(c)に示すSO
I/MOSトランジスタを完成する。
【0032】以下に、本発明を更に詳細に説明する。入
力オフセット電圧Vosは、比較器を構成する増幅器の
各トランジスタのゲートとソースの間に実効的に印加さ
れる電圧のばらつき△Vgsに起因する。この△Vgs
は、
力オフセット電圧Vosは、比較器を構成する増幅器の
各トランジスタのゲートとソースの間に実効的に印加さ
れる電圧のばらつき△Vgsに起因する。この△Vgs
は、
【0033】
【数1】
【0034】と表される。ここで、VthはMOSトラ
ンジスタのしきい値、LeはMOSトランジスタの実効
ゲート長、Wはゲート幅、kはプロセス・トランスコン
ダクタンス(k=μCoxと示される。μはトランジス
タ中のキャリアの移動度、Coxはトランジスタのゲー
ト酸化膜の単位面積あたりの静電容量である)である。
なお、△が付加されている記号は、その後に続いたパラ
メータのばらつきを示している。
ンジスタのしきい値、LeはMOSトランジスタの実効
ゲート長、Wはゲート幅、kはプロセス・トランスコン
ダクタンス(k=μCoxと示される。μはトランジス
タ中のキャリアの移動度、Coxはトランジスタのゲー
ト酸化膜の単位面積あたりの静電容量である)である。
なお、△が付加されている記号は、その後に続いたパラ
メータのばらつきを示している。
【0035】この中で、△Le、△Wに関する項は、M
OSトランジスタの実効ゲート長Leとゲート幅Wをあ
る程度大きくすることによって低減できるし、△kに関
する項はそれほど大きいものではない。よって、△Vg
sを小さくするためには△Vthを低減することが重要
となる。
OSトランジスタの実効ゲート長Leとゲート幅Wをあ
る程度大きくすることによって低減できるし、△kに関
する項はそれほど大きいものではない。よって、△Vg
sを小さくするためには△Vthを低減することが重要
となる。
【0036】ところで、SOI/MOSトランジスタの
ゲート下の空乏層がSOI中に広がった完全空乏型素子
では、基板濃度を低減することによって、通常のバルク
MOSトランジスタに比べて△Vthを低減できること
が示されている(H−S Chen and S.S.
Li,Solid−State Electronic
s,vol.35,No.9,pp.1233−123
9,1992)。
ゲート下の空乏層がSOI中に広がった完全空乏型素子
では、基板濃度を低減することによって、通常のバルク
MOSトランジスタに比べて△Vthを低減できること
が示されている(H−S Chen and S.S.
Li,Solid−State Electronic
s,vol.35,No.9,pp.1233−123
9,1992)。
【0037】この理由は、トランジスタのしきい値を決
定する要因のうちで、チャネル下の空乏層に関連する項
が、SOIを利用したものの方が、バルクMOSトラン
ジスタに比べて小さくなり、この項に支配されるしきい
値のばらつきが小さくなるためであると解説されてい
る。
定する要因のうちで、チャネル下の空乏層に関連する項
が、SOIを利用したものの方が、バルクMOSトラン
ジスタに比べて小さくなり、この項に支配されるしきい
値のばらつきが小さくなるためであると解説されてい
る。
【0038】上記報告では、こうした原因を明確には説
明していない。これに対して本発明では、完全空乏型の
SOI/MOSトランジスタのしきい値のばらつきを解
析式で表現することによって、SOI中にドープされた
不純物濃度を1×1016(cm-3)以下にすることによ
って、しきい値のばらつきの影響を特定の値以下に抑え
られることを明らかにした。これを以下に示す。
明していない。これに対して本発明では、完全空乏型の
SOI/MOSトランジスタのしきい値のばらつきを解
析式で表現することによって、SOI中にドープされた
不純物濃度を1×1016(cm-3)以下にすることによ
って、しきい値のばらつきの影響を特定の値以下に抑え
られることを明らかにした。これを以下に示す。
【0039】完全空乏化MOSトランジスタのしきい値
Vthは、裏面ゲート(基板)に印加されている電圧を
通常の集積化の動作状態と同じく0とすると、
Vthは、裏面ゲート(基板)に印加されている電圧を
通常の集積化の動作状態と同じく0とすると、
【0040】
【数2】
【0041】と表される。ここで、Φpolyは表面ゲー
ト、Φwafer は裏面ゲート、φB はSOI各領域のフェ
ルミ・ポテンシャルであり、真性フェルミ・レベルを基
準点とし、n型の場合を負にとっている。
ト、Φwafer は裏面ゲート、φB はSOI各領域のフェ
ルミ・ポテンシャルであり、真性フェルミ・レベルを基
準点とし、n型の場合を負にとっている。
【0042】また、qは電子の電荷量であり、tfox は
表面のゲート酸化膜厚、tbox は埋め込み酸化膜厚、t
soi はSOI膜厚、Nsoi はp型基板の場合を正とした
SOI中の不純物濃度、Qfbは埋め込み酸化膜中の固定
電荷密度である。また、εoxはシリコンと酸化シリコン
の誘電率を示している。
表面のゲート酸化膜厚、tbox は埋め込み酸化膜厚、t
soi はSOI膜厚、Nsoi はp型基板の場合を正とした
SOI中の不純物濃度、Qfbは埋め込み酸化膜中の固定
電荷密度である。また、εoxはシリコンと酸化シリコン
の誘電率を示している。
【0043】ここで、数2を得るため2つの近似を導入
した。1つ目は、完全空乏型素子であるために、シリコ
ンの誘電率をSOI膜厚tsoi で割った値がCbox に比
べて十分大きいこと、2つ目が、表面ゲート酸化膜中の
固定電荷密度のしきい値に与える影響を無視できること
を仮定している。
した。1つ目は、完全空乏型素子であるために、シリコ
ンの誘電率をSOI膜厚tsoi で割った値がCbox に比
べて十分大きいこと、2つ目が、表面ゲート酸化膜中の
固定電荷密度のしきい値に与える影響を無視できること
を仮定している。
【0044】さて、製造工程において変動を受けるパラ
メータのうちしきい値に影響するのは、Nsoi,tfox,t
soi,tbox である。この4種類のパラメータについてし
きい値の変動分△Vthの解析式を求める。数2を4つ
のパラメータで微分し、各パラメータの変動量は、パラ
メータ値の10%であると仮定すると(たとえば、△N
soi =Nsoi /10)、
メータのうちしきい値に影響するのは、Nsoi,tfox,t
soi,tbox である。この4種類のパラメータについてし
きい値の変動分△Vthの解析式を求める。数2を4つ
のパラメータで微分し、各パラメータの変動量は、パラ
メータ値の10%であると仮定すると(たとえば、△N
soi =Nsoi /10)、
【0045】
【数3】
【0046】
【数4】
【0047】
【数5】
【0048】
【数6】
【0049】となる。ここで、βはq/kTで表される
量で、kはボルツマン定数、Tは絶対温度を指す。
量で、kはボルツマン定数、Tは絶対温度を指す。
【0050】注目すべきは、△Vth(tbox )を除い
て、△Vth(Nsoi )、△Vth(tfox )、△Vt
h(tsoi )には、qNsoi tsoi / Cfox という項が
含まれることである。一般的に利用されているn型ポリ
シリコンをゲートとしたトランジスタにおいて広く使用
されている0.5Vから0.7V程度のしきい値を得る
ためには、Nsoi を制御することによって行わなければ
ならないが、この時、Nsoi としては1×1017cm-3
以上の値が必要となる。
て、△Vth(Nsoi )、△Vth(tfox )、△Vt
h(tsoi )には、qNsoi tsoi / Cfox という項が
含まれることである。一般的に利用されているn型ポリ
シリコンをゲートとしたトランジスタにおいて広く使用
されている0.5Vから0.7V程度のしきい値を得る
ためには、Nsoi を制御することによって行わなければ
ならないが、この時、Nsoi としては1×1017cm-3
以上の値が必要となる。
【0051】しかしながら、この濃度において通常のデ
バイス構造のパラメータを使用してしきい値のばらつき
を計算すると、数3、数4、数5に含まれるqNsoi t
soi/Cfox の値が他の項の20倍以上になり、しきい
値のばらつきが大きくなってしまうことがわかった。
バイス構造のパラメータを使用してしきい値のばらつき
を計算すると、数3、数4、数5に含まれるqNsoi t
soi/Cfox の値が他の項の20倍以上になり、しきい
値のばらつきが大きくなってしまうことがわかった。
【0052】しきい値のばらつきを支配するqNsoi t
soi /Cfox を100mV以下にするためには、Nsoi
を1.7×1016cm-3以下の値に保ち、ゲート材料の
仕事関数を工夫してしきい値を制御することが、しきい
値の変動を抑えるために有効となる。
soi /Cfox を100mV以下にするためには、Nsoi
を1.7×1016cm-3以下の値に保ち、ゲート材料の
仕事関数を工夫してしきい値を制御することが、しきい
値の変動を抑えるために有効となる。
【0053】このように、入力トランジスタとしてSO
I上に形成されたMOSトランジスタを使用し、このM
OSトランジスタのゲート下の空乏層がSOI全体に広
がる完全空乏型素子であり、かつ、SOI中にドープさ
れた不純物濃度が1×1016(cm-3)以下であるよう
にすれば、比較器のVosを低減でき、高速A/D変換
器の分解能を向上でき、同時に歩留りも向上できる。な
お、本発明は、図1に示した単層入力型の比較器だけで
なく、差動入力型の比較器においても応用可能である。
I上に形成されたMOSトランジスタを使用し、このM
OSトランジスタのゲート下の空乏層がSOI全体に広
がる完全空乏型素子であり、かつ、SOI中にドープさ
れた不純物濃度が1×1016(cm-3)以下であるよう
にすれば、比較器のVosを低減でき、高速A/D変換
器の分解能を向上でき、同時に歩留りも向上できる。な
お、本発明は、図1に示した単層入力型の比較器だけで
なく、差動入力型の比較器においても応用可能である。
【0054】上述したように、本実施例によって作成さ
れたSOI/MOSトランジスタでは、SOI中の不純
物濃度が1×1016(cm-3)以下であるために、しき
い値のばらつきが小さい。したがって、高速A/D変換
器に内蔵された比較器の入力から見たオフセット電圧を
低減でき、A/D変換器の分解能を向上させるのに役立
てることが可能となる。
れたSOI/MOSトランジスタでは、SOI中の不純
物濃度が1×1016(cm-3)以下であるために、しき
い値のばらつきが小さい。したがって、高速A/D変換
器に内蔵された比較器の入力から見たオフセット電圧を
低減でき、A/D変換器の分解能を向上させるのに役立
てることが可能となる。
【0055】
【発明の効果】本発明は上述したように、オフセット電
圧の小さな比較器を構成することができ、分解能の高い
高速A/D変換器を歩留り良く実現できる。
圧の小さな比較器を構成することができ、分解能の高い
高速A/D変換器を歩留り良く実現できる。
【図1】本発明の高速A/D変換器を構成する比較器の
一例を示す回路図である。
一例を示す回路図である。
【図2】図1の回路の比較器に使用されるMOSスイッ
チを駆動するためのクロックを示すタイム・チャートで
ある。
チを駆動するためのクロックを示すタイム・チャートで
ある。
【図3】本発明の実施例におけるSOI/MOSトラン
ジスタの製造過程を示す素子断面図である。
ジスタの製造過程を示す素子断面図である。
【図4】本発明の実施例におけるSOI/MOSトラン
ジスタの製造過程を示す素子断面図である。
ジスタの製造過程を示す素子断面図である。
SW1、SW2、SWx、SWy MOSスイッチ Vin 入力電圧 Vref 基準電圧 Vtap 参照電圧 A1、A2、A3 インバータ型のアンプ C1、C2 オフセット電圧補償用のコンデンサ 1、3、5、7、9、11、13 pチャネル型トラン
ジスタ 2、4、6、8、10、12、14 nチャネル型トラ
ンジスタ φ1 SW1を駆動するためのクロック φ2 SW2を駆動するためのクロック φ SWxとSWyを切り換えるためのクロック 21 単結晶シリコン薄膜(SOI) 22 埋め込み絶縁膜 23 シリコン基板 24 パッド酸化膜 25 窒化シリコン膜 26 ゲート絶縁膜 27 ソース 28 ドレイン 29 ポリシリコン薄膜 30 スペーサ 31 金属珪化物で構成される領域 32 LTO膜 33 金属配線層
ジスタ 2、4、6、8、10、12、14 nチャネル型トラ
ンジスタ φ1 SW1を駆動するためのクロック φ2 SW2を駆動するためのクロック φ SWxとSWyを切り換えるためのクロック 21 単結晶シリコン薄膜(SOI) 22 埋め込み絶縁膜 23 シリコン基板 24 パッド酸化膜 25 窒化シリコン膜 26 ゲート絶縁膜 27 ソース 28 ドレイン 29 ポリシリコン薄膜 30 スペーサ 31 金属珪化物で構成される領域 32 LTO膜 33 金属配線層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成5年12月28日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0002
【補正方法】変更
【補正内容】
【0002】
【従来の技術】図1は、Lee,Terman,and
Hellerによって開発され(IEEE Jour
nal of Solid−State Circui
ts,SC−14,No.6,pp.926−932,
1979)、従来の高速A/D変換器に広く使用されて
いるチョッパ型の比較器の回路図を示す。
Hellerによって開発され(IEEE Jour
nal of Solid−State Circui
ts,SC−14,No.6,pp.926−932,
1979)、従来の高速A/D変換器に広く使用されて
いるチョッパ型の比較器の回路図を示す。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0046
【補正方法】変更
【補正内容】
【0046】
【数4】
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0048
【補正方法】変更
【補正内容】
【0048】
【数6】
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0050
【補正方法】変更
【補正内容】
【0050】注目すべきは、ΔVth(tbox)を除
いて、ΔVth(Nsoi)、ΔVth(tfox)、
ΔVth(tsoi)には、qNsoi tsoi/C
foxという項が含まれることである。一般的に利用さ
れているn型ポリシリコンをゲートとしたトランジスタ
において広く使用されている0.5Vから0.7V程度
のしきい値を得るために、Nsoiを制御することによ
って行われると、Nsoiとしては1×1017cm
−3以上の値が必要となる。
いて、ΔVth(Nsoi)、ΔVth(tfox)、
ΔVth(tsoi)には、qNsoi tsoi/C
foxという項が含まれることである。一般的に利用さ
れているn型ポリシリコンをゲートとしたトランジスタ
において広く使用されている0.5Vから0.7V程度
のしきい値を得るために、Nsoiを制御することによ
って行われると、Nsoiとしては1×1017cm
−3以上の値が必要となる。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】0052
【補正方法】変更
【補正内容】
【0052】しきい値のばらつきを支配するqNsoi
tsoi/Cfoxを100mV以下にするためには、
Nsoiを1.7×1016cm−3以下の値に保ち、
ゲート材料の仕事関数等を工夫してしきい値を制御する
ことが、しきい値の変動を抑えるために有効となる。
tsoi/Cfoxを100mV以下にするためには、
Nsoiを1.7×1016cm−3以下の値に保ち、
ゲート材料の仕事関数等を工夫してしきい値を制御する
ことが、しきい値の変動を抑えるために有効となる。
【手続補正6】
【補正対象書類名】図面
【補正対象項目名】図1
【補正方法】変更
【補正内容】
【図1】
【手続補正7】
【補正対象書類名】図面
【補正対象項目名】図2
【補正方法】変更
【補正内容】
【図2】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H03M 1/34 9065−5J
Claims (1)
- 【請求項1】 要求される分解能に応じて必要な数だけ
の比較器が設けられ、上記比較器で所定の電圧と入力電
圧とを比較して入力アナログ信号をディジタル信号に変
換するようにした高速A/D変換器において、 ゲート下の空乏層がSOI全体に広がる完全空乏型素子
としてSOI上に形成されたMOSトランジスタが入力
トランジスタとして使用されるとともに、 上記SOI中にドープされた不純物濃度が1×10
16(cm-3)以下に制御されていることを特徴とする高
速A/D変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4727293A JPH06244420A (ja) | 1993-02-12 | 1993-02-12 | 高速a/d変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4727293A JPH06244420A (ja) | 1993-02-12 | 1993-02-12 | 高速a/d変換器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06244420A true JPH06244420A (ja) | 1994-09-02 |
Family
ID=12770662
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4727293A Withdrawn JPH06244420A (ja) | 1993-02-12 | 1993-02-12 | 高速a/d変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06244420A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7397085B2 (en) | 2000-12-31 | 2008-07-08 | Texas Instruments Incorporated | Thermal coupling of matched SOI device bodies |
JP2015126043A (ja) * | 2013-12-26 | 2015-07-06 | ソニー株式会社 | 電子デバイス |
-
1993
- 1993-02-12 JP JP4727293A patent/JPH06244420A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7397085B2 (en) | 2000-12-31 | 2008-07-08 | Texas Instruments Incorporated | Thermal coupling of matched SOI device bodies |
JP2015126043A (ja) * | 2013-12-26 | 2015-07-06 | ソニー株式会社 | 電子デバイス |
US9762836B2 (en) | 2013-12-26 | 2017-09-12 | Sony Corporation | Electronic device |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000509 |