JP3191183B2 - スキャンテスト制御ゲート挿入方式 - Google Patents
スキャンテスト制御ゲート挿入方式Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＣＡＤ（Ｃｏｍｐｕｔ
ｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）システムにおいて、
既設計回路の回路接続情報中に、自動的にスキャンテス
ト制御ゲートを挿入する方式に関し、特に、設計回路が
マルチクロックで動作する際におけるスキャンテスト制
御ゲートを挿入する方式に関する。
ｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）システムにおいて、
既設計回路の回路接続情報中に、自動的にスキャンテス
ト制御ゲートを挿入する方式に関し、特に、設計回路が
マルチクロックで動作する際におけるスキャンテスト制
御ゲートを挿入する方式に関する。
【０００２】
【従来の技術】一般に、既設計回路の回路接続情報中に
クロック系スキャンテスト制御ゲートを挿入する場合に
は、回路接続情報を全て階層展開した状態で、全てのフ
リップフロップのクロック端子からスキャンテスト制御
ゲートの挿入位置を検索している。
クロック系スキャンテスト制御ゲートを挿入する場合に
は、回路接続情報を全て階層展開した状態で、全てのフ
リップフロップのクロック端子からスキャンテスト制御
ゲートの挿入位置を検索している。
【０００３】まず、検索を開始するフリップフロップを
設定し、その検索開始フリップフロップのクロック端子
から入力側にさかのぼる。そして、入力側にさかのぼっ
て検索されたゲートの出力が全てフリップフロップのク
ロック端子に接続されている状態を確保する。検索され
たゲートがバッファであり、そのゲートの出力が全てフ
リップフロップのクロック端子に接続している場合に
は、そのバッファの入力側を更にさかのぼる。一方、検
索されたゲートの出力が全てフリップフロップのクロッ
ク端子に接続されていないか、または検索されたゲート
がバッファ以外のゲートである場合には、スキャンテス
ト制御ゲートを挿入し、その制御ゲートの出力はバッフ
ァを経由した状態及び経由しない状態でフリップフロッ
プのクロック端子に接続される。
設定し、その検索開始フリップフロップのクロック端子
から入力側にさかのぼる。そして、入力側にさかのぼっ
て検索されたゲートの出力が全てフリップフロップのク
ロック端子に接続されている状態を確保する。検索され
たゲートがバッファであり、そのゲートの出力が全てフ
リップフロップのクロック端子に接続している場合に
は、そのバッファの入力側を更にさかのぼる。一方、検
索されたゲートの出力が全てフリップフロップのクロッ
ク端子に接続されていないか、または検索されたゲート
がバッファ以外のゲートである場合には、スキャンテス
ト制御ゲートを挿入し、その制御ゲートの出力はバッフ
ァを経由した状態及び経由しない状態でフリップフロッ
プのクロック端子に接続される。
【０００４】検索されたゲートの出力側にバッファが接
続されている場合には、その出力側を全て検索し、バッ
ファを経由した状態においても、出力が全てフリップフ
ロップのクロック端子に接続している状態を確保する。
続されている場合には、その出力側を全て検索し、バッ
ファを経由した状態においても、出力が全てフリップフ
ロップのクロック端子に接続している状態を確保する。
【０００５】ここで、図１５に示す回路に対してスキャ
ンテスト制御ゲートを挿入する過程を説明する。まず、
フリップフロップ１０１を検索開始フリップフロップと
して設定する。フリップフロップ１０１のクロック端子
には、バッファゲート１１０が接続されており、ゲート
１１０の出力は全てフリップフロップ１０１のクロック
端子に接続されているため、ゲート１０９にさかのぼ
る。ゲート１０９の出力には、バッファ１１１が接続さ
れているため、その出力側を検索する。ゲート１１１の
出力側は全てフリップフロップのクロック端子に接続さ
れているため、ゲート１０９を更にさかのぼり、入力端
子までさかのぼる。ここで、ゲート１０９の入力側にス
キャンテスト制御ゲートが挿入される。同様な処理によ
り、ゲート１１３の入力側、ゲート１１４の出力側にス
キャンテスト制御ゲートが挿入される。
ンテスト制御ゲートを挿入する過程を説明する。まず、
フリップフロップ１０１を検索開始フリップフロップと
して設定する。フリップフロップ１０１のクロック端子
には、バッファゲート１１０が接続されており、ゲート
１１０の出力は全てフリップフロップ１０１のクロック
端子に接続されているため、ゲート１０９にさかのぼ
る。ゲート１０９の出力には、バッファ１１１が接続さ
れているため、その出力側を検索する。ゲート１１１の
出力側は全てフリップフロップのクロック端子に接続さ
れているため、ゲート１０９を更にさかのぼり、入力端
子までさかのぼる。ここで、ゲート１０９の入力側にス
キャンテスト制御ゲートが挿入される。同様な処理によ
り、ゲート１１３の入力側、ゲート１１４の出力側にス
キャンテスト制御ゲートが挿入される。
【０００６】このようにして、図１５に示す回路に対
し、スキャンテスト制御ゲート１１６を挿入した状態回
路を図１６に示す。
し、スキャンテスト制御ゲート１１６を挿入した状態回
路を図１６に示す。
【０００７】セット系スキャンテスト制御ゲート及びリ
セット系スキャンテスト制御ゲートについてもクロック
系スキャンテスト制御ゲートと同様にして挿入処理され
るがここでは説明を省略する。
セット系スキャンテスト制御ゲートについてもクロック
系スキャンテスト制御ゲートと同様にして挿入処理され
るがここでは説明を省略する。
【０００８】
【発明が解決しようとする課題】上述のように、従来の
挿入方式では、フリップフロップのクロック端子、セッ
ト端子、リセット端子に接続されたゲートを最初に検索
する。次にこのゲートの出力先を全て検索するわけであ
るが、その出力先に論理の変化しないゲートが接続され
ている場合、更にその出力先まで検索し、フリップフロ
ップのクロック端子、セット端子、リセット端子に接続
している状態を確保している。
挿入方式では、フリップフロップのクロック端子、セッ
ト端子、リセット端子に接続されたゲートを最初に検索
する。次にこのゲートの出力先を全て検索するわけであ
るが、その出力先に論理の変化しないゲートが接続され
ている場合、更にその出力先まで検索し、フリップフロ
ップのクロック端子、セット端子、リセット端子に接続
している状態を確保している。
【０００９】ところで、大規模な回路では、論理の変化
しないゲートが多段に渡って接続されている場合が多
く、それら論理の変化しないゲートの出力先を全て検索
し、その後スキャンテスト制御ゲートを挿入すると、多
大な計算時間を必要とする。
しないゲートが多段に渡って接続されている場合が多
く、それら論理の変化しないゲートの出力先を全て検索
し、その後スキャンテスト制御ゲートを挿入すると、多
大な計算時間を必要とする。
【００１０】例えば、１つのバッファの出力に５個のバ
ッファが接続されているバッファツリーが５段で形成さ
れているとする。最終段のバッファ数は６２５個とな
り、全体のネット数は７８１となる。最終段のバッファ
全ての出力に５個ずつのフリップフロップのクロックが
接続されていると、全てのフリップフロップのクロック
端子からの検索は６２５×７８１回となる。つまり、検
索回数はフリップフロップ数×バッファ出力のネット数
となる。
ッファが接続されているバッファツリーが５段で形成さ
れているとする。最終段のバッファ数は６２５個とな
り、全体のネット数は７８１となる。最終段のバッファ
全ての出力に５個ずつのフリップフロップのクロックが
接続されていると、全てのフリップフロップのクロック
端子からの検索は６２５×７８１回となる。つまり、検
索回数はフリップフロップ数×バッファ出力のネット数
となる。
【００１１】本発明の目的は短時間の計算時間でスキャ
ンテスト制御ゲートの挿入位置を検索できる挿入方式を
提供することにある。
ンテスト制御ゲートの挿入位置を検索できる挿入方式を
提供することにある。
【００１２】
【課題を解決するための手段】本発明によるスキャンテ
スト制御ゲート挿入方式では、１度の処理で、バッファ
１段分のさかのぼり処理を行う。１度目の処理では、フ
リップフロップのクロック端子から検索を開始し、スキ
ャンテスト制御ゲートの挿入位置が確定する場合には、
その位置にクロック系スキャンテスト制御ゲートを挿入
する。バッファが検索され、スキャンテスト制御ゲート
の挿入位置が確定しない場合には、そのバッファの入力
側にクロック系ダミーゲートを挿入し、１度目の処理を
終了する。
スト制御ゲート挿入方式では、１度の処理で、バッファ
１段分のさかのぼり処理を行う。１度目の処理では、フ
リップフロップのクロック端子から検索を開始し、スキ
ャンテスト制御ゲートの挿入位置が確定する場合には、
その位置にクロック系スキャンテスト制御ゲートを挿入
する。バッファが検索され、スキャンテスト制御ゲート
の挿入位置が確定しない場合には、そのバッファの入力
側にクロック系ダミーゲートを挿入し、１度目の処理を
終了する。
【００１３】２度目以降の処理では、１度目以降の処理
で挿入されたクロック系ダミーゲートの入力端子からの
検索を行う。１度目と同様に、クロック系スキャンテス
ト制御ゲートの挿入位置が確定する場合には、クロック
系ダミーゲートをクロック系スキャンテスト制御ゲート
に置き換える。バッファが検索され、クロック系スキャ
ンテスト制御ゲートの挿入位置が確定しない場合には、
既に挿入されているクロック系ダミーゲートを削除し、
そのバッファの入力側に再度クロック系ダミーゲートを
挿入する。
で挿入されたクロック系ダミーゲートの入力端子からの
検索を行う。１度目と同様に、クロック系スキャンテス
ト制御ゲートの挿入位置が確定する場合には、クロック
系ダミーゲートをクロック系スキャンテスト制御ゲート
に置き換える。バッファが検索され、クロック系スキャ
ンテスト制御ゲートの挿入位置が確定しない場合には、
既に挿入されているクロック系ダミーゲートを削除し、
そのバッファの入力側に再度クロック系ダミーゲートを
挿入する。
【００１４】２度目以降の処理を、クロック系ダミーゲ
ートが無くなるまで繰り返すことにより、クロック系ス
キャンテスト制御ゲートの挿入位置を確定する。
ートが無くなるまで繰り返すことにより、クロック系ス
キャンテスト制御ゲートの挿入位置を確定する。
【００１５】フリップフロップのセット端子から検索を
開始する際にも、一度目の処理でフリップフロップのセ
ット端子からの検索を開始し、クロック系と同様な処理
を行い、セット系スキャンテスト制御ゲートを挿入す
る。
開始する際にも、一度目の処理でフリップフロップのセ
ット端子からの検索を開始し、クロック系と同様な処理
を行い、セット系スキャンテスト制御ゲートを挿入す
る。
【００１６】同様に、フリップフロップのリセット端子
から検索を開始する際にも１度目の処理でフリップフロ
ップのリセット端子からの検索を開始し、クロック系と
同様な処理を行い、リセット系スキャンテスト制御ゲー
ト差挿入する。
から検索を開始する際にも１度目の処理でフリップフロ
ップのリセット端子からの検索を開始し、クロック系と
同様な処理を行い、リセット系スキャンテスト制御ゲー
ト差挿入する。
【００１７】上述のように、ゲートの出力先の検索時、
バッファが検索された場合であっても、そのゲートの出
力先まで検索する必要が無くなるため、その処理時間が
軽減される。
バッファが検索された場合であっても、そのゲートの出
力先まで検索する必要が無くなるため、その処理時間が
軽減される。
【００１８】例えば、１つのバッファの出力に５個のバ
ッファが接続されているバッファツリーが５段で形成さ
れているとする。最終段のバッファ数は６２５個とな
り、全体のネット数は７８１となる。最終段のバッファ
全ての出力に５個ずつのフリップフロップのクロックが
接続されていると、１回目の処理の検索では、１つのバ
ッファに出力されているフリップフロップの個数×フリ
ップフロップ数となるため、６２５×５。２回目の処理
では１２５×５。３回目は２５×５。４回目は５×５。
５回目は５回となる。総検索回数は３９０５回となり、
この例に関して従来の検索方式に比べ１／１２５とな
る。
ッファが接続されているバッファツリーが５段で形成さ
れているとする。最終段のバッファ数は６２５個とな
り、全体のネット数は７８１となる。最終段のバッファ
全ての出力に５個ずつのフリップフロップのクロックが
接続されていると、１回目の処理の検索では、１つのバ
ッファに出力されているフリップフロップの個数×フリ
ップフロップ数となるため、６２５×５。２回目の処理
では１２５×５。３回目は２５×５。４回目は５×５。
５回目は５回となる。総検索回数は３９０５回となり、
この例に関して従来の検索方式に比べ１／１２５とな
る。
【００１９】
【実施例】以下本発明について実施例によって説明す
る。
る。
【００２０】図１及び図２を参照して、まず検索を開始
するノードの設定をする（ステップ１１）。ここでは、
フリップフロップのクロック端子が検索開始ノードとし
て設定される。例えば、図２において、フリップフロッ
プ１０１のクロック端子が検索開始ノードとして設定さ
れる。次にクロック端子の入力側ゲートｇ１を検索する
（ステップ１２，図２において、ゲート１１０を検索す
る）。そして、ゲートｇ１の出力側を全て検索する（ス
テップ１３）。図２に示すフリップフロップ１０１及び
１０２のクロック端子がＧ１となる。これらは、全てフ
リップフロップのクロック端子であるため（ステップ１
４）、ステップ１５へ移る。ステップ１５では、ｇ１が
バッファであるため、ｇ１の入力側、つまり、図２にお
いてゲート１０９とゲート１１０の間にダミーゲートが
挿入される。
するノードの設定をする（ステップ１１）。ここでは、
フリップフロップのクロック端子が検索開始ノードとし
て設定される。例えば、図２において、フリップフロッ
プ１０１のクロック端子が検索開始ノードとして設定さ
れる。次にクロック端子の入力側ゲートｇ１を検索する
（ステップ１２，図２において、ゲート１１０を検索す
る）。そして、ゲートｇ１の出力側を全て検索する（ス
テップ１３）。図２に示すフリップフロップ１０１及び
１０２のクロック端子がＧ１となる。これらは、全てフ
リップフロップのクロック端子であるため（ステップ１
４）、ステップ１５へ移る。ステップ１５では、ｇ１が
バッファであるため、ｇ１の入力側、つまり、図２にお
いてゲート１０９とゲート１１０の間にダミーゲートが
挿入される。
【００２１】同様にして、図７に示すその他のフリップ
フロップのクロック端子について上述のステップ１１か
らステップ１８までを適用すると、ゲート１１１の入力
側、ゲート１１３の入力側、ゲート１１５の入力側にダ
ミーゲートが挿入される。その結果、図２に示す回路に
は図３に示すようにダミーゲートが挿入される。
フロップのクロック端子について上述のステップ１１か
らステップ１８までを適用すると、ゲート１１１の入力
側、ゲート１１３の入力側、ゲート１１５の入力側にダ
ミーゲートが挿入される。その結果、図２に示す回路に
は図３に示すようにダミーゲートが挿入される。
【００２２】次に図３に示す回路に対して２回目の処理
を行う。
を行う。
【００２３】図４を参照して、図３において、検索開始
のノードをダミーゲートｄｇ１に設定する（ステップ２
１）。入力側のゲートを検索し、ｇ２としてゲート１０
９が検索される（ステップ２２）。そして、ｇ２の出力
側のゲートを全て検索すると、ダミーゲートｄｇ１とｄ
ｇ２が検索されるため、つまり、ステップ２４で全てが
ダミーゲートと判定されるため、ステップ２４からステ
ップ２５に移る。ステップ２５の判定ｇ２（図３におい
て符号１０９）はバッファであるため、ステップ２５か
らステップ２７に移る。そしてステップ２７において、
既に挿入されているダミーゲートｄｇ１とｄｇ２を削除
し、ゲート１０９の入力側に新たなダミーゲートｄｇ
１′を挿入する。
のノードをダミーゲートｄｇ１に設定する（ステップ２
１）。入力側のゲートを検索し、ｇ２としてゲート１０
９が検索される（ステップ２２）。そして、ｇ２の出力
側のゲートを全て検索すると、ダミーゲートｄｇ１とｄ
ｇ２が検索されるため、つまり、ステップ２４で全てが
ダミーゲートと判定されるため、ステップ２４からステ
ップ２５に移る。ステップ２５の判定ｇ２（図３におい
て符号１０９）はバッファであるため、ステップ２５か
らステップ２７に移る。そしてステップ２７において、
既に挿入されているダミーゲートｄｇ１とｄｇ２を削除
し、ゲート１０９の入力側に新たなダミーゲートｄｇ
１′を挿入する。
【００２４】ダミーゲートｄｇ３から検索を開始した場
合には、ステップ２４において、ダミーゲートｄｇ３の
他に、バッファ以外のゲート１１４が接続されていると
判されて、ステップ２８でｄｇ３をスキャンテスト制御
ゲートに置き換えることになる。
合には、ステップ２４において、ダミーゲートｄｇ３の
他に、バッファ以外のゲート１１４が接続されていると
判されて、ステップ２８でｄｇ３をスキャンテスト制御
ゲートに置き換えることになる。
【００２５】さらに、ダミーゲートｄｇ４から検索を開
始した場合には、ステップ２５でバッファ以外のゲート
１１４が検索されるため、ステップ２６でダミーゲート
ｄｇ４を削除し、ゲート１１４の出力側にスキャンテス
ト制御ゲートが挿入されることになる。その結果、図３
に示す回路は図５に示す回路に変更される。
始した場合には、ステップ２５でバッファ以外のゲート
１１４が検索されるため、ステップ２６でダミーゲート
ｄｇ４を削除し、ゲート１１４の出力側にスキャンテス
ト制御ゲートが挿入されることになる。その結果、図３
に示す回路は図５に示す回路に変更される。
【００２６】さらに、図５に示す回路に対して３回目の
処理が行われる。
処理が行われる。
【００２７】図４及び図５を参照して、この時点で残っ
てるダミーゲートはｄｇ１′だけである。この場合、ス
テップ２２で、入力端子が検索される。入力端子はバッ
ファ以外のゲートとみなされ、ステップ２６でｄｇ１′
がスキャンテスト制御ゲートに置き換わり、全てのダミ
ーゲートが無くなる。この結果、図５に示す回路は図６
に示す回路となる。
てるダミーゲートはｄｇ１′だけである。この場合、ス
テップ２２で、入力端子が検索される。入力端子はバッ
ファ以外のゲートとみなされ、ステップ２６でｄｇ１′
がスキャンテスト制御ゲートに置き換わり、全てのダミ
ーゲートが無くなる。この結果、図５に示す回路は図６
に示す回路となる。
【００２８】上述の実施例においては、クロック系スキ
ャン制御ゲートの挿入について説明したが、セット系ス
キャン制御ゲートの挿入についても同様に処理される。
つまり、第１回目の処理として図７に示す処理（ステッ
プ３１〜３８））を施した後、図８に示す処理（ステッ
プ４１〜４８）を施すことによって、図９に示す回路に
対して図１０に示す結果が得られる。
ャン制御ゲートの挿入について説明したが、セット系ス
キャン制御ゲートの挿入についても同様に処理される。
つまり、第１回目の処理として図７に示す処理（ステッ
プ３１〜３８））を施した後、図８に示す処理（ステッ
プ４１〜４８）を施すことによって、図９に示す回路に
対して図１０に示す結果が得られる。
【００２９】同様に、リセット系スキャン制御ゲートの
挿入についても、図１１に示す処理（ステップ５１〜５
８）を施した後、図１２に示す処理（ステップ６１〜６
８）を施すことによって、図１３に示す回路に対して図
１４に示す結果が得られる。
挿入についても、図１１に示す処理（ステップ５１〜５
８）を施した後、図１２に示す処理（ステップ６１〜６
８）を施すことによって、図１３に示す回路に対して図
１４に示す結果が得られる。
【００３０】
【発明の効果】以上説明したように本発明ではゲートの
出力先を検索する際、バッファが検索されてもそのゲー
トの出力先まで検索する必要がなく、その結果、短時間
でスキャンテスト制御ゲートの挿入位置を検索できると
いう効果がある。
出力先を検索する際、バッファが検索されてもそのゲー
トの出力先まで検索する必要がなく、その結果、短時間
でスキャンテスト制御ゲートの挿入位置を検索できると
いう効果がある。
【図１】本発明による処理（１回目）の一実施例を説明
するための流れ図である。
するための流れ図である。
【図２】本発明による処理実行前の回路を示す図であ
る。
る。
【図３】図２に示す回路に対して本発明による１回目の
処理が実行された後の回路を示す図である。
処理が実行された後の回路を示す図である。
【図４】本発明による処理（２回目以降）の一実施例を
説明するための流れ図である。
説明するための流れ図である。
【図５】図３に示す回路に対して本発明による２回目の
処理が実行された後の回路を示す図である。
処理が実行された後の回路を示す図である。
【図６】図５に示す回路に対して本発明による３回目の
処理が実行された後の回路を示す図である。
処理が実行された後の回路を示す図である。
【図７】本発明による処理（１回目）の他の実施例を説
明するための流れ図である。
明するための流れ図である。
【図８】本発明による処理（２回目以降）の他の実施例
を説明するための流れ図である。
を説明するための流れ図である。
【図９】本発明による処理実行前の回路を示す図であ
る。
る。
【図１０】本発明による処理実行後の回路を示す図であ
る。
る。
【図１１】本発明による処理（１回目）のさらに他の実
施例を説明するための流れ図である。
施例を説明するための流れ図である。
【図１２】本発明による処理（２回目）のさらに他の実
施例を説明するための流れ図である。
施例を説明するための流れ図である。
【図１３】本発明による処理実行前の回路を示す図であ
る。
る。
【図１４】本発明による処理実行後の回路を示す図であ
る。
る。
【図１５】従来の処理実行前の回路を示す図である。
【図１６】従来の処理実行後の回路を示す図である。
１０１〜１０８ フリップフロップ １０９〜１１３，１１５ バッファ １１４ バッファ以外のゲート ２０１〜２０８ フリップフロップ ２０９〜２１３，２１５ バッファ ２１４ バッファ以外のゲート ３０１〜３０８ フリップフロップ ３０９〜３１３，３１５ バッファ ３１４ バッファ以外のゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50 G01R 31/28 - 31/30
Claims (3)
- 【請求項１】 マルチクロックで動作する回路における
回路接続情報中に、スキャン制御ゲートを挿入する際、
検索を開始する第１のフリップフロップのクロック端子
を設定して設定クロック端子とする第１のステップと、 前記設定クロック端子を入力側にさかのぼり、該入力側
に接続されているゲートを検索して検索ゲートとする第
２のステップと、該検索ゲートがバッファであり、その
出力が全てフリップフロップ群のクロック端子に接続さ
れている場合には、前記検索ゲートの入力側に、第１の
クロック系ダミーゲートを挿入する第３のステップと、
前記検索ゲートの出力側に前記フリップフロップ群のク
ロック端子以外のゲートが接続されている場合には、前
記検索ゲートとフリップフロップ群のクロック端子との
間にのみ第１のクロック系スキャンテスト制御ゲートを
挿入する第４のステップと、前記検索ゲートがバッファ
以外のゲートであり、その出力が全て前記フリップフロ
ップ群のクロック端子に接続されている場合には、前記
検索ゲートの出力側に前記第２のクロック系スキャンテ
スト制御ゲートを挿入する第５のステップと、前記第１
のステップから前記第５のステップを回路接続情報全て
に適用した後、検索を開始するゲートとして前記第３の
ステップで挿入された前記第１のクロック系ダミーゲー
トを設定する第６のステップと、前記第１のクロック系
ダミーゲートの入力端子をさかのぼり、第２のゲートを
検索する第７のステップと、該第２のゲートがバッファ
であり、出力が全て前記第１のクロック系ダミーゲート
の入力端子に接続されている場合には、前記第１のクロ
ック系ダミーゲートを全て削除し、前記バッファの入力
側に第２のクロック系ダミーゲートを挿入する第８のス
テップと、前記第２のゲートの出力側に、前記第１のク
ロック系ダミーゲートの入力端子以外のゲートが接続さ
れている場合には、ら前記第２のクロック系ダミーゲー
トを第３のクロック系スキャンテスト制御ゲートに置き
換える第９のステップと、前記第２のゲートがバッファ
以外のゲートであり、その出力が全て前記第１のクロッ
ク系ダミーゲートに入力端子に接続されている場合に
は、前記第２のゲートの出力側に第４のクロック系スキ
ャンテスト制御ゲートを挿入し、前記第２のクロック系
ダミーゲートを全て削除する第１０のステップと、前記
回路接続情報中からクロック系ダミーゲートが全て無く
なるまで前記第７のステップから前記第１０のステップ
までを繰り返し実行する第１１のステップとを備えるこ
とを特徴とするスキャンテスト制御ゲート挿入方式。 - 【請求項２】 請求項１に記載したスキャンテスト制御
ゲート挿入方式において、前記クロック端子の代わりに
セット端子が設定され、前記クロック系ダミーゲート及
び前記クロック系スキャンテスト制御ゲートの代わりに
それぞれセット系ダミーゲート及びセット系スキャンテ
スト制御ゲートを用いるようにしたことを特徴とするス
キャンテスト制御ゲート挿入方式。 - 【請求項３】 請求項１に記載したスキャンテスト制御
ゲート挿入方式において、前記クロック端子の代わりに
リセット端子が設定され、前記クロック系ダミーゲート
及び前記クロック系スキャンテスト制御ゲートの代わり
にそれぞれリセット系ダミーゲート及びリセット系スキ
ャンテスト制御ゲートを用いるようにしたことを特徴と
するスキャンテスト制御ゲート挿入方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00149893A JP3191183B2 (ja) | 1993-01-08 | 1993-01-08 | スキャンテスト制御ゲート挿入方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00149893A JP3191183B2 (ja) | 1993-01-08 | 1993-01-08 | スキャンテスト制御ゲート挿入方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06208603A JPH06208603A (ja) | 1994-07-26 |
| JP3191183B2 true JP3191183B2 (ja) | 2001-07-23 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP00149893A Expired - Fee Related JP3191183B2 (ja) | 1993-01-08 | 1993-01-08 | スキャンテスト制御ゲート挿入方式 |
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| Country | Link |
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| JP (1) | JP3191183B2 (ja) |
-
1993
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| Publication number | Publication date |
|---|---|
| JPH06208603A (ja) | 1994-07-26 |
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