JPH06243089A - Bus acquiring system - Google Patents

Abstract

PURPOSE:To provide a bus acquiring system capable of reducing a hardware quantity without lowering processing speed. CONSTITUTION:In the bus acquiring system in a computer system transferring data among plural devices 0 to 3 by way of an arbiter part 10, signal wires 11 to 26 are individually provided between the respective devices 0 to 3 and the arbiter part 10 and the arbiter part 10 is provided with a flag for showing whether the respective devices are processing or not and a means setting the flag to a device acquiring a bus and an opposite device to which the device acquiring the bus right makes transmission at the time of acquiring the bus and controlling the system not to allow the usage of the bus for a bus acquiring requirement of making transmission to an opposite device which is set with a flag.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、コンピュータシステム
内で複数の装置間のデータのやりとりをアービタを介し
て行うためのバス獲得方式に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bus acquisition system for exchanging data between a plurality of devices in a computer system via an arbiter.

【０００２】[0002]

【従来の技術】図１２は、従来のコンピュータシステム
における情報伝達路の一例を示すブロック図である。こ
のシステムでは、アービタ１００と、バス１１０を介し
て互いに接続された装置０，装置１，装置２，装置３を
備えている。また、アービタ１００と装置０との間はア
ービタ１００より装置０にバス使用の許可信号ＧＮＴ０
を送る信号線１０４及び装置０よりアービタ１００にバ
ス使用の要求信号ＲＱ０を送る信号線１０８で、アービ
タ１００と装置１との間はアービタ１００より装置１に
バス使用の許可信号ＧＮＴ１を送る信号線１０３及び装
置１よりアービタ１００にバス使用の要求信号ＲＱ１を
送る信号線１０７で、アービタ１００と装置２との間は
アービタ１００より装置２にバス使用の許可信号ＧＮＴ
２を送る信号線１０２及び装置２よりアービタ１００に
バス使用の要求信号ＲＱ２を送る信号線１０６で、アー
ビタ１００と装置３との間はアービタ１００より装置３
にバス使用の許可信号ＧＮＴ３を送る信号線１０１及び
装置３よりアービタ１００にバス使用の要求信号ＲＱ３
を送る信号線１０５で、それぞれ接続されている。2. Description of the Related Art FIG. 12 is a block diagram showing an example of an information transmission path in a conventional computer system. This system includes an arbiter 100 and a device 0, a device 1, a device 2, and a device 3 which are connected to each other via a bus 110. Between the arbiter 100 and the device 0, the bus arbitration signal GNT0 is sent from the arbiter 100 to the device 0.
A signal line 104 for transmitting a bus use request signal RQ0 from the device 0 to the arbiter 100, and a signal line for transmitting a bus use permission signal GNT1 from the arbiter 100 to the device 1 between the arbiter 100 and the device 1. A signal line 107 for sending a bus use request signal RQ1 from the device 103 and the device 1 to the arbiter 100. A bus use permission signal GNT from the arbiter 100 to the device 2 is provided between the arbiter 100 and the device 2.
2 and a signal line 106 for transmitting a bus use request signal RQ2 from the device 2 to the arbiter 100. Between the arbiter 100 and the device 3, the arbiter 100 connects the device 3 to the device 3.
Request signal RQ3 for bus use to the arbiter 100 from the signal line 101 and the device 3 for sending the bus use permission signal GNT3 to
Are connected by signal lines 105 for sending each.

【０００３】そして、装置０〜３の各装置が、他の装置
等に対して要求を出し、応答を待つ場合の制御方式とし
ては、ノンスプリット方式とスプリット方式の２つの方
式がある。There are two control systems, that is, the non-split system and the split system, when each of the devices 0 to 3 issues a request to another device and waits for a response.

【０００４】図１３は、上記ノンスプリット方式を用い
た場合のタイムチャートの一例を示すものである。この
タイムチャートは、装置０から装置２に要求を出して、
装置２から応答が戻る迄を示したもので、装置０から時
間ｔ１にアービタ１００に要求信号ＲＱ０を送り、アー
ビタ１００より時間ｔ２に許可信号ＧＮＴ０が送られる
と、時間ｔ３から時間ｔ４の間、装置０から装置２への
要求が出されてバス１１０が使用される。一方、装置０
から要求を受けた装置２では、装置２から時間ｔ５にア
ービタ１００に要求信号ＲＱ２を送り、アービタ１００
より時間ｔ６に許可信号ＧＮＴ２が送られると、時間ｔ
７から時間ｔ８の間、装置２から装置０への応答がなさ
れてバス１１０が使用される。FIG. 13 shows an example of a time chart when the non-split system is used. In this time chart, device 0 makes a request to device 2,
It shows the response from the device 2 until the device 0 sends the request signal RQ0 to the arbiter 100 at time t1 and the permission signal GNT0 is sent from the arbiter 100 at time t2. A request is issued from device 0 to device 2 and bus 110 is used. On the other hand, device 0
The device 2 which has received the request from the arbiter 100 sends a request signal RQ2 to the arbiter 100 at time t5.
When the permission signal GNT2 is sent at time t6, the time t
From 7 to time t8, device 2 responds to device 0 and bus 110 is used.

【０００５】したがって、このノンスプリット方式で
は、時間ｔ４から時間ｔ７まで、バス１１０は空いてい
るが、この間、装置２が応答を返す用途以外、他の装置
０，１，３はバス１１０を使用することができない。す
なわち、アービタ１００は、この間に他装置０，１，３
から要求信号ＲＱが出されても許可信号ＧＮＴは出さ
ず、時間ｔ７が経過した後に要求信号ＲＱが出される
と、この最初に出された要求信号ＲＱに対してのみ許可
信号ＧＮＴを出す。Therefore, in this non-split system, the bus 110 is free from the time t4 to the time t7, but during this period, the other devices 0, 1, and 3 use the bus 110 except for the purpose of the device 2 returning a response. Can not do it. That is, the arbiter 100 receives the other devices 0, 1, 3 during this period.
Even if the request signal RQ is output from the above, the permission signal GNT is not output, and when the request signal RQ is output after the time t7 has elapsed, the permission signal GNT is output only to the request signal RQ that was output first.

【０００６】図１４はスプリット方式を用いた場合のタ
イムチャートの一例を示すものである。このタイムチャ
ートも、図１３の場合と同様に、装置０から装置２に要
求を出し、装置２から応答が戻る迄を示したもので、装
置０から時間ｔ１にアービタ１００に要求信号ＲＱ０を
送り、アービタ１００より時間ｔ２に許可信号ＧＮＴ０
が送られると、時間ｔ３から時間ｔ４の間、装置０から
装置２への要求が出されてバス１１０が使用される。一
方、装置０から要求を受けた装置２では、装置２から時
間ｔ５にアービタ１００に要求信号ＲＱ２を送り、アー
ビタ１００より時間ｔ６に許可信号ＧＮＴ２が送られる
と、時間ｔ７から時間ｔ８の間、装置２から装置０への
応答がなされてバス１１０が使用される。FIG. 14 shows an example of a time chart when the split method is used. Similarly to the case of FIG. 13, this time chart also shows the process from the device 0 to the device 2 and the response from the device 2 is returned. The device 0 sends the request signal RQ0 to the arbiter 100 at time t1. , Enable signal GNT0 from arbiter 100 at time t2
Is sent, a request from device 0 to device 2 is issued and bus 110 is used from time t3 to time t4. On the other hand, in the device 2 which has received the request from the device 0, when the device 2 sends the request signal RQ2 to the arbiter 100 at time t5 and the permit signal GNT2 is sent from the arbiter 100 at time t6, from time t7 to time t8, A response is made from device 2 to device 0 and bus 110 is used.

【０００７】そして、このスプリット方式では、時間ｔ
４から装置２が応答を返す時間ｔ７まで、バス１１０は
空いているが、この装置２から応答が戻るまでの間、装
置２を除いた他の装置０，１，３はバス１１０を使用す
ることができる。In this split system, time t
From 4 to time t7 when the device 2 returns a response, the bus 110 is free, but until the response is returned from this device 2, the other devices 0, 1, 3 except the device 2 use the bus 110. be able to.

【０００８】[0008]

【発明が解決しようとする課題】しかしながら、上述し
た従来の２つの方式のうち、ノンスプリット方式では、
バス１１０の使用禁止の時間が生じるために、バスが有
効に使えず、処理が遅くなる問題点があった。すなわ
ち、例えば優先順位が、装置０，装置１，装置２，装置
３の順であると仮定して、装置０から装置２への要求
と、装置１から装置３への要求が同時に発生したとし
て、このときの待ち時間をノンスプリット方式の場合と
スプリット方式の場合とで見ると、ノンスプリット方式
を用いた場合における待ち時間は図１５のタイムチャー
トとして、またスプリット方式を用いた場合における待
ち時間は図１６のタイムチャートとしてそれぞれ示さ
れ、ノンスプリット方式はスプリット方式よりも装置１
への応答が遅いことがわかる。なお、図１５及び図１６
において、要求を受けてからバス獲得要求を出すまでの
時間は、装置２では４サイクル、装置３では２サイクル
とする。However, of the two conventional methods described above, the non-split method is
Since the use of the bus 110 is prohibited, the bus cannot be used effectively and the processing becomes slow. That is, assuming that the order of priority is, for example, device 0, device 1, device 2, and device 3, it is assumed that a request from device 0 to device 2 and a request from device 1 to device 3 occur at the same time. Looking at the waiting time at this time in the case of the non-split method and the case of the split method, the waiting time in the case of using the non-split method is shown in the time chart of FIG. 15 and the waiting time in the case of using the split method. Are shown as the time chart of FIG. 16, respectively.
It turns out that the response to is slow. Note that FIG. 15 and FIG.
In the above, the time from receiving the request to issuing the bus acquisition request is 4 cycles for the device 2 and 2 cycles for the device 3.

【０００９】一方、スプリット方式の場合では、上述し
たようにノンスプリット方式よりも待ち時間が短い場合
があるが、例えば１個目の要求処理中に次の要求が来る
ことがあるため、各装置０〜３に要求受信用バッファを
複数個設ける必要がある。このため、ハード量が増え、
また制御も複雑になると言う問題点があった。On the other hand, in the case of the split system, the waiting time may be shorter than that in the non-split system as described above, but since the next request may come during the processing of the first request, for example, each device It is necessary to provide a plurality of request receiving buffers for 0 to 3. Therefore, the amount of hardware increases,
Moreover, there is a problem that the control becomes complicated.

【００１０】本発明は、上記問題点に鑑みてなされたも
のであり、その目的は処理速度を低下させずにハード量
を削減させることができるバス獲得方式を提供すること
にある。The present invention has been made in view of the above problems, and an object thereof is to provide a bus acquisition method capable of reducing the amount of hardware without lowering the processing speed.

【００１１】[0011]

【課題を解決するための手段】上記目的を達成するため
本発明は、複数の装置間のデータのやりとりをアービタ
部を介して行うコンピュータシステムにおけるバス獲得
方式において、前記各装置と前記アービタ部の間にそれ
ぞれ個別に信号線を設けるとともに、前記アービタ部に
前記各装置が処理中か否を示すためのフラグと、バス獲
得時にはバスを獲得した装置と前記バス権を獲得した装
置が送信する相手の装置に対して前記フラグをセット
し、前記フラグがセットされている相手に送信しようと
するバス権獲得要求に対してはバスの使用を許可しない
ように制御する手段を設けたものである。In order to achieve the above object, the present invention provides a bus acquisition method in a computer system for exchanging data between a plurality of devices via an arbiter unit. A signal line is provided between each of them, and a flag for indicating whether or not each device is processing is provided in the arbiter unit, and a partner to which the device that has acquired the bus and the device that has acquired the bus right transmit when acquiring the bus. The device is provided with means for setting the flag so as not to permit the use of the bus in response to the bus right acquisition request to be transmitted to the partner to which the flag is set.

【００１２】[0012]

【作用】これによれば、各装置が処理中か否かを示すフ
ラグをセットすることにより、送信しようとしている相
手の装置が処理中であれば、バス権を与えないようにす
ることができる。したがって、各装置は複数の要求を受
信することがないため、複数の要求受信用バッファを設
ける必要がなくなり、ハード量の削減ができる。また、
異なる送信相手の装置への要求は１つの要求の応答を待
たずに送信できるので、性能の低下も起きない。According to this, by setting a flag indicating whether or not each device is in the process of processing, it is possible to prevent the bus right from being given if the device of the other party to be transmitted is in the process of processing. . Therefore, since each device does not receive a plurality of requests, it is not necessary to provide a plurality of request receiving buffers, and the amount of hardware can be reduced. Also,
Requests to devices of different transmission partners can be transmitted without waiting for the response of one request, so that performance does not deteriorate.

【００１３】[0013]

【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。図１は、本発明の一実施例として示す
コンピュータシステムにおける情報伝達路のブロック図
である。図１において図１２と同一符号を付したものは
図１２と同一のものを示している。Embodiments of the present invention will be described in detail below with reference to the drawings. FIG. 1 is a block diagram of an information transmission path in a computer system shown as an embodiment of the present invention. In FIG. 1, the same reference numerals as those in FIG. 12 denote the same parts as those in FIG.

【００１４】そして、図１において、このシステムで
は、アービタ１０と、図示せぬバスを介して互いに接続
されている装置０，装置１，装置２，装置３を備えてい
る。In FIG. 1, this system includes an arbiter 10 and a device 0, a device 1, a device 2 and a device 3 which are connected to each other via a bus (not shown).

【００１５】このうち、アービタ１０と装置０との間
は、アービタ１０より装置０にバス使用許可信号ＧＮＴ
０を送る信号線１２及び装置０よりアービタ１０にバス
使用要求信号ＲＱ０を送る信号線１１と、装置０がバス
権を取って送信しようとする送信先を示す信号ＤＳＴ０
［０］を送る信号線１３、及び同じく装置０がバス権を
取って送信しようとする送信先を示す信号ＤＳＴ０
［１］を送る信号線１４で接続されている。Among these, between the arbiter 10 and the device 0, the bus use permission signal GNT is sent from the arbiter 10 to the device 0.
A signal line 12 for transmitting 0 and a signal line 11 for transmitting a bus use request signal RQ0 from the device 0 to the arbiter 10, and a signal DST0 indicating a transmission destination to which the device 0 intends to transmit by acquiring the bus right.
A signal line 13 for sending [0], and a signal DST0 indicating the destination to which the device 0 intends to transmit while taking the bus right.
They are connected by a signal line 14 for sending [1].

【００１６】一方、アービタ１０と装置１との間は、ア
ービタ１０より装置１にバス使用許可信号ＧＮＴ１を送
る信号線１６及び装置１よりアービタ１０にバス使用要
求信号ＲＱ１を送る信号線１５と、装置１がバス権を取
って送信しようとする送信先を示す信号ＤＳＴ１［０］
を送る信号線１７、及び同じく装置１がバス権を取って
送信しようとする送信先を示す信号ＤＳＴ１［１］を送
る信号線１８で接続されている。On the other hand, between the arbiter 10 and the device 1, a signal line 16 for sending a bus use permission signal GNT1 from the arbiter 10 to the device 1 and a signal line 15 for sending a bus use request signal RQ1 from the device 1 to the arbiter 10. A signal DST1 [0] indicating the destination to which the device 1 acquires the bus right and tries to transmit.
Is also connected to a signal line 17 for transmitting a signal DST1 [1] indicating a destination to which the device 1 intends to transmit while acquiring the bus right.

【００１７】アービタ１０と装置２との間は、アービタ
１０より装置２にバス使用許可信号ＧＮＴ２を送る信号
線２０及び装置２よりアービタ１０にバス使用要求信号
ＲＱ２を送る信号線１９と、装置２がバス権を取って送
信しようとする送信先を示す信号ＤＳＴ２［０］を送る
信号線２１、及び同じく装置２がバス権を取って送信し
ようとする送信先を示す信号ＤＳＴ２［１］を送る信号
線２２で接続されている。Between the arbiter 10 and the device 2, a signal line 20 for sending a bus use permission signal GNT2 from the arbiter 10 to the device 2 and a signal line 19 for sending a bus use request signal RQ2 from the device 2 to the arbiter 10, and the device 2 Sends the signal DST2 [0] indicating the destination to which the bus takes the right to send, and also sends the signal DST2 [1] indicating the destination to which the device 2 takes the right to the bus and sends. It is connected by a signal line 22.

【００１８】アービタ１０と装置３との間は、アービタ
１０より装置３にバス使用許可信号ＧＮＴ３を送る信号
線２４及び装置３よりアービタ１０にバス使用要求信号
ＲＱ３を送る信号線２３と、装置３がバス権を取って送
信しようとする送信先を示す信号ＤＳＴ３［０］を送る
信号線２５、及び同じく装置３がバス権を取って送信し
ようとする送信先を示す信号ＤＳＴ３［１］を送る信号
線２６で接続されている。Between the arbiter 10 and the device 3, a signal line 24 for sending a bus use permission signal GNT3 from the arbiter 10 to the device 3 and a signal line 23 for sending a bus use request signal RQ3 from the device 3 to the arbiter 10, and the device 3 Sends the signal DST3 [0] indicating the destination to which the bus takes the right to transmit, and also sends the signal DST3 [1] indicating the destination to which the device 3 takes the right to the bus and transmits. It is connected by a signal line 26.

【００１９】図２乃至図１０は図１に示すアービタ１０
内の調停回路をそれぞれ示すものである。このうち、図
２に示す調停回路は、要求信号ＲＱ０〜３及び各装置０
〜３がバス権を取って送信しようとする送信先が処理中
か否かを示す信号ＯＫ０〜３を用いて調停を行う回路で
ある。この図２に示す調停回路では、要求信号ＲＱ０及
び装置０がバス権を取って送信しようとする送信先が処
理中か否かを示す信号ＯＫ０が入力されるゲートａと、
要求信号ＲＱ１及び装置１がバス権を取って送信しよう
とする送信先が処理中か否かを示す信号ＯＫ１が入力さ
れるゲートｂと、要求信号ＲＱ２及び装置２がバス権を
取って送信しようとする送信先が処理中か否かを示す信
号ＯＫ３が入力されるゲートｃと、要求信号ＲＱ３及び
装置３がバス権を取って送信しようとする送信先が処理
中か否かを示す信号ＯＫ３が入力されるゲートｄとを備
えて、送信しようとしている送信先装置が処理中か否か
を検査するための検査回路部８と、ゲートｅ，ｆ，ｇと
インバータＩ１，Ｉ２，Ｉ３を備えて、送信しようとし
ている送信先装置が処理中でないバス権獲得要求を固定
優先順位（本実施例では装置０，装置１，装置２，装置
３の順位）にて調停する調停回路部９とで構成されてい
る。なお、各信号ＯＫ０，１，２，３において、出力が
“１”（ハイ）のときは処理中でないことを示し、
“０”（ロー）のときは処理中であることを示す。2 to 10 show the arbiter 10 shown in FIG.
The respective arbitration circuits are shown. Of these, the arbitration circuit shown in FIG.
Numerals 3 to 3 are circuits that perform arbitration by using signals OK0 to 3 indicating whether or not a transmission destination which intends to transmit by acquiring the bus right is in process. In the arbitration circuit shown in FIG. 2, a gate a to which a request signal RQ0 and a signal OK0 indicating whether or not the transmission destination to which the device 0 acquires the bus right and is transmitting are being processed,
The request signal RQ1 and the gate b to which the signal OK1 indicating whether the transmission destination which the device 1 tries to transmit with the bus right is being processed and the request signal RQ2 and the device 2 obtains the bus right and transmits A gate c to which a signal OK3 indicating whether or not the transmission destination is being processed is input, and a signal OK3 indicating whether or not the request signal RQ3 and the transmission destination to which the device 3 intends to transmit while acquiring the bus right are processing. And a gate d to which is input, and a check circuit unit 8 for checking whether or not the transmission destination device to be transmitted is processing, gates e, f, g, and inverters I1, I2, I3. And the arbitration circuit unit 9 that arbitrates the bus right acquisition request that is not being processed by the transmission destination device that is about to transmit with a fixed priority (in this embodiment, the order of device 0, device 1, device 2, and device 3). It is configured. When the output of each signal OK0, 1, 2, 3 is "1" (high), it indicates that processing is not in progress,
When it is "0" (low), it indicates that processing is in progress.

【００２０】図３乃至図６に示す調停回路は、インバー
タＩ４，Ｉ５，Ｉ６，Ｉ７，Ｉ８と、ゲートＡ，ゲート
Ｂ，ゲートＣ，ゲートＤとで構成されている。また、図
３乃至図６中の装置０〜３が処理中であるか否かを示す
信号ＢＳＹ０，１，２，３において、出力が“１”のと
きは処理中であることを示し、出力が“０”のときは処
理中でないことを示す。The arbitration circuit shown in FIGS. 3 to 6 is composed of inverters I4, I5, I6, I7 and I8, a gate A, a gate B, a gate C and a gate D. Further, in the signals BSY0, 1, 2, and 3 indicating whether or not the devices 0 to 3 in FIGS. 3 to 6 are processing, when the output is “1”, it indicates that the processing is in progress, and Is 0, it means that processing is not in progress.

【００２１】そして、図３に示す調停回路は、送信先信
号ＤＳＴ０［０］及びＤＳＴ０［１］と、信号ＢＳＹ１
〜３を用いて調停を行う回路で、（ａ）送信先信号ＤＳ
Ｔ０［０］の出力が“０”で送信先信号ＤＳＴ０［１］
の出力が“１”のときは装置０からの送信先が装置１で
あることを示し、また（ｂ）送信先信号ＤＳＴ０［０］
の出力が“１”で送信先信号ＤＳＴ０［１］の出力が
“０”のときは装置０からの送信先が装置２であること
を示し、さらに（ｃ）送信先信号ＤＳＴ０［０］の出力
が“１”で送信先信号ＤＳＴ０［１］の出力が“１”の
ときは装置０からの送信先が装置３であることを示す。
また、信号ＯＫ０は、装置０からの要求が受付可能であ
ることを示し、装置０が送信しようとしている送信先の
装置が処理中でないときに“１”となり、他の時は
“０”となる。In the arbitration circuit shown in FIG. 3, the destination signals DST0 [0] and DST0 [1] and the signal BSY1 are transmitted.
(A) destination signal DS
When the output of T0 [0] is "0", the destination signal DST0 [1]
Is 1 indicates that the destination from the device 0 is the device 1, and (b) the destination signal DST0 [0].
Is "1" and the output of the destination signal DST0 [1] is "0", the destination from the device 0 is the device 2, and (c) the destination signal DST0 [0] is When the output is "1" and the output of the destination signal DST0 [1] is "1", it indicates that the destination from the device 0 is the device 3.
Further, the signal OK0 indicates that the request from the device 0 can be accepted, and becomes “1” when the transmission destination device which the device 0 is trying to transmit is not processing, and “0” at other times. Become.

【００２２】また、図４に示す調停回路は、送信先信号
ＤＳＴ１［０］及びＤＳＴ１［１］と、信号ＢＳＹ０，
２，３を用いて調停を行う回路で、（ａ）送信先信号Ｄ
ＳＴ１［０］の出力が“０”で送信先信号ＤＳＴ１
［１］の出力が“０”のときは装置１からの送信先が装
置０であることを示し、また（ｂ）送信先信号ＤＳＴ１
［０］の出力が“１”で送信先信号ＤＳＴ０［１］の出
力が“０”のときは装置１からの送信先が装置２である
ことを示し、さらに（ｃ）送信先信号ＤＳＴ１［０］の
出力が“１”で送信先信号ＤＳＴ１［１］の出力が
“１”のときは装置１からの送信先が装置３であること
を示す。また、信号ＯＫ１は、装置１からの要求が受付
可能であることを示し、装置１が送信しようとしている
送信先の装置が処理中でないときに“１”となり、他の
時は“０”となる。Further, the arbitration circuit shown in FIG. 4 uses the destination signals DST1 [0] and DST1 [1], the signals BSY0,
A circuit that performs arbitration by using (2) and (3).
When the output of ST1 [0] is "0", the destination signal DST1
When the output of [1] is "0", it indicates that the transmission destination from the device 1 is the device 0, and (b) the transmission destination signal DST1.
When the output of [0] is “1” and the output of the destination signal DST0 [1] is “0”, it indicates that the destination from the device 1 is the device 2, and (c) the destination signal DST1 [ 0] output is "1" and the destination signal DST1 [1] output is "1", it means that the destination from the device 1 is the device 3. Further, the signal OK1 indicates that the request from the device 1 can be accepted, and becomes “1” when the transmission destination device which the device 1 is trying to transmit is not processing, and “0” at other times. Become.

【００２３】図５に示す調停回路は、送信先信号ＤＳＴ
２［０］及びＤＳＴ２［１］と、信号ＢＳＹ０，１，３
を用いて調停を行う回路で、（ａ）送信先信号ＤＳＴ２
［０］の出力が“０”で送信先信号ＤＳＴ２［１］の出
力が“０”のときは装置２からの送信先が装置０である
ことを示し、また（ｂ）送信先信号ＤＳＴ２［０］の出
力が“０”で送信先信号ＤＳＴ２［１］の出力が“１”
のときは装置２からの送信先が装置１であることを示
し、さらに（ｃ）送信先信号ＤＳＴ２［０］の出力が
“１”で送信先信号ＤＳＴ１［１］の出力が“１”のと
きは装置２からの送信先が装置３であることを示す。ま
た、信号ＯＫ２は、装置２からの要求が受付可能である
ことを示し、装置２が送信しようとしている送信先の装
置が処理中でないときに“１”となり、他の時は“０”
となる。The arbitration circuit shown in FIG. 5 has a destination signal DST.
2 [0] and DST2 [1] and signals BSY0, 1, 3
(A) destination signal DST2
When the output of [0] is “0” and the output of the destination signal DST2 [1] is “0”, it indicates that the destination from the device 2 is the device 0, and (b) the destination signal DST2 [ 0] output is “0” and destination signal DST2 [1] output is “1”
Indicates that the destination from the device 2 is the device 1, and (c) the output of the destination signal DST2 [0] is "1" and the output of the destination signal DST1 [1] is "1". Indicates that the transmission destination from the device 2 is the device 3. Further, the signal OK2 indicates that the request from the device 2 can be accepted, and becomes “1” when the destination device which the device 2 is trying to transmit is not processing, and “0” at other times.
Becomes

【００２４】図６に示す調停回路は、送信先信号ＤＳＴ
３［０］及び送信先信号ＤＳＴ３［１］と、信号ＢＳＹ
０，１，２を用いて調停を行う回路で、（ａ）送信先信
号ＤＳＴ３［０］の出力が“０”で送信先信号ＤＳＴ３
［１］の出力が“０”のときは装置３からの送信先が装
置０であることを示し、また（ｂ）送信先信号ＤＳＴ３
［０］の出力が“０”で送信先信号ＤＳＴ３［１］の出
力が“１”のときは装置３からの送信先が装置１である
ことを示し、さらに（ｃ）送信先信号ＤＳＴ３［０］の
出力が“１”で送信先信号ＤＳＴ３［１］の出力が
“０”のときは装置３からの送信先が装置２であること
を示す。また、信号ＯＫ３は、装置３からの要求が受付
可能であることを示し、装置３が送信しようとしている
送信先の装置が処理中でないときに“１”となり、他の
時は“０”となる。The arbitration circuit shown in FIG. 6 has a destination signal DST.
3 [0] and destination signal DST3 [1], and signal BSY
A circuit that performs arbitration using 0, 1, and (a) the output of the destination signal DST3 [0] is "0", and the destination signal DST3
When the output of [1] is "0", it indicates that the transmission destination from the device 3 is the device 0, and (b) the transmission destination signal DST3.
When the output of [0] is "0" and the output of the destination signal DST3 [1] is "1", it indicates that the destination from the device 3 is the device 1, and (c) the destination signal DST3 [ When the output of 0] is “1” and the output of the destination signal DST3 [1] is “0”, it indicates that the destination of the transmission from the device 3 is the device 2. Further, the signal OK3 indicates that the request from the device 3 can be accepted. The signal OK3 is "1" when the transmission destination device which the device 3 is trying to transmit is not processing, and "0" otherwise. Become.

【００２５】図７に示す調停回路は、許可信号ＧＮＴ０
〜３，送信先信号ＤＳＴ１〜３［０］及び送信先信号Ｄ
ＳＴ１〜３［１］を用いて調停を行う回路で、インバー
タＩ９，Ｉ１０，Ｉ１１，Ｉ１２，Ｉ１３，Ｉ１４，Ｉ
１５と、ゲートＡ，ゲートＢ，ゲートＣ，ゲートＤ，ゲ
ートＥ，ゲートＧと、フリップ・フロップＦとで構成さ
れている。また、フリップ・フロップＦには、信号ＢＳ
Ｙ０を“０”にするためのリセット信号ＲＳＴと、シス
テムクロック信号ＣＬＫ、及びゲートＥの出力が接続さ
れている。そして、信号ＢＳＹ０は、装置０が処理中で
あることを示し、装置１〜３に対してバス権獲得が許可
され、かつ許可した装置の送信先が装置０であるときに
“１”となり、装置０に対してバス権獲得が許可される
ときに“０”となる。また、リセット信号ＲＳＴが
“１”の期間は無条件に“０”となる。The arbitration circuit shown in FIG. 7 uses the enable signal GNT0.
~ 3, destination signals DST1 to 3 [0] and destination signal D
A circuit that performs arbitration using ST1 to 3 [1], and includes inverters I9, I10, I11, I12, I13, I14, I
15, a gate A, a gate B, a gate C, a gate D, a gate E, a gate G, and a flip-flop F. Further, the flip-flop F has a signal BS
The reset signal RST for setting Y0 to "0", the system clock signal CLK, and the output of the gate E are connected. Then, the signal BSY0 indicates that the device 0 is in the process of being processed, becomes “1” when the bus right acquisition is permitted for the devices 1 to 3 and the transmission destination of the permitted device is the device 0, It becomes “0” when the bus right acquisition is permitted for the device 0. Further, it is unconditionally "0" while the reset signal RST is "1".

【００２６】図８に示す調停回路は、許可信号ＧＮＴ０
〜３，送信先信号ＤＳＴ０，２，３［０］及び送信先信
号ＤＳＴ０，２，３［１］を用いて調停を行う回路で、
インバータＩ１６，Ｉ１７，Ｉ１８，Ｉ１９と、ゲート
Ａ，ゲートＢ，ゲートＣ，ゲートＤ，ゲートＥ，ゲート
Ｇと、フリップ・フロップＦとで構成されている。ま
た、フリップ・フロップＦには、信号ＢＳＹ１を“０”
にするためのリセット信号ＲＳＴと、システムクロック
信号ＣＬＫ、及びゲートＥの出力が接続されている。そ
して、信号ＢＳＹ１は、装置１が処理中であることを示
し、装置０，２，３に対してバス権獲得が許可され、か
つ許可した装置の送信先が装置１であるときに“１”と
なり、装置１に対してバス権獲得が許可されるときに
“０”となる。また、リセット信号ＲＳＴが“１”の期
間は無条件に“０”となる。The arbitration circuit shown in FIG. 8 uses the enable signal GNT0.
~ 3, a circuit that performs arbitration using the destination signals DST0, 2, 3 [0] and the destination signals DST0, 2, 3 [1],
It is composed of inverters I16, I17, I18, I19, a gate A, a gate B, a gate C, a gate D, a gate E, a gate G, and a flip-flop F. In addition, the signal BSY1 is set to "0" in the flip-flop F.
The reset signal RST for resetting, the system clock signal CLK, and the output of the gate E are connected. The signal BSY1 indicates that the device 1 is in the process of being processed, and when the bus right acquisition is permitted for the devices 0, 2, and 3 and the transmission destination of the permitted device is the device 1, "1". And becomes “0” when the bus right acquisition is permitted for the device 1. Further, it is unconditionally "0" while the reset signal RST is "1".

【００２７】図９に示す調停回路は、許可信号ＧＮＴ０
〜３，送信先信号ＤＳＴ０，１，３［０］及び送信先信
号ＤＳＴ０，１，３［１］を用いて調停を行う回路で、
インバータＩ２０，Ｉ２１，Ｉ２２，Ｉ２３と、ゲート
Ａ，ゲートＢ，ゲートＣ，ゲートＤ，ゲートＥ，ゲート
Ｇと、フリップ・フロップＦとで構成されている。ま
た、フリップ・フロップＦには、信号ＢＳＹ２を“０”
にするためのリセット信号ＲＳＴと、システムクロック
信号ＣＬＫ、及びゲートＥの出力が接続されている。そ
して、信号ＢＳＹ２は、装置２が処理中であることを示
し、装置０，１，３に対してバス権獲得が許可され、か
つ許可した装置の送信先が装置２であるときに“１”と
なり、装置２に対してバス権獲得が許可されるときに
“０”となる。また、リセット信号ＲＳＴが“１”の期
間は無条件に“０”となる。The arbitration circuit shown in FIG. 9 uses the enable signal GNT0.
~ 3, a circuit that performs arbitration using the destination signals DST0, 1, 3 [0] and the destination signals DST0, 1, 3 [1],
It is composed of inverters I20, I21, I22, I23, a gate A, a gate B, a gate C, a gate D, a gate E, a gate G, and a flip-flop F. In addition, the signal BSY2 is set to "0" in the flip-flop F.
The reset signal RST for resetting, the system clock signal CLK, and the output of the gate E are connected. Then, the signal BSY2 indicates that the device 2 is in the process of being processed, and when the bus right acquisition is permitted for the devices 0, 1, and 3 and the transmission destination of the permitted device is the device 2, "1". And becomes “0” when the bus right acquisition is permitted for the device 2. Further, it is unconditionally "0" while the reset signal RST is "1".

【００２８】図１０に示す調停回路は、許可信号ＧＮＴ
０〜３，送信先信号ＤＳＴ０〜２［０］及び送信先信号
ＤＳＴ０〜２［１］を用いて調停を行う回路で、インバ
ータＩ２４と、ゲートＡ，ゲートＢ，ゲートＣ，ゲート
Ｄ，ゲートＥ，ゲートＧと、フリップ・フロップＦとで
構成されている。また、フリップ・フロップＦには、信
号ＢＳＹ３を“０”にするためのリセット信号ＲＳＴ
と、システムクロック信号ＣＬＫ、及びゲートＥの出力
が接続されている。そして、信号ＢＳＹ３は、装置３が
処理中であることを示し、装置０〜２に対してバス権獲
得が許可され、かつ許可した装置の送信先が装置３であ
るときに“１”となり、装置３に対してバス権獲得が許
可されるときに“０”となる。また、リセット信号ＲＳ
Ｔが“１”の期間は無条件に“０”となる。The arbitration circuit shown in FIG. 10 has a permission signal GNT.
0-3, destination signals DST0-2 [0] and destination signals DST0-2 [1] are used for arbitration, and an inverter I24, a gate A, a gate B, a gate C, a gate D, and a gate E are provided. , A gate G and a flip-flop F. Further, the flip-flop F has a reset signal RST for setting the signal BSY3 to "0".
Are connected to the system clock signal CLK and the output of the gate E. The signal BSY3 indicates that the device 3 is in the process of being processed, the bus right acquisition is permitted for the devices 0 to 2, and the transmission destination of the permitted device is the device 3, the signal BSY3 becomes "1", It becomes “0” when the bus right acquisition is permitted for the device 3. In addition, the reset signal RS
While T is "1", it becomes "0" unconditionally.

【００２９】図１１は、装置０から装置２へ送信する場
合のタイムチャートを示すものである。そこで、次に図
１１のタイムチャート及び図１乃至図１０に示した回路
を用いて装置０から装置２へ送信する場合の動作を、タ
イムチャートのサイクル（１）〜（２０）の順に従って
説明する。なお、要求信号ＲＱ０〜ＲＱ３の優先順位
は、ここでは要求信号ＲＱ０，ＲＱ１，ＲＱ２，ＲＱ３
の順とする。FIG. 11 is a time chart when transmitting from the device 0 to the device 2. Therefore, next, the operation when transmitting from the device 0 to the device 2 using the time chart of FIG. 11 and the circuits shown in FIGS. 1 to 10 will be described in the order of cycles (1) to (20) of the time chart. To do. The priority order of the request signals RQ0 to RQ3 is here the request signals RQ0, RQ1, RQ2, RQ3.
In order.

【００３０】先ず、サイクル（１），（２）にて“１”
のリセット信号ＲＳＴが入力されると、図７乃至図１０
のフリップ・フロップＦがリセットされる。これによ
り、信号ＢＳＹ０〜ＢＳＹ３の全信号が“０”になり、
装置０〜３は処理中でない状態となる。First, in cycles (1) and (2), "1"
7 to 10 when the reset signal RST of FIG.
Flip-flop F is reset. As a result, all the signals BSY0 to BSY3 become "0",
The devices 0 to 3 are in a non-processing state.

【００３１】次に、サイクル（４）にて、装置０からの
要求信号ＲＱ０と装置１からの要求信号ＲＱ１が同時に
発生したとする。この場合、要求信号ＲＱ０の方が優先
順位が高いので、装置０の送信先である装置２（送信先
信号ＤＳＴ０［０］＝“１”，送信先信号ＤＳＴ０
［１］＝“０”なので）が、処理中か否かを調べる。こ
こでは、信号ＢＳＹ２＝“０”，送信先信号ＤＳＴ０
［０］＝“１”，送信先信号ＤＳＴ０［１］＝“０”の
ため、図３にてゲートＢの出力が“１”となり、信号Ｏ
Ｋ０は“１”となる。また、図２にて、許可信号ＧＮＴ
０が“１”となり、装置０に対してバスの使用が許可さ
れるとともに、許可信号ＧＮＴ１は“０”になり、装置
１に対してバスの使用は許可されない。さらに、図９に
て、許可信号ＧＮＴ０＝“１”、送信先信号ＤＳＴ０
［０］＝“１”、送信先信号ＤＳＴ０［１］＝“０”の
ため、ゲートＡの出力は“１”となる。よって、ゲート
Ｄ，Ｅの出力はそれぞれ“１”となり、フリップ・フロ
ップＦの入力は“１”となる。Next, in cycle (4), it is assumed that the request signal RQ0 from the device 0 and the request signal RQ1 from the device 1 are simultaneously generated. In this case, since the request signal RQ0 has a higher priority, the device 2 (destination signal DST0 [0] = “1”, destination signal DST0) which is the destination of the device 0 is transmitted.
([1] = “0”), it is checked whether or not it is being processed. Here, the signal BSY2 = “0”, the destination signal DST0
Since [0] = “1” and the destination signal DST0 [1] = “0”, the output of the gate B becomes “1” in FIG.
K0 becomes "1". Further, in FIG. 2, the permission signal GNT
0 becomes "1", the device 0 is permitted to use the bus, and the enable signal GNT1 becomes "0", so that the device 1 is not permitted to use the bus. Further, in FIG. 9, the permission signal GNT0 = "1", the destination signal DST0
Since [0] = “1” and the destination signal DST0 [1] = “0”, the output of the gate A becomes “1”. Therefore, the outputs of the gates D and E are "1", and the input of the flip-flop F is "1".

【００３２】サイクル（５）にて、装置０がバスを使用
する。すると、図９にて、信号ＢＳＹ２が“１”とな
る。また、要求信号ＲＱ１が発生するため、装置１の送
信先である装置３が処理中か否か調べる。信号ＢＳＹ３
＝“０”，送信先信号ＤＳＴ１［０］＝“１”，送信先
信号ＤＳＴ１［１］＝“１”のため、図４にてゲートＣ
の出力が“１”となり、信号ＯＫ１は“１”となる。ま
た、図２にて許可信号ＧＮＴ１が“１”となり、装置１
に対してバスの使用が許可される。さらに、図１０に
て、許可信号ＧＮＴ１＝“１”、送信先信号ＤＳＴ１
［０］＝“１”、送信先信号ＤＳＴ１［１］＝“１”の
ため、ゲートＢの出力は“１”となる。よって、ゲート
Ｄ，Ｅの出力はそれぞれ“１”となり、フリップ・フロ
ップＦの入力は“１”となる。In cycle (5), device 0 uses the bus. Then, the signal BSY2 becomes "1" in FIG. Further, since the request signal RQ1 is generated, it is checked whether the device 3 which is the transmission destination of the device 1 is processing. Signal BSY3
= “0”, destination signal DST1 [0] = “1”, destination signal DST1 [1] = “1”, so gate C in FIG.
Output becomes "1" and the signal OK1 becomes "1". In addition, the permission signal GNT1 in FIG.
Is permitted to use the bus. Further, in FIG. 10, the permission signal GNT1 = “1”, the destination signal DST1
Since [0] = “1” and the destination signal DST1 [1] = “1”, the output of the gate B becomes “1”. Therefore, the outputs of the gates D and E are "1", and the input of the flip-flop F is "1".

【００３３】サイクル（６）にて、装置１がバスを使用
する。すると、図１０における信号ＢＳＹ３が“１”と
なる。In cycle (6), device 1 uses the bus. Then, the signal BSY3 in FIG. 10 becomes "1".

【００３４】サイクル（８）にて、装置２からのバス使
用要求信号ＲＱ２が発生する。装置２の送信先である装
置０が処理中か否かを調べる。信号ＢＳＹ０＝“０”の
ため、図５にてゲートＡの出力が“１”となり、信号Ｏ
Ｋ２は“１”になる。また、図２にて許可信号ＧＮＴ２
が“１”となり、装置２に対しバスの使用が許可され
る。さらに、図９にて、許可信号ＧＮＴ２が“１”なの
で、ゲートＧの出力は“０”となる。これに対して、許
可信号ＧＮＴ０，ＧＮＴ１，ＧＮＴ３は各々“０”のた
め、ゲートＡ，Ｂ，Ｃの出力はそれぞれ“０”となり、
ゲートＤの出力も“０”である。よって、ゲートＥの出
力は“０”となり、フリップ・フロップＦの入力は
“０”となる。また、図７にて、許可信号ＧＮＴ２＝
“１”、送信先信号ＤＳＴ２［０］＝“０”、送信先信
号ＤＳＴ２［１］＝“０”なので、ゲートＢの出力は
“１”となる。よって、ゲートＤ，Ｅの出力はそれぞれ
“１”となり、フリップ・フロップＦの出力は“１”と
なる。In cycle (8), bus use request signal RQ2 from device 2 is generated. It is checked whether the device 0, which is the transmission destination of the device 2, is in process. Since the signal BSY0 = "0", the output of the gate A becomes "1" in FIG.
K2 becomes "1". Further, in FIG. 2, the permission signal GNT2
Becomes "1", and the device 2 is permitted to use the bus. Further, in FIG. 9, since the permission signal GNT2 is "1", the output of the gate G is "0". On the other hand, since the enable signals GNT0, GNT1, GNT3 are "0", the outputs of the gates A, B, C are "0",
The output of the gate D is also "0". Therefore, the output of the gate E becomes "0" and the input of the flip-flop F becomes "0". Further, in FIG. 7, the permission signal GNT2 =
Since "1", the destination signal DST2 [0] = "0", and the destination signal DST2 [1] = "0", the output of the gate B becomes "1". Therefore, the outputs of the gates D and E are "1", respectively, and the output of the flip-flop F is "1".

【００３５】サイクル（９）にて、装置２がバスを使用
する。すると、図９にて、信号ＢＳＹ２が“０”にな
る。さらに、図７にて、信号ＢＳＹ０が“１”になる。In cycle (9), device 2 uses the bus. Then, the signal BSY2 becomes "0" in FIG. Further, in FIG. 7, the signal BSY0 becomes "1".

【００３６】サイクル（１０）にて、装置０からバス使
用要求信号ＲＱ０が発生する。すると、装置０の送信先
である装置３が処理中か否かを調べる。ここでは、信号
ＢＳＹ３＝“１”、送信先信号ＤＳＴ０［０］＝
“１”、送信先信号ＤＳＴ０［１］＝“１”のため、図
３にてゲートＡ〜Ｃの出力が全て“０”となり、信号Ｏ
Ｋ０は“０”である。また、図２において許可信号ＧＮ
Ｔ０が“０”となり、装置０に対しては、バスの使用が
許可されない。In cycle (10), the device 0 generates the bus use request signal RQ0. Then, it is checked whether the device 3, which is the transmission destination of the device 0, is in process. Here, the signal BSY3 = “1”, the destination signal DST0 [0] =
Since “1” and the destination signal DST0 [1] = “1”, all the outputs of the gates A to C become “0” in FIG.
K0 is "0". Further, in FIG. 2, the permission signal GN
Since T0 becomes "0", the device 0 is not permitted to use the bus.

【００３７】サイクル（１１）〜（１３）は、サイクル
（１０）と同一である。Cycles (11)-(13) are the same as cycle (10).

【００３８】サイクル（１４）にて、装置０からバスの
使用要求信号ＲＱ０と、装置３からのバス使用要求信号
ＲＱ３が同時に発生する。すると、要求信号ＲＱ０の方
が優先順位が高いが、サイクル（１０）と同様に信号Ｏ
Ｋ０は“０”のため、図２において許可信号ＧＮＴ０が
“０”となり、装置０に対してはバスの使用が許可され
ない。In cycle (14), the bus use request signal RQ0 from the device 0 and the bus use request signal RQ3 from the device 3 are simultaneously generated. Then, the request signal RQ0 has a higher priority, but the signal O is the same as in the cycle (10).
Since K0 is "0", the permission signal GNT0 becomes "0" in FIG. 2, and the device 0 is not permitted to use the bus.

【００３９】次に、装置３の送信先である装置１が処理
中であるか否かを調べる。信号ＢＳＹ１＝“０”、送信
先信号ＤＳＴ３［０］＝“０”、送信先信号ＤＳＴ３
［１］＝“１”のため、図６にてゲートＢの出力が
“１”となり、信号ＯＫ３が“１”となる。また、図２
にて、許可信号ＧＮＴ３が“１”となり、装置３に対し
てバスの使用が許可される。Next, it is checked whether or not the device 1, which is the transmission destination of the device 3, is being processed. Signal BSY1 = "0", destination signal DST3 [0] = "0", destination signal DST3
Since [1] = “1”, the output of the gate B becomes “1” and the signal OK3 becomes “1” in FIG. Also, FIG.
At this time, the permission signal GNT3 becomes "1", and the device 3 is permitted to use the bus.

【００４０】さらに、図１０にて、許可信号ＧＮＴ３＝
“１”なので、ゲートＧの出力は“０”となる。そし
て、許可信号ＧＮＴ０，ＧＮＴ１，ＧＮＴ２は各々
“０”のため、ゲートＡ，Ｂ，Ｃの出力はそれぞれ
“０”となり、ゲートＤの出力も“０”である。よっ
て、ゲートＥの主力は“０”となり、フリップ・フロッ
プＦの入力は“０”となる。また、図８にて、許可信号
ＧＮＴ３＝“１”、送信先信号ＤＳＴ３［０］＝
“０”、送信先信号ＤＳＴ３［１］＝“１”のため、ゲ
ートＣの出力は“１”となる。よって、ゲートＤ，Ｅの
出力はそれぞれ“１”となり、フリップ・フロップＦの
入力は“１”となる。Further, in FIG. 10, the permission signal GNT3 =
Since it is "1", the output of the gate G is "0". Since the enable signals GNT0, GNT1, GNT2 are "0", the outputs of the gates A, B, C are "0" and the output of the gate D is "0". Therefore, the main force of the gate E becomes "0", and the input of the flip-flop F becomes "0". Further, in FIG. 8, the permission signal GNT3 = “1” and the destination signal DST3 [0] =
Since “0” and the destination signal DST3 [1] = “1”, the output of the gate C becomes “1”. Therefore, the outputs of the gates D and E are "1", and the input of the flip-flop F is "1".

【００４１】サイクル（１５）にて、装置３がバスを使
用する。また、図１０にて、信号ＢＳＹ３が“０”とな
り、図８にて信号ＢＳＹ１が“１”になる。さらに、装
置０からのバス使用要求信号ＲＱ０が発生する。する
と、装置０の送信先である装置３が処理中であるか否か
を調べる。ここでは、信号ＢＳＹ３＝“０”、送信先信
号ＤＳＴ０［０］＝“１”、送信先信号ＤＳＴ０［１］
＝“１”のため、図３にてゲートＣの出力が“１”とな
り、信号ＯＫ０が“１”となる。また、図２にて、許可
信号ＧＮＴ０が“１”となり、装置０に対しバスの使用
が許可される。In cycle (15), device 3 uses the bus. Further, the signal BSY3 becomes "0" in FIG. 10, and the signal BSY1 becomes "1" in FIG. Further, the bus use request signal RQ0 from the device 0 is generated. Then, it is checked whether the device 3, which is the transmission destination of the device 0, is in process. Here, the signal BSY3 = “0”, the destination signal DST0 [0] = “1”, the destination signal DST0 [1].
Since "= 1", the output of the gate C becomes "1" and the signal OK0 becomes "1" in FIG. Further, in FIG. 2, the permission signal GNT0 becomes "1", and the device 0 is permitted to use the bus.

【００４２】さらに、図７にて、許可信号ＧＮＴ０が
“１”なので、ゲートＧの出力は“０”となる。また、
許可信号ＧＮＴ１，ＧＮＴ２，ＧＮＴ３は各々“０”の
ため、ゲートＡ，Ｂ，Ｃはそれぞれ“０”となり、ゲー
トＤの出力も“０”である。よって、ゲートＥの出力は
“０”となり、フリップ・フロップＦの入力は“０”と
なる。Further, in FIG. 7, since the permission signal GNT0 is "1", the output of the gate G becomes "0". Also,
Since the enable signals GNT1, GNT2 and GNT3 are "0", the gates A, B and C are "0" respectively, and the output of the gate D is also "0". Therefore, the output of the gate E becomes "0" and the input of the flip-flop F becomes "0".

【００４３】さらに、図１０にて、許可信号ＧＮＴ０＝
“１”、送信先信号ＤＳＴ０［０］＝“１”、送信先信
号ＤＳＴ０［１］＝“１”のため、ゲートＡの出力は
“１”となる。よって、ゲートＤ，Ｅの出力はそれぞれ
“１”となり、フリップ・フロップＦの入力は“１”と
なる。Further, in FIG. 10, the permission signal GNT0 =
Since "1", the destination signal DST0 [0] = "1", and the destination signal DST0 [1] = "1", the output of the gate A becomes "1". Therefore, the outputs of the gates D and E are "1", and the input of the flip-flop F is "1".

【００４４】サイクル（１６）６にて、装置０がバスを
使用する。また、図７にて信号ＢＳＹ０が“０”とな
り、図１０にて信号ＢＳＹ３が“１”となる。In cycle (16) 6, device 0 uses the bus. Further, the signal BSY0 becomes "0" in FIG. 7, and the signal BSY3 becomes "1" in FIG.

【００４５】したがって、この実施例の方式によれば、
図１１のタイムチャートの下段に示すように、各装置は
各時間においては唯一つの要求元の処理要求しか受信し
ていない。このため、各装置は要求受信バッファは１つ
だけ持てば良いことになる。そして、アービタ１０に各
装置０〜３が処理中か否かを示すフラグを設け、送信し
ようとしている相手が処理中であれば、バス権を与えな
いようにすることができるので、各装置は複数の要求を
受信することがない。よって、複数の要求受信用バッフ
ァを設ける必要がなく、ハード量の削減ができる。ま
た、異なる送信相手への要求は１つの要求の応答を待た
ずに送信できるので性能を低下させることもない。Therefore, according to the method of this embodiment,
As shown in the lower part of the time chart of FIG. 11, each device receives only the processing request of only one request source at each time. Therefore, each device needs to have only one request reception buffer. Then, the arbiter 10 is provided with a flag indicating whether or not each of the devices 0 to 3 is in process, and if the other party to be transmitted is in process, it is possible not to give the bus right. Never receive multiple requests. Therefore, it is not necessary to provide a plurality of request receiving buffers, and the amount of hardware can be reduced. Further, since requests to different transmission partners can be transmitted without waiting for the response of one request, performance is not deteriorated.

【００４６】[0046]

【発明の効果】以上説明したとおり、本発明に係るバス
獲得方式は、各装置が処理中か否かを示すフラグをセッ
トすることにより、送信しようとしている相手の装置が
処理中であれば、バス権を与えないようにすることがで
きるので、各装置が複数の要求を受信することがないよ
うにすることができ、複数の要求受信用バッファを設け
る必要がなくなる。これにより、ハード量の削減ができ
る。しかも、異なる送信相手の装置への要求は１つの要
求の応答を待たずに送信できるので、性能を低下させる
こともない等の効果が期待できる。As described above, in the bus acquisition system according to the present invention, by setting a flag indicating whether each device is processing, if the device of the other party to be transmitted is processing, Since the bus right can be prevented from being given, each device can be prevented from receiving a plurality of requests, and it is not necessary to provide a plurality of request receiving buffers. As a result, the amount of hardware can be reduced. Moreover, since requests to different transmission partner devices can be transmitted without waiting for the response of one request, it is possible to expect an effect such as no deterioration in performance.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明を適用したシステムにおける情報伝達路
のブロック図である。FIG. 1 is a block diagram of an information transmission path in a system to which the present invention is applied.

【図２】本発明の一実施例として示す調停回路図であ
る。FIG. 2 is an arbitration circuit diagram shown as an embodiment of the present invention.

【図３】本発明の一実施例として示す調停回路図であ
る。FIG. 3 is an arbitration circuit diagram shown as an embodiment of the present invention.

【図４】本発明の一実施例として示す調停回路図であ
る。FIG. 4 is an arbitration circuit diagram shown as an embodiment of the present invention.

【図５】本発明の一実施例として示す調停回路図であ
る。FIG. 5 is an arbitration circuit diagram shown as an embodiment of the present invention.

【図６】本発明の一実施例として示す調停回路図であ
る。FIG. 6 is an arbitration circuit diagram shown as an embodiment of the present invention.

【図７】本発明の一実施例として示す調停回路図であ
る。FIG. 7 is an arbitration circuit diagram shown as an embodiment of the present invention.

【図８】本発明の一実施例として示す調停回路図であ
る。FIG. 8 is an arbitration circuit diagram shown as an example of the present invention.

【図９】本発明の一実施例として示す調停回路図であ
る。FIG. 9 is an arbitration circuit diagram shown as an embodiment of the present invention.

【図１０】本発明の一実施例として示す調停回路図であ
る。FIG. 10 is an arbitration circuit diagram shown as an embodiment of the present invention.

【図１１】本発明の一実施例におけるタイムチャートを
示す図である。FIG. 11 is a diagram showing a time chart in one embodiment of the present invention.

【図１２】従来システムにおける情報伝達路の一例を示
すブロック図である。FIG. 12 is a block diagram showing an example of an information transmission path in a conventional system.

【図１３】ノンスプリット方式を用いた場合のタイムチ
ャートである。FIG. 13 is a time chart when a non-split method is used.

【図１４】スプリット方式を用いた場合のタイムチャー
トである。FIG. 14 is a time chart when the split method is used.

【図１５】ノンスプリット方式を用いた場合における待
時間のタイムチャートである。FIG. 15 is a time chart of waiting time when the non-split method is used.

【図１６】スプリット方式を用いた場合における待時間
のタイムチャートである。FIG. 16 is a time chart of waiting time when the split method is used.

【符号の説明】[Explanation of symbols]

０〜３ 装置 ８ 検査回路部 ９ 調停回路部 １０ アービタ １１〜２６ 信号線 0 to 3 device 8 inspection circuit unit 9 arbitration circuit unit 10 arbiter 11 to 26 signal line

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 複数の装置間のデータのやりとりをアー
ビタ部を介して行うコンピュータシステムにおけるバス
獲得方式において、 前記各装置と前記アービタ部の間にそれぞれ個別に信号
線を設けるとともに、前記アービタ部に前記各装置が処
理中か否を示すためのフラグと、 バス獲得時にはバスを獲得した装置と前記バス権を獲得
した装置が送信する相手の装置に対して前記フラグをセ
ットし、 前記フラグがセットされている相手に送信しようとする
バス権獲得要求に対してはバスの使用を許可しないよう
に制御する手段を設けて成ることを特徴とするバス獲得
方式。1. A bus acquisition method in a computer system for exchanging data between a plurality of devices via an arbiter unit, wherein a signal line is individually provided between each device and the arbiter unit, and the arbiter unit is provided. To set a flag for indicating whether or not each device is in the process of processing, and for acquiring a bus, set the flag for a device that has acquired the bus and a device that is a partner of the device that has acquired the bus right. A bus acquisition system characterized by comprising means for controlling not to permit use of a bus in response to a bus right acquisition request to be transmitted to a set party.