JPH01193959A - Common bus arbitration circuit - Google Patents
Common bus arbitration circuitInfo
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- JPH01193959A JPH01193959A JP63018261A JP1826188A JPH01193959A JP H01193959 A JPH01193959 A JP H01193959A JP 63018261 A JP63018261 A JP 63018261A JP 1826188 A JP1826188 A JP 1826188A JP H01193959 A JPH01193959 A JP H01193959A
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Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、複数のバスマスタからの共通バスに対するア
クセス（バスの使用要求）を調停する共通バス調停回路
に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a common bus arbitration circuit that arbitrates accesses (bus use requests) from a plurality of bus masters to a common bus.
（従来の技術）
例えば、マルチプロセッサなどのように、メモリを共用
し、それぞれのプロセッサからこのメモリをアクセスし
たり、或いは計算機ネットワークを組む等、システムバ
スを共用した複数の計算機（プロセッサ）間で、上記シ
ステムバスを介してデータ伝送を行うシステムにあって
は、上記システムバス上でデータの衝突を生じることが
ある。(Prior art) For example, when multiple computers (processors) share a system bus, such as in a multiprocessor, where memory is shared and accessed by each processor, or when a computer network is formed, In a system that transmits data via the system bus, data collisions may occur on the system bus.
そこで従来より上記各プロセッサにそれぞれバスマスタ
を設け、これらバスマスタからバスの使用要求信号をそ
れぞれ発生させ、これに対してバスの使用γｒ可信号を
上記バスマスタに選択的に与えることが行われている。Conventionally, each processor is provided with a bus master, each of which generates a bus use request signal, and a bus use γr enable signal is selectively given to the bus master.
しかし、その際に複数のバス要求信号が同時に発生する
ことがあることから、これを所定の優先度をもって調停
して、ある１つのバスマスタに対してのみバスの使用許
可信号を与えるようにすべく調停回路（アービタ）が用
いられる。However, since multiple bus request signals may be generated at the same time, it is necessary to arbitrate these signals with a predetermined priority so that a bus use permission signal is given only to one bus master. An arbitration circuit (arbiter) is used.
第２図は、このようなバスの調停回路を設けた２チヤン
ネルのシステムの構成を示す図であり、図中１１はシス
テムバスである。このシステムバス１１を介して相互に
データ伝送する２台の計算機（プロセッサ）の各バスマ
スタ１２ａ 、 １２ｂは、上記システムバス１１に共
通に接続されている。これらのバスマスタ１２ａ 、
１２ｂは、上記システムバス１１を介してデータを伝送
しようとするとき（システムバス１１のアクセス時）、
調停回路１３に対してバス要求信号（而：但し ｎは１
または２）を出力し、この調停回路１３からバス使用許
可信号（ＧＲＮＴｎ ；但し ｎは１または２）を受
けると当該バスマスタは、共通バスの制御信号であるビ
ジー信号（ＢＵＳＹ） ＜バス使用中であることを示
す信号）とアクセス承認信号（ＸＡＣＫ） （バスア
クセス終了時にデータ伝送先バスマスタから出力される
バスアクセス終了承認の信号）が共に”Ｈ”であってい
ずれのバスマスタもバスを使用していないコトを確認し
た上で、直ちにビジー信号（肛Ω）をＬ″にする。これ
により、調停回路１３は他のバスマスタに対するバス使
用許可を与えることはできなくなり、バス使用許ｌ工信
号（ＧＮｉ’Ｎｎ ）を受けたハスマスタか上記システ
ムハス１１の使用権を確保することになる。そして、ハ
スの使用権を確保したハスマスタは、当該データ伝送先
ハスマスタとの間で上記システムバス１１を介して所定
のデータ伝送を１ｊう。このデータ伝送が完了した時点
で、伝送相手側のバスマスタからそのデータ伝送か完了
したことを示す承認信号（ＸＡＣＫ）が出力される。FIG. 2 is a diagram showing the configuration of a two-channel system provided with such a bus arbitration circuit, and 11 in the figure is a system bus. Bus masters 12a and 12b of two computers (processors) that mutually transmit data via the system bus 11 are commonly connected to the system bus 11. These bus masters 12a,
12b, when attempting to transmit data via the system bus 11 (when accessing the system bus 11),
A bus request signal (where n is 1) is sent to the arbitration circuit 13.
or 2), and upon receiving the bus use permission signal (GRNTn; where n is 1 or 2) from the arbitration circuit 13, the bus master issues a busy signal (BUSY), which is a common bus control signal. The access acknowledgment signal (XACK) (bus access completion acknowledgment signal output from the data transmission destination bus master when the bus access is completed) are both “H” and neither bus master is using the bus. After confirming that there is no error, the busy signal (input Ω) is immediately set to L''.As a result, the arbitration circuit 13 is no longer able to grant permission to use the bus to other bus masters, and the bus permission signal (GNi) is 'Nn) The lotus master that has received the lotus will secure the right to use the system bus 11.The lotus master that has secured the right to use the lotus will communicate with the data transmission destination lotus master via the system bus 11. A predetermined data transmission is performed 1j. When this data transmission is completed, an acknowledgment signal (XACK) indicating that the data transmission has been completed is outputted from the bus master on the transmission partner side.
この承認１工号により、前記調停回路１３はバス使用が
終了したことを知り、新規にバスマスタからのバス要求
信号の受付を開始して上述のような作業を行う。With this first approval, the arbitration circuit 13 learns that the bus use has ended, starts accepting new bus request signals from the bus master, and performs the operations described above.
ところで、従来の２チャンネル用バス調停回路は第３図
に示す如く、負論理アンド回路２１．２２と反転回路２
３．２４とを用い、アンド回路２１．２２をたすき掛は
接続してＲＳフリップフロップを構成するとともに、こ
のフリップフロップの一方の入力をハス要求（５号（バ
スリクエスト信号）■６、そして、他方の入力をバス要
求信号■ｎとし、更にこのフリップフロップの出力を反
転回路２３．２４を介して抽出し、許可信号ＧＲＮＴＡ
、 ＧＲＮＴＢとするものである。そして、このバス
許可信号ＧＲＮＴＡ 。By the way, the conventional two-channel bus arbitration circuit, as shown in FIG.
3.24, cross-connect AND circuits 21 and 22 to form an RS flip-flop, and connect one input of this flip-flop to a bus request (No. 5 (bus request signal) ■6, and The other input is the bus request signal ■n, and the output of this flip-flop is extracted via the inverting circuit 23, 24, and the permission signal GRNTA is output.
, GRNTB. And this bus permission signal GRNTA.
ＧＲＮＴＢはバス要求か継続する期間（使用権を得た系
統のバス・アクセスか終了するまで）与えられる構成で
ある。GRNTB has a configuration in which a bus request is granted for a period of time (until the bus access of the system for which the usage right has been obtained ends).
このような構成において、フリップフロップの一方の入
力に負論理のバス要求信号が入ると、その入力した方の
アンド回路か動作して出力は論理”Ｈ”となり、これに
よって、他方のアンド回路は出力が論理”Ｌ“となる。In such a configuration, when a negative logic bus request signal is input to one input of the flip-flop, the AND circuit to which it was input operates and the output becomes logic "H", thereby causing the other AND circuit to operate. The output becomes logic "L".
アンド回路２１．２２の出力は反転回路２３．２４を介
して反転し、負論理の許可信号ＧＲＮＴＡ 、 ＧＲＮ
ＴＢとするので、ハス要求信号か入力した側の系統のバ
スマスタに許可鑞号を与えることになる。しかし、ＲＳ
フリップフロップを利用することから、Ａ、Ｂ両系統か
ら同時にバス要求信号が入ると、ＲＳフリップフロップ
は動作が不安定となり、一定時間、調停結果が正しくな
い状態となる不具合が発生する。The outputs of the AND circuits 21 and 22 are inverted via the inverting circuits 23 and 24, and negative logic permission signals GRNTA and GRN are output.
Since it is TB, a permission number is given to the bus master of the system to which the lotus request signal is input. However, R.S.
Since flip-flops are used, if bus request signals are input from both systems A and B at the same time, the operation of the RS flip-flop becomes unstable, causing a problem in which the arbitration result is incorrect for a certain period of time.
そこで、かかる不具合を解消すべく第４図のように、負
論理アンド回路３１．３２と反転Ｕ路３３及びＤ型フリ
ップフロップ３４．３５とを用い、アンド回路３１．３
２の出力側にＤ型フリップフロップ３４゜３５のＤ入力
端子を接続し、これらアンド回路３１゜３２とＤ型フリ
ップフロップ３４． ３５よりなる回路をたすき掛は接
続してフリップフロップを構成するとともに、このフリ
ップフロップの一方の入力をバス要求信号ＲＥＱΔ、そ
して、他方の人力をバス要求信号ＲＥＱＢとし、更にこ
のフリップフロップの各々肯定側出力端子出力を以て許
可信号ＧＩ？ＮＴＡ 。Therefore, in order to solve this problem, as shown in FIG.
The D input terminal of a D-type flip-flop 34.35 is connected to the output side of the AND circuit 31.32 and the D-type flip-flop 34.2. 35 circuits are cross-connected to form a flip-flop, one input of this flip-flop is the bus request signal REQΔ, the other input is the bus request signal REQB, and each of the flip-flops is asserted. The permission signal GI? is output from the side output terminal. N.T.A.
ＧＲＮＴＢとするものである。また、Ｄ型フリップフロ
ップ３４．３５にはそのクロック入力端子にシステムの
クロック信号ＣＬＫを与える。尚、図の場合、動作タイ
ミングをずらす目的でＢ系統のＤ型フリップフロップ３
５にはそのクロック入力端子に反転回路３３を介在させ
る。GRNTB. Further, the system clock signal CLK is applied to the clock input terminals of the D-type flip-flops 34 and 35. In the case of the figure, the D-type flip-flop 3 of the B system is used for the purpose of shifting the operation timing.
5 has an inversion circuit 33 interposed at its clock input terminal.
このような構成において、フリップフロップの一方の人
力に負論理のバス要求信号か入ると、その入力した方の
アンド回路が動作して出力は論理”Ｈ”となり、これに
よってその系統のＤ型フリップフロップのＤ入力端子が
”Ｈ”となるのでクロック信号ＣＬＫが人力すると、そ
のタイミングを以て動作し、当該り型フリップフロップ
の肯定側出力端子Ｑが”Ｈ”となるので、この出力を一
方の入力とする他方のアンド回路は出力が論理“Ｌ”と
なり、当該他方の他方の系統は不動作となる。Ｄ型フリ
ップフロップの否定側出力端子す出力は許可信号として
用いるので、動作した系統におけるＤ型フリップフロッ
プの否定側出力端子同出力か負論理の許可信号ＧＲＮＴ
Ａ 、 ＧＲＮＴＢとして有効となる。そのため、バス
要求信号が入力した側の系統のバスマスクに許可信号を
与えることができる。また、Ａ、Ｂ両系統から同時にバ
ス要求信号か入ると、Ｄフリップフロップ３４．３５の
うち、Ｂ系統はクロック信号ＣＬＫが反転されて入力さ
れるため、同時に動作すると言うことはなく、クロック
信号ＣＬＫに対するそのパルス幅分、動作タイミングか
すれるので、動作の早かった方の系統か許可信号を受け
ることになる。すなわち、クロック信号を基準に見れば
、Ａ系統はクロック信号の立上がりでＤ入力端子入力を
ラッチし、Ｂ系統はクロック信号の立下がりでＤ入力端
子入力をラッチするので、同時に動作して不安定になる
と言うことかない。In such a configuration, when a negative logic bus request signal is input to one of the flip-flops, the input AND circuit operates and the output becomes logic "H", which causes the D-type flip-flop in that system to operate. Since the D input terminal of the flip-flop becomes "H", when the clock signal CLK is input manually, it operates at that timing, and the positive output terminal Q of the flip-flop becomes "H", so this output is connected to one input. The output of the other AND circuit becomes logic "L", and the other system becomes inoperable. Since the output from the negative output terminal of the D-type flip-flop is used as a permission signal, the same output from the negative output terminal of the D-type flip-flop in the operating system or the negative logic permission signal GRNT
A. It will be effective as GRNTB. Therefore, a permission signal can be given to the bus mask of the system to which the bus request signal is input. Furthermore, if a bus request signal is input from both the A and B systems at the same time, the B system of the D flip-flops 34 and 35 will receive the inverted clock signal CLK, so they will not operate at the same time, and the clock signal CLK will not operate at the same time. Since the operation timing is delayed by the pulse width relative to CLK, the system that operates earlier will receive the permission signal. In other words, if we look at the clock signal as a reference, the A system latches the D input terminal input at the rising edge of the clock signal, and the B system latches the D input terminal input at the falling clock signal, so they operate simultaneously and become unstable. There's nothing I can say about it.
しかし、その反面、Ｄ型フリップフロップはクロック信
号ＣＬＫにより動作するので、許可を与えた方の系統の
バス要求がなくなってもその系統に対するバスの許可信
号は直ちにはなくならず、次のクロック信号の人力があ
るまでは、現状を維持することになる。また、クロック
信号に対する片方の系統のバス要求（晶号が次々に出さ
れて、そのタイミングがたまたまクロック信号に旨く合
ったような場合か生じると、その系統のみに許可を与え
続けることになり、他方の系統ではバスが使用できなく
なる心配がある。However, on the other hand, since D-type flip-flops are operated by the clock signal CLK, even if the bus request for the system that granted permission disappears, the bus permission signal for that system does not disappear immediately, and the next clock signal The status quo will remain the same until there is sufficient manpower. In addition, if one system's bus request for a clock signal occurs (for example, if the serial number is issued one after another and the timing happens to coincide with the clock signal), permission will continue to be granted only to that system. There is a concern that the bus will become unusable in the other system.
（発明が解決しようとする問題点）
このように、従来２チャンネルバス調停回路はバス要求
信号をラッチし、このラッチしたバス要求信号を以てバ
ス許可信号を与える方式であり、単純にＲＳフリップフ
ロップを用いたり、Ｄフリップフロップを用い系統別に
タイミングをずらしてラッチ動作させるようにしている
。そのため、２系統間時にバス要求信号が入力すると、
前者の場合ではバス許可信号に不安定な時間が生じ、ま
た、これを改善する後者の方式では片方からのバス要求
に対して続けて許可を与えてしまう可能性があると言う
問題が残る。(Problems to be Solved by the Invention) As described above, the conventional two-channel bus arbitration circuit latches the bus request signal and uses the latched bus request signal to provide the bus grant signal, and simply connects the RS flip-flop. Alternatively, a D flip-flop may be used to shift the timing for each system to perform a latch operation. Therefore, if a bus request signal is input between two systems,
In the former case, there is an unstable time in the bus permission signal, and in the latter method to improve this, there remains the problem that permission may be granted consecutively to bus requests from one side.
そこでこの発明の目的とするところは、同時にバス要求
があった場合でも調停に不安定な時間が発生することが
なく、また、連続して同じ系統のバス要求にのみ許可を
与えてしまうことのないようにした共通バス調停回路を
提供することにある。Therefore, an object of the present invention is to prevent unstable time from occurring in arbitration even when there are simultaneous bus requests, and to prevent consecutive bus requests from the same system from being granted permission. An object of the present invention is to provide a common bus arbitration circuit that eliminates the need for a common bus arbitration circuit.
［発明の構成］
（問題点を解決するための手段）
上記目的を達成するため、本発明は次のように構成する
。すなわち、共通バスに接続された複数の系統からのバ
ス要求を調停する調停回路において、システムクロック
に同期してバス要求をラツチしバス許可信号を出力する
とともにそれぞれの系統毎に動作タイミングのずれを有
する前記系統別のラッチ手段と、バス許可を）、えた後
全系統のバス要求がなくなるまで、及び他方の系統のバ
ス使用許ｒｉＪか与えられるまでは自系統のバス要求を
阻止する第１の阻止機能及び前記系統別のラッチ手段の
いずれかかラッチ動作するとその継続期間、他のラッチ
手段の動作を阻止する第２の阻止機能とを有する阻止手
段とを設けて構成する。[Configuration of the Invention] (Means for Solving the Problems) In order to achieve the above object, the present invention is configured as follows. In other words, in an arbitration circuit that arbitrates bus requests from multiple systems connected to a common bus, it latches bus requests in synchronization with the system clock, outputs a bus permission signal, and adjusts the timing deviation for each system. and a first latch means for each system having a bus permission), which blocks bus requests of the own system until there are no bus requests of all systems and until permission to use the bus of the other system is granted. A blocking means having a blocking function and a second blocking function of blocking the operation of other latch means for the duration of latching operation of any one of the system-specific latch means is provided.
（作用）
このような構成において、系統別ラッチ手段はシステム
クロックに同期しｑつ互いに動作タイミングをずらして
動作し、自系統のバス要求をラッチし、自系統にバス許
可信号を与える。そして、前記系統別のラッチ手段のい
ずれかがラッチ動作すると阻止手段はラッチ手段のラッ
チ継続期間中、他のラッチ手段の動作を阻止する。各系
統のバス要求入力それぞれに対するラッチはこのように
それぞれタイミングがすれる構成としてあり、しかも、
一つがランチ動作すると他の動作を阻止するしても前記
ずれのために、必ず一つのみかラッチ２″され、その系
統の許可信号が直ちに出力され、また、阻止手段の機能
により、−旦、バス許可を与えた後全系統のバス要求が
なくなるまで、または、他方の系統のバス使用許可が与
えられるまでは自系統のバス要求を阻止するように機能
する。(Function) In such a configuration, the system-specific latch means operate in synchronization with the system clock with their operation timings shifted by q times, latch the bus request of the own system, and provide a bus permission signal to the own system. When any one of the system-specific latch means performs a latching operation, the blocking means prevents the other latch means from operating during the latching period of the latch means. The latches for each bus request input of each system are configured so that their timings are different in this way, and furthermore,
Even if one of the launch operations blocks the other operations, due to the deviation, only one of them will be latched 2'', and the permission signal for that system will be immediately output, and due to the function of the blocking means, - After bus permission is granted, the system functions to block bus requests for its own system until there are no bus requests for all systems, or until permission to use the bus for the other system is granted.
そのため、複数のバスマスタから同時にバス要求があっ
た場合でも調停に不安定な時間が発生することがなく、
また、連続して同じ系統のバス要求にのみ許可を与えて
しまうことがなくなる。Therefore, even if there are simultaneous bus requests from multiple bus masters, there will be no unstable time for arbitration.
Furthermore, permission is no longer granted only to bus requests of the same system in succession.
（実施例） 以下、図面を参照して本発明の一実施例を説明する。(Example) Hereinafter, one embodiment of the present invention will be described with reference to the drawings.
第１図に本発明の一実施例に係る共通バス調停回路を示
す。第１図において、Ｒ／ＷＡはＡ系統のリード／ライ
ト信号、Ｒ／ＷＢはＢ系統のリード／ライト信号、面は
Ａ系統のバス要求信号、１？ ＥＱ ＢはＢ系統のバス
要求信号である。また、ｌａ。FIG. 1 shows a common bus arbitration circuit according to an embodiment of the present invention. In FIG. 1, R/WA is a read/write signal for the A system, R/WB is a read/write signal for the B system, and the plane is a bus request signal for the A system. EQ B is a B-system bus request signal. Also, la.
■ｂはＡ系統、Ｂ系統のバス要求信号入力線であり、２
ａ、 ２ｂ、 ｌＯａ 、 ｌＯｂはそれぞれ３人力負
論理ナンド回路である。また、３はシステムクロックＣ
ＬＫの信号線、４ａ、 ４ｂ、 ５ａ、 ５ｂ、 ［ｉ
ａ、 ８ｂはそれぞれＤ型フリップフロップ、７は２人
力正論理ナンド回路、８，１２は２人力正論理ノア回路
、９ａ、 ９ｂは反転回路、ｌｌａ 、 ｌｌｂは２人
力負論理オア回路、１５は反転回路である。これらのう
ち、２人力正論理ナンド回路７はバス要求信号■ｎと■
０のナンド論理をとり、また、２人力正論理ノア回路８
はこのナンド回路７出力とＤ型フリップフロップ４ａの
反転側出力端子出力のノア論理をとってチップイネーブ
ル信号ＣＥとする。■b is the bus request signal input line for A system and B system, and 2
a, 2b, lOa, and lOb are each three human-powered negative logic NAND circuits. Also, 3 is the system clock C
LK signal lines, 4a, 4b, 5a, 5b, [i
a and 8b are D-type flip-flops, 7 is a two-person positive logic NAND circuit, 8 and 12 are two-person positive logic NOR circuits, 9a and 9b are inverting circuits, lla and llb are two-person negative logic OR circuits, and 15 is a two-person positive logic OR circuit. It is an inverting circuit. Of these, the two human-powered positive logic NAND circuits 7 have bus request signals ■n and ■
0's NAND logic, and two-man positive logic NOR circuit 8
The chip enable signal CE is obtained by performing a NOR logic between the output of the NAND circuit 7 and the output of the inverted output terminal of the D-type flip-flop 4a.
３人力負論理ナンド回路２ａはＤ型フリップフロップ４
ｂの肯定側出力端子出力とＤ型フリップフロップ５ａの
肯定側出力端子出力及びＡ系統のバス要求信号面とのナ
ンド論理をとり、３人力負論理ナンド回路２ｂはＤ型フ
リップフロップ４ａの肯定側出力端子出力とＤ型フリッ
プフロップ５ｂの肯定側出力端子出力及びＢ系統のバス
要求信号■］とのナンド論理をとる。また、Ｄ型フリッ
プフロツプ４ａはアンド回路２ａの”Ｌ”出力によりク
リアされ、システムクロックＣＬＫに同期してアンド回
路２ａ出力をラッチする。そして、その否定側出力端子
出力はＡ系統のバス許可信号ＧＲＮＴ Ａとしても利用
される。The three-person negative logic NAND circuit 2a is a D-type flip-flop 4
A NAND logic is performed between the positive side output terminal output of the D-type flip-flop 5a, the positive-side output terminal output of the D-type flip-flop 5a, and the bus request signal plane of the A system, and the three-man negative logic NAND circuit 2b is connected to the positive side of the D-type flip-flop 4a. A NAND logic is performed between the output terminal output, the affirmative side output terminal output of the D-type flip-flop 5b, and the B-system bus request signal [1]. Further, the D-type flip-flop 4a is cleared by the "L" output of the AND circuit 2a, and latches the output of the AND circuit 2a in synchronization with the system clock CLK. The negative side output terminal output is also used as the bus permission signal GRNTA of the A system.
また、Ｄ型フリップフロップ４ｂはナンド回路２ｂの”
Ｌ”出力によりクリアされ、反転回路１５によるシステ
ムクロックＣＬＫの反転出力に同期してナンド回路２ｂ
の出力をラッチする。そして、その否定側出力端子出力
はＢ系統のバス許可信号ＧＲＮＴ Ｂとしても利用され
る。In addition, the D-type flip-flop 4b is connected to the NAND circuit 2b.
The NAND circuit 2b is cleared by the L” output, and in synchronization with the inverted output of the system clock CLK by the inverting circuit 15.
Latch the output of The negative side output terminal output is also used as a bus permission signal GRNTB for the B system.
また、Ｄ型フリップフロップ６ａはナンド回路２ａの”
Ｌ”出力によりＤ型フリップフロップ４ａの否定側出
力端子出力をプリセットし、また、システムクロックＣ
ＬＫに同期してＤ型フリップフロップ４ａの否定側出力
端子出力をラッチする。このフリップフロップ６ａの肯
定側出力端子出力はＡ系統の応答信号ＡＣＫ Ａとして
用いられる。また、Ｄ型フリップフロップ６ｂはナンド
回路２１）の”Ｌ”出力によりＤ型フリップフロップ４
ｂの否定側出力端子出力をプリセットし、また、システ
ムクロックＣＬＫの反転出力に同期してＤ型フリップフ
ロップ４ｂの否定側出力端子出力をラッチする。このフ
リップフロップ６ｂの肯定側出力端子出力はＢ系統の応
答信号ＡＣＫ Ｂとして用いられる。In addition, the D-type flip-flop 6a is connected to the NAND circuit 2a.
The negative side output terminal output of the D-type flip-flop 4a is preset by the L” output, and the system clock C
The negative side output terminal output of the D-type flip-flop 4a is latched in synchronization with LK. The output from the positive side output terminal of this flip-flop 6a is used as the response signal ACK A of the A system. Furthermore, the D-type flip-flop 6b is connected to the D-type flip-flop 4 by the "L" output of the NAND circuit 21).
The negative side output terminal output of the D-type flip-flop 4b is preset, and the negative side output terminal output of the D-type flip-flop 4b is latched in synchronization with the inverted output of the system clock CLK. The output from the positive side output terminal of this flip-flop 6b is used as the response signal ACK B of the B system.
Ｄ型フリップフロップ５ｂは入力端子りに常に”Ｈ”が
与えられ反転回路９ｂにより反転したアンド回路２ｂの
出力をクロックとして動作するとともに、オア回路１１
ａの出力によりクリアされる。The D-type flip-flop 5b is always supplied with "H" to its input terminal, and operates using the output of the AND circuit 2b, which is inverted by the inverting circuit 9b, as a clock.
Cleared by the output of a.
また、Ｄ型フリップフロップ５ａも同様に入力端子りに
常に”Ｈ”が与えられ、反転回路９ａにより反転したア
ンド回路２ａの出力をクロックとして動作するとともに
、オア回路１１ｂの出力によりクリアされる。Similarly, "H" is always applied to the input terminal of the D-type flip-flop 5a, and it operates using the output of the AND circuit 2a inverted by the inverting circuit 9a as a clock, and is cleared by the output of the OR circuit 11b.
ナンド回路１０ａはＡ系統のリード／ライト信号Ｒ／Ｗ
ＡとＤ型フリップフロップ６ａの否定側出力端子出力及
びノア回路８の出力のナンド論理をとり、ナンド回路ｆ
ｏｂはＢ系統のリード／ライト信号Ｒ／ＷＢとＤ型フリ
ップフロップ６ｂの否定側出力端子出力及びノア回路８
の出力のナンド論理をとり、また、ノア回路１２はこれ
らナンド回路１０ａ 、 ｌＯｂのナンド論理をとって
メモリのリード／ライト信号Ｒ／Ｗとする。また、オア
回路１１ａはＤ型フリップフロップ４ａの否定側出力端
子出力とナンド回路７出力とのオア論理をとり、また、
オア回路１１ｂはＤ型フリップフロップ４ｂの否定側出
力端子出力とナンド回路７出力とのオア論理をとる構成
としである。The NAND circuit 10a is the A-system read/write signal R/W.
Taking the NAND logic of the negative side output terminal outputs of the A and D type flip-flops 6a and the output of the NOR circuit 8, the NAND circuit f
ob is the read/write signal R/WB of the B system, the negative side output terminal output of the D type flip-flop 6b, and the NOR circuit 8
Further, the NOR circuit 12 takes the NAND logic of the outputs of these NAND circuits 10a and 1Ob and uses it as a memory read/write signal R/W. Further, the OR circuit 11a performs OR logic between the negative side output terminal output of the D-type flip-flop 4a and the output of the NAND circuit 7, and
The OR circuit 11b is configured to perform an OR logic between the negative output terminal output of the D-type flip-flop 4b and the output of the NAND circuit 7.
このような構成において、Ａ系統からのバス要求信号層
６があると（論理“Ｌ”になると）、負論理ナンド回路
２ａの入力が全て”Ｌ”のとき、その出力は”Ｈ”とな
り、システムクロックＣＬＫの立ち下がりエツジにより
、Ｄ型フリップフロップ４ａの肯定側出力端子出力は“
Ｈ”となり、否定側出力端子出力は”Ｌ”となる。Ｄ型
フリップフロップ４ａの否定側出力端子出力はＡ系統の
バス許可信号ＧＲＮＴＡとして用いられているので、Ａ
系統にはバス許可か与えられる。In such a configuration, when there is a bus request signal layer 6 from the A system (when it becomes logic "L"), when all the inputs of the negative logic NAND circuit 2a are "L", its output becomes "H", Due to the falling edge of the system clock CLK, the output from the positive output terminal of the D-type flip-flop 4a is “
"H", and the negative output terminal output becomes "L". Since the negative output terminal output of the D-type flip-flop 4a is used as the bus permission signal GRNTA for the A system, the output from the negative output terminal becomes "L".
The system will be given a bus permit.
このとき、Ｄ型フリップフロップ４ａの肯定側出力端子
出力”Ｈ”はＢ系統の負論理ナンド回路２ｂに与えられ
るため、このナンド回路２ｂはＢ系統のバス要求信号Ｒ
ＩＥＱＢを受付けず、阻止される。また、Ｄ型フリップ
フロップ４ａ、 ４ｂの肯定側出力のノア論理をとるノ
ア回路８よりメモリへのチップイネーブル信号ＣＥが与
えられ、Ａ系統においてメモリのアクセスを可能にする
。”Ｌ”なるＤ型フリップフロップ４ａの否定側出力端
子出力はオア回路１１ａを通ってＤ型フリップフロップ
５ｂのクリア端子に与えられ、これをクリアする。Ｄ型
フリップフロップ５ｂはＢ系統のバス許可があったこと
を記憶してＢ系統のバス要求を阻止するためのナンド回
路２ｂにあたえるゲート信号を”Ｈ”にする記憶手段で
あり、このクリアによって、Ｂ系統のバス許可の記憶は
抹消される。つまり、ナンド回路２ｂにあたえるゲート
信号を”Ｌ”にする。At this time, since the positive side output terminal output "H" of the D-type flip-flop 4a is given to the negative logic NAND circuit 2b of the B system, this NAND circuit 2b receives the bus request signal R of the B system.
IEQB will not be accepted and will be blocked. Further, a chip enable signal CE is applied to the memory from a NOR circuit 8 which takes the NOR logic of the positive side outputs of the D-type flip-flops 4a and 4b, allowing access to the memory in the A system. The "L" negative output terminal output of the D-type flip-flop 4a is applied to the clear terminal of the D-type flip-flop 5b through the OR circuit 11a to clear it. The D-type flip-flop 5b is a storage means that stores the fact that the B-system bus has been granted and sets the gate signal to "H" to the NAND circuit 2b to block the B-system bus request. , the memory of bus permission for system B is erased. In other words, the gate signal applied to the NAND circuit 2b is set to "L".
システムクロックＣｔ、にの立ち上りエツジにより、Ｄ
型フリップフロップ６ａの肯定側出力端子出力は”Ｌ”
となり、否定側出力端子出力は”Ｈ”となる。そのため
、これによってデータが確定したことを示すＡ系統の応
答信号ＡＣＫ Ａは”Ｌ”となって、Ａ系統に対し、デ
ータの確定を知らせる。Due to the rising edge of the system clock Ct, D
The positive side output terminal output of type flip-flop 6a is “L”
Therefore, the negative side output terminal output becomes "H". Therefore, the response signal ACK A of the A system, which indicates that the data has been finalized, becomes "L" and notifies the A system that the data has been finalized.
また、データ書き込みの際はＡ系統のリード／ライト信
号Ｒ／ＷＡは”Ｈ“となり、メモリにデータを書き込む
。従って、システムクロックＣＬＫは１クロツつてメモ
リ等に書き込み或いは読み出しが出来るクロック幅に設
定しておく必要がある。Further, when writing data, the read/write signal R/WA of the A system becomes "H" and data is written to the memory. Therefore, it is necessary to set the system clock CLK to a clock width that allows writing to or reading from a memory or the like in one clock cycle.
次にＡ系統からのバス要求終了すると、バス要求信号Ｒ
Ｅ Ｑ Ａは”Ｈ”となり、負論理ナンド回路２ａの出
力は”Ｌ ”となる。そのため、Ｄ型フリップフロップ
４ａ、 ６ａはそれぞれクリア、プリセットされる。す
なわち、Ａ系統のバス許可信号とデータ確定を取消す。Next, when the bus request from system A is completed, the bus request signal R
EQA becomes "H", and the output of the negative logic NAND circuit 2a becomes "L". Therefore, the D-type flip-flops 4a and 6a are cleared and preset, respectively. That is, the bus permission signal and data confirmation of system A are canceled.
この時、Ａ系統のバス許可がありたことを記憶するＡ系
統のバス許可記憶手段であるＤ型フリップフロップ５ａ
にクロックＣＬＫの立ち上りエツジが入ることによって
、Ｄ型フリップフロップ５ａは”Ｈ”をラッチし、記憶
してバス要求阻止に使用するか、もし、これは次のよう
に状態に応じて変わる。At this time, a D-type flip-flop 5a, which is a bus permission storage means for the A system, stores that the bus permission for the A system has been obtained.
When the rising edge of the clock CLK enters, the D-type flip-flop 5a latches "H", stores it, and uses it to block a bus request, depending on the state as follows.
すなわち、Ｂ系統のバス要求があればＤ型フリップフロ
ップ５ａのクリア端子入力は”Ｈ”となリ、Ｄ入力端子
に常に”Ｈ”が与えられているＤ型フリップフロップ５
ａはこれをラッチし、ナンド回路２ａに対し、Ａ系統の
バス要求を阻止するように働き、もし、Ｂ系統からのバ
ス要求がなければ、このときはＡ系統からのバス要求も
なくなっているので、Ｄ９フリップフロップ５ａのクリ
ア端子入力は” Ｌ”であり、Ｄ型フリップフロップ５
ａのＤ入力端子入力をラッチせず、Ａ系統からのバス要
求の阻止のためのゲート出力を発生しない。That is, if there is a bus request for the B system, the clear terminal input of the D-type flip-flop 5a becomes "H", and the D-type flip-flop 5 whose D input terminal is always given "H"
A latches this and acts on the NAND circuit 2a to block the bus request from the A system, and if there is no bus request from the B system, then there is also no bus request from the A system. Therefore, the clear terminal input of the D9 flip-flop 5a is "L", and the D-type flip-flop 5a
The D input terminal input of a is not latched, and the gate output for blocking the bus request from the A system is not generated.
ここで、Ｄ型フリップフロップ５ａがラッチをしたとき
の解除、つまり、Ａ系統のバス要求信号の阻止の解除は
、Ａ、Ｂ系統共にバス要求がなくなった時、またはＢ系
統にハス許可が与えられ、バス許可信号Ｇ ＲＮ ′「
Ｂが”Ｌ”になった時、その信号かオア回路１１ｂを介
してＤＷフリップフロップ５ａのクリア端子に与えられ
て、これをクリアした時である。Here, the release when the D-type flip-flop 5a is latched, that is, the blocking of the bus request signal of the A system is released when there is no bus request for both the A and B systems, or when the bus permission is granted to the B system. bus permission signal GRN'
When B becomes "L", that signal is applied to the clear terminal of the DW flip-flop 5a via the OR circuit 11b, and is cleared.
以上はＡ系統を中心に説明したが、このような動作はＢ
系統を中心にした場合でもＢ系統の該当要素が同様に作
用するので同様に機能する。The above explanation focused on the A system, but this kind of behavior is also applicable to the B system.
Even when the system is centered, the corresponding elements of the B system act in the same way, so it functions in the same way.
＝ １８−
従って、バス使用許可を得た系統では全ての系統からの
バス要求がなくなるか、若しくは相手の系統にバス使用
許可が与えられるまでバスの使用許可か与えられず、従
って、同時にバス要求があった場合でも調停に不安定な
時間が発生することがなく、また、連続して同じ系統の
バス要求にのみ許可を与えてしまうことかなくなる。= 18- Therefore, a system that has been granted permission to use the bus will not be granted permission to use the bus until there are no bus requests from all systems, or permission to use the bus is granted to the other system. Even if there is a problem, an unstable time will not occur in arbitration, and permission will not be granted only to bus requests of the same system continuously.
このように本発明による共通バス調停回路は、システム
クロックに同期してバス要求をラッチするフリップフロ
ップを使用し、このフリップフロップは２系統のバス要
求入力それぞれに対するラッチは一方が他方より遅れる
構成とし、また、バス許可を与えると他方へのバス許可
を阻止し、且つ、バス許可を勺えると両系統のバス要求
かなくなるとき、または、他方の系統のバス使用許可か
与えられるまではバス使用許可が与えられた系統のバス
要求を阻止する阻止手段を設けて構成したものである。As described above, the common bus arbitration circuit according to the present invention uses a flip-flop that latches bus requests in synchronization with the system clock, and this flip-flop has a configuration in which the latches for each of the two bus request inputs are delayed from one to the other. Also, when bus permission is granted, bus permission is blocked to the other system, and when bus permission is granted, the bus is not allowed to be used until there are no bus requests for both systems, or until permission to use the bus for the other system is granted. This configuration includes a blocking means for blocking a bus request for a system for which permission has been granted.
そのため、複数のバスマスクから同時にバス要求があっ
た場合でも調停に不安定な時間が発生することかなく、
また、連続して同じ系統のバス要求にのみ許可を与えて
しまうことかなくなる。Therefore, even if there are bus requests from multiple bus masks at the same time, there will be no unstable time for arbitration.
Furthermore, permission is no longer granted only to bus requests of the same system in succession.
なお、本発明は上記し口つ図面に示す実施例に限定する
ことなく、その要旨を変更しない範囲ないで適宜変形し
て実施し得るものである。It should be noted that the present invention is not limited to the embodiments described above and shown in the drawings, but can be implemented with appropriate modifications without changing the gist thereof.
［発明の効果］
以上説明したように、本発明によれば、複数の系統から
のバス要求信号が同時にあった場合でも調停に不安定な
時間か発生することかなく、また、連続して同じ系統の
バス要求にのみ許可を与えてしまうことのない共通バス
調停回路を提供できる。[Effects of the Invention] As explained above, according to the present invention, even if there are bus request signals from multiple systems at the same time, there will be no unstable time in arbitration, and the same bus request signals will not occur continuously. It is possible to provide a common bus arbitration circuit that does not grant permission only to system bus requests.
第１図は本発明の一実施例に係る調停回路の構成を示す
回路図、第２図は従来の調停回路を使用したバス共用の
計算機システムの構成を示すブロック図、第３図及び第
４図は従来の調停回路の構成を示す回路図である。
ｌａ、 １ｔ＋−Ａ系統、Ｂ系統のバス要求信号入力線
、２ａ、 ２ｂ、 ｌＯａ 、 ｌｏｂ −３人力負論
理ナンド回路、３・・・システムクロックＣＬＫの信号
線、４ａ。
４ｂ、 ５ａ、 ５ｂ、 ８ａ、 ８ｂ−Ｄ型フリ
ップフロップ、７・・・２人力正論理ナンド回路、８，
１２・・・２人力正論理ノア回路、９ａ、 ９ｂ・・反
転回路、ｌｌａ 、 ｌｌｂ・・・２人力負論理オア回
路、１５・反転回路、Ｒ／ＷＡ・Ａ系統のり一ド／ライ
ト信号、Ｒ／ＷＢ・・Ｂ系統のリード／ライト信号、Ｒ
Ｅ Ｑ Ａ・・・Ａ系統のバス要求信号、Ｉ？１ＥＱＢ
−Ｂ系統のハス要求信号。
出願人代理人 弁理士 鈴江武彦
第２図
第３図
第４図FIG. 1 is a circuit diagram showing the configuration of an arbitration circuit according to an embodiment of the present invention, FIG. 2 is a block diagram showing the configuration of a bus-sharing computer system using a conventional arbitration circuit, and FIGS. The figure is a circuit diagram showing the configuration of a conventional arbitration circuit. la, 1t+-A system, B system bus request signal input line, 2a, 2b, lOa, lob-3 human negative logic NAND circuit, 3... system clock CLK signal line, 4a. 4b, 5a, 5b, 8a, 8b-D type flip-flop, 7...2 manual positive logic NAND circuit, 8,
12...2 human powered positive logic NOR circuit, 9a, 9b...inversion circuit, lla, llb...2 human powered negative logic OR circuit, 15. Inversion circuit, R/WA/A system glue read/write signal, R/WB...B system read/write signal, R
E Q A... A bus request signal, I? 1EQB
-B system lotus request signal. Applicant's representative Patent attorney Takehiko Suzue Figure 2 Figure 3 Figure 4
Claims (1)
停する調停回路において、システムクロックに同期して
バス要求をラッチしバス許可信号を出力するとともにそ
れぞれの系統毎に動作タイミングのずれを有する前記系
統別のラッチ手段と、バス許可を与えた後全系統のバス
要求がなくなるまで、及び他方の系統のバス使用許可が
与えられるまでは自系統のバス要求を阻止する第１の阻
止機能及び前記系統別のラッチ手段のいずれかがラッチ
動作するとその継続期間、他のラッチ手段の動作を阻止
する第２の阻止機能とを有する阻止手段とを設けて構成
したことを特徴とする共通バス調停回路。In an arbitration circuit that arbitrates bus requests from a plurality of systems connected to a common bus, the above-mentioned arbitration circuit latches bus requests in synchronization with a system clock and outputs a bus permission signal, and has a difference in operation timing for each system. latching means for each system; a first blocking function that blocks bus requests for the own system until bus requests for all systems disappear after bus permission is granted and until permission to use the bus for the other system is granted; A common bus arbitration circuit comprising a blocking means having a second blocking function of blocking the operation of other latch means for the duration of the latching operation of any one of the latch means for each system. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63018261A JPH01193959A (en) | 1988-01-28 | 1988-01-28 | Common bus arbitration circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63018261A JPH01193959A (en) | 1988-01-28 | 1988-01-28 | Common bus arbitration circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01193959A true JPH01193959A (en) | 1989-08-03 |
Family
ID=11966735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63018261A Pending JPH01193959A (en) | 1988-01-28 | 1988-01-28 | Common bus arbitration circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01193959A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000031647A1 (en) * | 1998-11-26 | 2000-06-02 | Matsushita Electric Industrial Co., Ltd. | Image processing device |
| WO2010001515A1 (en) * | 2008-07-04 | 2010-01-07 | 三菱電機株式会社 | Bus arbitration device and navigation device using the same |
-
1988
- 1988-01-28 JP JP63018261A patent/JPH01193959A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000031647A1 (en) * | 1998-11-26 | 2000-06-02 | Matsushita Electric Industrial Co., Ltd. | Image processing device |
| US7038737B1 (en) | 1998-11-26 | 2006-05-02 | Matsushita Electric Industrial Co., Ltd. | Image processing device |
| WO2010001515A1 (en) * | 2008-07-04 | 2010-01-07 | 三菱電機株式会社 | Bus arbitration device and navigation device using the same |
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