JPH06242944A - Command execution circuit - Google Patents
Command execution circuitInfo
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- JPH06242944A JPH06242944A JP3072993A JP3072993A JPH06242944A JP H06242944 A JPH06242944 A JP H06242944A JP 3072993 A JP3072993 A JP 3072993A JP 3072993 A JP3072993 A JP 3072993A JP H06242944 A JPH06242944 A JP H06242944A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、ホストとなる情報処理
装置に対して付加的な構成(スレーブ)となる情報処理
装置に係り、特にコマンド実行回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing device having a configuration (slave) added to an information processing device serving as a host, and more particularly to a command execution circuit.
【0002】[0002]
【従来の技術】一般に、ホスト装置及びスレーブ装置に
より構成されるシステムにおいて、該スレーブ装置の構
成には、大別して2種類のものがある。2. Description of the Related Art Generally, in a system composed of a host device and a slave device, there are roughly two types of structures of the slave device.
【0003】一方は、オペレーションシステム(OS)
を備え、スレーブ装置自体が独立して動作可能な構成で
あり、他方は、OS等の自己管理機能を有せず、ホスト
装置からの指示で制御されて動作する構成である。図1
4には、従来のOSを備えるスレーブ装置を組み込んだ
構成を示す。この構成は、ホスト装置1及びスレーブ装
置2は回線3により接続されている。このようなスレー
ブ装置を使用する場合は、次のように動作する。One is an operating system (OS)
The slave device itself has a configuration capable of operating independently, and the other has a configuration that does not have a self-management function such as an OS and is controlled and operated by an instruction from the host device. Figure 1
4 shows a configuration in which a slave device having a conventional OS is incorporated. In this configuration, the host device 1 and the slave device 2 are connected by a line 3. When using such a slave device, it operates as follows.
【0004】まず、ホスト装置1は、回線3を経由し
て、スレーブ装置2にコマンドを発行する。このスレー
ブ装置2は、常時、回線3に流れるデータやコマンド等
を監視しており、ホスト装置1から発行されたコマンド
を受信し、スレーブ装置2内の図示しないCPUに対し
て、割り込みがかかりデータの受信を認識する。First, the host device 1 issues a command to the slave device 2 via the line 3. The slave device 2 constantly monitors data, commands, and the like flowing on the line 3, receives a command issued from the host device 1, interrupts a CPU (not shown) in the slave device 2, and outputs the data. Recognize the reception of.
【0005】前記スレーブ装置2は、受信したデータ
(コマンド)を解析し、指示された動作を行う。それに
対応するコマンドを実行するためのハードウエア(H
W)が組み込まれていれば、該HWが動作する。しか
し、前記HWが無い場合には、コマンドの動作を実現す
るプログラムが起動される。The slave device 2 analyzes the received data (command) and performs the instructed operation. Hardware for executing the corresponding command (H
If W) is incorporated, the HW operates. However, when there is no HW, a program that realizes the operation of the command is started.
【0006】そして、コマンド実行後は、終了したこと
を示すコードが回線3を介して、ホスト装置1に通知さ
れる。前記スレーブ装置2は、コマンドの処理に必要な
設定や処理後の各レジスタ等のリセット動作、資源管理
等も自ら行っている。After the command is executed, the code indicating the completion is notified to the host device 1 via the line 3. The slave device 2 also performs settings necessary for command processing, reset operation of each register after processing, resource management, and the like.
【0007】一方、OSを持たないスレーブ装置を組み
込んだ場合には、次のように動作する。ここで、この構
成は図14に示す構成と同等であり、スレーブ装置2が
OSを持たない装置に置き換えるものとする。On the other hand, when a slave device having no OS is incorporated, it operates as follows. Here, this configuration is equivalent to the configuration shown in FIG. 14, and the slave device 2 is replaced with a device having no OS.
【0008】まず、ホスト装置1はスレーブ装置2に対
して回線3を介して、コマンドを発行する。スレーブ装
置2の図示しない中央処理装置(CPU)は、コマンド
を実行することだけをすれば良いため、割り込みという
形式を取る必要がなく、直ちにコマンドを解析して実行
する。First, the host device 1 issues a command to the slave device 2 via the line 3. Since the central processing unit (CPU) (not shown) of the slave device 2 only has to execute the command, it does not need to take the form of interrupt and immediately analyzes and executes the command.
【0009】このような実行は、専用のHWを備え、こ
れを起動する場合もあり、コマンドの処理に必要なプロ
グラムを起動する場合もある。スレーブ装置2は、コマ
ンドによっては必要なレジスタの設定、処理後のリセッ
ト動作を専用のコマンドを設定することで行わねばなら
ない。資源管理も同様に専用のコマンドで実行する必要
がある。図14に示す構成とは異なるが、ホスト装置内
に専用の処理ボードを設ける場合も同様である。For such execution, a dedicated HW is provided and may be activated, or a program necessary for command processing may be activated. Depending on the command, the slave device 2 must perform necessary register setting and reset operation after processing by setting a dedicated command. Similarly, resource management must be executed with a dedicated command. Although different from the configuration shown in FIG. 14, the same applies to the case where a dedicated processing board is provided in the host device.
【0010】[0010]
【発明が解決しようとする課題】しかし、前述したスレ
ーブ装置がOSを備える場合には、スレーブ装置の資源
管理やタイマ処理等を自らが行うことになる。この為、
スレーブ装置の処理速度には、処理すべき信号に対して
十分に余裕がなければならない。実際には、画像処理等
を考えると、十分な処理速度を確保するためには、処理
能力に高い大型のコンピュータを用いるか、小型コンピ
ュータであった場合には、処理のHW化等を実施しない
と困難である。また共に、長時間を要する処理を行う場
合には、処理途中にタイマによる処理等が割り込むこと
になり、リアルタイム性に問題が出てくる。However, when the above-mentioned slave device has an OS, the slave device itself performs resource management and timer processing of the slave device. Therefore,
The processing speed of the slave device must be sufficiently large for the signal to be processed. Actually, in consideration of image processing and the like, in order to secure a sufficient processing speed, a large computer with high processing capacity is used, or if it is a small computer, HW processing etc. is not implemented. And difficult. Further, in both cases, when a process that requires a long time is performed, a process by a timer or the like interrupts during the process, which causes a problem in real-time property.
【0011】一方、OSを有さないスレーブ装置の場合
には、すべてをHW化して、ホスト装置からの制御で動
作させることが好適するが、処理をすべてHW化するこ
とは困難である。さらにHW化することは融通性、拡張
性に問題がある。従って処理速度に対しての要求が厳し
いものから順位をつけてHW化を行い、他の処理はプロ
グラムによって実行する形式をとるのが一般的となる。
HW化した処理は良いがプログラムで処理を行う場合、
コマンドの解析やプログラムのロード等の処理が必要で
あり、この処理がリアルタイム性に影響する場合があ
る。そこで本発明は、処理速度の高速化を図りつつ、融
通性、拡張性及びリアルタイム性を有するコマンド実行
回路を提供することを目的とする。On the other hand, in the case of a slave device that does not have an OS, it is preferable that all of them be HW and operated under the control of the host device, but it is difficult to make all the processes HW. Further, there is a problem in flexibility and expandability to make HW. Therefore, it is a general practice that the processing is performed in order from the one with the strictest requirement for the processing speed, and the other processing is executed by the program.
HW processing is good, but when processing is done by program,
Processing such as command analysis and program loading is required, and this processing may affect real-time processing. Therefore, an object of the present invention is to provide a command execution circuit having flexibility, expandability, and real-time property while increasing the processing speed.
【0012】[0012]
【課題を解決するための手段】本発明は上記目的を達成
するために、ホスト装置に付加された構成となり処理を
行う形式の情報処理装置において、ホストからのコマン
ドからなる上位レベル命令を格納する第1のコマンドレ
ジスタと、前回実行された上位レベル命令を格納する複
数のディレクトリレジスタと前記ディレクトリレジスタ
に対応して、前記ディレクトリレジスタに格納された上
位レベル命令を実行するための前記情報処理装置の命令
からなる下位レベル命令を格納するメモリと、前記第1
のコマンドレジスタの上位レベル命令と前記ディレクト
リレジスタの上位レベル命令とを比較する比較器とを具
備し、前記上位レベル命令を実行する際に、前記比較器
により2つの前記上位レベル命令の比較を行い、一致し
た場合には、対応する前記メモリから下位レベルの命令
を読みだし、実行するコマンド実行回路を提供する。In order to achieve the above object, the present invention stores an upper level instruction consisting of a command from a host in an information processing device configured to be added to a host device to perform processing. A first command register, a plurality of directory registers for storing previously executed higher level instructions, and the information processing apparatus for executing the upper level instructions stored in the directory registers corresponding to the directory registers. A memory for storing a lower-level instruction composed of instructions;
And a comparator for comparing the upper level instruction of the command register with the upper level instruction of the directory register. When executing the upper level instruction, the comparator compares the two upper level instructions. , A command execution circuit for reading and executing a lower level instruction from the corresponding memory is provided.
【0013】[0013]
【作用】以上のような構成のコマンド実行回路により、
ディレクトリレジスタに格納されている上位レベル命令
は、メモリの出力の下位レベル命令により直ちに実行に
移される。[Operation] With the command execution circuit having the above configuration,
The upper level instruction stored in the directory register is immediately put into execution by the lower level instruction at the output of the memory.
【0014】すなわち、ホスト装置からのコマンド信号
がコマンドレジスタに格納され、コマンドレジスタの内
容とディレクトリレジスタからの出力信号の内容が比較
器でチェックされ、それらの比較器からの一致信号に基
づき、メモリからコマンドを実行するマイクロ命令が読
出される。そのマイクロ命令信号により演算処理部が動
作されて、バスを通じて、ワークメモリからデータを読
出し、処理を行い、再びワークメモリに格納される。That is, the command signal from the host device is stored in the command register, the contents of the command register and the contents of the output signal from the directory register are checked by the comparator, and the memory is determined based on the coincidence signals from the comparators. From which micro-instructions to execute the command are read. The arithmetic processing unit is operated by the microinstruction signal, data is read from the work memory through the bus, processed, and stored again in the work memory.
【0015】[0015]
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。Embodiments of the present invention will now be described in detail with reference to the drawings.
【0016】まず、本発明のコマンド実行回路につい
て、概要を述べる。外部からの信号等をリアルタイムで
処理を施すには、装置として必要な処理部とは別に単純
にコマンドだけを実行する処理部を持たせるのがよい。
このコマンド処理部はコマンドの実行に必要な下位レベ
ルの命令のみを高速に実行する。従って、すべてのコマ
ンドに対しての下位レベルの命令を1つの十分な容量の
メモリに格納し、実行するより、小容量の高速のメモリ
に格納した上で実行したほうが制御が容易になり好適す
る。また、OSの機能が無い代わりに、多少の拡張性も
持たせる。First, the command execution circuit of the present invention will be outlined. In order to process a signal or the like from the outside in real time, it is preferable to have a processing unit that simply executes only a command, in addition to a processing unit required as an apparatus.
This command processing unit executes only low-level instructions necessary for executing the command at high speed. Therefore, it is preferable to store the low-level instructions for all commands in one memory having a sufficient capacity and execute the instructions, after storing them in the small-capacity high-speed memory for easy control. . Further, instead of having no OS function, it has some expandability.
【0017】図1は、本発明のコマンド実行回路を用い
たスレーブ装置を含むシステム全体の構成図である。図
1において、スレーブ装置100は、ホスト装置200
と処理すべき信号を発生する信号発生装置300との間
に介在するように接続される。前記信号発生装置300
から発生した信号は、スレーブ装置100で処理され、
再び信号発生装置300に戻される。次に図2は、前述
したスレーブ装置100の具体的な構成を示すブロック
図である。FIG. 1 is a block diagram of the entire system including a slave device using the command execution circuit of the present invention. In FIG. 1, the slave device 100 is a host device 200.
And a signal generator 300 that generates a signal to be processed. The signal generator 300
The signal generated by the slave device 100 is processed by the slave device 100,
It is returned to the signal generator 300 again. Next, FIG. 2 is a block diagram showing a specific configuration of the slave device 100 described above.
【0018】このスレーブ装置100において、ホスト
装置からのコマンド信号201がコマンドレジスタ11
0に格納される。このコマンドレジスタ110には、デ
ィレクトリレジスタ120〜123及び、コマンドレジ
スタ110の内容とディレクトリレジスタ120〜12
3からの出力信号124〜127の内容をチェックする
比較器130〜133が接続される。これらの比較器1
30〜134の比較の結果、一致したときに”1”から
なる一致信号134〜137をディレクトリレジスタに
対応したメモリ140〜143にそれぞれ出力する。In this slave device 100, the command signal 201 from the host device is transmitted to the command register 11
Stored in 0. The command register 110 includes the directory registers 120 to 123, the contents of the command register 110 and the directory registers 120 to 12
The comparators 130 to 133 for checking the contents of the output signals 124 to 127 from the H.3 are connected. These comparators 1
As a result of the comparison of 30 to 134, when they match, the match signals 134 to 137 consisting of “1” are output to the memories 140 to 143 corresponding to the directory registers, respectively.
【0019】前記メモリ140〜143は、コマンドレ
ジスタ110に格納されたコマンドを実行するマイクロ
命令を格納し、さらに該メモリ140〜143は、アド
レス生成回路を内蔵し、一致信号134〜137が”
1”である時に、メモリ140〜143はアドレスを自
動的にインクリメントしながらデータを出力する。The memories 140 to 143 store microinstructions for executing the commands stored in the command register 110. Further, the memories 140 to 143 have an address generating circuit built therein, and the coincidence signals 134 to 137 are "
When it is "1", the memories 140 to 143 output data while automatically incrementing the address.
【0020】一方、前記一致信号134〜137が”
0”の時には、メモリ140〜143は”0”を出力す
るものとする。マイクロ命令信号144〜147はメモ
リ140〜143からのマイクロ命令の出力である。On the other hand, the coincidence signals 134 to 137 are "
When it is "0", the memories 140 to 143 output "0". The microinstruction signals 144 to 147 are outputs of the microinstructions from the memories 140 to 143.
【0021】但し、この本実施例では説明を容易にする
ため、回路を簡略化し、メモリ140〜143にマイク
ロ命令を格納する際、次のような条件を付けている。マ
イクロ命令を格納する際は、一旦、メモリ内部をオー
ル”0”にクリアし、必要なワード数のみ書き込みが行
われる。従って、書き込みが行われないところは”0”
のデータを保持している。またメモリサイズは書き込ま
れるマイクロ命令の最大数より1多いサイズとする。However, in this embodiment, in order to facilitate the explanation, the circuit is simplified and the following conditions are added when the micro instructions are stored in the memories 140 to 143. When storing a microinstruction, the inside of the memory is once cleared to "0" and writing is performed for the required number of words. Therefore, "0" is written in places where no writing is performed.
Holds the data of. The memory size is one larger than the maximum number of written microinstructions.
【0022】これにより、いずれのコマンドの実行の際
にマイクロ命令が書き込まれた後でも最低1ワードは”
0”の値を保持することになる。またマイクロ命令は、
分岐しない形で記述されているものとする。As a result, at least one word is "at least one word after the microinstruction is written in executing any command.
It holds the value of 0 ". Also, the micro instruction is
It is assumed that the description is made without branching.
【0023】そして、前記メモリ140〜143には、
読出されたマイクロ命令144〜147のビットごとの
論理和が論理和回路150により処理される。これらの
メモリ140〜143は、一致信号134〜137が”
1”のもののみ、マイクロ命令を出力し、それ以外は”
0”を出力する。そのため、前記メモリ140〜143
の1つのみが一致信号を出力すれば、論理和回路150
の出力信号151は、前記メモリ140〜143のいず
れかが出したマイクロ命令をそのまま出力することにな
る。And, in the memories 140 to 143,
The bitwise logical sum of the read microinstructions 144 to 147 is processed by the logical sum circuit 150. In these memories 140 to 143, the coincidence signals 134 to 137 are "
Micro-instruction is output only for 1 ", and other than"
0 "is output. Therefore, the memories 140 to 143 are output.
If only one of them outputs a coincidence signal, the OR circuit 150
The output signal 151 of 1 is to output the micro instruction issued by any of the memories 140 to 143 as it is.
【0024】また、一致信号134〜137が同時に2
つ以上”1”にならないようすることは、ディレクトリ
レジスタ120〜123へ同時に同じコマンドが格納さ
れない事により保証される(ディレクトリレジスタ12
0〜123に同じコマンドがあったとしても、メモリ1
40〜143内に同じマイクロ命令が格納されているた
め問題はないが、本実施例ではありえない)。Further, the coincidence signals 134 to 137 are simultaneously 2
It is ensured that the same command is not stored in the directory registers 120 to 123 at the same time (the directory register 12).
Even if the same command exists in 0 to 123, the memory 1
There is no problem because the same microinstruction is stored in 40 to 143, but this is not possible in this embodiment).
【0025】そして、演算処理部160はマイクロ命令
信号151により動作する。この演算処理部160はマ
イクロ命令により、バス180を通じて、ワークメモリ
170よりデータを読みだし、処理を行い、再びワーク
メモリ170に格納する事を繰り返す。前記マイクロ命
令151が”0”の時は、演算処理部160は信号10
1を”1”にする。これは図1に示したホスト装置20
0への次のコマンド発行の許可信号となる。ホスト装置
200は信号101が”0”から”1”に変わったのを
検出するとコマンドを1つ発行する。The arithmetic processing section 160 operates according to the micro command signal 151. The arithmetic processing unit 160 reads the data from the work memory 170 through the bus 180 according to the micro instruction, performs the process, and stores the data in the work memory 170 again. When the micro instruction 151 is “0”, the arithmetic processing unit 160 outputs the signal 10
Set 1 to "1". This is the host device 20 shown in FIG.
It becomes a permission signal for issuing the next command to 0. When the host device 200 detects that the signal 101 has changed from "0" to "1", it issues one command.
【0026】前記信号101の変化と同時に演算処理部
160は信号162を”1”に設定し、比較器130〜
134は”0”から”1”の信号の変化を検出し、信号
134〜137を”0”にする。そして信号101,1
62はマイクロ命令151が”0”でなくなった時に”
0”に変化する。Simultaneously with the change of the signal 101, the arithmetic processing section 160 sets the signal 162 to "1", and the comparators 130-
Reference numeral 134 detects a change in the signal from "0" to "1" and sets the signals 134 to 137 to "0". And signals 101,1
62 is "when the micro instruction 151 is not" 0 ""
Changes to 0 ".
【0027】前記コマンドレジスタ110の内容とディ
レクトリレジスタ120〜123の内容が一致しなかっ
た場合には、比較器130〜133の一致信号がまとめ
られ出力信号138として、演算処理部160に伝達さ
れる。この演算処理部160内部には、ホスト装置から
のコマンドをチェックし、マイクロ命令格納メモリ17
1からメモリ140〜143にコマンドの処理に必要な
マイクロ命令を転送する為のルーチンがROM165に
格納されており、信号138により、このルーチンが起
動される。When the contents of the command register 110 and the contents of the directory registers 120 to 123 do not match, the match signals of the comparators 130 to 133 are put together and transmitted as an output signal 138 to the arithmetic processing section 160. . Inside the arithmetic processing unit 160, a command from the host device is checked, and the microinstruction storage memory 17
The ROM 165 stores a routine for transferring the microinstruction necessary for command processing from the memory 1 to the memories 140 to 143, and the signal 138 activates this routine.
【0028】そして前記演算処理部160は、信号11
1によりコマンドをチェックし、該当するマイクロ命令
をマイクロ命令格納メモリ171より、バス180を通
じてメモリ140〜143のいずれかに格納する。どれ
に格納するかはディレクトリレジスタ120〜123内
でLRU制御を行い決定する。マイクロ命令の転送終了
後、コマンドレジスタ110の内容がディレクトリレジ
スタ120〜123の該当するいずれかに格納される。Then, the arithmetic processing section 160 receives the signal 11
1, the command is checked, and the corresponding microinstruction is stored from the microinstruction storage memory 171 into any of the memories 140 to 143 through the bus 180. Which one is stored is determined by performing LRU control in the directory registers 120 to 123. After the transfer of the micro instruction is completed, the contents of the command register 110 are stored in any of the corresponding directory registers 120 to 123.
【0029】そして処理すべき信号は、図1に示した信
号発生装置300からの出力信号301であり、一旦、
送受信/信号変換器190に受信され、適当な信号に変
換されたあとワークメモリ170に格納される。前記送
受信/信号変換器190からの出力信号191は、受信
タイミングを演算処理部160に知らせる信号である。
またワークメモリ170に格納された信号は、バス18
0を通じて演算処理部160に読み出され、処理された
後再びワークメモリ170に格納される。処理された信
号は、送受信/信号変換器190に読み出され、信号発
生装置300に合わせた信号に変換された後、信号10
2として信号発生装置300に出力される。The signal to be processed is the output signal 301 from the signal generator 300 shown in FIG.
The signal is received by the transmission / reception / signal converter 190, converted into an appropriate signal, and then stored in the work memory 170. The output signal 191 from the transmission / reception / signal converter 190 is a signal for notifying the arithmetic processing unit 160 of the reception timing.
The signal stored in the work memory 170 is transferred to the bus 18
It is read out to the arithmetic processing unit 160 through 0, processed, and then stored again in the work memory 170. The processed signal is read by the transmission / reception / signal converter 190, converted into a signal suitable for the signal generator 300, and then the signal 10
2 is output to the signal generator 300.
【0030】次にこの様に構成された実施例に、具体的
な数値を設定して動作を説明する。図3には、コマンド
レジスタ110とディレクトリレジスタ120〜123
とLRUの値を示し、図4(a)には、ディレクトリレ
ジスタ120〜123のLRU制御の関係を示し、図4
(b)には、LRU値と選択されるディレクトリレジス
タの関係を示す。図4(a)では矢印の向きにあたる方
が”1”で表されるものとする。まず、ビットnをLR
U(n)で表す事にする。ディレクトリレジスタ120
を表すのはLRU(0),LRU(1),LRU(2)
であり、値が (LRU(0),LRU(1),LRU(2))=
(0,0,0) の時ディレクトリレジスタ120が選択されたことにな
る。またビットの値は初期値オール“0”でスタート
し、一致のとれたディレクトリレジスタの反対のディレ
クトリレジスタを指すように置き変わる。Next, the operation will be described by setting a specific numerical value in the embodiment thus constructed. FIG. 3 shows the command register 110 and the directory registers 120 to 123.
And LRU values are shown. FIG. 4A shows the relationship of the LRU control of the directory registers 120 to 123.
(B) shows the relationship between the LRU value and the selected directory register. In FIG. 4A, the direction corresponding to the arrow is represented by "1". First, bit n is LR
Let us denote it by U (n). Directory register 120
Represents LRU (0), LRU (1), LRU (2)
And the value is (LRU (0), LRU (1), LRU (2)) =
When (0,0,0), the directory register 120 is selected. The bit value starts with an initial value of all "0", and is replaced so as to point to a directory register opposite to the matched directory register.
【0031】図3に示すコマンドレジスタの値は更新さ
れたばかりで、これから実行するものとして説明を行
う。前のコマンドが実行した直後であるため、メモリ1
40〜143の出力は”0”であり、演算処理部160
に与えられるマイクロ命令信号151も”0”である。The value of the command register shown in FIG. 3 has just been updated and will be described as being executed. Memory 1 since the previous command has just been executed
The outputs of 40 to 143 are “0”, and the arithmetic processing unit 160
The microinstruction signal 151 given to is also "0".
【0032】従って、信号101,信号162は”1”
として出力されている。これを受けて一致信号134〜
137の値は、”0”となっている。信号101の”
0”から”1”への変化により、ホスト装置200が発
行したコマンドは図2に示すコマンドレジスタ110の
ものである。Therefore, the signals 101 and 162 are "1".
Is output as. In response to this, the coincidence signal 134-
The value of 137 is “0”. Signal 101 "
The command issued by the host device 200 due to the change from 0 "to" 1 "is that of the command register 110 shown in FIG.
【0033】前記コマンドレジスタ110の内容は、”
6A00”である。この値は信号111として比較器1
30〜133に伝えられる。比較器130〜133はデ
ィレクトリレジスタ120〜123の出力信号124〜
127との比較を行う。前記ディレクトリレジスタ12
1の内容が”6A00”であるから、比較器131のみ
一致を検出する。これにより、比較器130〜134で
生成される信号134〜138のうち信号135のみ”
1”が出力される。The contents of the command register 110 are "
6A00 ″. This value is used as the signal 111 by the comparator 1
Passed to 30-133. The comparators 130-133 output the output signals 124- of the directory registers 120-123.
Compare with 127. The directory register 12
Since the content of 1 is "6A00", only the comparator 131 detects a match. As a result, only the signal 135 of the signals 134 to 138 generated by the comparators 130 to 134 is obtained.
1 "is output.
【0034】続いて、メモリ141がマイクロ命令を発
行し始める。メモリ140,142,143は”0”を
出力している。論理和回路150により信号144〜1
47がビットごとに論理和をとり、信号151として演
算処理部160に与えられる。Subsequently, the memory 141 starts issuing microinstructions. The memories 140, 142, 143 output "0". Signals 144 to 1 by the OR circuit 150
47 performs a logical sum for each bit and is given to the arithmetic processing unit 160 as a signal 151.
【0035】この信号151が”0”でなくなったこと
で、信号162,101は”1”から”0”に値が変化
する。そしてマイクロ命令により演算処理部160はワ
ークメモリ170からデータを読み出し、処理を行って
後、結果を再びワークメモリ170に格納する。Since the signal 151 is not "0", the values of the signals 162 and 101 change from "1" to "0". Then, the arithmetic processing unit 160 reads the data from the work memory 170 according to the micro instruction, performs the processing, and then stores the result in the work memory 170 again.
【0036】前記メモリ140〜143には、コマンド
に必要なマイクロ命令の後に、最低1ワード”0”が格
納されている為、有効なマイクロ命令が終了するとメモ
リ141は”0”を出力する。これでコマンドレジスタ
110の実行が終了したことになる。演算処理部160
は信号151が”0”になったことで信号101,16
2が”0”から”1”に変化し、ホスト装置200へコ
マンドの発行許可を出すとともに、信号135を”0”
に設定し、本コマンド実行回路自体を初期状態に戻す。
図5には、前述した処理の後、次に発行されるコマンド
を示す。Since at least one word "0" is stored in the memories 140 to 143 after the microinstruction necessary for the command, the memory 141 outputs "0" when the valid microinstruction is completed. This completes the execution of the command register 110. Arithmetic processing section 160
Signals 151, 16 because the signal 151 has become "0"
2 changes from "0" to "1", the command issuance permission is issued to the host device 200, and the signal 135 is changed to "0".
To reset the command execution circuit itself to the initial state.
FIG. 5 shows a command issued next after the above-mentioned processing.
【0037】コマンドレジスタ110からのコマンド
が”1B03”になる。他のレジスタは図3に示す状態
から変化していない。新しいコマンドは、信号111と
して比較器130〜133に伝えられ、ディレクトリレ
ジスタ120〜123の内容と比較される。一致するも
のが無いため、信号134〜137は”0”のままであ
り、不一致信号138が”1”となる。The command from the command register 110 becomes "1B03". The other registers have not changed from the states shown in FIG. The new command is passed to comparators 130-133 as signal 111 and compared with the contents of directory registers 120-123. Since there is no match, the signals 134 to 137 remain “0” and the mismatch signal 138 becomes “1”.
【0038】これにより演算処理部160は、コマンド
レジスタ110に格納されたコマンドがディレクトリレ
ジスタに無い事を認識する。前記演算処理部160はR
OM165に格納されたマイクロ命令を起動し、信号1
11によりコマンドをチェックし、該当するマイクロ命
令をマイクロ命令格納メモリ171より読みだし、LR
Uにより指示されているディレクトリレジスタ122に
対応するメモリ142に格納する。As a result, the arithmetic processing section 160 recognizes that the command stored in the command register 110 is not in the directory register. The arithmetic processing unit 160 is R
Activates micro-instruction stored in OM165, signal 1
11, the command is checked, the corresponding microinstruction is read from the microinstruction storage memory 171, and the LR
It is stored in the memory 142 corresponding to the directory register 122 designated by U.
【0039】前記メモリ142への転送が終了すると信
号161によりディレクトリレジスタ部に終了を伝え、
これによりコマンドレジスタ110の内容がディレクト
リレジスタ122に格納され、LRUの各ビットが更新
される。When the transfer to the memory 142 is completed, a signal 161 notifies the directory register section of the completion,
As a result, the contents of the command register 110 are stored in the directory register 122, and each bit of LRU is updated.
【0040】図6には、LRUの各ビットが更新された
状態を示す。ディレクトリレジスタ122が更新された
ことでコマンドレジスタ110の内容との一致がとら
れ、上述のように処理が行われる。以上の動作を繰り返
すことで、順次とホスト装置200の発行するコマンド
が実行される。FIG. 6 shows a state in which each bit of the LRU is updated. Since the directory register 122 is updated, the contents of the command register 110 are matched, and the processing is performed as described above. By repeating the above operation, the commands issued by the host device 200 are sequentially executed.
【0041】次に図7には、本発明による第2実施例と
してのコマンド実行回路の構成を示し説明する。ここで
図7に示す構成部材で図2と同等の部材には、同じ参照
符号を付して、その説明を省略する。図7において、デ
ィレクトリレジスタ120〜123に対応したサブディ
レクトリレジスタ400〜403がある。Next, FIG. 7 shows the configuration of a command execution circuit as a second embodiment according to the present invention, which will be described. Here, of the constituent members shown in FIG. 7, the same members as those in FIG. 2 are designated by the same reference numerals, and the description thereof will be omitted. In FIG. 7, there are subdirectory registers 400 to 403 corresponding to the directory registers 120 to 123.
【0042】またマイクロ命令を格納する高速メモリ4
20及び、サブディレクトリレジスタ400〜403の
出力信号404〜407によって、メモリ420を制御
する回路410が設けられている。前記メモリ420に
は、ディレクトリレジスタ120〜123に格納された
コマンドを実行するマイクロ命令が格納されている。前
記サブディレクトリレジスタ400〜403には、コマ
ンドを実行するマイクロ命令の先頭アドレスとワード数
が格納されている。比較器130〜133により一致が
検出されると一致信号134〜137の該当する信号
が”1”に変化する。これにより該当するサブディレク
トリレジスタの内容が制御回路410に伝えられる。A high speed memory 4 for storing microinstructions
20 and output signals 404 to 407 of the subdirectory registers 400 to 403, a circuit 410 for controlling the memory 420 is provided. The memory 420 stores micro-instructions for executing the commands stored in the directory registers 120 to 123. The sub-directory registers 400 to 403 store the start address and the number of words of the microinstruction for executing the command. When the comparators 130 to 133 detect a match, the corresponding signals of the match signals 134 to 137 change to "1". As a result, the content of the corresponding subdirectory register is transmitted to the control circuit 410.
【0043】この制御回路410は、与えられたアドレ
スをスタートアドレスとしてワード数分、インクリメン
トしてアドレスを生成し、信号411としてメモリ42
0をアクセスする。前記メモリ420は、これを受けて
演算処理部160にマイクロ命令を与え続ける。また制
御回路410は、ワード数分アドレスを生成するとメモ
リ420の0番地にアクセスする。前記メモリ420の
0番地には”0”を常に格納しておき、メモリ420は
コードがオール“0”のマイクロ命令を演算処理部16
0に出力する。The control circuit 410 increments the supplied address as a start address by the number of words to generate an address, and as a signal 411, the memory 42.
Access 0. In response to this, the memory 420 continues to give a micro instruction to the arithmetic processing unit 160. Further, the control circuit 410 accesses address 0 of the memory 420 when the addresses for the number of words are generated. “0” is always stored in the address 0 of the memory 420, and the memory 420 stores the micro-instruction whose code is all “0” in the arithmetic processing unit 16.
Output to 0.
【0044】以後の動作は第1実施例と同じである。ま
た同時に制御回路410はディレクトリレジスタ部のL
RUの値から次に更新されるディレクトリレジスタを知
り、対応するメモリ420のエリアの整理を行う。メモ
リ420の整理は実行されていないコマンドのマイクロ
命令を移動し、次に更新されるマイクロ命令が格納され
ているエリアの後ろに未格納のエリアが多くくるように
行われる。新たなスタートアドレスは信号412により
サブディレクトリレジスタ400〜403に伝えられ
る。The subsequent operation is the same as in the first embodiment. At the same time, the control circuit 410 controls the L of the directory register section.
The directory register to be updated next is known from the value of RU, and the area of the corresponding memory 420 is organized. The memory 420 is rearranged so that the microinstruction of a command that has not been executed is moved so that there are many unstored areas behind the area where the microinstruction to be updated next is stored. The new start address is transmitted to the subdirectory registers 400 to 403 by the signal 412.
【0045】比較器130〜133により不一致が検出
された場合には、信号138が”1”となり演算処理部
160に知らされる。演算処理部160はROM165
に格納されたマイクロ命令を起動し、信号413により
メモリ420のマイクロ命令を格納するエリアのスター
トアドレスを知り、必要なマイクロ命令を転送する。終
了すると信号161によりディレクトリレジスタ部に通
知し、該当するディレクトリレジスタ、サブディレクト
リレジスタとLRUを更新する。When the comparators 130 to 133 detect the non-coincidence, the signal 138 becomes "1" and the arithmetic processing unit 160 is notified. The arithmetic processing unit 160 is a ROM 165.
The micro-instruction stored in the memory is started, the start address of the area of the memory 420 for storing the micro-instruction is known by the signal 413, and the necessary micro-instruction is transferred. Upon completion, the signal is sent to the directory register section by the signal 161, and the corresponding directory register, sub-directory register and LRU are updated.
【0046】次に図8には、本発明による第3実施例と
してのコマンド実行回路の具体的な構成を示し説明す
る。本実施例は、コマンドレジスタを複数設け、シリア
ルに接続し、後段(ホスト装置寄り)のコマンドレジス
タでディレクトリレジスタとの一致を検出するものであ
る。ここで図8に示す構成部材で図2と同等の部材に
は、同じ参照符号を付して、その説明を省略する。Next, FIG. 8 shows a specific structure of a command execution circuit as a third embodiment according to the present invention, and will be described. In this embodiment, a plurality of command registers are provided and serially connected, and the command register at the subsequent stage (close to the host device) detects a match with the directory register. Here, the components shown in FIG. 8 which are equivalent to those in FIG. 2 are designated by the same reference numerals, and the description thereof will be omitted.
【0047】このコマンド実行回路において、新たにコ
マンドレジスタ115が追加される。このコマンドレジ
スタ115の出力により、ディレクトリレジスタとの一
致チェックが行われる。現在、実行中のコマンドはコマ
ンドレジスタ110に格納されている。In this command execution circuit, a command register 115 is newly added. By the output of the command register 115, a match with the directory register is checked. The command currently being executed is stored in the command register 110.
【0048】この実施例の処理部は、純粋にコマンドの
実行の為のマイクロ命令を実行するための演算処理部1
64とマイクロ命令の転送を行うマイクロ命令転送部1
63に分かれる。信号179はLRUの値を伝える為の
ものであり、マイクロ命令転送部は不一致信号138
が”1”になるとLRUの値とコマンドレジスタ115
の内容により、必要なマイクロ命令を該当するメモリに
転送する。転送実行中は信号172を”1”にすること
で、演算処理部164はマイクロ命令転送中であること
を認識する。そして比較器130〜133の比較結果
は、フラグ166〜169に出力される。コマンドレジ
スタ、ディレクトリレジスタ、フラグの更新は前のコマ
ンドが終了したことを示す信号101,161が”0”
から”1”に変化したときに行われる。次に図9に示す
ような具体的な数値を設定して、図8に示したコマンド
実行回路の動作を説明する。The processing unit of this embodiment is an arithmetic processing unit 1 for executing microinstructions purely for command execution.
64 and microinstruction transfer unit 1 for transferring microinstructions
Divided into 63. The signal 179 is for transmitting the value of the LRU, and the microinstruction transfer unit uses the disagreement signal 138.
Becomes "1", the LRU value and the command register 115
Depending on the contents of, the necessary microinstruction is transferred to the corresponding memory. By setting the signal 172 to "1" during the transfer execution, the arithmetic processing unit 164 recognizes that the micro instruction transfer is in progress. The comparison results of the comparators 130 to 133 are output to the flags 166 to 169. When the command register, the directory register and the flag are updated, the signals 101 and 161 indicating that the previous command has finished are "0".
It is performed when the value changes from "1" to "1". Next, the operation of the command execution circuit shown in FIG. 8 will be described by setting specific numerical values as shown in FIG.
【0049】現在、コマンドレジスタ、ディレクトリレ
ジスタ、LRU、フラグ166〜169が図9に示す状
態にあるものとする。実行中のコマンドは、コマンドレ
ジスタ110に格納されている”6A00”である。こ
のコマンドは、ディレクトリレジスタ121と一致して
おり、対応するフラグ167が”1”の状態にある。こ
の状態により、図8に示した信号176が”1”とな
り、メモリ141がマイクロ命令を出力し、演算処理部
164が処理を実行中である。比較器130〜133は
ディレクトリレジスタ120〜123の内容とコマンド
レジスタ115の内容の比較を行い、その結果はディレ
クトリレジスタ122の値と一致する。従って、コマン
ド”6A00”が終了した後には、ディレクトリレジス
タ、メモリの更新は行われず、フラグとLRUビットの
み更新される。It is assumed that the command register, directory register, LRU, and flags 166 to 169 are currently in the state shown in FIG. The command being executed is “6A00” stored in the command register 110. This command matches the directory register 121, and the corresponding flag 167 is in the state of "1". In this state, the signal 176 shown in FIG. 8 becomes "1", the memory 141 outputs the micro instruction, and the arithmetic processing unit 164 is executing the process. The comparators 130 to 133 compare the contents of the directory registers 120 to 123 with the contents of the command register 115, and the result matches the value of the directory register 122. Therefore, after the command "6A00" is completed, the directory register and the memory are not updated, and only the flag and the LRU bit are updated.
【0050】前記コマンド”6A00”は、メモリ14
1の出力が”0”となったときに終了する。これまでの
実施例ではメモリ141の出力が”0”になったことを
認識すると演算処理部は信号101,161を”1”に
変化させ、ホスト装置100とディレクトリレジスタ部
に通知したが、第3実施例では、次のコマンドを実行す
るためには平行して行われているかも知れないマイクロ
命令の転送が終了している必要がある。The command "6A00" is stored in the memory 14
It ends when the output of 1 becomes "0". In the above-described embodiments, when recognizing that the output of the memory 141 has become "0", the arithmetic processing unit changes the signals 101 and 161 to "1" and notifies the host device 100 and the directory register unit. In the third embodiment, the transfer of microinstructions, which may be in parallel, must be completed in order to execute the next command.
【0051】この演算処理部164は、メモリ141か
らの出力が”0”であることと、マイクロ命令転送部1
63からの出力信号172が”0”であることの2つの
条件が成立したときに終了信号101,161を”1”
に変化させる。これにより、ホスト装置100は、新た
なコマンドを発行し、フラグとLRUの各ビットが更新
される。図10には更新された状態を示す。The arithmetic processing unit 164 is configured such that the output from the memory 141 is "0" and that the micro instruction transfer unit 1
When the two conditions that the output signal 172 from 63 is "0" are satisfied, the end signals 101 and 161 are set to "1".
Change to. As a result, the host device 100 issues a new command, and the respective bits of the flag and LRU are updated. FIG. 10 shows the updated state.
【0052】このホスト装置100から新たに発行され
たコマンドは”1B06”である。このコマンドは、デ
ィレクトリレジスタ120〜123の内容とは一致しな
いため、マイクロ命令の読み出しが必要となる。信号1
38により、不一致となったことがマイクロ命令転送部
163に通知される。この通知を受けマイクロ命令転送
部163は信号172を”1”にし、ROM150のマ
イクロ命令を起動する。信号172によりコマンドを確
認し、必要なマイクロ命令の転送を行う。転送先のメモ
リはLRUの値からメモリ143である。The command newly issued from the host device 100 is "1B06". Since this command does not match the contents of the directory registers 120 to 123, it is necessary to read the micro instruction. Signal 1
38, the microinstruction transfer unit 163 is notified of the mismatch. Upon receiving this notification, the micro instruction transfer unit 163 sets the signal 172 to "1" and activates the micro instruction of the ROM 150. The command is confirmed by the signal 172, and the necessary microinstruction is transferred. The memory of the transfer destination is the memory 143 from the value of LRU.
【0053】そしてマイクロ命令転送が終了すると、マ
イクロ命令転送部163は信号176を”0”にする。
コマンドの実行が終了すると、メモリ142の出力が”
0”となり、演算処理部164は信号101,161
を”1”にする。これによりホスト装置100がコマン
ドを発行し、ディレクトリレジスタ、LRU、フラグが
更新される。この状態を図11に示す。When the micro instruction transfer is completed, the micro instruction transfer section 163 sets the signal 176 to "0".
When the command execution is completed, the output of the memory 142 is "
0 ”, and the arithmetic processing unit 164 outputs the signals 101 and 161.
To "1". As a result, the host device 100 issues a command, and the directory register, LRU, and flag are updated. This state is shown in FIG.
【0054】次に図12には、本発明による第4実施例
としてコマンド実行回路の具体的な構成を示し説明す
る。ここで図12に示す構成部材で図2と同等の部材に
は、同じ参照符号を付して、その説明を省略する。Next, FIG. 12 shows a specific configuration of the command execution circuit as a fourth embodiment of the present invention and will be described. Here, of the constituent members shown in FIG. 12, the same members as those in FIG. 2 are designated by the same reference numerals, and the description thereof will be omitted.
【0055】このコマンド実行回路において、第1実施
例に対して、コマンドレジスタ110,115,119
の3個が付加されている。このコマンドレジスタ119
にはコマンドの前後関係を示すタグ173を設けられて
いる。前記タグ173は、直前のコマンドの実行結果に
依存せず、また先に自コマンドを実行しても結果が追い
越したコマンドの実行に影響が出ないときのみ”1”の
値を持つ。前記コマンドレジスタ115と119の出力
はセレクタ118により選択される。前記コマンドレジ
スタ115の出力は信号116であり、比較器130〜
133に送出される。コマンドレジスタ119の出力は
信号117であり、比較器130〜133に伝えられ
る。In this command execution circuit, command registers 110, 115 and 119 are provided as compared with the first embodiment.
3 are added. This command register 119
Is provided with a tag 173 indicating the context of the command. The tag 173 does not depend on the execution result of the immediately preceding command, and has a value of "1" only when the execution of the own command first does not affect the execution of the command whose result has passed. The outputs of the command registers 115 and 119 are selected by the selector 118. The output of the command register 115 is the signal 116, and the comparators 130-
It is sent to 133. The output of command register 119 is signal 117, which is transmitted to comparators 130-133.
【0056】これらの比較器130〜133は、まず信
号116とディレクトリレジスタ120〜123の内容
を比較する。次に、比較器130〜133は信号117
とディレクトリレジスタ120〜123の内容の比較を
行う。信号116が一致した場合には、第3実施例で説
明したように、コマンドレジスタ110のコマンドが実
行された後、コマンドレジスタ115のコマンドが実行
される。ディレクトリレジスタ120〜123の内容と
信号116が一致せず信号117が一致した場合は次の
ように動作する。These comparators 130 to 133 first compare the signal 116 with the contents of the directory registers 120 to 123. The comparators 130-133 then output the signal 117.
And the contents of the directory registers 120 to 123 are compared. If the signals 116 match, the command in the command register 110 is executed, and then the command in the command register 115 is executed, as described in the third embodiment. When the contents of the directory registers 120 to 123 and the signal 116 do not match and the signal 117 does match, the following operation is performed.
【0057】そして前記タグ173の値は、コマンドと
同じ信号117で伝えられる。比較器130〜133で
はタグの値をチェックし、”1”であれば、コマンドレ
ジスタ115に格納されたコマンドを追い越し、コマン
ドレジスタ119に格納されたコマンドを実行する。こ
のために比較器からの指示によりセレクター118をコ
マンドレジスタ119の出力信号117に切り替える。The value of the tag 173 is transmitted by the same signal 117 as the command. The comparators 130 to 133 check the tag value. If the value is "1", the command stored in the command register 115 is overtaken and the command stored in the command register 119 is executed. Therefore, the selector 118 is switched to the output signal 117 of the command register 119 according to an instruction from the comparator.
【0058】前記コマンドレジスタ110のコマンドの
実行が終了した後、コマンドレジスタ119に格納され
たコマンドがコマンドレジスタ110に格納され、対応
する値にフラグ166〜169、LRUが更新される。After the execution of the command in the command register 110 is completed, the command stored in the command register 119 is stored in the command register 110, and the flags 166 to 169 and LRU are updated to the corresponding values.
【0059】新たなコマンドとタグが図1に示したホス
ト装置200より送られ、コマンドレジスタ119に格
納される。先に元コマンドレジスタ119に格納されて
いたコマンドを実行してる間に、コマンドレジスタ11
5に格納されたコマンドを実行するために必要マイクロ
命令の転送を行う。A new command and tag are sent from the host device 200 shown in FIG. 1 and stored in the command register 119. While the command previously stored in the original command register 119 is being executed, the command register 11
Transfers micro-instructions necessary to execute the command stored in 5.
【0060】他のブロックの処理は前例と同じである。
タグ173の設定はホスト装置200で行うが、一度コ
マンドの実行順序が入れ替わると、後続のコマンドのタ
グの値の設定し直しが必要となる。これは入れ替えを見
越してホスト装置200で行うか、コマンドレジスタ1
19に持たせるかのいずれかで行えば良い。The processing of the other blocks is the same as the previous example.
The setting of the tag 173 is performed by the host device 200, but once the order of command execution is changed, it is necessary to reset the tag value of the subsequent command. This is done by the host device 200 in anticipation of replacement, or by the command register 1
It can be done by either giving it to 19.
【0061】次に図13には、本発明による第5実施例
としてのコマンド実行回路の構成を示し、説明する。図
13に示すタグ174は前述した第4実施例のタグとは
異なり、コマンドの実行回数を格納する。このタグ17
4の内容は、コマンドとともに図1に示したホスト装置
200より発行される。タグ174の内容は、制御回路
410に伝えられる。Next, FIG. 13 shows a configuration of a command execution circuit as a fifth embodiment according to the present invention, which will be described. The tag 174 shown in FIG. 13 stores the number of times the command has been executed, unlike the tag of the fourth embodiment described above. This tag 17
The contents of 4 are issued together with the command from the host device 200 shown in FIG. The content of the tag 174 is transmitted to the control circuit 410.
【0062】前記制御回路410は、コマンドレジスタ
110に格納されたコマンドの実行のためのメモリ42
0の制御を行うが、サブディレクトリレジスタ400〜
403によって与えられるスタートアドレス、ワード数
より、スタートアドレスからワード数分のマイクロ命令
を読み出す事をタグ174で指示される回数分行う。そ
して、指定回数分繰り返した後、メモリ420の0番地
のデータであるオール0を出力することで、コマンドの
実行を終了する。他のブロックの処理は、前述した第4
実施例と同様である。The control circuit 410 has a memory 42 for executing the commands stored in the command register 110.
0 is controlled, but the subdirectory register 400-
Based on the start address and the number of words given by 403, the micro instructions for the number of words are read from the start address for the number of times designated by the tag 174. Then, after repeating the designated number of times, all 0s, which is the data at the address 0 of the memory 420, are output, thereby ending the command execution. The processing of the other blocks is the same as the above-mentioned fourth step.
It is similar to the embodiment.
【0063】以上のような構成のコマンド実行回路によ
り、ディレクトリレジスタに格納されている上位レベル
命令は、メモリの出力の下位レベル命令により直ちに実
行に移される。これにより、上位レベル命令の解読とこ
れを実行する為の下位レベル命令のメインメモリからの
読みだし時間がなくなる。With the command execution circuit having the above configuration, the upper level instruction stored in the directory register is immediately executed by the lower level instruction output from the memory. This eliminates the time to decode the upper level instruction and read the lower level instruction from the main memory to execute it.
【0064】また、本発明のコマンド実行回路におい
て、複数のディレクトリレジスタに対応したメモリの代
わりに、前記ディレクトリレジスタに対応したサブディ
レクトリレジスタとサブメモリを設け、サブディレクト
リレジスタにディレクトリレジスタに格納された上位レ
ベル命令を実行するための下位レベル命令群が格納され
た前記サブメモリのアドレスとワード数を格納する。Further, in the command execution circuit of the present invention, a subdirectory register and a submemory corresponding to the directory register are provided in place of the memory corresponding to the plurality of directory registers, and the subdirectory register is stored in the directory register. The address and the number of words of the sub memory in which the lower level instruction group for executing the upper level instruction is stored are stored.
【0065】そして、比較器により一致することが検出
されると、対応するサブディレクトリの内容が呼び出さ
れ、読み出された内容で、サブメモリをアクセスし、下
位レベル命令を実行する。When the comparator detects that there is a match, the contents of the corresponding subdirectory are called, the submemory is accessed with the read contents, and the lower level instruction is executed.
【0066】このように、コマンド実行回路にサブディ
レクトリレジスタを付加することにより、下位レベル命
令を格納するサブメモリを1つのメモリとして構成する
ことができる。つまり、前記メモリはディレクトリレジ
スタの各々のレジスタに対して1つづつ設けるか、ある
サイズを想定して1つのメモリを分割して対応させる必
要かあった為、これに比すとメモリ使用の効率がよくな
る。As described above, by adding the sub-directory register to the command execution circuit, the sub-memory for storing the lower level instruction can be constructed as one memory. In other words, it is necessary to provide one memory for each of the directory registers, or to divide one memory by assuming a certain size so that the memory can be used more efficiently. Will get better.
【0067】また、本発明のコマンド実行回路におい
て、コマンドレジスタに格納されたコマンドレジスタの
後続の上位レベル命令を格納するコマンドレジスタn
(n=2,3,…)とコマンドレジスタnとディレクト
リレジスタの内容とを比較する比較器nを設ける。これ
により、コマンドレジスタに格納された上位レベル命令
が実行されている時に、前記コマンドレジスタnの内容
のチェックを行い、ディレクトリレジスタに存在しない
場合、自命令の実行前に実行される上位レベル命令の格
納されていない、前記ディレクトリレジスタと対応する
メモリ、サブディレクトリ等を必要な内容に書き換える
ことにより、処理効率を上げることができ、ディレクト
リレジスタの内容との一致率を上げることができる。In the command execution circuit of the present invention, the command register n for storing the higher level instruction subsequent to the command register stored in the command register.
A comparator n for comparing (n = 2, 3, ...) With the contents of the command register n and the directory register is provided. Thus, when the upper level instruction stored in the command register is being executed, the content of the command register n is checked, and if it is not in the directory register, the upper level instruction executed before the execution of the own instruction is executed. By rewriting the memory, sub-directory, etc., which are not stored and correspond to the directory register, to the necessary contents, the processing efficiency can be improved and the matching rate with the contents of the directory register can be increased.
【0068】さらに、前記コマンドレジスタnに格納さ
れた上位レベル命令の前後の関連性を示すタグを設け、
コマンドレジスタnとディレクトリレジスタAの内容と
で不一致が起こった場合、タグをチェックし、該命令の
後続命令で関連性のないものが先に実行される。これは
不一致による下位レベル命令の読みだしが続き、コマン
ドの実行が止まってしまうような場合に、後続のコマン
ドで関連性がなく、かつディレクトリレジスタにあるコ
マンドを先に実行することにより、処理効率が改善され
る。Further, a tag indicating the relationship before and after the upper level instruction stored in the command register n is provided,
When a mismatch occurs between the command register n and the contents of the directory register A, the tag is checked, and the subsequent instruction of the instruction that is not related is executed first. This is because if lower-level instructions continue to be read due to a mismatch and execution of commands stops, the commands in the directory register that have no relation to the subsequent commands are executed first, and processing efficiency is improved. Is improved.
【0069】また上位レベル命令を繰り返し実行する場
合、必要なタグを前記サブディレクトリ内に設け、該サ
ブディレクトリの出力に基づき、必要なだけ下位レベル
命令を繰り返すことにより、上位レベル命令を繰り返せ
ることができる。このようにサブディレクトリレジスタ
のタグの設定を変えることで拡張性が持たせられる。よ
って、本発明のコマンド実行回路を使用することで、リ
アルタイム処理に適したスレーブ装置を作成できる。ま
た本発明は、前述した実施例に限定されるものではな
く、他にも発明の要旨を逸脱しない範囲で種々の変形や
応用が可能であることは勿論である。When the upper level instruction is repeatedly executed, a necessary tag is provided in the subdirectory and the lower level instruction can be repeated as many times as necessary based on the output of the subdirectory so that the upper level instruction can be repeated. it can. By changing the setting of the tag of the sub-directory register in this way, expandability is provided. Therefore, by using the command execution circuit of the present invention, a slave device suitable for real-time processing can be created. Further, the present invention is not limited to the above-described embodiments, and it goes without saying that various modifications and applications can be made without departing from the scope of the invention.
【0070】[0070]
【発明の効果】以上詳述したように本発明によれば、処
理速度の高速化を図りつつ、融通性、拡張性及びリアル
タイム性を有するコマンド実行回路を提供することがで
きる。As described in detail above, according to the present invention, it is possible to provide a command execution circuit having flexibility, expandability and real-time property while increasing the processing speed.
【図1】本発明のコマンド実行回路を用いたスレーブ装
置を含むシステム全体の構成図である。FIG. 1 is a configuration diagram of an entire system including a slave device using a command execution circuit of the present invention.
【図2】図1に示したスレーブ装置の具体的な構成を示
すブロック図である。FIG. 2 is a block diagram showing a specific configuration of the slave device shown in FIG.
【図3】コマンドレジスタとディレクトリレジスタとL
RU値とを示す図である。[FIG. 3] Command register, directory register, and L
It is a figure which shows a RU value.
【図4】図4(a)は、ディレクトリレジスタ120〜
123のLRU制御の関係を示し、図4(b)は、LR
U値と選択されるディレクトリレジスタの関係を示す図
である。FIG. 4A shows a directory register 120-.
123 shows the relationship of the LRU control of 123, and FIG.
It is a figure which shows the relationship between a U value and the directory register selected.
【図5】コマンドレジスタとディレクトリレジスタとL
RU値とを示す図である。FIG. 5: Command register, directory register and L
It is a figure which shows a RU value.
【図6】LRUの各ビットが更新された、コマンドレジ
スタとディレクトリレジスタとLRU値とを示す図であ
る。FIG. 6 is a diagram showing a command register, a directory register, and an LRU value in which each bit of LRU is updated.
【図7】本発明による第2実施例としてのコマンド実行
回路の構成を示すブロック図である。FIG. 7 is a block diagram showing a configuration of a command execution circuit as a second embodiment according to the present invention.
【図8】本発明による第3実施例としてのコマンド実行
回路の構成を示すブロック図である。FIG. 8 is a block diagram showing a configuration of a command execution circuit as a third embodiment according to the present invention.
【図9】コマンドレジスタとディレクトリレジスタとL
RU値とを示す図である。FIG. 9: Command register, directory register and L
It is a figure which shows a RU value.
【図10】コマンドレジスタとディレクトリレジスタと
LRU値とを示す図である。FIG. 10 is a diagram showing a command register, a directory register, and an LRU value.
【図11】コマンドレジスタとディレクトリレジスタと
LRU値とを示す図である。FIG. 11 is a diagram showing a command register, a directory register, and an LRU value.
【図12】本発明による第4実施例としてのコマンド実
行回路の構成を示すブロック図である。FIG. 12 is a block diagram showing a configuration of a command execution circuit as a fourth embodiment according to the present invention.
【図13】本発明による第5実施例としてのコマンド実
行回路の構成を示すブロック図である。FIG. 13 is a block diagram showing a configuration of a command execution circuit as a fifth embodiment according to the present invention.
【図14】従来のオペレーションシステムを備えるスレ
ーブ装置を組み込んだ構成を示すブロック図である。FIG. 14 is a block diagram showing a configuration in which a slave device having a conventional operation system is incorporated.
1,200…ホスト装置、2,100…スレーブ装置、
3…回線、101,111,138,161,172,
176,179…信号、110,115,119…コマ
ンドレジスタ、116,301…出力信号、120〜1
23…ディレクトリレジスタ、124〜127…出力信
号、130〜133…比較器、134〜137…比較信
号、138…不一致信号、140〜143…メモリ、1
44〜147,151…マイクロ命令信号、150…論
理和回路、151…出力信号、160,164…演算処
理部、163…マイクロ命令転送部、166〜169…
フラグ、170…ワークメモリ、171…マイクロ命令
格納メモリ、173,174…タグ、180…バス、1
90…送受信/信号変換器、201…コマンド信号、3
00…信号発生装置。1,200 ... Host device, 2,100 ... Slave device,
3 ... Line, 101, 111, 138, 161, 172
176, 179 ... Signal, 110, 115, 119 ... Command register, 116, 301 ... Output signal, 120-1
23 ... Directory register, 124-127 ... Output signal, 130-133 ... Comparator, 134-137 ... Comparison signal, 138 ... Mismatch signal, 140-143 ... Memory, 1
44 to 147, 151 ... Micro instruction signal, 150 ... Logical sum circuit, 151 ... Output signal, 160, 164 ... Arithmetic processing section, 163 ... Micro instruction transfer section, 166-169 ...
Flag, 170 ... Work memory, 171 ... Microinstruction storage memory, 173, 174 ... Tag, 180 ... Bus, 1
90 ... Transmission / reception / signal converter, 201 ... Command signal, 3
00 ... Signal generator.
Claims (1)
を行う形式の情報処理装置において、 ホストからのコマンドからなる上位レベル命令を格納す
る第1のコマンドレジスタと、 前回実行された上位レベル命令を格納する複数のディレ
クトリレジスタと前記ディレクトリレジスタに対応し
て、前記ディレクトリレジスタに格納された上位レベル
命令を実行するための前記情報処理装置の命令からなる
下位レベル命令を格納するメモリと、 前記第1のコマンドレジスタの上位レベル命令と前記デ
ィレクトリレジスタの上位レベル命令とを比較する比較
器とを具備し、 前記上位レベル命令を実行する際に、前記比較器により
2つの前記上位レベル命令の比較を行い、一致した場合
には、対応する前記メモリから下位レベルの命令を読み
だし、実行することを特徴とするコマンド実行回路。1. An information processing apparatus configured to be added to a host device and configured to perform processing, comprising: a first command register for storing an upper level instruction consisting of a command from a host; and an upper level instruction executed last time. A plurality of directory registers to be stored; a memory corresponding to the directory registers; And a comparator for comparing the upper level instruction of the command register with the upper level instruction of the directory register. When executing the upper level instruction, the comparator compares the two upper level instructions. , If they match, read the lower level instruction from the corresponding memory, Command execution circuit, characterized in that the rows.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3072993A JPH06242944A (en) | 1993-02-19 | 1993-02-19 | Command execution circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3072993A JPH06242944A (en) | 1993-02-19 | 1993-02-19 | Command execution circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06242944A true JPH06242944A (en) | 1994-09-02 |
Family
ID=12311760
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3072993A Withdrawn JPH06242944A (en) | 1993-02-19 | 1993-02-19 | Command execution circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06242944A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009181579A (en) * | 2008-01-31 | 2009-08-13 | Seiko Epson Corp | Method, subsystem and system for invoking function |
-
1993
- 1993-02-19 JP JP3072993A patent/JPH06242944A/en not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009181579A (en) * | 2008-01-31 | 2009-08-13 | Seiko Epson Corp | Method, subsystem and system for invoking function |
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