JPH06236631A - ディジタル信号再生装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＤＣＣタイプのような磁気テープレコーダが
機械的な振動や、衝撃を受けることによる記録担体に対
する読取ヘッドの速度変動に応答する制御信号を記録担
体から得るためのディジタル信号再生装置を提供する。 【構成】 ｎ個の各トラック（Ｔ_a.1 〜Ｔ_a.n ）から読
取ったｎ個のディジタル信号からクロックを抽出するた
めに、ｎ個の位相ロックループ（１３．１〜１３．ｎ）
が設けられる。記録担体の移送速度の速度変動を補償す
るために、追加の周波数制御系（２２，１９．１〜１
９．ｎ）が設けられる。この制御系は速度変動の目安と
なる制御信号を取出し、この制御信号を共通の制御信号
として全位相ロックループの電圧制御発振器に供給す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、記録担体上のｎ個の隣
接するトラックからｎ個のディジタル信号を再生するた
めの装置であって： − 各々が出力端子を有し、ｎ個のトラックからのｎ個
の情報信号を読取って、これらの情報信号を前記出力端
子に供給するｎ個の読取ヘッドを具えている読取手段
と； − 前記ｎ個の読取ヘッドの出力端子に結合させた入力
端子を有し、前記トラックから読取ったｎ個の情報信号
からｎ個のディジタル信号を得て、これらのディジタル
信号を出力端子に供給するｎ個の検出手段と； − 前記読取ヘッドのｎ個の出力端子に結合させた入力
端子をそれぞれ有するｎ個の位相ロックループであっ
て、各位相ロックループが、これらの各位相ロックルー
プの入力端子に結合させた第１入力端子、第２入力端子
及び出力端子を有している位相比較器と、この位相比較
器の出力端子に結合させた入力端子及び位相比較器の第
２入力端子に結合され、所定周波数のクロック信号を供
給する出力端子を有する電圧制御発振器とを具えている
ｎ個の位相ロックループ；とを具えているディジタル信
号再生装置に関するものである。

【０００２】

【従来の技術】上述したような、記録担体上のｎ個の隣
接トラックからｎ個のディジタル信号を再生するための
装置は、例えばＳＤＡＴ又はＤＣＣタイプの形態の磁気
テープレコーダにて既知である。これらの磁気テープレ
コーダはディジタルオーディオ信号が複数の長手方向ト
ラックに記録されている磁気テープを読取ることができ
る。こうした磁気テープレコーダによれば、ほぼＣＤ
（コンパクトディスク）の品質に匹敵する音楽を再生す
ることができる。ＤＣＣタイプの磁気テープレコーダが
近年市場に現われており、これが現行の標準コンパクト
カセットに代わる新規の標準ディジタルカセットレコー
ダとして向けられようとしている。

【０００３】

【発明が解決しようとする課題】消費者需要のために、
上述したような装置を携帯用及びカーラジオでの使用目
的にも適えるようにすることも企てられている。これに
はオーディオ信号をほぼＣＤの品質で再生するために、
斯種の装置を機械的な振動及び衝撃に耐えるようにする
追加の要件が課せられる。

【０００４】本発明の目的は振動及び衝撃の影響を受け
ないように改善した前述した種類のディジタル信号再生
装置を提供することにある。

【０００５】

【課題を解決するための手段】本発明は冒頭にて述べた
種類のディジタル信号再生装置において、当該装置が、
前記ｎ個の情報信号から読取手段に対する記録担体の移
送速度と読取手段に対する記録担体の公称移送速度との
ずれの目安となる制御信号を得ると共に、この制御信号
を出力端子に供給するための制御信号発生器及び前記制
御信号を前記ｎ個の電圧制御発振器の入力端子に供給す
る手段を具えていることを特徴とする。

【０００６】本発明は次のような事実の認識に基づいて
成したものである。記録担体上のトラックからの情報信
号の読出中にクロック信号を抽出するのに位相ロツクル
ープが用いられる。機械的な振動や衝撃があると、トラ
ックに対する読取ヘッドの速度が変動することになる。
位相ロックループの帯域幅は、このループに供給される
入力信号中に存在する雑音の影響を受けないように狭く
すべきであり、逆に、その帯域幅はループがテープの速
度変動にずっと追従し得るような大きさとする必要があ
る。実際上、ループの最適帯域幅はループが正しく作動
するように決定される。しかし、衝撃がある場合に位相
ロックループがロックしなくなることが屡々あることを
確かめた。しかしながら、位相ロックループの帯域幅を
さらに制限しても、テープの通常の速度変動分に追従さ
せるのが一層困難となる。この場合に、周波数制御ルー
プの追加により位相ロックループのロック−インレンジ
を拡げることは本来既知である。

【０００７】本発明によれば、トラックに対する読取ヘ
ッドの速度をｎ個の各トラックに対して求めるようにす
る。これにより、斯かる読取ヘッドの速度と、トラック
に対する読取ヘッドの公称速度とのずれを求めることが
できる。なお、速度変動は全てのトラックに対して同じ
となるものとする。斯くして得られる読取ヘッドのｎ個
の速度値の平均をとることにより、読取手段に対する記
録担体の移送速度における速度変動の目安となる制御信
号を得る。次いでこの制御信号（これは周波数制御信号
と見なすことができる）を全位相ロックループの電圧制
御発振器に供給する。このためにはｎ個の全てのトラッ
クからの情報を用いるから、位相ロックループが速度変
動に一層迅速に応答するような制御信号を得ることがで
きる。ここに提案した周波数制御は文献から既知の上述
した周波数制御とは相違し、本発明の場合にはフィード
−フォワード制御を用いるだけであるのに対し、既知の
周波数制御はフィードバック制御を用いるものである。
従って、本発明による装置は擬似ロック問題や、制御帯
域幅が大きいことによる信号対雑音比の劣化をまねくこ
とがない。

【０００８】本発明の好適例では、前記制御信号発生器
が前記ｎ個の各ディジタル信号からこれらの各ディジタ
ル信号のビット速度の目安となる補助信号を得るべく構
成され、且つ前記制御信号発生器がｎ個の補助信号から
制御信号を得るためのユニットを具えるようにする。こ
のようにするのが好適な理由は、読取られる信号中のビ
ット速度が、読取手段に対する記録担体の移送速度の直
接的な目安となるからである。次いで斯くして得られる
ｎ個の値の平均をとることにより実際のビット速度と公
称ビット速度（この公称ビット速度はＤＣＣの場合には
９６ｋｂ／ｓである）との差から制御信号を得ることが
できる。

【０００９】トラックから読取られる信号中のビット速
度を求めるために、本発明の他の好適例では、前記トラ
ックからのディジタル信号から補助信号を得るために、
前記制御信号発生器が周波数ｍ．ｆ_b のパルスを発生す
るパルス発生器を具え、ここにｆ_b はトラックからのデ
ィジタル信号の公称ビット速度とし、且つ前記制御信号
発生器がトラックから読取られるディジタル信号におけ
る２つの信号転換部間に現われるパルス発生器からのパ
ルス数を計数するカウンタも具え、前記制御信号発生器
が前記パルス数から補助信号を得るべく構成されるよう
にする。パルス数を計数することにより２つの転換部間
の時間が求められ、これら２つの転換部間に位置するビ
ット数を得ることができる。次いで、転換部間の時間を
転換部間のビット数で割ることによりビット時間を求め
ることができる。この場合には実際のビット時間と公称
ビット時間との差から制御信号を得ることができる。

【００１０】本発明の他の好適例では、前記カウンタが
前記ディジタル信号における所定極性の信号転換部と、
この転換部の直ぐ後に続く反対極性の信号転換部との間
に現われるパルス数を計数すべく構成されるようにす
る。

【００１１】しかし、読取られる信号の直流変動部分に
左右されないようにするために、前記カウンタはディジ
タル信号における所定極性の信号転換部と、この転換部
の直ぐ後に続く同一極性の信号転換部との間に現われる
パルス数を計数すべくするのが好適である。

【００１２】さらに本発明の好適例では、前記カウンタ
が前記ディジタル信号における所定極性の信号転換部
と、この転換部の直ぐ後に続く同一極性の信号転換部と
の間に現われる第１パルス数を計数すべく構成され、さ
らに前記カウンタが前記ディジタル信号における反対極
性の信号転換部と、この転換部の直ぐ後に続く前記反対
極性の信号転換部との間に現われる第２パルス数を計数
すべく構成され、且つ前記制御信号発生器が前記第１及
び第２パルス数からこれらのパルス数の平均をとること
により前記補助信号を得るべく構成されるようにする。
このようにすれば一層正確な制御信号が得られる。

【００１３】２つの信号転換部間の間隔で、これらの信
号転換部間に位置するビット数として表わされる間隔は
所定ビット数以下とするのが好適である。読取られる信
号のランレングスが長過ぎることを考慮して制御信号を
得る場合には、記録担体の速度変動による２つの信号転
換部間の時間のずれがビット時間よりも大きくなり、即
ちＴ_b ＋ｄｔ（ここにＴ_b は公称ビット時間である）と
なる。そこで、転換部間にＮ₁ 個のビットが位置し、ず
れがＴ_b ＋ｄｔとなる状態と、転換部間にＮ₁＋１個の
ビットが位置し、ずれがｄｔとなる状態とを区別できな
くなる。こうしたことをなくすために、限定ビット数の
ランレングスだけを考慮する。この場合、速度変動によ
る最大ランレングスの時間変動が1/2 ビットセル以下と
なることを基準とする。

【００１４】補助信号を得るために制御信号発生器にて
行われる周波数測定は、この周波数測定の基準とする信
号中の連続する縁部間の間隔が短くなるようにチャネル
特性が変化することにより次第に乱れる。従って、周波
数測定では比較的短いランレングスを無視するのが好適
である。

【００１５】本発明のさらに他の好適例では、前記読取
ヘッドの出力端子と前記位相比較器の入力端子との間の
各接続ラインに遅延時間がほぼ同じ遅延手段を設けるよ
うにする。こうすることにより、制御信号発生器にて制
御信号を得ることによる時間遅れを補償する。

【００１６】

【実施例】図１はテープ状の磁気記録担体２０の長手方
向に互いに隣接して延在しているｎ個のトラックＴ_a.1
〜Ｔ_a.n からディジタル信号を読取るための装置を示
す。図面には記録担体の半分を示しているだけである。
この装置はｎ個のトラックからアナログ信号を取出すｎ
個の読取ヘッド１４．１〜１４．ｎを具えている読取手
段を有する。ｎ個のアナログ信号はｎチャネルのビット
検出器１１に供給する。アナログ信号は固定発振器１２
によりビット検出器１１に供給されるクロック周波数が
ｍ．ｆ_b のクロック信号の制御下でサンプリングされ
て、２進信号に変換される。

【００１７】ｎ個の各ディジタル信号からビット検出用
のクロック周波数を取出す。このたに、得られた各ディ
ジタル信号を位相ロックループ１３．ｉ（ｎ個のこのよ
うなループ１３．１〜１３．ｎを設ける）に供給する。
チャネルｃｈ₁ 〜ｃｈ_n の各チャネルｃｈ_i に対応する
ディジタル信号は遅延手段１６．ｉ（これらの遅延手段
はディジタル信号を時間間隔Ｔ₁ だけ遅延する) を介し
て位相比較器１７．ｉの第１入力端子に供給する。位相
比較器１７．ｉの出力端子はループフィルタ１８．ｉを
経て電圧制御発振器２１．ｉの制御信号入力端子に結合
させる。発振器２１．ｉは離散（discrete time)発振器
として構成することができる。発振器２１．ｉの出力端
子は位相比較器１７．ｉの第２入力端子に結合させる。

【００１８】本発明によれば制御信号発生器２２も設け
る。この制御信号発生器２２はｎ個のディジタル信号か
ら制御信号を取出すべく構成し、この目的のためにｎ個
のディジタル信号を制御信号発生器２２のｎ個の入力端
子２３．１〜２３．ｎに供給して、出力端子２４から制
御信号を供給する。この制御信号は読取手段１４．１〜
１４．ｎに対する記録担体２０の移送速度が、読取手段
に対する記録担体２０の公称移送速度からどれだけずれ
ているかの目安となる。本発明による装置は前記制御信
号をｎ個の電圧制御発生器２１．１〜２１．ｎの入力端
子に供給する手段も具えている。この目的のためのこう
した手段は信号組合せユニット１９．１〜１９．ｎで構
成する。これらの信号組合せユニットは加算器として構
成することができ、各加算器の第１入力端子は制御信号
発生器２２の出力端子に結合させ、第２入力端子はルー
プフィルタ１８．ｉの出力端子に結合させ、各加算器の
出力端子は発振器２１．ｉの制御信号入力端子に結合さ
せる。

【００１９】図２は制御信号発生器２２の一部分の例を
示す。図２に示すこの制御信号発生器２２は縁部検出器
３０の入力端子に結合される入力端子２３．ｉを有す
る。縁部検出器３０の出力端子はカウンタ３１の入力端
子３３に結合させる。固定発振器１２からの周波数が
ｍ．ｆ_b （ｆ_b は公称ビット速度である）のクロックパ
ルスをカウンタ３１のクロック信号入力端子３２に供給
する。縁部検出器３０は、その入力端子に供給されるデ
ィジタル信号における縁部の検出時にパルスを供給す
る。図３はビット列が０１１１１１０００１１００００
１から成るディジタル信号を示している。カウンタ３１
は検出器３０からパルスを受取ると、その計数チャネル
が一旦０にセットされ、次いでこのカウンタは入力端子
３２に供給されるクロックパルスの数を計数し始める。
このクロックパルスの計数動作は、ディジタル信号に次
の縁部が現われたことを示す別のパルスが入力端子３３
に現われるまで継続する。この別のパルスはメモリ３５
のロード入力端子３４にも供給し、メモリ３５にこのパ
ルスの制御下にてカウンタ３１の計数値ｋを記憶させ
る。次いでカウンタ３１を０にリセットしてから再始動
させる。図３に示すようなランレングスの終了時の計数
値ｋはディジタル信号の２つの転換部間のビット数に関
連し、本例ではこのビット数は５である。記録担体の移
送速度が公称移送速度に等しい場合には、クロックパル
スの数ｋが５．ｍに等しくなるはずである。しかし、移
送速度が公称速度からずれることがあるから、実際のビ
ット速度ｆ_breが公称ビット速度ｆ_b とはずれるため、
カウンタ３１により計数される２つの転換部間のクロッ
クパルス数は一般に５．ｍとならなくなる。

【００２０】ビット数を求めるために、クロックパルス
数ｋを除算兼丸めユニット６５に供給する。検出器３０
からユニット６５の制御信号入力端子３６に供給される
検出信号の制御下にて、クロックパルス数ｋをユニット
６５にてｍで割り、次いでこの除算結果をそれに最も近
い整数Ｉに丸める。本例ではＩは５となる。次いで数Ｉ
及びｋを計算ユニット３７に供給し、このユニット３７
にて検出器３０からの検出信号の制御下にて次式に従っ
て制御信号ｃｓを得る。

【数１】ｃｓ＝Ｉ．ｍ−１／ｋ．ｍ この制御信号は記録担体の公称移送速度に対する記録担
体の速度変動分の大きさ（目安）となるはずである。前
述したように、記録担体の公称移送速度は読取られる信
号のビット速度ｆ_b となる。しかし、記録担体の移送速
度が変化することにより、読取られる信号のビット速度
がｆ_bre となる。従って、量ｆ_bre −ｆ_bが記録担体の
速度変化量の大きさとなる。そこで、次式の関係が成立
する。即ち、

【数２】ｆ_bre −ｆ_b ＝１／Ｔ_re−１／Ｔ_b ここに、Ｔ_reは実際のビット時間であり、Ｔ_b は公称ビ
ット時間である。この式をｋ．Ｉ及びｍで表わすと、

【数３】ｆ_bre −ｆ_b ＝１／ｋ−１／ｍ となり、制御信号ｃｓに対する上式を持たらすことにな
る。

【００２１】計算ユニット３７は他の方法、即ち記録担
体の移送速度の相対的変化、従ってビット速度の相対変
化を求めることより制御信号ｃｓを得ることもできる。
このことは、ｃｓ＝ｆ_bre ／ｆ_b であることを意味す
る。これによりｃｓ＝ｍＩ／ｋとなる。

【００２２】検出器３０からの検出信号の様々な素子へ
の供給は正しい遅延時間で行ない、カウンタ３１が０に
セットされる前にメモリ３５へ計数値ｋを記憶させるこ
とができるようにすることは明らかである。次いで値Ｉ
をユニット６５にて求めることができ、その後量ｃｓを
ユニット３７にて計算する。

【００２３】フィルタ３８にて低域フィルタ処理した後
に、このろ波した信号ＣＳ_g を出力端子３９に供給す
る。

【００２４】このようにして各トラックに対する信号ｃ
ｓ_g を得る。次いでｃｓ_g に対する全部でｎ個の値を平
均化ユニット（図示せず）に供給する。この平均化ユニ
ットによりｎ個の信号ＣＳ_g から平均値を取出し、これ
を制御信号発生器２２の出力端子２４に供給する。

【００２５】図３におけるディジタル信号の２つの連続
する転換部間のランレングスが大きい場合には、時間的
な変動、従って２つの連続する転換部間にて計数される
固定発振器１２からのクロックパルス数の計数値ｋの変
動分がｍ／２よりも大きくなる状態が起り得る。この場
合にはユニット６５にて求められるビット数の値Ｉが大
きく、又は小さくなり過ぎ、制御信号ｃｓの値が不正確
となる。

【００２６】図４は上述したような問題を考慮して図２
の回路を改善したものである。この図４に示す回路は図
２の回路に比較器４１をさらに設けたものであり、この
比較器はユニット６５の出力端子に結合させた入力端子
と、検出器３０の出力端子に結合させた制御信号入力端
子とを有している。ディジタル信号における縁部が検出
され、且つその縁部と直前の縁部との間のビット数を示
す値Ｉがユニット６５にて求められた瞬時に、比較器４
１はこの値Ｉが所定値Ｉ₀ を超していないかどうかをチ
ェックする。Ｉ₀ は、２つの連続する縁部間のビット数
Ｉ₀ に対して、ｍ．Ｉ₀ に対するクロックパルス数ｋの
ずれがｍ／２よりも小さくなるように選択する。ＩがＩ
₀ よりも小さいか、又はそれに等しくなる要件が満足さ
れることを比較器４１が確認した場合に、この比較器４
１はその出力端子に制御信号を発生し、この制御信号に
基づいて計算ユニット３７はＩ、ｋ及びｍから信号ｃｓ
を得る。上記要件が満足されない場合には比較器４１が
制御信号を発生しないため、ユニット３７は信号ｃｓに
対する新規の値を得なくなる。

【００２７】比較器４１が値Ｉを値Ｉ_min とも比較し
て、ＩがＩ_min ＜Ｉ≦Ｉ₀ を満足する場合にだけこの比
較器の出力端子に制御信号を発生するようにすれば、図
４に示した回路よりもさらに改善された回路を得ること
ができる。なお、Ｉ_min は例えば１又は２とすることが
できる。前述したように、特にランレングスが短い場合
には不正確な測定結果をまねき、従って計数値ｋの値が
不正確となる。これは特に、読取られる信号の低周波に
対して高周波をブーストする等化器（図示せず）を設け
る場合に云えることである。従って、ランレングスが短
い場合の測定に基づくｋの値から制御信号を得るのは賢
明でない。その理由は、このような制御信号はかなり誤
り成分を含むからである。

【００２８】図５は制御信号発生器２２の他の例を示
す。図５に示す回路は入力端子２３．ｉに供給されるデ
ィジタル信号における立上り縁を検出する縁部検出器５
０．１を具えている。回路はカウンタ５１．１も具えて
おり、これは図１のクロック発生器１２にて発生される
クロックパルスの内の、ディジタル信号における２つの
連続する立上り縁間の時間間隔内にて発生されるクロッ
クパルス数（ｋ₁)を計数する。上記時間間隔の終りに斯
かるクロックパルス数ｋ₁ をメモリ５２．１にロードさ
せる。ユニット５３．１は斯かる時間間隔内のビット数
Ｉをクロックパルス数ｋ₁ から得る。比較器５５．１は
ビット数Ｉが所定値Ｉ₀ 以下であるかどうかをチェック
する。Ｉが所定値以下である場合に、ユニット５４．１
は制御信号ｃｓ₁ を計算する。実際上、これまでに述べ
た図５に示す回路の動作は図４に示した回路の動作に似
ており、相違点は図５の回路では極性が同じ２つの連続
する縁部間（２つの連続する立上り縁間）に位置する時
間間隔内におけるクロックパルス数を計数することにあ
る。図６にこのクロックパルス数をｋにて示してある。

【００２９】これまでに述べたような図５に示す回路の
利点は、読取られる信号の直流変動分に殆ど影響される
ことなく制御信号ｃｓ₁ を得ることができることにあ
る。図６ａは元のディジタル信号を示す。読取中に直流
シフトがあると、図６ｂに示すようなアナログ信号とな
る。このアナログ信号をディジタル化した後には図６ｃ
に示すような信号が得られる。図６ｃの信号が「高」レ
ベルにある時間間隔は、図６ａにおける対応する時間間
隔に比べて広くなる。図６ｃにおける信号が「低」レベ
ルにある時間間隔は図６ａにおける対応する時間間隔に
比べて短くなる。本例の場合には記録担体の移送速度が
公称値を呈するものとする。

【００３０】信号が「高」レベルにある時間間隔に基づ
いて制御信号ｃｓを求めるようにすると、この制御信号
は記録担体の移送速度が低過ぎることを示すようにな
る。これに反し、信号が「低」レベルにある時間間隔に
基づいて制御信号ｃｓを求めると、この制御信号は記録
担体の移送速度が高過ぎることを示すことになる。そこ
で、制御信号を求める時間間隔を２つの連続する立上り
縁間の時間間隔に等しく選択することにより、一層良好
な制御信号ｃｓを得ることができる。必ずしも２つの直
接連続する立上り縁間の時間間隔を選択する必要はない
こと明らかである。計数時間間隔としては、或る立上り
縁と、それに続く２番目の立上り縁との間の時間間隔を
計数間隔としてとることもできる。

【００３１】立上り縁の代りに、立下り縁を検出するこ
とも可能である。図５には立下り縁を検出する部分も示
してある。このために、図５に示す回路は入力端子２
３．ｉに供給されるディジタル信号における立下り縁を
検出するための縁部検出器５０．２も具えている。図５
の回路はカウンタ５１．２も具えており、これは図１の
クロック発生器１２からクロックパルスの内の、ディジ
タル信号における２つの連続する立下り縁間の時間間隔
内にて発生されるクロックパルス数（ｋ₂)を計数する。
この時間間隔の終了時にクロックパルス数ｋ₂ をメモリ
５２．２にロードさせる。ユニット５３．２はこの時間
間隔内のビット数Ｉをクロックパルス数ｋ₂ から得る。
比較器５５．２はビット数Ｉが所定値Ｉ₀ 以下であるか
どうかをチェックする。Ｉが所定値以下である場合に、
ユニット５４．２は制御信号ｃｓ₂ を計算する。実際
上、図５に示した回路のこの部分も図４に示した回路と
同様に作動し、相違点は図５の回路では２つの直接連続
する立下り縁間に位置する時間間隔内におけるクロック
パルス数を計数することにある。図６にこのパルス数を
ｋ₂ にて示してある。図５の回路は平均化装置（ａｖ）
５６も備えており、これは２つの信号ｃｓ₁ とｃｓ₂ か
ら制御信号ｃｓを得る。この制御信号ｃｓは前述した平
均化ユニットに供給され、これにてｎ個のチャネルに対
する全部でｎ個の制御信号ｃｓの平均をとる。

【００３２】本発明の利点は位相ロックループ１３．ｉ
の帯域幅を比較的小さくし得ることにある。その理由は
記録担体の速度変動分が追加の制御系（これは周波数制
御系と見なすことができる）で補償されるからである。
位相制御系は個々のチャネル間の位相差を補償しさえす
ればよい。これにより位相ロックループの特性が改善さ
れる。

【００３３】さらに制御信号発生器２２にて制御信号を
決定するのにｎ倍の多数の信号転換部を用いるから、制
御信号の信号対雑音比が高くなる。

【００３４】本発明は上述した例のみに限定されるもの
でなく、幾多の変更を加え得ること勿論である。例え
ば、図２、図４又は図５に図示した回路に示されるよう
な素子を必ずしもｎ倍（又は２ｎ倍）設ける必要はな
い。この場合原則としてｎ個のチャネルに対して時間多
重させることのできる機能部の素子を１個とし、これを
時間多重にて作動させることができる。

【００３５】さらに、各トラックにおける信号のビット
速度は必ずしも全てのトラックに対して同じとする必要
のないことにも留意すべきである。異なるトラックのビ
ット速度は互いに相違させることができ、この場合には
周波数検波器（制御信号発生器）２２におけるカウンタ
３１に基準周波信号を供給するようにする。

【００３６】周波数検波器２２の出力端子２４に供給さ
れる制御信号をテープ移送速度制御系を直接制御するた
めの制御信号として用いることができることにも留意す
べきである。こうすることによりテープ移送速度制御系
を迅速に作動させることができる。

【図面の簡単な説明】

【図１】本発明によるディジタル信号再生装置の実施例
を示すブロック図である。

【図２】図１に示した装置における制御信号発生器の一
例を示すブロック図である。

【図３】図２に示した回路に現われる信号を示す図であ
る。

【図４】制御信号発生器の他の例を示すブロック図であ
る。

【図５】制御信号発生器のさらに他の例を示すブロック
図である。

【図６】図５に示した回路に現われる信号を示す図であ
る。

【符号の説明】

Ｔ_a.1 〜Ｔ_a.n トラック １１ ビット検出器 １２ クロック発生器 １３．１〜１３．ｎ 位相ロックループ １４．１〜１４．ｎ 読取ヘッド １６．１〜１６．ｎ 遅延手段 １７．１〜１７．ｎ 位相比較器 １８．１〜１８．ｎ ループフィルタ １９．１〜１９．ｎ 信号組合せユニット ２０ 記録担体 ２１．１〜２１．ｎ 電圧制御発振器 ２２ 制御信号発生器

Claims (9)

【特許請求の範囲】
1. 【請求項１】 記録担体上のｎ個の隣接するトラックか
   らｎ個のディジタル信号を再生するための装置であっ
   て： − 各々が出力端子を有し、ｎ個のトラックからのｎ個
   の情報信号を読取って、これらの情報信号を前記出力端
   子に供給するｎ個の読取ヘッドを具えている読取手段
   と； − 前記ｎ個の読取ヘッドの出力端子に結合させた入力
   端子を有し、前記トラックから読取ったｎ個の情報信号
   からｎ個のディジタル信号を得て、これらのディジタル
   信号を出力端子に供給するｎ個の検出手段と； − 前記読取ヘッドのｎ個の出力端子に結合させた入力
   端子をそれぞれ有するｎ個の位相ロックループであっ
   て、各位相ロックループが、これらの各位相ロックルー
   プの入力端子に結合させた第１入力端子、第２入力端子
   及び出力端子を有している位相比較器と、この位相比較
   器の出力端子に結合させた入力端子及び位相比較器の第
   ２入力端子に結合され、所定周波数のクロック信号を供
   給する出力端子を有する電圧制御発振器とを具えている
   ｎ個の位相ロックループ；とを具えているディジタル信
   号再生装置において、当該装置が、前記ｎ個の情報信号
   から読取手段に対する記録担体の移送速度と読取手段に
   対する記録担体の公称移送速度とのずれの目安となる制
   御信号を得ると共に、この制御信号を出力端子に供給す
   るための制御信号発生器及び前記制御信号を前記ｎ個の
   電圧制御発振器の入力端子に供給する手段を具えている
   ことを特徴とするディジタル信号再生装置。
2. 【請求項２】 前記制御信号発生器が前記ｎ個の各ディ
   ジタル信号からこれらの各ディジタル信号のビット速度
   の目安となる補助信号を得るべく構成され、且つ前記制
   御信号発生器がｎ個の補助信号から制御信号を得るため
   のユニットを具えていることを特徴とする請求項１に記
   載のディジタル信号再生装置。
3. 【請求項３】 前記トラックからのディジタル信号から
   補助信号を得るために、前記制御信号発生器が周波数
   ｍ．ｆ_b のパルスを発生するパルス発生器を具え、ここ
   にｆ_b はトラックからのディジタル信号の公称ビット速
   度とし、且つ前記制御信号発生器がトラックから読取ら
   れるディジタル信号における２つの信号転換部間に現わ
   れるパルス発生器からのパルス数を計数するカウンタも
   具え、前記制御信号発生器が前記パルス数から補助信号
   を得るべく構成されるようにしたことを特徴とする請求
   項１に記載のディジタル信号再生装置。
4. 【請求項４】 前記カウンタが前記ディジタル信号にお
   ける所定極性の信号転換部と、この転換部の直ぐ後に続
   く反対極性の信号転換部との間に現われるパルス数を計
   数すべく構成されるようにしたことを特徴とする請求項
   ３に記載のディジタル信号再生装置。
5. 【請求項５】 前記カウンタが前記ディジタル信号にお
   ける所定極性の信号転換部と、この転換部の直ぐ後に続
   く同一極性の信号転換部との間に現われる第１パルス数
   を計数すべく構成され、さらに前記カウンタが前記ディ
   ジタル信号における反対極性の信号転換部と、この転換
   部の直ぐ後に続く前記反対極性の信号転換部との間に現
   われる第２パルス数を計数すべく構成され、且つ前記制
   御信号発生器が前記第１及び第２パルス数からこれらの
   パルス数の平均をとることにより前記補助信号を得るべ
   く構成されるようにしたことを特徴とする請求項３に記
   載のディジタル信号再生装置。
6. 【請求項６】 信号転換部間に位置するビット数として
   表わされる２つの信号転換部間の間隔が所定ビット数以
   下となるようにしたことを特徴とする請求項３，４又は
   ５のいずれか一項に記載のディジタル信号再生装置。
7. 【請求項７】 信号転換部間に位置するビット数として
   表わされる２つの信号転換部間の間隔が１以上となるよ
   うにしたことを特徴とする請求項６に記載のディジタル
   信号再生装置。
8. 【請求項８】 前記読取ヘッドの出力端子と前記位相比
   較器の入力端子との間の各接続ラインに遅延時間がほぼ
   同じ遅延手段を設けたことを特徴とする請求項１〜７の
   いずれか一項に記載のディジタル信号再生装置。
9. 【請求項９】 記録担体移送用の移送手段を具えている
   請求項１に記載の装置において、前記移送手段が制御信
   号入力端子を有し、この制御信号入力端子に前記制御信
   号発生器の出力端子を結合させ、前記移送手段が前記制
   御信号入力端子に供給される制御信号に応答して前記ず
   れを低減させるように記録担体を移送すべく構成される
   ようにしたことを特徴とする請求項１に記載のディジタ
   ル信号再生装置。